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KR20000067907A - 에칭 스톱을 이용하여 스태거된 상호 접속 라인을 생성하는 집적 - Google Patents

에칭 스톱을 이용하여 스태거된 상호 접속 라인을 생성하는 집적 Download PDF

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KR20000067907A
KR20000067907A KR1019997000364A KR19997000364A KR20000067907A KR 20000067907 A KR20000067907 A KR 20000067907A KR 1019997000364 A KR1019997000364 A KR 1019997000364A KR 19997000364 A KR19997000364 A KR 19997000364A KR 20000067907 A KR20000067907 A KR 20000067907A
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폴포드에이취.짐주니어
도선로버트
호스프레드엔.
마이클마크더블유.
브렌난윌리엄에스.
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어드반스드마이크로디바이시스인코포레이티드
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Abstract

다중 레벨 상호 접속 구조(10)가 제공된다. 다중 레벨 상호 접속 구조는 일실시예에 따라 형성된 적어도 3개 레벨의 상호 접속층(도체)를 포함한다. 3개 레벨(12)의 도체중 2개는 분리 수직 및 수평 평면내에서 서로 스태거된다. 제 3 도체(16)는 잇점으로 적어도 일부의 2개의 제 2 도체(26)사이에서 횡간격만큼 떨어져 있다. 제 3 도체는 또한 제 2 도체 아래위의 상승 레벨에 위치되어, 그 사이의 용량성 커플링을 감축한다. 제 2 및 3 도체를 스태거함으로써, 고밀도 상호 접속층은 최소 전파 지연 및 크로스 커플링으로 성취될 수 있다.

Description

에칭 스톱을 이용하여 스태거된 상호 접속 라인을 생성하는 집적 회로{INTEGRATED CIRCUIT WHICH USES AN ETCH STOP FOR PRODUCING STAGGERED INTERCONNECT LINES}
집적 회로는 모놀리식 기판의 토포그래피(topography)에 걸쳐 연장하는 많은 도체를 포함한다. 시스탬내에서 2 이상의 부품을 전기적으로 접속하는 한 세트의 상호 접속 라인(또는 도체)은 일반적으로 "버스"라 칭한다. 수집된 전압 레벨은 도체에 걸쳐 순방향되어 부품을 적절히 동작시킨다. 예를들면, 마이크로프로세서는 어떤 버스 구조에 의해 메모리 및 입력/출력 소자에 접속된다. 수많은 형의 버스가 이들의 동작에 따라 분류된다. 공지된 형의 버스의 예는 어드레스 버스, 데이터 버스 및 제어 버스를 포함한다.
버스내의 도체는 일반적으로 반도체 토포그래픽에 걸쳐 서로에 부분이 병렬로 연장한다. 이런 도대체 서로 절연되어 있고, 어떤 유전체에 의해 하위 도전 소자에서 절연되며, 적당한 유전체는 예를들어 실리콘 이산화물("산화물")이다. 이에 의해 도체는 반도체 토포그래피에 걸쳐 패턴된 리소그래피로 이루어지며, 토포그래피는 그 상에 위치된 유전체를 가진 기판을 포함한다. 토포그래피는 또한 유전체로 피복 되는 도체의 하나 이상의 층을 포함한다. 유전체로 오버레이(ovrrlay)된 도체의 층은 도체의 다음층의 패턴될 수 있는 토포스래피를 제공한다.
도체는 전기 도전 물질로 제조되고, 적당한 물질은 Al, Ti, Ta, W, Mo, 폴리실리콘 또는 이의 조합물을 포함한다. 기판은 도펀트 이온을 보유한 어떤 형의 물질과 이런 이온에 의해 성취되는 격리된 도전 영역을 포함한다. 통상적으로, 기판은 p-형 또는 n-형 이온을 수용하는 실리콘 기초 물질이다.
일반적으로, 상호 접속 라인(또는 도체)은 토포그래피로 형성되고, 유전체 두께 Ta1에 의해 하위 도체 또는 기판 위에서 유전적으로 떨어져 있다. 각 도체는 거리 Ta2만큼 도체의 동일 레벨(즉, 거의 동일 평면의 도체)내의 다른 도체에서 유전적으로 떨어져 있다. 따라서, 수직으로 떨어져있는 도체간의 캐패시턴스나, 인터레벨 캐패시턴스 CLS는 아래와 같이 결정된다.
CLS ??eWLL/Td1(식 1)
더욱이, 수평으로 떨어져 있고 거의 동일 평면의 도체간의 캐패시턴스나, 인트라레벨 캐패시턴스 CLL는 아래와 같이 결정된다.
CLL ??eTCL/Td2(식 2)
여기서, e는 유전 물질(도체와 기판간의 유전 물질이나. 도체간의 유전 물질)의 유전율이고, WL은 도체 폭이며, TC는 도체 두께이며, L은 길이이다. 도체의 저항은 아래와 같이 계산된다.
R??(rL)/WLTc(식 3)
여기서 r은 도전 물질의 저항성이고, Tc는 상호 접속 두께이다. 식 1 및 3 및/또는, 식 2 및 3의 조합은 전파 지연이나, 인접한 도체에 대한 도체의 결합을 나타낸다.
RCLs ??reL2/TCTd1
RCLL ??reL2WLTd2
전파 지연은 집적 회로의 중요한 특성인 데, 그 이유는 회로가 동작할 수 있는 속도(주파수)를 제한하기 때문이다. 전파 지연이 짧을수록, 회로의 속도는 높아진다. 그래서, 전파 지연 및/또는 용량성 결합은 반도체 토포그래피의 기하학적 구속(geometric constraints)이 주어질 수 있을 만큼 최소화되는 것이 중요하다.
일반적으로, CLS는 한 레벨내의 도체를 다른 레벨 내의 도체에 수직으로 위치시킴으로써 최소화된다. 그러나, 동일 상승 레벨내의 도체는 서로 수직으로 실행할 수 없는 데, 그 이유는 수직으로 실행하기 위해서는 바람직하지 않게도 단락(shorting)될 수 있기 때문이다. CLL을 낮추기 위해서는 횡 스페이싱이 동일 레벨상의 도체 사이에서 가능한 한 크게 유지되어야 한다. 회로 밀도가 증가함에 따라, 적당량의 스페이싱 유지가 어렵게 된다. 그래서, 작은 다이사이즈를 갖지만, 이웃한 도체 사이에 큰 수평 스페이싱을 유지하는 데에는 문제가 있다.
CLL기생 캐패시턴스의 증가에는 2가지 주요 문제점이 있다. 첫째로, 기생 캐패시턴스의 증가로 일반적으로 도체의 한 단부상에서의 트랜지션(transition)이 다른 단부에서 일어나는 시간이 상승하게 된다. 트랜지션 시간의 상승(즉, 속도 저하의 증가)은 더욱 오랜 구동 주기를 필요로 한다. 도체가 임계 속도 경로에 걸쳐 연장 할 경우, 라인상의 속도 저하는 전체 회로의 가능성을 떨어뜨릴 수 있다. 둘째로, 더욱 큰 기생 캐패시턴스는 누화 잡음을 증가시킨다. 그럼에도 불구하고, 트랜지션하지 않은 도체는 이웃한 라인으로 부터 잡음을 수신한다.
임계 속도 경로에서 및/또는, 서로 근접해 있는 도체 사이에서 전파 지연을 최소화하는 것이 중요하다. 기하학적 구속은 도체 두께 TC또는 유전체 두께 Td2를 증가시키기가 어렵게 한다. 또한, 도체의 길이 L를 감축하는 대신에, 최신 집적 회로는 전파 지연 문제를 완화하는 더욱 긴 상호 접속 라인을 사용한다. 따라서, 동일 상승 레벨에서 도체간의 유전체 두께 Td2를 얼마간 최대화함으로써, 전파 지연 및 크로스 결합을 감소시킬 필요가 있다. 특히, 바람직한 구성은, 조밀하게 배치된 또는 임계 속도 경로의 도체간에 최대 스페이싱을 제공하는 것이다.
전술한 문제점은 대부분 개선된 다중 레벨 상호 접속 구조로 해결된다.
인터레벨 유전체 구조내의 서로 다른 상승 레벨에서 구성된 스태거 배치된 도체를 포함하고 있다. 상호 접속 구조는 적어도 2개의 유전체 층을 포함한다. 이런 2개의 유전체 층은 제1세트의 동일 평면 도체 및 제 2세트의 동일 평면 도체 사이에 삽입된다. 제 2 레벨의 도체가 조밀하게 형성되는 지역에서, 모든 다른 도체는 서로 다른 상승 레벨상에 위치될 수 있다. 따라서, 제 2세트의 도체는 2개의 세트의 도체, 즉 제 2 및 3 도체로 한정될 수 있다. 일례의 형태에 따르면, 제 3 도체는 제 2 도체 아래에서 스태거되는 것이다.
모든 도체를 동일 레벨상에 위치시키는 것 보다는 제 2 및 제 3 도체를 스태거 함으로써, 근접한 도체와 관련된 문제점이 없이 고밀도가 상취된다. 서로 상승 레벨상에서 제 2 및 3도체를 스태거 함으로써, 제 2 및 3 도체간의 간격은 증가되어, 기생 캐패시턴 문제를 감소시킨다.
다중 레벨 상호접속 구조는 제 1 및 2세트의 도체 사이에서 떨어져 있고, 배타적으로 유전체 쌍의 하나(또는 3개 이상의 유전체 층의 하나)내에서 구성된다. 제 3 도체는 제 3 도체의 베이스에서의 에칭 스톱으로 부터 상호 접속 유전체 구조의 상부 표면으로 연장한다.
선택적으로, 제 3 도체는 상기 에칭 스톱내의 개구(opening)을 통해 상호 접속 유전체 구조의 하부 표면, 즉 제 1 도체로 연장할 수 있다.
따라서, 에칭 스톱층내의 개구(또는 구멍)은 제 1 및 3 도체를 접속하는 접점이 된다. 제 3 도체는 양호하게도 접점과 같은 물질로 형성되고, 제 2 세트의 도체는 제 1 세트의 도체와 동일한 물질로 형성된다. 에칭스톱 물질, 티타늄 질화물(TiN) 또는 실리콘 질화물로 구성된 적당한 물질은 제 1 유전체층이 증착된 후에 패턴된다. 에칭 스톱 물질은 에칭 스톱의 상부표면에 에칭을 종료시키는 역할을 한다. 따라서, 트렌치가 형성될 시에, 트렌치는 단지 제 2 유전체층을 통해서만 에칭 스톱의 상부 표면으로 연장한다. 그후 트렌치 개구는 필(fill) 물질(즉, 플러그 물질)이 그내에 위치되게 한다. 그 다음에는 플러그 물질을 처리함으로써, 트렌치내의 플러그 물질은 제 3 도체를 포함하게 된다. 더욱 큰 전류 용량(current-carrying capacity)이 바람직할 경우, 제 2 유전체 두께는 이에 따라 조정될 수 있다.
대체로, 본 발명은 다중 레벨 상호 접속 구조를 형성하는 방법에 관한 것이다. 이런 방법은 반도체 토포그래피에 걸쳐 일정한 간격을 이룬 적어도 2개의 제 1 도체를 형성하는 단계를 포함한다. 제 1 유전체층은 그후 제 1 도체상에 증착된다. 그후, 에칭 스톱은 제 1 유전체의 일부상에 형성되고, 제 2 유전체층은 에칭 스톱상에 증착된다. 제 2 유전체는 트렌치를 형성하도록 에칭 스톱 바로 위의 영역에서만 에칭 제거되면서, 한쌍의 바이어스(vias)를 형성하도록 제 1 도체 바로 위의 영역내의 제 1 및 2 유전체를 에칭 제거한다. 트랜치 및 바이어스는 그때 플러그 물질로 필된다. 필된 트렌치는 제 3 도체를 포함한다. 제 2 도체는 그때 제 2 유전체에 걸쳐 형성된다.
본 발명은 또한 제 1 평면상에 배치된 제 1 쌍의 도체 및, 제 2 평면상에 배치된 제 2 쌍의 도체를 포함한 다중 레벨 상호 접속구조에 관한 것이다. 한쌍의 유전체층은 제 1 및 2 평면사이에 구성된다. 접점은 유전체층의 쌍을 통해 제 1 쌍의 도체의 하나로 부터 제 2 쌍의 도체의 하나로 연장하도록 크기가 정해진다. 제 3 도체는 단지 하나의 유전체 쌍을 통해 제 1 및 2 평면의 중간인 평면에서 접점에 대해 병렬 횡 공간을 이룬 간격만큼 연장한다.
본 발명은 반도체 제조에 관한 것으로서, 특히 에칭 스톱(etch stop)을 이용하여 형성되는 스태거된(staggered) 상호 접속 부를 사용한 한 상호 접속 라인이 한쌍의 상호 접속 라인과 다르고, 그 사이에서 상호 접속 라인을 스태거 함으로써, 고밀도 상호 접속 구조는 상호 접속 라인 사이에서 결합된 최소 전기장으로 생성될 수 있다.
본 발명의 다른 목적 및 잇점은 첨부한 도면을 참조로 아래에서 더욱 상세히 설명된다.
도 1 은 다중레벨 상호 접속 구조의 평면도이다.
도 2 는 도 1 의 평면(2)을 따른 단면도이다.
도 3 은 도 1 의 평면(3)을 따른 단면도이다.
도 4 는 제 1 상승레벨내의 제 1 도체(상호접속층)의 형성을 나타낸 평면(2)을 따른 반도체 토포그래피의 단면도이다.
도 5 는 도 4 에 연속한 처리 단계의 단면도로서, 제 1 유전체 층은 제 1 상호 접속층상에 형성된다.
제 6 도는 도 5 에 연속한 처리 단계의 단면도로서, 에칭 스톱물질은 제 1 유전체 위에 증착된다.
도 7 은 도 6 에 연속한 처리 단계의 단면도로서, 에칭 스톱 물질은 선택적으로 제거된다.
도 8 은 도 7 에 연속한 처리 단계의 단면도로서, 제 2 유전체층은 패턴된 에칭 스톱 물질위와 그 사이에 형성된다.
도 9 는 도 8 에 연속한 처리 단계의 단면도로서, 바이어스는 제 1 및 2 유전체층내에 형성되고, 트렌치는 제 2 유전체층내에 형성된다.
도 10 은 도 9 에 연속한 처리 단계의 단면도로서, 바이어스 및 트렌치는 플러그 물질로 필된다.
도 11 은 도 10 에 연속한 처리 단계의 단면도로서, 플러그 물질은 트렌치내의 제 3 도체 및 바이어스내의 접점을 형성하도록 제 2 유전체층에서 제거된다.
도 12 는 도 11 에 연속한 처리 단계의 단면도로서, 금속층은 일례의 실시예에 따라 제 3 도체 및 접점위에 증착된다.
도 13 은 도 12 에 연속한 처리 단계의 단면도로서, 금속층은 제 2 세트의 도체를 형성하도록 선택적으로 제거되어, 도 1 에 도시된 일례의 다층 상호 접속 구조를 완성한다.
본 발명이 다양한 수정 및 선택적인 형태를 갖지만, 이의 특정 실시예는 예로서 도면에 도시되고, 여기서 상세히 기술된다. 그러나, 도면 및 상세한 설명은 본 발명을 기술된 특정형으로 제한할려고 의도된 것은 아니지만, 첨부한 청구의 범위로 한정된 바와 같이 본 발명의 정신 및 범주내에서 다양한 수정 및 변형이 가능하다.
도면에서, 도 1 은 다중 레벨 상호 접속 구조(10)를 설명한 것이다. 구조(10)는 적어도 3개의 분리층상에 위치된 도체를 포함한다. 일례의 설명에 따르면, 구조(10)는 서로에 대해 동일 평면에 위치된 제 1 세트의 도체(12), 동일 평면의 제 2 세트의 도체(14) 및, 도체(12) 및 (14)중간에 위치된 동일 평면의 제 3 세트의 도체(16)를 포함한다. 간략화를 위해, 단일한 제 3 도체(16)만이 도시된다. 그러나, 제 3 도체(16)는 근접한 제 2 도체(14)사이에서 횡 간격을 갖는 것으로 이해된다. 확장하기 위하여, 2개 이상의 제 2 도체가 있고, 제 3 도체(16)는 제 2 도체(14)쌍 사이에서 선택적으로 존재한다. 제 1, 2 및 3 도체에 의해 수용된 각종 상승 레벨은 도 2 를 참조로 설명된다.
도 2 는 도 1 의 평면(2)을 따른 단면도이다. 이런 단면도에는 반도체 토포그래피(20)위에 위치된 인터레벨 유전체 구조(18)가 도시된다. 반도체 토포그래피(20)는 일실시예에 따라 유전체 피복된 실리콘 기판을 포함한다. 다른 실시예에 따르면,토포그래피(20)는 유전체 피복 레벨 또는 도체 레벨을 포함한다.
인터레벨 유전체 구조(18)는 적어도 2개의 유전체층, 즉 제 1 유전체(22) 및 제 2 유전체(24)를 포함한다. 제 1 유전체(22)는 토포그래피(20)위에 증착되고, 제 2 유전체(24)는 제 1 유전체(22)위에 증착된다. 제 1 및 2 유전체(22 및 24)는 양호하게도 공지된 유전체 증착 기술에 따라 실란 또는 TEOS 소스로 부터 증착된다. 유전체 구조(18)내와 그위에는 제 2 도체(12), 제 2 도체(14) 및, 선택된 도체(12) 및 (14)사이에서 연장하는 접점(26)이 위치된다. 또한, 제 2 유전체(24)내에는 유일하게 제 3 도체(16)가 위치된다. 상호 접속 구조(10)를 형성할 시에 이용된 각종 단계는 도 4 내지 13 을 참조로 기술된다.
도 1 및 2 는 제각기 제 1, 2 및 3 도체(12), (14) 및 (16)사이에서 소정의 스페이싱 간격을 나타내고 있다. 도체(14 및 16)를 스태거함으로써, 그사이의 유효 스페이싱은 향상된다. 이런 유효 스페이싱은 각 도체의 중간점에서 계산되어, 도체를 스태거함으로써 유효 스페이싱이 상승된다. 유효 스페이싱의 상승으로, 전기장이 감소되어, 용량성 커플링을 감소시킨다.
도 3 은 도 1 의 평면(3)을 따른 다중 레벨 상호 접속 구조(10)를 설명한 것이다. 도 3 에는 인터레벨 유전체 구조(18), 제 1 및 2 유전체(22 및 24), 제 1 도체(12), 제 2 도체(14), 제 3 도체(16) 및 접점(26)이 도시된다.
도 4 내지 13 에서, 일련의 처리단계가 도 1 의 단면 평면(2)을 따라 도시된다. 도 4 의 시점에서, 제 1 도체(12)는 반도체 토포그래피(20)위에 패턴된다. 제 1 도체(12)의 패터닝은 토포그래피(20)에 걸쳐 도전체를 증착한 후에, 공지된 리소그래피 기술을 이용하여 도전층의 원치 않은 영역을 제거함으로써 캐리(carry)된다.
제 1 도체(12)는 토포그래피(20)위에 직접 형성되거나, 선택적으로 (도시되지 않은) 격벽(barrier)층 상에 형성될 수 있다. Ti/TiN으로 구성된 격벽층은 유전층 상부 표면에 대한 제 1 도체(12)내의 내화성 금속의 점착력을 향상시키는 데에 이용될 수 있다.
도 5 는 제 1 도체(12)위와 그 사이의 제 1 유전체층(22)의 증착에 대해 설명한 것이다. 유전체(22)는 양호하게도 토포그래피(20) 및 제 1 도체(12)에 걸쳐 화학적0진공 증착(CVD) 또는 PECVD 된다. 증착후에 존재하는 어느 피크(32)는 연속적으로 다수의 평탄화 기술을 이용하여 제거될 수 있다.
도 6 은 제 1 유전체층(22)위의 에칭 스톱층(34)의 블랭킷(blanket) 증착을 나타낸 것이다. 층(34)은 유전체(22) 보다 더 저속율로 에칭하는 소정의 물질을 포함한다. 층(34)은 양호하게도 티타늄 질화물(TiN) 또는 실리콘 질화물(Si3N4)과 같은 물질을 포함한다. 층(34)은 양호하게도 도체(12에 대한 접점을 개방하도록 유전체(22)를 통해 에칭하면서 상기 층에서 에칭을 스톱하기에 충분한 두께로 증착된다.
도 7 은 에칭 스톱(28)을 제공할 층(34)의 패터닝을 나타낸 것이다. 에칭 스톱(28)은 그에 의해 제 1 도체(12)위와 그 사이에 위치되는 바와 같이 도시된다. 도 8 은 제 2 유전체(24)가 제 1 유전체(22) 및 에칭 스톱(28)위에 증착되는 다음 단계를 설명한 것이다. 제 1 및 2 유전체(22 및 24)의 조합은 인터레벨 유전체 구조(18)로 이루어진다.
도 9 는 인터레벨 유전체 구조(18)의 선택부의 에칭 제거에 대해 설명한 것이다. 특히, 포토레지스트 뿐만 아니라 투사(projection) 마스크는 에칭 스톱(28) 바로 위의 영역과, 제 1 도체(12)의 선택 세트를 제거하는 데에 이용된다. 에칭 스톱(28)위의 제거된 영역은 트렌치(36)로서 나타내고, 제 1 도체(12)위의 제거된 영역은 바이어스(38)로서 나타낸다. 에칭 스톱(28) 및 제 1 도체(12)는 제각기 그의 상부 표면의 에칭을 종료시키는 역할을 한다. 따라서, 인터레벨 유전체 구조(18)의 선택적 제거는 앞서 설정된 하위 형태(즉, 제 1 도체(12) 및 에칭 스톱(28))에 따라 일어난다.
도 10 은 플러그 물질이(Ti/TiN과 같은) 격벽층을 따라 바이어스(38) 및 트렌치(26)내로 증착되는 처리 단계를 설명한 것이다. 플러그 물질은 참조번호(40)로서 표시된다. 적당한 플러그 물질은 예를 들어, 텅스텐, 알루미늄, 구리를 포함한다. 일실시예에 따르면, 개구는 에칭 스톱 구조(28)내에 구성될 수 있다. 개구는 에칭 스톱을 통해 제 1 도체(12)로 연장하도록 플러그 물질(40)을 허용한다. 따라서, 에칭 스톱 구조(28)내의 개구는 제 1, 2 및 3 도체 사이에서 전기 접속된다. 도 11 은 유전체 구조(18)의 상부 표면으로 부터 플러그 물질의 다음 제거에 대해 설명한 것이다. 물질(40)이 상부 표면으로 부터 제거된 후에, 불연속 접점(26)을 형성한다. 더욱이, 물질(40)의 제거로 제 3 도체(16)가 형성된다. 이에 의해 제 3 도체(16)는 접점(26)을 생성시키는 데에 이용되는 것과 같은 물질로 부터 형성된다. 그러나, 제 3 도체(16)는 또한 알루미늄을 포함하고, 텅스텐은 인터레벨 플러그로서 더욱 적당한 물질을 나타내어, 제 3 도체로서 적절하게 사용된다.
도 12 는 다른 도전체(42)의 블랭킷 증착에 대해 설명한 것이다. 도전체는 적합하게도 알루미늄 또는 그의 합금을 포함한다. 물질(42)은 접점(26) 및 제 3 도체(16)위 뿐만 아니라 완전한 인터레벨 유전체 구조(18)에 걸쳐 블랭킷 증착된다. 다음 처리 단계에서, 도 13 는 제 2 도체(14)를 형성하도록 도전체(42)의 선택적 제거에 대해 설명한 것이다. 예로서, 제 2 도체는 접점(26)위에 형성되는데, 접점(26)은 제 2 도체(14)를 제 1 도체(12)로 전기적으로 링크한다. 그러나, 접점(26)은 모든 제 1 및 2 도체(12 및 14) 사이에 존재할 필요가 있고, 몇몇 선택된 이런 도체만이 전기적으로 링크되는 것으로 이해된다. 또한, 제 2 도체(14)는 전기적 링크가 바람직할 경우에 제 3 도체(16)위로 연장할 수 있는 것으로 이해된다.
도 4 내지 13 에 도시된 단계의 시퀀스는 다중 스태거된 상호 접속 구조를 생성시키도록 반복될 수 있는 것으로 이해된다.
기술된 본 발명은 양호한 실시예로서 취해질 수 있다. 본 기술의 잇점을 가진 본 기술분야의 숙련자에게는 명백해지듯이 각 및 모든 처리 단계로 다양하게 수정하고 변경할 수 있다. 아래의 청구의 범위는 그런 모든 수정 및 변경을 수용할 수 있는 것으로 해석되어, 본 명세서 및 도면은 제한적이기 보다는 설명을 위한 것이다.

Claims (20)

  1. 다중 레벨 상호 접속 구조를 형성하는 방법으로서,
    반도체 토포그래피에 걸쳐 간격을 이룬 적어도 2개의 제 1 도체를 형성하는 단계,
    상기 제 1 도체 위에 제 1 유전체를 증착하는 단계,
    일부의 상기 제 1 유전체위에 에칭 스톱을 형성하는 단계,
    상기 에칭 스톱위에 제 2 유전체를 증착시키는 단계,
    트렌치를 형성하도록 상기 에칭 스톱 바로 위의 상기 제 2 유전체를 통해 에칭함과 동시에, 한쌍의 바이어스를 형성하도록 상기 제 1 도체 바로 위의 제 1 및 2 유전체를 통해 에칭하는 단계,
    트랜치 및 바이어스를 플러그 물질로 필하는 단계와,
    상기 제 2 유전체에 걸쳐 간격을 이룬 제 2 도체를 형성하는 단계로 이루어지는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성방법.
  2. 제 1 항에 있어서,
    상기 에칭 스톱 형성 단계는,
    상기 제 1 유전체에 걸쳐 에칭 스톱 물질의 층을 증착하는 단계 및,
    상기 제 1 도체위에 일정한 간격으로 배치된 에칭 스톱을 제공하도록 에칭 스톱 물질의 층의 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성방법.
  3. 제 1 항에 있어서,
    트렌치를 형성하도록 에칭하는 상기 단계는 상기 제 2 유전체만을 제거함과 동시에 그 아래의 상기 에칭 스톱을 보유하는 단계를 포함하는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성방법.
  4. 제 1 항에 있어서,
    에칭 스톱을 형성하는 상기 단계는 상기 기하학형의 중심 근처의 개구를 가진 기하학형을 패턴하는 단게를 포함하는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성방법.
  5. 제 1 항에 있어서,
    바이어스를 형성하도록 에칭하는 상기 단계는 상기 제 2 유전체를 제거한후에 상기 에칭 스톱으로 부터 횡으로 배치되는 한정된 영역내의 상기 제 1 유전체를 제거하는 단계를 포함하는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성방법.
  6. 제 1 항에 있어서,
    트렌치를 필하는 상기 단계는 제 1 도체 및 제 2 도체에 의해 형성된 평면 사이에 상승 레벨로 삽입된 제 3 도체를 생기게 하는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성방법.
  7. 제 1 항에 있어서,
    트렌치를 필하는 상기 단계는 제 1 도체 및 제 2 도체와 다른 평면내에 삽입된 제 3 도체를 생기게 하고, 제 3 도체는 제 1 도체 사이에서 횡으로 배치되는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성방법.
  8. 제 1 항에 있어서,
    바이어스를 필하는 상기 단계는 상기 제 2 도체 및 상기 제 1 도체의 하나 사이에서 연장하는 접점을 포함하는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성방법.
  9. 제 1 항에 있어서,
    제 2 도체를 형성하는 상기 단계는 잔여 금속이 필된 상기 바이어스의 하나에 걸쳐 연장하도록 상기 제 3 도체가 존재하는 영역을 포함하는 상기 제 2 유전체로 부터 금속을 선택적으로 영역을 포함하는 상기 제 2 유전체로부터 금속을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성방법.
  10. 제 1 항에 있어서,
    상기 제 2 도체의 일부는 상기 제 3 도체의 일부위에 일정한 간격을 연장하는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성방법.
  11. 다중 레벨 상호 접속 구조로서,
    제 1 평면상에 배치된 제 1 쌍의 도체,
    제 2 평면상에 배치된 제 2 쌍의 도체,
    제 1 및 2 평면사이에 배치된 한쌍의 유전체층,
    상기 유전체층의 쌍을 통해 제 1 쌍의 도체의 하나로 부터 제 2 쌍의 도체의 하나로 연장하는 접점과,
    단지 하나의 유전체 쌍을 통해 제 1 및 2 평면의 중간인 평면에서 접점에 대해 병렬 횡 공간을 이룬 간격만큼 연장하는 제 3 도체를 포함하는 것을 특징으로 하는 다중 레벨 상호 접속 구조.
  12. 제 11 항에 있어서,
    상기 제 3 도체 및 상기 접점은 상기 쌍의 유전체층을 통해 적어도 부분이 형성된 개구내로 플러그 물질을 증착함으로써 형성되는 것을 특징으로 하는 다중 레벨 상호 접속 구조.
  13. 제 11 항에 있어서,
    상기 개구는,
    상기 제 1 쌍의 도체의 하나와 상기 제 2 쌍의 도체의 하나 사이에 직접 상기 쌍의 유전체 층을 통해 연장하는 바이어(via)와,
    단지 하나의 상기 쌍의 유전체층을 통해 상기 제 3 도체로 연장하는 트렌치를 포함하는 것을 특징으로 하는 다중 레벨 상호 접속 구조.
  14. 제 11 항에 있어서,
    상기 접점 및 상기 제 3 도체는 텅스텐, 일루미늄 또는 구리로 이루어지는 것을 특징으로 하는 다중 레벨 상호 접속 구조.
  15. 제 11 항에 있어서,
    상기 제 1 쌍의 도체 및 상기 제 2 쌍의 도체는 알루미늄으로 이루어지는 것을 특징으로 하는 다중 레벨 상호 접속 구조.
  16. 제 11 항에 있어서,
    상기 쌍의 유전체층은 산화물로 이루어지는 것을 특징으로 하는 다중 레벨 상호 접속 구조.
  17. 다중 레벨 상호 접속 구조 형성 방법으로서,
    제 1 세트의 동일 평면 도체 위에 한쌍의 유전체를 형성하는 단계,
    상기 쌍의 유전체를 통해 부분적으로 트렌치를 형성함과 동시에, 상기 인터레벨 유전체를 통해 바이어를 완전히 상기 제 1 세트의 도체에 형성하는 단계,
    제 3 도체 및 접점을 제각기 생성시키도록 상기 트렌치 및 상기 바이어를 텡스텐 플러그로 필하는 단계,
    상기 제 3 도체 및 상기 접점을 포함하는 완전한 유전체 토포그래피에 걸쳐 금속층을 증착하는 단계와,
    상기 제 3 도체 및 상기 접점 위에 직접 배치된 제 2 세트의 동일 평면 도체를 생성시키도록 상기 금속층의 부분을 제거하는 단계로 이루어지는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성방법.
  18. 제 17 항에 있어서,
    트렌치를 형성하는 상기 단계는 유전체 쌍 사이에 위치된 에칭스톱에 대한 상기 쌍의 유전체의 하나만을 에칭하는 단계를 포함하는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성방법.
  19. 제 18 항에 있어서,
    상기 에칭 스톱은 상기 쌍의 유전체의 상부 표면 및 하부 표면사이의 중간에 위치되는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성방법.
  20. 제 17 항에 있어서,
    필하는 상기 단계는,
    상기 쌍의 유전체에 걸치고, 상기 트렌치 및 상기 바이어내의 텅스텐층을 상기 쌍의 유전체의 상부 표면위의 상승 레벨로 증착하는 단계 및,
    상기 쌍의 유전체의 상부 표면에 알맞는 레벨로 상기 텡스텐층을 제거하는 단계를 포함하는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성방법.
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