JP3913927B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に多層配線構造の半導体集積回路装置において、信号伝達遅延を防ぐためにポリシリコンやポリサイドからなる信号線に付随して補助信号線が設けられた半導体集積回路装置に関する。
【０００２】
半導体集積経路装置の一つである、たとえばＤＲＡＭ（ダイナミックランダムアクセスメモリ）は、マトリクス状に配置された各メモリセルにＭＯＳトランジスタとキャパシタを設けた構成となっている。ＤＲＡＭのワード線は、ＭＯＳトランジスタのゲート配線で構成されており、ポリシリコンやポリサイド等の比較的抵抗値が大きい材料でできている。そのため、ゲート配線に沿っていわゆる裏打ち配線と呼ばれる補助信号線を設けることにより、ワード線の一端から他端まで大きな伝搬遅延が生じることなく信号が伝搬するようになっている。
【０００３】
【従来の技術】
図１５は、ゲート配線に沿って裏打ち用の補助信号線が設けられたＤＲＡＭのメモリセル間における従来の配線パターンを示すレイアウト図である。一般に補助信号線１１は、ゲート配線１２よりも上層に設けられる低抵抗の配線層において、図１５に示すように、各ゲート配線１２に沿って延びるように形成される。そして、補助信号線１１は、メモリセル１３とメモリセル１３との間で、コンタクト部１４を介してゲート配線１２と電気的に接続される。そのコンタクト部１４においては、ゲート配線１２の線幅は、コンタクト部以外の配線部分の線幅よりも広くなる。
【０００４】
コンタクト部１４においてゲート配線１２の線幅が広がる分、補助信号線１１の配線ピッチは広くなる。補助信号線１１の配線ピッチはゲート配線１２のピッチと一致する、すなわちゲート配線１２のピッチは補助信号線１１のピッチにより決まるので、ゲート配線１２のピッチは、プロセス上の制限により本来作製可能なゲート配線１２の最小ピッチよりも大きくなってしまい、ＤＲＡＭの高集積化の妨げとなっている。なお、図１５において、メモリセル１３内の点線は、ゲート配線１２および補助信号線１１がそれぞれメモリセル１３内で電気的に結線されていることを表している。
【０００５】
そこで、裏打ち用の補助信号線を上下に異なる２つの配線層に分け、ゲート配線に対して上下の補助信号線を交互に配設することによって、上下それぞれの補助信号線の配線ピッチをゲート配線のピッチの２倍に緩和し、ゲート配線のピッチを狭めるようにしたワード線裏打ち方式が提案されている（たとえば、特開平７−４５７２０号公報）。
【０００６】
この提案によれば、上側に設けられた補助信号線とゲート配線とを電気的に接続するコンタクト部は、ゲート配線が延びる方向と垂直な方向に一列に配置されており、その隣り合うコンタクト部の間に直線状の下側の補助信号線が通る配線パターンとなっている。
【０００７】
また、裏打ち用の補助信号線を設ける代わりに、図１６に示すように、ワード線を多分割してサブワード線１５を設け、メモリセル１３間にサブロウデコーダ回路１６を設けた階層ワード線方式も提案されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、特開平７−４５７２０号公報に開示されたワード線裏打ち方式では、ゲート配線の最小ピッチは、実際には上側の補助信号線とゲート配線とのコンタクト部と、下側の補助信号線との間隔に基づいて決まってしまうため、高集積化を図る上で有効となる程度にはゲート配線のピッチをつめることができなかった。従って、同一の半導体チップサイズでさらなる高集積化を図ることができない、あるいは同一の集積度でチップサイズを小さくすることができないという問題点があった。
【０００９】
また、上述した階層ワード線方式では、ワード線のピッチをつめることはできても、複数のサブロウデコーダ回路が分散して配置されるため、それらサブロウデコーダ回路を設けることによって増加する面積は、上述した裏打ち用補助信号線とのコンタクト部を設ける場合よりも大きくなってしまい、高集積化またはチップサイズの縮小化を図ることができないという問題点があった。
【００１０】
本発明は、上記問題点に鑑みてなされたものであって、上下２層の補助信号線を所定の配線パターンで配線することによって、高集積化またはチップサイズの縮小化を図ることができる半導体集積回路装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、信号線（ゲート配線）の上に絶縁層を介して上下２層に補助信号線を設け、信号線と上側の補助信号線（上側裏打ち用配線）とのコンタクト部を、信号線が延びる方向と垂直な方向に延びる異なる２以上の直線上に分散させて配置するとともに、信号線と上側の補助信号線とのコンタクト部のうち対をなして隣り合うものどうしを異なる直線上に配置し、その隣り合うコンタクト部どうしの間を下側の補助信号線（下側裏打ち用配線）が通るようにしたものである。
【００１２】
この発明によれば、信号線と上側の補助信号線とのコンタクト部が２列に分散して配置され、かつ対をなして隣り合うコンタクト部どうしが異なる列上に配置され、さらにその隣り合うコンタクト部どうしの間を下側の補助信号線が縫うようにして通るため、コンタクト部において信号線の線幅が広がっても、下側の補助信号線のピッチを広げずに済む。従って、上下の補助信号線の配線ピッチをつめることができるので、半導体集積回路装置の高集積化またはチップサイズの縮小化を図ることができる。
【００１３】
また、信号線の上に絶縁層を介して上下２層に補助信号線を設け、信号線と上側の補助信号線とのコンタクト部を、信号線が延びる方向と垂直な方向に延びる異なる２以上の直線上に分散させて配置するとともに、信号線と上側の補助信号線とのコンタクト部のうち対をなして隣り合うものどうしを、対をなして隣り合う下側の補助信号線どうしの間で、異なる直線上に配置するようにしてもよい。
【００１４】
この発明によれば、信号線と上側の補助信号線とのコンタクト部が２列に分散して配置され、かつ対をなして隣り合うコンタクト部どうしが、対をなして隣り合う下側の補助信号線どうしの間で、異なる列上に配置されるため、コンタクト部において信号線の線幅が広がっても、下側の補助信号線のピッチを広げずに済む。従って、上下の補助信号線の配線ピッチをつめることができるので、半導体集積回路装置の高集積化またはチップサイズの縮小化を図ることができる。
【００１５】
また、コンタクト部が、下側の補助信号線と同じ配線層に形成された導電性の島部と、信号線と島部とを電気的に接続する第１の補助コンタクト部と、島部と上側の補助信号線とを電気的に接続する第２の補助コンタクト部と、により構成され、第１の補助コンタクト部および第２の補助コンタクト部は同一直線上に配置されるようにしてもよい。
【００１６】
また、コンタクト部が、下側の補助信号線と同じ配線層に形成された導電性の島部と、信号線と前記島部とを電気的に接続する第１の補助コンタクト部と、島部と第２の補助信号線とを電気的に接続する第２の補助コンタクト部とにより構成され、第１の補助コンタクト部と第２の補助コンタクト部とが段違いにずれてに配置されていてもよく、また、信号線と上側の補助信号線とを直接電気的に接続するようにしてもよい。
【００１７】
また、第１のコンタクト部および第２のコンタクト部は、複数の信号線に対して、一つずつ交互に、または２つずつ交互に設けられるようにしてもよい。また、下側の補助信号線および上側の補助信号線が、アルミニウムまたは銅でできていてもよい。また、信号線を半導体記憶装置のワード線またはビット線とすることができる。
【００１８】
【発明の実施の形態】
以下に、本発明にかかる半導体集積回路装置の実施の形態について図面を参照しつつ詳細に説明する。なお、以下の各実施の形態では、本発明にかかる半導体集積回路装置をＤＲＡＭに適用した場合について説明する。
【００１９】
（実施の形態１）
図１および図２は、実施の形態１のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。また、図３は、図１の切断線Ａ−Ａにおける断面図である。また、図４は、本発明が適用されるＤＲＡＭの回路構成図である。ＤＲＡＭは、図４に示すように、各メモリセルにスイッチング用のＭＯＳトランジスタＱと電荷蓄積用のキャパシタＣを有し、そのトランジスタＱのゲート配線がワード線Ｗとなっている。
【００２０】
図３に示すように、実施の形態１のＤＲＡＭは、信号線となるゲート配線２１と、第１の絶縁層２２を介してゲート配線２１よりも上層の配線層に形成された第１の補助信号線となる下側裏打ち用配線２３と、第２の絶縁層２４を介して下側裏打ち用配線２３よりも上層の配線層に形成された第２の補助信号線となる上側裏打ち用配線２５と、を具備する。第２の補助信号線２５は、保護膜またはさらに上層との間の層間絶縁膜となる第３の絶縁層２６により覆われている。
【００２１】
なお、図１では、第１乃至第３の絶縁層２２，２４，２６は省略されており、またメモリセル２０内の点線は、ゲート配線２１（２１１〜２１８）、下側裏打ち用配線２３および上側裏打ち用配線２５（２５１〜２５４）がそれぞれメモリセル２０内で電気的に結線されていることを表している（以下に説明する図２、図５、図７および図９〜図１４ついても同様である）。
【００２２】
ゲート配線２１は、１本毎に千鳥状に配線されている。すなわち、たとえば図１において、上から奇数番目のゲート配線２１１，２１３，２１５，２１７は、メモリセル２０とその右隣りのメモリセル２０Ａとに跨って配線されており、一方、偶数番目のゲート配線２１２，２１４，２１６，２１８は、メモリセル２０とその左隣りのメモリセル２０Ｂとに跨って配線されている。
【００２３】
下側裏打ち用配線２３は、奇数番目のゲート配線２１１，２１３，２１５，２１７に沿って配線されている。上側裏打ち用配線２５は、偶数番目のゲート配線２１２，２１４，２１６，２１８に沿って配線されている。下側および上側の裏打ち用配線２３，２５は、特に限定しないが、たとえばアルミニウムまたは銅でできている。
【００２４】
奇数番目のゲート配線２１１，２１３，２１５，２１７とそれぞれに対応する下側裏打ち用配線２３とは、メモリセル２０とその隣のメモリセル２０Ａとの間で、第１の絶縁層２２を貫通する導体によりなる第１のコンタクト部２７によって電気的に接続されている。
【００２５】
偶数番目のゲート配線２１２，２１４，２１６，２１８とそれぞれに対応する上側裏打ち用配線２５とは、メモリセル２０と、その隣で、メモリセル２０Ａの反対側のメモリセル２０Ｂとの間で第２のコンタクト部２８（２８１〜２８４）によって電気的に接続されている。
【００２６】
第２のコンタクト部２８は、ゲート配線２１が延びる方向（図面の左右方向）に対して垂直な方向に延びる異なる２つの直線上に交互に配置されている。すなわち、たとえば図１において奇数番目の上側裏打ち用配線２５１，２５３に対する第２のコンタクト部２８１，２８３は、左側のメモリセル２０Ｂ寄りに配置され、偶数番目の上側裏打ち用配線２５２，２５４に対する第２のコンタクト部２８２，２８４は、中央のメモリセル２０寄りに配置されている。
【００２７】
また、図２に示すように、第２のコンタクト部２８は、ゲート配線２１が延びる方向（図面の左右方向）に対して垂直な方向に延びる異なる２つの直線上に２つ毎に交互に配置されていてもよい。すなわち、第２のコンタクト部２８の両隣にある第２のコンタクト部２８のうち、少なくともいずれか一方のみが上記異なる直線上に配置されていればよい。
【００２８】
そして、下側裏打ち用配線２３は、そのように交互に配置された第２のコンタクト部２８１，２８２，２８３，２８４の間を縫うように屈曲しながら配線されている。具体的には、メモリセル２０とメモリセル２０Ｂとの間で、下側裏打ち用配線２３は、第２のコンタクト部２８からできるだけ離れる様にして略Ｚ字状または略逆Ｚ字状のパターンに成形されている。
【００２９】
実施の形態１では、第２のコンタクト部２８は、第１の絶縁層２２を貫通する導体よりなる第１の補助コンタクト部３１と、下側裏打ち用配線２３と同じ配線層に設けられた導電性の島部３２と、第２の絶縁層２４を貫通する導体よりなる第２の補助コンタクト部３３とから構成される。
【００３０】
ゲート配線２１と島部３２とは、第１の補助コンタクト部３１により電気的に接続され、島部３２と上側裏打ち用配線２５とは、第２の補助コンタクト部３３により電気的に接続される。実施の形態１では、第２の補助コンタクト部３３は、第１の補助コンタクト部３１と同一直線上に配置されている。
【００３１】
つぎに、実施の形態１のＤＲＡＭの製造プロセスについて説明する。まず、半導体基板上にＭＯＳトランジスタＱおよびキャパシタＣを作製し、所望のパターン形状のゲート配線２１を作製する。続いて、その表面を覆うように第１の絶縁層２２を積層し、コンタクトホールを開ける。
【００３２】
そのコンタクトホール内に金属等の導電体を充填して第１のコンタクト部２７および第１の補助コンタクト部３１を作製する。それととともに、第１の絶縁層２２上に下側裏打ち用配線２３および島部３２を同時にパターン化して形成する。
【００３３】
続いて、第２の絶縁層２４を積層し、そこにコンタクトホールを開け、その中に金属等の導電体を充填して第２の補助コンタクト部３３を作製する。そして、第２の絶縁層２４上に上側裏打ち用配線２５を形成し、その表面を第３の絶縁層２６で覆う。これらの各プロセスは周知のプロセスにより行われる。
【００３４】
実施の形態１によれば、８本のゲート配線２１１，２１２，２１３，２１４，２１５，２１６，２１７，２１８が配線されている領域において、上側裏打ち用配線２５は４本設けられ、一方、下側裏打ち用配線２３は島部３２を含めて合計６本設けられているので、ゲート配線２１のピッチに対して上側裏打ち用配線２５は２倍、下側裏打ち用配線２３は約３分の４（４／３）倍のピッチで配線することが可能である。従って、ゲート配線２１は、上側裏打ち用配線２５および下側裏打ち用配線２３の各配線ピッチよりも小さいピッチで配線することが可能である。
【００３５】
そして、このＤＲＡＭは、第２のコンタクト部２８が一列に並ばないように互い違いに配置されており、その間を縫うように下側裏打ち用配線２３が第２のコンタクト部２８からできるだけ離れる様に屈曲しながら配線されているため、第２のコンタクト部２８においてゲート配線２１の線幅が広がっても、下側裏打ち用配線２３のピッチを広げずに済ませることができる。
【００３６】
従って、上下の裏打ち用配線２３，２５の配線ピッチをつめることができ、それによって、より一層小さいピッチでゲート配線２１を配線することができるので、ＤＲＡＭの高集積化またはチップサイズの縮小化を図ることができる。
【００３７】
（実施の形態２）
図５は、実施の形態２のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。また、図６は、図５の切断線Ｂ−Ｂにおける断面図である。図５および５に示すように、実施の形態２は、実施の形態１において、第２のコンタクト部２８の代わりに、第２のコンタクト部２９によりゲート配線２１と上側裏打ち用配線２５とを直接電気的に接続したものである。その他の構成については実施の形態１と同じであるので、実施の形態１と同じ符号を付して説明を省略する。
【００３８】
実施の形態２では、第１の絶縁層２２の積層後、第１のコンタクト部２７を作製するためのコンタクトホールのみを開け、第２のコンタクト部２９を作製するためのコンタクトホールは、第２の絶縁層２４を積層した後に開ける。
【００３９】
実施の形態２によれば、ゲート配線２１のピッチに対して両裏打ち用配線２３，２５は約３分の４（４／３）のピッチで配線することが可能であるため、ゲート配線２１は、上側裏打ち用配線２５および下側裏打ち用配線２３の各配線ピッチよりも小さいピッチで配線可能であり、実施の形態１と同様にＤＲＡＭの高集積化またはチップサイズの縮小化を図ることができる。
【００４０】
（実施の形態３）
図７は、実施の形態３のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。また、図８は、図７の切断線Ｃ−Ｃにおける断面図である。図７および図８に示すように、実施の形態３は、実施の形態１において、第１の補助コンタクト部３１と第２の補助コンタクト部３３とを平面レイアウトにおいてずらして配置したものある。
【００４１】
第１の補助コンタクト部３１と第２の補助コンタクト部３３とは、隣り合う第２のコンタクト部２８どうしにおいて、その平面状の位置が入れ替わっている。すなわち、図７において、第１の補助コンタクト部３１が第２の補助コンタクト部３３の右側にある場合と、左側にある場合とが交互になっている。その他の構成については実施の形態１と同じであるので、実施の形態１と同じ符号を付して説明を省略する。
【００４２】
実施の形態３によれば、実施の形態１と同様の効果の他に、第１の補助コンタクト部３１と第２の補助コンタクト部３３とがずれているため、実施の形態１に比べて、コンタクト部作成時に第２の補助コンタクト部３３の上端に形成され得る凹部が小さくすることができ、上記凹部による接続不良を防止し、より確実に第２の補助コンタクト部３３と上側裏打ち用配線２５とを電気的に接続することができるという効果が得られる。
【００４３】
（実施の形態４）
図９は、実施の形態４のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。図９に示すように、実施の形態４は、実施の形態１において、ゲート配線２１を２本毎に千鳥状に配線したものである。下側裏打ち用配線２３は、図９において上から１、４、５および８番目のゲート配線２１１，２１４，２１５，２１８に第１のコンタクト部２７を介して電気的に接続している。
【００４４】
上側裏打ち用配線２５は、図９において上から２、３、６および７番目のゲート配線２１２，２１３，２１６，２１７に第２のコンタクト部２８を介して電気的に接続している。その他の構成については実施の形態１と同じであるので、実施の形態１と同じ符号を付して説明を省略する。
【００４５】
実施の形態４によれば、ゲート配線２１のピッチに対して上側裏打ち用配線２５は２倍、下側裏打ち用配線２３は約３分の４（４／３）倍のピッチで配線することが可能であるため、ゲート配線２１は、上側裏打ち用配線２５および下側裏打ち用配線２３の各配線ピッチよりも小さいピッチで配線可能であり、実施の形態１と同様にＤＲＡＭの高集積化またはチップサイズの縮小化を図ることができる。
【００４６】
（実施の形態５）
図１０は、実施の形態５のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。図１０に示すように、実施の形態５は、実施の形態１において、第２のコンタクト部２８をメモリセル２０とメモリセル２０Ｂとの間で３列に分散させ、かつ２個おきに同じ列に配置されるようにしたものである。その他の構成については実施の形態１と同じであるので、実施の形態１と同じ符号を付して説明を省略する。
【００４７】
実施の形態５によれば、ゲート配線２１のピッチに対して上側裏打ち用配線２５および下側裏打ち用配線２３はそれぞれ約２倍および約２分の３（３／２）倍のピッチで配線することが可能であるため、ゲート配線２１は、上側裏打ち用配線２５および下側裏打ち用配線２３の各配線ピッチよりも小さいピッチで配線可能であり、実施の形態１と同様にＤＲＡＭの高集積化またはチップサイズの縮小化を図ることができる。
【００４８】
（実施の形態６）
図１１は、実施の形態６のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。図１１に示すように、実施の形態６は、実施の形態１において、ゲート配線２１を２本毎に千鳥状に配線するとともに、第２のコンタクト部２８をメモリセル２０とメモリセル２０Ｂとの間で４列に分散させ、かつ順次隣りの列に配置されるようにしたものである。その他の構成については実施の形態１と同じであるので、実施の形態１と同じ符号を付して説明を省略する。
【００４９】
実施の形態６によれば、ゲート配線２１のピッチに対して上側裏打ち用配線２５および下側裏打ち用配線２３はそれぞれ約５分の８（８／５）倍のピッチで配線することが可能であるため、ゲート配線２１は、上側裏打ち用配線２５および下側裏打ち用配線２３の各配線ピッチよりも小さいピッチで配線可能であり、実施の形態１と同様にＤＲＡＭの高集積化またはチップサイズの縮小化を図ることができる。
【００５０】
（実施の形態７）
図１２および図１３は、実施の形態７のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。図１２に示すように、実施の形態７が実施の形態１と異なるのは、メモリセル２０とメモリセル２０Ｂとの間で２列に分散して配置された第２のコンタクト部２８どうしの間を下側裏打ち用配線２３が通る代わりに、対をなす第２のコンタクト部２８を挟み込むように対をなして下側裏打ち用配線２３が配線されている点である。その他の構成については実施の形態１と同じであるので、実施の形態１と同じ符号を付して説明を省略する。
【００５１】
また、隣り合う第２のコンタクト部２８どうしのうち、対をなしていない第２のコンタクト部２８どうしについては、図１２に示すように、ゲート配線２１が延びる方向（図面の左右方向）に対して垂直な方向に延びる異なる２つの直線上に配置されていてもよく、また、図１３に示すように、異なる２つの直線上に配置されていなくてもよい。
【００５２】
実施の形態７によれば、ゲート配線２１のピッチに対して上側裏打ち用配線２５および下側裏打ち用配線２３はそれぞれ約３分の４（４／３）倍のピッチで配線することが可能であり、従って、実施の形態１と同様にＤＲＡＭの高集積化またはチップサイズの縮小化を図ることができるという効果が得られる他に、第２のコンタクト部２８どうしの間に下側裏打ち用配線２３が配線されていないため、実施の形態１に比べて、第２のコンタクト部２８の幅を小さくすることができるという効果が得られる。
【００５３】
（実施の形態８）
図１４は、実施の形態８のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。図１４に示すように、実施の形態８が実施の形態１と異なるのは、実施の形態７と同様に、対をなす下側裏打ち用配線２３が、対をなす第２のコンタクト部２８を挟み込むように配線されていることである。また、ゲート配線２１が２本毎に千鳥状に配線されていることである。その他の構成については実施の形態１と同じであるので、実施の形態１と同じ符号を付して説明を省略する。
【００５４】
実施の形態８によれば、ゲート配線２１のピッチに対して上側裏打ち用配線２５および下側裏打ち用配線２３はそれぞれ約３分の４（４／３）倍のピッチで配線することが可能であり、従って、実施の形態１と同様にＤＲＡＭの高集積化またはチップサイズの縮小化を図ることができるという効果が得られる他に、第２のコンタクト部２８どうしの間に下側裏打ち用配線２３が配線されていないため、実施の形態１に比べて、第２のコンタクト部２８の幅を小さくすることができるという効果が得られる。
【００５５】
以上の説明において本発明は、ＤＲＡＭのビット線に対する裏打ち配線にも適用可能であるし、ＤＲＡＭ以外の半導体集積回路装置の信号線に対する裏打ち配線にも適用可能である。また実施の形態３〜実施の形態８において、実施の形態２と同様に、ゲート配線２１と上側裏打ち用配線２５とを直接第２のコンタクト部により電気的に接続するようにしてもよい。
【００５６】
【発明の効果】
以上、説明したとおり、本発明によれば、信号線と上側の補助配線層とを電気的に接続するコンタクト部において信号線の線幅が広がっても、下側の補助信号線のピッチを広げずに済むため、上下の補助信号線の配線ピッチをつめることができるので、半導体集積回路装置の高集積化またはチップサイズの縮小化を図ることができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体集積回路装置の実施の形態１のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。
【図２】本発明にかかる半導体集積回路装置の実施の形態１のＤＲＡＭのメモリセル間の別の配線パターンを示すレイアウト図である。
【図３】図１に示した切断線Ａ−Ａにおける断面図である。
【図４】本発明が適用されるＤＲＡＭの回路構成を示す図である。
【図５】本発明にかかる半導体集積回路装置の実施の形態２のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。
【図６】図５に示した切断線Ｂ−Ｂにおける断面図である。
【図７】本発明にかかる半導体集積回路装置の実施の形態３のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。
【図８】図７に示した切断線Ｃ−Ｃにおける断面図である。
【図９】本発明にかかる半導体集積回路装置の実施の形態４のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。
【図１０】本発明にかかる半導体集積回路装置の実施の形態５のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。
【図１１】本発明にかかる半導体集積回路装置の実施の形態６のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。
【図１２】本発明にかかる半導体集積回路装置の実施の形態７のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。
【図１３】本発明にかかる半導体集積回路装置の実施の形態７のＤＲＡＭのメモリセル間の別の配線パターンを示すレイアウト図である。
【図１４】本発明にかかる半導体集積回路装置の実施の形態８のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。
【図１５】ＤＲＡＭのメモリセル間における従来の配線パターンを示すレイアウト図である。
【図１６】従来の階層ワード線方式によるＤＲＡＭのメモリセル間の構成を示すレイアウト図である。
【符号の説明】
Ｃ キャパシタ
Ｑ ＭＯＳトランジスタ
Ｗ ワード線
２０，２０Ａ，２０Ｂ メモリセル
２１，２１１，２１２，２１３，２１４，２１５，２１６，２１７，２１８ゲート配線
２２，２４，２６ 絶縁層
２３ 下側裏打ち用配線（第１の補助信号線）
２５，２５１，２５２，２５３，２５４ 上側裏打ち用配線
２７ 第１のコンタクト部
２８，２９，２８１，２８２，２８３，２８４ 第２のコンタクト部
３１ 第１の補助コンタクト部
３２ 島部
３３ 第２の補助コンタクト部
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に多層配線構造の半導体集積回路装置において、信号伝達遅延を防ぐためにポリシリコンやポリサイドからなる信号線に付随して補助信号線が設けられた半導体集積回路装置に関する。
【０００２】
半導体集積経路装置の一つである、たとえばＤＲＡＭ（ダイナミックランダムアクセスメモリ）は、マトリクス状に配置された各メモリセルにＭＯＳトランジスタとキャパシタを設けた構成となっている。ＤＲＡＭのワード線は、ＭＯＳトランジスタのゲート配線で構成されており、ポリシリコンやポリサイド等の比較的抵抗値が大きい材料でできている。そのため、ゲート配線に沿っていわゆる裏打ち配線と呼ばれる補助信号線を設けることにより、ワード線の一端から他端まで大きな伝搬遅延が生じることなく信号が伝搬するようになっている。
【０００３】
【従来の技術】
図１５は、ゲート配線に沿って裏打ち用の補助信号線が設けられたＤＲＡＭのメモリセル間における従来の配線パターンを示すレイアウト図である。一般に補助信号線１１は、ゲート配線１２よりも上層に設けられる低抵抗の配線層において、図１５に示すように、各ゲート配線１２に沿って延びるように形成される。そして、補助信号線１１は、メモリセル１３とメモリセル１３との間で、コンタクト部１４を介してゲート配線１２と電気的に接続される。そのコンタクト部１４においては、ゲート配線１２の線幅は、コンタクト部以外の配線部分の線幅よりも広くなる。
【０００４】
コンタクト部１４においてゲート配線１２の線幅が広がる分、補助信号線１１の配線ピッチは広くなる。補助信号線１１の配線ピッチはゲート配線１２のピッチと一致する、すなわちゲート配線１２のピッチは補助信号線１１のピッチにより決まるので、ゲート配線１２のピッチは、プロセス上の制限により本来作製可能なゲート配線１２の最小ピッチよりも大きくなってしまい、ＤＲＡＭの高集積化の妨げとなっている。なお、図１５において、メモリセル１３内の点線は、ゲート配線１２および補助信号線１１がそれぞれメモリセル１３内で電気的に結線されていることを表している。
【０００５】
そこで、裏打ち用の補助信号線を上下に異なる２つの配線層に分け、ゲート配線に対して上下の補助信号線を交互に配設することによって、上下それぞれの補助信号線の配線ピッチをゲート配線のピッチの２倍に緩和し、ゲート配線のピッチを狭めるようにしたワード線裏打ち方式が提案されている（たとえば、特開平７−４５７２０号公報）。
【０００６】
この提案によれば、上側に設けられた補助信号線とゲート配線とを電気的に接続するコンタクト部は、ゲート配線が延びる方向と垂直な方向に一列に配置されており、その隣り合うコンタクト部の間に直線状の下側の補助信号線が通る配線パターンとなっている。
【０００７】
また、裏打ち用の補助信号線を設ける代わりに、図１６に示すように、ワード線を多分割してサブワード線１５を設け、メモリセル１３間にサブロウデコーダ回路１６を設けた階層ワード線方式も提案されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、特開平７−４５７２０号公報に開示されたワード線裏打ち方式では、ゲート配線の最小ピッチは、実際には上側の補助信号線とゲート配線とのコンタクト部と、下側の補助信号線との間隔に基づいて決まってしまうため、高集積化を図る上で有効となる程度にはゲート配線のピッチをつめることができなかった。従って、同一の半導体チップサイズでさらなる高集積化を図ることができない、あるいは同一の集積度でチップサイズを小さくすることができないという問題点があった。
【０００９】
また、上述した階層ワード線方式では、ワード線のピッチをつめることはできても、複数のサブロウデコーダ回路が分散して配置されるため、それらサブロウデコーダ回路を設けることによって増加する面積は、上述した裏打ち用補助信号線とのコンタクト部を設ける場合よりも大きくなってしまい、高集積化またはチップサイズの縮小化を図ることができないという問題点があった。
【００１０】
本発明は、上記問題点に鑑みてなされたものであって、上下２層の補助信号線を所定の配線パターンで配線することによって、高集積化またはチップサイズの縮小化を図ることができる半導体集積回路装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、信号線（ゲート配線）の上に絶縁層を介して上下２層に補助信号線を設け、信号線と上側の補助信号線（上側裏打ち用配線）とのコンタクト部を、信号線が延びる方向と垂直な方向に延びる異なる２以上の直線上に分散させて配置するとともに、信号線と上側の補助信号線とのコンタクト部のうち対をなして隣り合うものどうしを異なる直線上に配置し、その隣り合うコンタクト部どうしの間を下側の補助信号線（下側裏打ち用配線）が通るようにしたものである。
【００１２】
この発明によれば、信号線と上側の補助信号線とのコンタクト部が２列に分散して配置され、かつ対をなして隣り合うコンタクト部どうしが異なる列上に配置され、さらにその隣り合うコンタクト部どうしの間を下側の補助信号線が縫うようにして通るため、コンタクト部において信号線の線幅が広がっても、下側の補助信号線のピッチを広げずに済む。従って、上下の補助信号線の配線ピッチをつめることができるので、半導体集積回路装置の高集積化またはチップサイズの縮小化を図ることができる。
【００１３】
また、信号線の上に絶縁層を介して上下２層に補助信号線を設け、信号線と上側の補助信号線とのコンタクト部を、信号線が延びる方向と垂直な方向に延びる異なる２以上の直線上に分散させて配置するとともに、信号線と上側の補助信号線とのコンタクト部のうち対をなして隣り合うものどうしを、対をなして隣り合う下側の補助信号線どうしの間で、異なる直線上に配置するようにしてもよい。
【００１４】
この発明によれば、信号線と上側の補助信号線とのコンタクト部が２列に分散して配置され、かつ対をなして隣り合うコンタクト部どうしが、対をなして隣り合う下側の補助信号線どうしの間で、異なる列上に配置されるため、コンタクト部において信号線の線幅が広がっても、下側の補助信号線のピッチを広げずに済む。従って、上下の補助信号線の配線ピッチをつめることができるので、半導体集積回路装置の高集積化またはチップサイズの縮小化を図ることができる。
【００１５】
また、コンタクト部が、下側の補助信号線と同じ配線層に形成された導電性の島部と、信号線と島部とを電気的に接続する第１の補助コンタクト部と、島部と上側の補助信号線とを電気的に接続する第２の補助コンタクト部と、により構成され、第１の補助コンタクト部および第２の補助コンタクト部は同一直線上に配置されるようにしてもよい。
【００１６】
また、コンタクト部が、下側の補助信号線と同じ配線層に形成された導電性の島部と、信号線と前記島部とを電気的に接続する第１の補助コンタクト部と、島部と第２の補助信号線とを電気的に接続する第２の補助コンタクト部とにより構成され、第１の補助コンタクト部と第２の補助コンタクト部とが段違いにずれてに配置されていてもよく、また、信号線と上側の補助信号線とを直接電気的に接続するようにしてもよい。
【００１７】
また、第１のコンタクト部および第２のコンタクト部は、複数の信号線に対して、一つずつ交互に、または２つずつ交互に設けられるようにしてもよい。また、下側の補助信号線および上側の補助信号線が、アルミニウムまたは銅でできていてもよい。また、信号線を半導体記憶装置のワード線またはビット線とすることができる。
【００１８】
【発明の実施の形態】
以下に、本発明にかかる半導体集積回路装置の実施の形態について図面を参照しつつ詳細に説明する。なお、以下の各実施の形態では、本発明にかかる半導体集積回路装置をＤＲＡＭに適用した場合について説明する。
【００１９】
（実施の形態１）
図１および図２は、実施の形態１のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。また、図３は、図１の切断線Ａ−Ａにおける断面図である。また、図４は、本発明が適用されるＤＲＡＭの回路構成図である。ＤＲＡＭは、図４に示すように、各メモリセルにスイッチング用のＭＯＳトランジスタＱと電荷蓄積用のキャパシタＣを有し、そのトランジスタＱのゲート配線がワード線Ｗとなっている。
【００２０】
図３に示すように、実施の形態１のＤＲＡＭは、信号線となるゲート配線２１と、第１の絶縁層２２を介してゲート配線２１よりも上層の配線層に形成された第１の補助信号線となる下側裏打ち用配線２３と、第２の絶縁層２４を介して下側裏打ち用配線２３よりも上層の配線層に形成された第２の補助信号線となる上側裏打ち用配線２５と、を具備する。第２の補助信号線２５は、保護膜またはさらに上層との間の層間絶縁膜となる第３の絶縁層２６により覆われている。
【００２１】
なお、図１では、第１乃至第３の絶縁層２２，２４，２６は省略されており、またメモリセル２０内の点線は、ゲート配線２１（２１１〜２１８）、下側裏打ち用配線２３および上側裏打ち用配線２５（２５１〜２５４）がそれぞれメモリセル２０内で電気的に結線されていることを表している（以下に説明する図２、図５、図７および図９〜図１４ついても同様である）。
【００２２】
ゲート配線２１は、１本毎に千鳥状に配線されている。すなわち、たとえば図１において、上から奇数番目のゲート配線２１１，２１３，２１５，２１７は、メモリセル２０とその右隣りのメモリセル２０Ａとに跨って配線されており、一方、偶数番目のゲート配線２１２，２１４，２１６，２１８は、メモリセル２０とその左隣りのメモリセル２０Ｂとに跨って配線されている。
【００２３】
下側裏打ち用配線２３は、奇数番目のゲート配線２１１，２１３，２１５，２１７に沿って配線されている。上側裏打ち用配線２５は、偶数番目のゲート配線２１２，２１４，２１６，２１８に沿って配線されている。下側および上側の裏打ち用配線２３，２５は、特に限定しないが、たとえばアルミニウムまたは銅でできている。
【００２４】
奇数番目のゲート配線２１１，２１３，２１５，２１７とそれぞれに対応する下側裏打ち用配線２３とは、メモリセル２０とその隣のメモリセル２０Ａとの間で、第１の絶縁層２２を貫通する導体によりなる第１のコンタクト部２７によって電気的に接続されている。
【００２５】
偶数番目のゲート配線２１２，２１４，２１６，２１８とそれぞれに対応する上側裏打ち用配線２５とは、メモリセル２０と、その隣で、メモリセル２０Ａの反対側のメモリセル２０Ｂとの間で第２のコンタクト部２８（２８１〜２８４）によって電気的に接続されている。
【００２６】
第２のコンタクト部２８は、ゲート配線２１が延びる方向（図面の左右方向）に対して垂直な方向に延びる異なる２つの直線上に交互に配置されている。すなわち、たとえば図１において奇数番目の上側裏打ち用配線２５１，２５３に対する第２のコンタクト部２８１，２８３は、左側のメモリセル２０Ｂ寄りに配置され、偶数番目の上側裏打ち用配線２５２，２５４に対する第２のコンタクト部２８２，２８４は、中央のメモリセル２０寄りに配置されている。
【００２７】
また、図２に示すように、第２のコンタクト部２８は、ゲート配線２１が延びる方向（図面の左右方向）に対して垂直な方向に延びる異なる２つの直線上に２つ毎に交互に配置されていてもよい。すなわち、第２のコンタクト部２８の両隣にある第２のコンタクト部２８のうち、少なくともいずれか一方のみが上記異なる直線上に配置されていればよい。
【００２８】
そして、下側裏打ち用配線２３は、そのように交互に配置された第２のコンタクト部２８１，２８２，２８３，２８４の間を縫うように屈曲しながら配線されている。具体的には、メモリセル２０とメモリセル２０Ｂとの間で、下側裏打ち用配線２３は、第２のコンタクト部２８からできるだけ離れる様にして略Ｚ字状または略逆Ｚ字状のパターンに成形されている。
【００２９】
実施の形態１では、第２のコンタクト部２８は、第１の絶縁層２２を貫通する導体よりなる第１の補助コンタクト部３１と、下側裏打ち用配線２３と同じ配線層に設けられた導電性の島部３２と、第２の絶縁層２４を貫通する導体よりなる第２の補助コンタクト部３３とから構成される。
【００３０】
ゲート配線２１と島部３２とは、第１の補助コンタクト部３１により電気的に接続され、島部３２と上側裏打ち用配線２５とは、第２の補助コンタクト部３３により電気的に接続される。実施の形態１では、第２の補助コンタクト部３３は、第１の補助コンタクト部３１と同一直線上に配置されている。
【００３１】
つぎに、実施の形態１のＤＲＡＭの製造プロセスについて説明する。まず、半導体基板上にＭＯＳトランジスタＱおよびキャパシタＣを作製し、所望のパターン形状のゲート配線２１を作製する。続いて、その表面を覆うように第１の絶縁層２２を積層し、コンタクトホールを開ける。
【００３２】
そのコンタクトホール内に金属等の導電体を充填して第１のコンタクト部２７および第１の補助コンタクト部３１を作製する。それととともに、第１の絶縁層２２上に下側裏打ち用配線２３および島部３２を同時にパターン化して形成する。
【００３３】
続いて、第２の絶縁層２４を積層し、そこにコンタクトホールを開け、その中に金属等の導電体を充填して第２の補助コンタクト部３３を作製する。そして、第２の絶縁層２４上に上側裏打ち用配線２５を形成し、その表面を第３の絶縁層２６で覆う。これらの各プロセスは周知のプロセスにより行われる。
【００３４】
実施の形態１によれば、８本のゲート配線２１１，２１２，２１３，２１４，２１５，２１６，２１７，２１８が配線されている領域において、上側裏打ち用配線２５は４本設けられ、一方、下側裏打ち用配線２３は島部３２を含めて合計６本設けられているので、ゲート配線２１のピッチに対して上側裏打ち用配線２５は２倍、下側裏打ち用配線２３は約３分の４（４／３）倍のピッチで配線することが可能である。従って、ゲート配線２１は、上側裏打ち用配線２５および下側裏打ち用配線２３の各配線ピッチよりも小さいピッチで配線することが可能である。
【００３５】
そして、このＤＲＡＭは、第２のコンタクト部２８が一列に並ばないように互い違いに配置されており、その間を縫うように下側裏打ち用配線２３が第２のコンタクト部２８からできるだけ離れる様に屈曲しながら配線されているため、第２のコンタクト部２８においてゲート配線２１の線幅が広がっても、下側裏打ち用配線２３のピッチを広げずに済ませることができる。
【００３６】
従って、上下の裏打ち用配線２３，２５の配線ピッチをつめることができ、それによって、より一層小さいピッチでゲート配線２１を配線することができるので、ＤＲＡＭの高集積化またはチップサイズの縮小化を図ることができる。
【００３７】
（実施の形態２）
図５は、実施の形態２のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。また、図６は、図５の切断線Ｂ−Ｂにおける断面図である。図５および５に示すように、実施の形態２は、実施の形態１において、第２のコンタクト部２８の代わりに、第２のコンタクト部２９によりゲート配線２１と上側裏打ち用配線２５とを直接電気的に接続したものである。その他の構成については実施の形態１と同じであるので、実施の形態１と同じ符号を付して説明を省略する。
【００３８】
実施の形態２では、第１の絶縁層２２の積層後、第１のコンタクト部２７を作製するためのコンタクトホールのみを開け、第２のコンタクト部２９を作製するためのコンタクトホールは、第２の絶縁層２４を積層した後に開ける。
【００３９】
実施の形態２によれば、ゲート配線２１のピッチに対して両裏打ち用配線２３，２５は約３分の４（４／３）のピッチで配線することが可能であるため、ゲート配線２１は、上側裏打ち用配線２５および下側裏打ち用配線２３の各配線ピッチよりも小さいピッチで配線可能であり、実施の形態１と同様にＤＲＡＭの高集積化またはチップサイズの縮小化を図ることができる。
【００４０】
（実施の形態３）
図７は、実施の形態３のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。また、図８は、図７の切断線Ｃ−Ｃにおける断面図である。図７および図８に示すように、実施の形態３は、実施の形態１において、第１の補助コンタクト部３１と第２の補助コンタクト部３３とを平面レイアウトにおいてずらして配置したものある。
【００４１】
第１の補助コンタクト部３１と第２の補助コンタクト部３３とは、隣り合う第２のコンタクト部２８どうしにおいて、その平面状の位置が入れ替わっている。すなわち、図７において、第１の補助コンタクト部３１が第２の補助コンタクト部３３の右側にある場合と、左側にある場合とが交互になっている。その他の構成については実施の形態１と同じであるので、実施の形態１と同じ符号を付して説明を省略する。
【００４２】
実施の形態３によれば、実施の形態１と同様の効果の他に、第１の補助コンタクト部３１と第２の補助コンタクト部３３とがずれているため、実施の形態１に比べて、コンタクト部作成時に第２の補助コンタクト部３３の上端に形成され得る凹部が小さくすることができ、上記凹部による接続不良を防止し、より確実に第２の補助コンタクト部３３と上側裏打ち用配線２５とを電気的に接続することができるという効果が得られる。
【００４３】
（実施の形態４）
図９は、実施の形態４のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。図９に示すように、実施の形態４は、実施の形態１において、ゲート配線２１を２本毎に千鳥状に配線したものである。下側裏打ち用配線２３は、図９において上から１、４、５および８番目のゲート配線２１１，２１４，２１５，２１８に第１のコンタクト部２７を介して電気的に接続している。
【００４４】
上側裏打ち用配線２５は、図９において上から２、３、６および７番目のゲート配線２１２，２１３，２１６，２１７に第２のコンタクト部２８を介して電気的に接続している。その他の構成については実施の形態１と同じであるので、実施の形態１と同じ符号を付して説明を省略する。
【００４５】
実施の形態４によれば、ゲート配線２１のピッチに対して上側裏打ち用配線２５は２倍、下側裏打ち用配線２３は約３分の４（４／３）倍のピッチで配線することが可能であるため、ゲート配線２１は、上側裏打ち用配線２５および下側裏打ち用配線２３の各配線ピッチよりも小さいピッチで配線可能であり、実施の形態１と同様にＤＲＡＭの高集積化またはチップサイズの縮小化を図ることができる。
【００４６】
（実施の形態５）
図１０は、実施の形態５のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。図１０に示すように、実施の形態５は、実施の形態１において、第２のコンタクト部２８をメモリセル２０とメモリセル２０Ｂとの間で３列に分散させ、かつ２個おきに同じ列に配置されるようにしたものである。その他の構成については実施の形態１と同じであるので、実施の形態１と同じ符号を付して説明を省略する。
【００４７】
実施の形態５によれば、ゲート配線２１のピッチに対して上側裏打ち用配線２５および下側裏打ち用配線２３はそれぞれ約２倍および約２分の３（３／２）倍のピッチで配線することが可能であるため、ゲート配線２１は、上側裏打ち用配線２５および下側裏打ち用配線２３の各配線ピッチよりも小さいピッチで配線可能であり、実施の形態１と同様にＤＲＡＭの高集積化またはチップサイズの縮小化を図ることができる。
【００４８】
（実施の形態６）
図１１は、実施の形態６のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。図１１に示すように、実施の形態６は、実施の形態１において、ゲート配線２１を２本毎に千鳥状に配線するとともに、第２のコンタクト部２８をメモリセル２０とメモリセル２０Ｂとの間で４列に分散させ、かつ順次隣りの列に配置されるようにしたものである。その他の構成については実施の形態１と同じであるので、実施の形態１と同じ符号を付して説明を省略する。
【００４９】
実施の形態６によれば、ゲート配線２１のピッチに対して上側裏打ち用配線２５および下側裏打ち用配線２３はそれぞれ約５分の８（８／５）倍のピッチで配線することが可能であるため、ゲート配線２１は、上側裏打ち用配線２５および下側裏打ち用配線２３の各配線ピッチよりも小さいピッチで配線可能であり、実施の形態１と同様にＤＲＡＭの高集積化またはチップサイズの縮小化を図ることができる。
【００５０】
（実施の形態７）
図１２および図１３は、実施の形態７のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。図１２に示すように、実施の形態７が実施の形態１と異なるのは、メモリセル２０とメモリセル２０Ｂとの間で２列に分散して配置された第２のコンタクト部２８どうしの間を下側裏打ち用配線２３が通る代わりに、対をなす第２のコンタクト部２８を挟み込むように対をなして下側裏打ち用配線２３が配線されている点である。その他の構成については実施の形態１と同じであるので、実施の形態１と同じ符号を付して説明を省略する。
【００５１】
また、隣り合う第２のコンタクト部２８どうしのうち、対をなしていない第２のコンタクト部２８どうしについては、図１２に示すように、ゲート配線２１が延びる方向（図面の左右方向）に対して垂直な方向に延びる異なる２つの直線上に配置されていてもよく、また、図１３に示すように、異なる２つの直線上に配置されていなくてもよい。
【００５２】
実施の形態７によれば、ゲート配線２１のピッチに対して上側裏打ち用配線２５および下側裏打ち用配線２３はそれぞれ約３分の４（４／３）倍のピッチで配線することが可能であり、従って、実施の形態１と同様にＤＲＡＭの高集積化またはチップサイズの縮小化を図ることができるという効果が得られる他に、第２のコンタクト部２８どうしの間に下側裏打ち用配線２３が配線されていないため、実施の形態１に比べて、第２のコンタクト部２８の幅を小さくすることができるという効果が得られる。
【００５３】
（実施の形態８）
図１４は、実施の形態８のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。図１４に示すように、実施の形態８が実施の形態１と異なるのは、実施の形態７と同様に、対をなす下側裏打ち用配線２３が、対をなす第２のコンタクト部２８を挟み込むように配線されていることである。また、ゲート配線２１が２本毎に千鳥状に配線されていることである。その他の構成については実施の形態１と同じであるので、実施の形態１と同じ符号を付して説明を省略する。
【００５４】
実施の形態８によれば、ゲート配線２１のピッチに対して上側裏打ち用配線２５および下側裏打ち用配線２３はそれぞれ約３分の４（４／３）倍のピッチで配線することが可能であり、従って、実施の形態１と同様にＤＲＡＭの高集積化またはチップサイズの縮小化を図ることができるという効果が得られる他に、第２のコンタクト部２８どうしの間に下側裏打ち用配線２３が配線されていないため、実施の形態１に比べて、第２のコンタクト部２８の幅を小さくすることができるという効果が得られる。
【００５５】
以上の説明において本発明は、ＤＲＡＭのビット線に対する裏打ち配線にも適用可能であるし、ＤＲＡＭ以外の半導体集積回路装置の信号線に対する裏打ち配線にも適用可能である。また実施の形態３〜実施の形態８において、実施の形態２と同様に、ゲート配線２１と上側裏打ち用配線２５とを直接第２のコンタクト部により電気的に接続するようにしてもよい。
【００５６】
【発明の効果】
以上、説明したとおり、本発明によれば、信号線と上側の補助配線層とを電気的に接続するコンタクト部において信号線の線幅が広がっても、下側の補助信号線のピッチを広げずに済むため、上下の補助信号線の配線ピッチをつめることができるので、半導体集積回路装置の高集積化またはチップサイズの縮小化を図ることができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体集積回路装置の実施の形態１のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。
【図２】本発明にかかる半導体集積回路装置の実施の形態１のＤＲＡＭのメモリセル間の別の配線パターンを示すレイアウト図である。
【図３】図１に示した切断線Ａ−Ａにおける断面図である。
【図４】本発明が適用されるＤＲＡＭの回路構成を示す図である。
【図５】本発明にかかる半導体集積回路装置の実施の形態２のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。
【図６】図５に示した切断線Ｂ−Ｂにおける断面図である。
【図７】本発明にかかる半導体集積回路装置の実施の形態３のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。
【図８】図７に示した切断線Ｃ−Ｃにおける断面図である。
【図９】本発明にかかる半導体集積回路装置の実施の形態４のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。
【図１０】本発明にかかる半導体集積回路装置の実施の形態５のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。
【図１１】本発明にかかる半導体集積回路装置の実施の形態６のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。
【図１２】本発明にかかる半導体集積回路装置の実施の形態７のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。
【図１３】本発明にかかる半導体集積回路装置の実施の形態７のＤＲＡＭのメモリセル間の別の配線パターンを示すレイアウト図である。
【図１４】本発明にかかる半導体集積回路装置の実施の形態８のＤＲＡＭのメモリセル間の配線パターンを示すレイアウト図である。
【図１５】ＤＲＡＭのメモリセル間における従来の配線パターンを示すレイアウト図である。
【図１６】従来の階層ワード線方式によるＤＲＡＭのメモリセル間の構成を示すレイアウト図である。
【符号の説明】
Ｃ キャパシタ
Ｑ ＭＯＳトランジスタ
Ｗ ワード線
２０，２０Ａ，２０Ｂ メモリセル
２１，２１１，２１２，２１３，２１４，２１５，２１６，２１７，２１８ゲート配線
２２，２４，２６ 絶縁層
２３ 下側裏打ち用配線（第１の補助信号線）
２５，２５１，２５２，２５３，２５４ 上側裏打ち用配線
２７ 第１のコンタクト部
２８，２９，２８１，２８２，２８３，２８４ 第２のコンタクト部
３１ 第１の補助コンタクト部
３２ 島部
３３ 第２の補助コンタクト部
Claims (6)
- 複数の信号線と、
絶縁層を介して前記信号線よりも上層の配線層に形成された第１の補助信号線と、
絶縁層を介して前記第１の補助信号線よりも上層の配線層に形成された第２の補助信号線と、
前記信号線と前記第１の補助信号線とを電気的に接続する第１のコンタクト部と、
第１の補助信号線に電気的に接続された前記信号線とは異なる信号線と前記第２の補助信号線とを電気的に接続する第２のコンタクト部と、
を具備し、
前記第２のコンタクト部は、平面視すると、前記信号線がおおよそ延びる方向と垂直な方向に延びる異なる２以上の直線上に分散して配置され、隣り合う信号線に電気的に接続する前記第２のコンタクト部どうしの一方は、隣り合う前記第１の補助信号線どうしの間で、上記２以上の直線のうちの異なる直線上に配置されていることを特徴とする半導体集積回路装置。 - 前記第２のコンタクト部は、前記第１の補助信号線と同じ配線層に形成された導電性の島部と、前記信号線と前記島部とを電気的に接続する第１の補助コンタクト部と、前記島部と前記第２の補助信号線とを電気的に接続する第２の補助コンタクト部と、により構成され、前記第１の補助コンタクト部および前記第２の補助コンタクト部は、平面視して重なるように配置されていることを特徴とする請求項１に記載の半導体集積回路装置。
- 前記第２のコンタクト部は、前記第１の補助信号線と同じ配線層に形成された導電性の島部と、前記信号線と前記島部とを電気的に接続する第１の補助コンタクト部と、前記島部と前記第２の補助信号線とを電気的に接続する第２の補助コンタクト部と、により構成され、前記第１の補助コンタクト部と前記第２の補助コンタクト部とは段違いにずれてに配置されていることを特徴とする請求項１に記載の半導体集積回路装置。
- 前記第２のコンタクト部は、前記信号線と前記第２の補助信号線とを直接電気的に接続していることを特徴とする請求項１に記載の半導体集積回路装置。
- 前記第１のコンタクト部および前記第２のコンタクト部は、複数の信号線に対して、一つずつ交互に、または２つずつ交互に設けられることを特徴とする請求項１〜４のいずれか一つに記載の半導体集積回路装置。
- 前記信号線は、半導体記憶装置のワード線またはビット線であることを特徴とする請求項１〜５のいずれか一つに記載の半導体集積回路装置。
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