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KR20000027444A - 반도체 메모리 장치의 콘택홀 형성방법 - Google Patents

반도체 메모리 장치의 콘택홀 형성방법 Download PDF

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KR20000027444A
KR20000027444A KR1019980045375A KR19980045375A KR20000027444A KR 20000027444 A KR20000027444 A KR 20000027444A KR 1019980045375 A KR1019980045375 A KR 1019980045375A KR 19980045375 A KR19980045375 A KR 19980045375A KR 20000027444 A KR20000027444 A KR 20000027444A
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South Korea
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insulating film
forming
opening
film
polycrystalline silicon
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반효동
Original Assignee
윤종용
삼성전자 주식회사
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Publication date
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Abstract

본 발명은 반도체 메모리 장치의 콘택홀 형성방법에 관한 것이다. 본 발명에서는 도전영역 사이를 전기적으로 접촉시키는 매몰 콘택용 콘택홀을 형성함에 있어서, 사진공정에 의해 형성된 콘택홀 내부에 다결정 실리콘, 또는 절연막과 다결정 실리콘으로 이루어진 이중막을 이용하여 측벽절연막을 형성함으로써 콘택홀 상부의 임계치수를 변화시키지 않는다. 그 결과, 후속의 스토리지 전극 형성을 위한 도전막 패터닝 공정시, 도전막 패턴의 일부가 식각되지 문제점이 해소된다.

Description

반도체 메모리 장치의 콘택홀 형성방법
본 발명은 반도체 메모리 장치의 제조에 관한 것으로, 특히 반도체 메모리 장치의 콘택홀 형성방법에 관한 것이다.
최근 반도체 장치가 점차 고집적화되어감에 따라 메모리 셀의 면적이 급속히 축소되고 있다. 따라서, 메모리 셀 내의 배선의 넓이 및 배선과 배선 사이의 간격이 감소됨은 물론이고, 고립된 소자 영역들을 전기적으로 연결하기 위해 형성되는 콘택의 면적에 있어서도 점차 미세화가 요구되고 있는 실정이다. 특히, 상기 콘택을 형성하기 위해서는 우선 콘택홀을 형성한 뒤 그 내부에 전도성 물질을 채워넣음으로써 형성되어지는데, 이러한 콘택홀은 셀 영역 내에서 얼라인 마진(align margin), 소자분리 마진(isolation margin)등을 고려하여 형성되어지기 때문에 소자의 구성에 있어서 상당한 면적을 차지하게 된다.
특히, DRAM 또는 DRAM과 로직을 동시에 구현하는 MDL(Merged Design Logic) 소자에서는 한정된 단위 면적에서 캐패시턴스를 증대시키기 위해 모든 노력이 집중되어 왔으며 그 결과, 비트라인 형성 이후에 캐패시터가 형성되는 COB(Capacitor Over Bit-line) 구조를 도입하게 되었다. 이러한 COB구조에서는, 게이트 전극과 비트라인 및 층간 절연막이 적층되어 있는 반도체 기판 하부로 캐패시터 하부전극과 트랜지스터의 소오스 영역을 전기적으로 접속시키기 위한 매몰 콘택(buried contact)의 형성이 필수적이다.
도 1a 내지 도 1c는 종래 방법에 따른 콘택홀 형성방법을 설명하기 위한 단면도들이다.
먼저, 도 1a는 반도체 기판(100) 상부에 개구(116)를 형성하는 단계를 나타낸다. 붕소(B)등의 3가 불순물이 도우프되어 있는 p형의 반도체 기판(100)에 필드 산화막(102)을 형성하여 소자분리영역과 활성 영역을 정의한 뒤, 상기 활성 영역에는 통상의 공정을 통하여 억세스 트랜지스터(도시하지 않음)를 형성한다. 즉, 상기 반도체 기판(100)의 활성 영역에 게이트 절연막, 다결정 실리콘 및 실리사이드를 차례로 증착한 뒤, 이를 패터닝하여 게이트 전극(워드라인)을 형성한다. 그리고 나서, 상기 게이트 전극 및 필드 산화막(102)을 자기정렬된 이온주입 마스크로서 이용하여 인(P)등의 5가 불순물을 이온주입하여 불순물 확산 영역, 즉 소오스 및 드레인 영역을 형성함으로써 억세스 트랜지스터를 완성한다. 그러나 본 도면은 상기 게이트 전극방향으로의 절단면을 나타내고 있으므로 억세스 트랜지스터가 도시되지 않음을 이해하여야 한다.
계속해서, 상기 억세스 트랜지스터가 형성되어 있는 상기 반도체 기판(100)을 평탄화하기 위한 제1층간절연막(104)으로서, 예컨대 BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass) 또는 USG(Undoped Silicate Glass)막을 화학 기상 증착(chemical vapor deposition; 이하 "CVD"라 한다) 공정을 이용하여 약 6000Å의 두께로 증착한다. 이어서, 상기 제1층간절연막(104) 상부에 다결정 실리콘 및 금속 실리사이드가 적층된 구조의 비트라인(106)을 형성한 뒤, 상기 비트라인(106)으로 인해 단차가 형성된 상기 반도체 기판(100) 상부에 제2층간절연막(108)으로서, 예컨대 BPSG, PSG 또는 USG(Undoped Silicate Glass)막을 CVD 공정을 이용하여 약 3000Å두께로 형성한다. 그리고 나서, 상기 제2층간절연막(108) 상부에 후속의 식각공정시, 상기 제2층간절연막(108)이 식각되는 것을 방지하기 위한 식각방지막으로서 질화막(SiN)(110)을 형성한 뒤, 그 상부에 고온산화막(112)을 증착한다. 이어서, 상기 고온산화막(112) 상부에 감광막을 형성한 뒤, 마스크(또는 레티클)를 이용하여 상기 고온산화막(112)를 패터닝하기 위한 마스크층(114)을 형성한 뒤, 이를 이용하여 개구 116을 형성한다.
도 1b는 상기 개구(116) 측벽에 측벽절연막(118)를 형성하여 콘택홀(120)을 완성하는 단계를 나타낸다. 상기 감광막(114)을 완전히 제거한 뒤, 캐패시터의 하부전극으로서 기능하는 스토리지 전극을 형성하기 위한 다결정 실리콘막을 증착하기 이전에 상기 개구(116) 하면에 존재하는 자연산화막(도시하지 않음)을 제거한다. 이때, 상기 자연산화막을 제거하기 위해서는, 통상적으로 SC-1(Standard Cleaning; NH4OH와 H2O2및 H2O가 1:4:20의 비로 혼합된 유기물) 용액이나 플루오르화수소산(hydrofluoric acid; HF) 용액과 같은 약액을 이용한 세정공정을 실시한다. 그러나 이러한 세정공정에서 자연산화막 뿐만 아니라 상기 제1층간절연막(104), 제2층간절연막(108) 및 고온산화막(112) 또한 함께 식각되므로 비트라인(108)과의 전기적 단락(short)이 염려된다. 따라서, 이러한 문제를 방지하기 위해 상기 개구(116) 내부에 질화막을 이용한 측벽절연막(118)을 형성하여 매몰 콘택용 콘택홀(120)을 완성한다.
그러나, 상기 측벽절연막(118)을 형성하기 위해 증착된 질화막을 에치백하는 과정에서, 상기 고온산화막(112)이 함께 식각되어 도면상의 참조부호 "A"로 나타낸 것과 같이 경사진 프로파일을 갖게 된다. 이처럼 콘택홀(120)의 상부가 경사진 프로파일을 갖게 되면 후속의 스토리지 전극을 위한 도전막 패터닝시, 상기 경사진 부분에서 식각된 이온들에 의한 스케터링 및 휘어짐 현상이 유발되어 스토리지 전극의 패턴에 불량이 발생된다. 이러한 불량이 발생된 스토리지 전극은 하기의 도 1c에 도시되어 있다.
도 1c는 스토리지 전극(122) 형성을 위한 사진식각공정 단계를 나타낸다. 상기 콘택홀(120)이 형성되어 있는 반도체 기판(100) 전면 상부에 스토리지 전극용 도전막을 증착한다. 그리고 나서, 상기 도전막 상부에 감광막을 형성한 뒤, 사진 및 식각공정을 실시하여 감광막 패턴(124)를 형성하고, 이를 식각마스크로서 이용하여 상기 도전막을 식각함으로써, 스토리지 전극(122)을 형성한다.
그러나 상기 스토리지 전극(122) 형성하기 위해 도전막을 식각하는 과정에서, 공정마진이 부족할 경우, 상기 콘택홀(120)의 경사진 부분 "A"에서 식각된 도전막 이온들의 스케터링 및 휘어짐 현상에 의해 참조부호 "B"로 나타낸 것과 같이 스토리지 전극(122)의 일부가 떨어져 나가는 불량이 발생된다. 이러한 불량으로 인해 상기 콘택홀(120)에 형성된 매몰 콘택(121)의 저항이 증가되며, 상기 영역 "B"로 인해 후속의 고유전막 증착과정에서 고유전막이 고르게 증착되지 못하여 캐패시터에 누설전류 문제가 발생된다. 따라서, 결국 반도체 메모리 장치의 특성이 저하되는 바람직하지 못한 결과를 낳게 된다.
따라서 본 발명의 목적은, 상부의 프로파일이 경사지지 않는 콘택홀 형성방법을 제공함에 있다.
본 발명의 다른 목적은, 스토리지 전극의 패턴에 불량을 야기시키지 않는 콘택홀 형성방법을 제공함에 있다.
본 발명의 다른 목적은, 공정마진을 확보할 수 있는 콘택홀 형성방법을 제공함에 있다.
본 발명의 다른 목적은, 캐패시터에 누설전류 문제를 유발시키지 않는 콘택홀 형성방법을 제공함에 있다.
본 발명의 다른 목적은, 반도체 메모리 장치의 특성을 저하시키지 않는 콘택홀 형성방법을 제공함에 있다.
상기의 목적들을 달성하기 위해서 본 발명에서는 반도체 기판의 상부에 활성 영역 및 소자분리 영역을 형성하는 단계와; 상기 활성 영역의 상부에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 게이트 전극에 의해 서로 이격되어 형성된 소오스 및 드레인 영역으로 이루어진 트랜지스터를 형성하는 단계와; 상기 트랜지스터가 형성되어 있는 반도체 기판 상부에 층간절연막을 증착하고 상기 층간절연막을 이방성 식각하여 상기 트랜지스터의 소오스 영역에 이르는 개구를 형성하는 단계와; 상기 개구의 측벽에 후속되는 공정으로부터 상기 개구의 손상을 방지하기 위해 다결정 실리콘을 이용하여 측벽절연막을 형성하는 단계와; 상기 개구가 형성되어 있는 반도체 기판 전면 상부에 도전막을 증착한 뒤, 이를 패터닝하여 상기 개구에 매몰 콘택을 형성함과 동시에 캐패시터의 하부전극을 형성하는 단계를 포함함을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
또한 상기의 목적들을 달성하기 위해서 본 발명에서는 반도체 기판의 상부에 활성 영역 및 소자분리 영역을 형성하는 단계와; 상기 활성 영역의 상부에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 게이트 전극에 의해 서로 이격되어 형성된 소오스 및 드레인 영역으로 이루어진 트랜지스터를 형성하는 단계와; 상기 트랜지스터가 형성되어 있는 반도체 기판 상부에 층간절연막을 증착하고 상기 층간절연막을 이방성 식각하여 상기 트랜지스터의 소오스 영역에 이르는 개구를 형성한 뒤, 상기 개구가 형성되어 있는 반도체 기판 상부에 절연막 및 다결정 실리콘막을 차례로 증착하는 단계와; 상기 다결정 실리콘을 식각하여 후속되는 공정으로부터 상기 개구의 손상을 방지하기 위한 제1측벽절연막을 형성하고, 상기 절연막을 식각하여 상기 개구의 측벽에 인접한 도전막과의 전기적 단락을 방지하기 위한 제2측벽절연막을 형성하는 단계와; 상기 개구가 형성되어 있는 반도체 기판 전면 상부에 도전막을 증착한 뒤, 이를 패터닝하여 상기 개구에 매몰 콘택을 형성함과 동시에 캐패시터의 하부전극을 형성하는 단계를 포함함을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
도 1a 내지 도 1c는 종래 방법에 따른 콘택홀 형성방법을 설명하기 위한 단면도들이다.
도 2a 및 도 2b는 본 발명의 제1실시예에 따른 콘택홀 형성방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3d는 본 발명의 제2실시예에 따른 콘택홀 형성방법을 설명하기 위한 단면도들이다.
이하, 본 발명의 바람직한 실시예들을 첨부한 도면을 참조하여 상세히 설명하고자 한다.
도 2a 내지 도 2b는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 콘택홀 형성방법을 설명하기 위한 단면도들이다.
도 2a는 반도체 기판(200)에 측벽절연막(214)을 구비한 콘택홀(216)을 형성하는 단계를 나타낸다. 상기 도 1a에서와 동일한 공정을 실시하여 필드 산화막(202)이 형성되어 있는 반도체 기판(200)에 억세스 트랜지스터를 형성한 뒤, 제1층간절연막(204), 비트라인(206), 제2층간절연막(208), 질화막(210) 및 고온산화막(212)을 형성한다. 예컨대, 상기 제1층간절연막(204) 및 제2층간절연막(208)은 산화막이다.
그리고 나서, 사진식각공정을 실시하여 상기 고온산화막(212), 질화막(210), 제2층간절연막(208) 및 제1층간절연막(204)을 관통하는 개구를 형성한 뒤, 측벽절연막 형성을 위한 물질막으로서, 예컨대 다결정 실리콘막을 전면 증착한다. 바람직하게는, 상기 다결정 실리콘막은 도우프되었거나 그렇지 않은 다결정 실리콘막으로서, 약 500Å두께로 증착한다. 계속해서, 상기 다결정 실리콘막을 Cl2와 O2의 혼합가스 분위기에서 블랭킷 식각을 실시하여 측벽절연막(214)을 형성한다. 이때, 상기 Cl2와 O2의 혼합가스는 상기 고온산화막과 다결정 실리콘막과의 식각선택비가 우수하므로 프로파일의 변화가 없는 미세한 콘택홀(216)을 얻을 수 있게 된다.
도 2b는 스토리지 전극(218)을 형성하는 단계를 나타낸다. 상기 콘택홀(216) 하면에 생성된 자연산화막을 제거하기 위해, SC-1 또는 HF 용액과 같은 약액을 이용한 세정공정을 실시한 뒤, 반도체 기판(200) 전면 상부에 스토리지 전극용 도전막을 증착한다. 이때, 상기 자연산화막을 제거하기 위해서 상기와 같은 약액을 이용한 습식 세정공정 이외에도 CF4, CHF3또는 CO등이 첨가된 가스를 이용한 건식 세정공정을 실시할 수도 있다. 계속해서, 상기 도전막 상부에 감광막을 형성한 뒤, 사진 및 식각공정을 실시하여 감광막 패턴(220)을 형성하고, 이를 식각마스크로서 이용하여 상기 도전막을 식각한다. 그 결과, 상기 콘택홀(216)에 매몰 콘택(217)이 형성됨과 동시에 스토리지 전극(218)이 형성된다.
상술한 바와 같이 본 발명의 제1실시예에 따르면, 상기 다결정 실리콘막으로 이루어진 측벽절연막(214)으로 인해 자연산화막을 제거하기 위한 통상의 세정공정시 상기 고온산화막 (212)이 식각되는 것이 방지되어, 우수한 프로파일을 갖는 미세한 콘택홀(216)을 형성할 수 있게 된다. 그 결과, 스토리지 전극 형성시 공정마진의 부족으로 오정렬이 발생되더라도 종래에서와 같이 스토리지 전극의 일부가 떨어져 나가는 불량이 발생되지 않아 캐패시터의 누설전류 문제가 해소되며, 결과적으로는 반도체 메모리 장치의 전체적인 동작 특성이 향상되는 장점이 있다.
도 3a 내지 도 3d는 본 발명의 바람직한 제2실시예에 따른 콘택홀 형성방법을 설명하기 위한 단면도들이다.
도 3a는 개구 314 내부에 측벽절연막(316)을 형성하는 단계를 나타낸다. 상기 도 1a에서와 동일한 공정을 실시하여 필드 산화막(302)이 형성되어 있는 반도체 기판(300)에 억세스 트랜지스터를 형성한다. 그리고 나서, 상기 억세스 트랜지스터가 형성되어 있는 반도체 기판(300) 상부에 제1층간절연막(304), 비트라인(306), 제2층간절연막(308), 질화막(310) 및 고온산화막(312)을 형성한 뒤, 감광막(도시하지 않음)을 이용한 사진식각공정을 실시하여 개구(314)를 형성한다. 이어서, 상기 개구(314)가 형성되어 있는 반도체 기판(300) 전면 상부에 산화막과 같은 절연막(316) 및 도우프되었거나 도우프되지 않은 다결정 실리콘(318)을 각각 300Å 및 500Å 두께로 형성한다.
도 3b는 상기 다결정 실리콘(318)을 식각하여 제1측벽절연막(320)을 형성하는 단계를 나타낸다. 상기 다결정 실리콘(318)을 Cl2와 O2의 혼합가스 분위기에서 블랭킷 식각을 실시하여 제1측벽절연막(320)을 형성한다. 그 결과, 상기 절연막(316)이 노출된다.
도 3c는 미세한 콘택홀(324)을 형성하는 단계를 나타낸다. 상기 제1측벽절연막(320)을 형성하는 과정에서 노출된 상기 절연막(316)에 CF4와 H2의 혼합개스, C2F6, C3F8, CHF3등과 같은 식각에천트를 사용하여 전면 에치백 공정을 실시한다. 그 결과, 상기 제1측벽절연막(320)과 개구(314) 사이에 제2측벽절연막(322)이 형성되며, 상기 반도체 기판(300)의 표면, 보다 상세하게는 억세스 트랜지스터의 소오스 또는 드레인영역으로 기능하는 확산영역의 표면이 노출되는 미세한 콘택홀(324)이 형성된다.
이때, 상기 제2측벽절연막(322)은 상술한 바와 같이 전면 에치백 공정을 통해서도 형성시킬 수 있으나 후속의 스토리지 전극용 도전물을 증착하기 이전에 실시하는 자연산화막 제거공정에 의해서도 상기 제2측벽절연막(322)을 형성시킬 수도 있다. 따라서, 상기 전면 에치백 공정을 실시하지 않고 후속의 자연산화막 제거공정시에 상기 제2측벽절연막(322)을 형성하게 되면, 공정단계를 줄일 수 있는 장점을 가진다.
도 3d는 스토리지 전극(326)을 형성하는 단계를 나타낸다. 상기 콘택홀(324) 하면에 생성된 자연산화막을 제거하기 위해, 상기 제1실시예에서와 마찬가지로 SC-1 또는 HF 용액과 같은 약액을 이용한 습식 세정공정 또는 CF4, CHF3또는 CO등이 첨가된 가스를 이용한 건식 세정공정을 실시한다. 그리고 나서, 상기 반도체 기판(300) 전면 상부에 스토리지 전극 형성을 위한 도전막을 증착한 뒤, 사진 및 식각공정을 실시하여 매몰 콘택(325) 및 스토리지 전극(326)을 형성한다.
상술한 바와 같이 본 발명의 제2실시예에 따르면, 상기 제1실시예에서와 마찬가지로 상기 다결정 실리콘막으로 이루어진 제1측벽절연막(320)으로 인해 자연산화막을 제거하기 위한 통상의 세정공정시 상기 고온산화막(312)가 식각되는 것이 방지되어, 우수한 프로파일을 갖는 미세한 콘택홀(324)을 형성할 수 있게 된다. 또한 상기 제2실시예에 따르면, 상기 다결정 실리콘막으로 이루어진 제1측벽절연막(320) 하부에 절연막으로 이루어진 제2측벽절연막(322)를 더 형성함으로써, 상기 제1실시예에 비해 비트라인(306)과의 전기적 단락을 방지할 수 있는 장점을 제1실시예의 장점에 더하여 추가로 가진다. 또한, 제2실시예에서는 상기 제2측벽절연막(322)을 별도의 전면 에치백 공정을 실시하지 않고 상기 콘택홀(324)하부에 존재하는 자연산화막을 제거하기 위한 세정공정시에 동시에 형성할 수 있어 공정단계를 줄일 수 있는 장점이 있다.
상기한 바와 같이 본 발명에서는, 반도체 메모리 장치의 콘택홀을 형성함에 있어서, 마스크를 이용하여 층간절연막에 개구를 형성한 뒤, 상기 개구 측벽에 다결정 실리콘을 이용한 측벽절연막을 형성한다. 상기 다결정 실리콘 측벽절연막으로 인해 후속의 자연산화막 제거 공정시 개구 상부의 식각이 방지됨으로써 콘택홀의 프로파일이 변화되지 않아, 후속의 스토리지 전극 형성을 위한 도전막 패터닝 공정시, 도전막 패턴의 일부가 식각되는 문제점이 해소될 수 있다.
또한, 상기 다결정 실리콘 측벽절연막 하부에 산화막을 이용한 산화막 측벽절연막을 더 형성할 경우에는 콘택홀에 도전물이 채워짐으로써 형성되는 매몰 콘택과 인접한 도전막(비트라인)과의 전기적 단락이 방지되는 효과 또한 얻을 수 있다.

Claims (13)

  1. 반도체 기판의 상부에 활성 영역 및 소자분리 영역을 형성하는 단계와;
    상기 활성 영역의 상부에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 게이트 전극에 의해 서로 이격되어 형성된 소오스 및 드레인 영역으로 이루어진 트랜지스터를 형성하는 단계와;
    상기 트랜지스터가 형성되어 있는 반도체 기판 상부에 층간절연막을 증착하고 상기 층간절연막을 이방성 식각하여 상기 트랜지스터의 소오스 영역에 이르는 개구를 형성하는 단계와;
    상기 개구의 측벽에 후속되는 공정으로부터 상기 개구의 손상을 방지하기 위해 다결정 실리콘을 이용하여 측벽절연막을 형성하는 단계와;
    상기 개구가 형성되어 있는 반도체 기판 전면 상부에 도전막을 증착한 뒤, 이를 패터닝하여 상기 개구에 매몰 콘택을 형성함과 동시에 캐패시터의 하부전극을 형성하는 단계를 포함함을 특징으로 하는 반도체 메모리 장치의 콘택홀 형성방법.
  2. 제 1항에 있어서, 상기 측벽절연막을 형성하는 단계는,
    상기 개구가 형성되어 있는 절연막 상부에 다결정 실리콘을 약 500Å 두께로 증착하는 단계와;
    상기 증착된 다결정 실리콘을 염화기(Cl)와 산소기(O)를 포함한 혼합가스 분위기에서 전면 식각하는 단계를 포함함을 특징으로 하는 반도체 메모리 장치의 콘택홀 형성방법.
  3. 제 2항에 있어서, 상기 혼합가스는 Cl2와 O2로 이루어진 혼합가스임을 특징으로 하는 반도체 메모리 장치의 콘택홀 형성방법.
  4. 제 2항에 있어서, 상기 측벽절연막은 도우프된 다결정 실리콘 또는 도우프 되지 않은 다결정 실리콘으로 형성함을 특징으로 하는 반도체 메모리 장치의 콘택홀 형성방법.
  5. 제 1항에 있어서, 상기 측벽절연막을 형성하는 단계 후, 상기 개구 하면에 자연적으로 형성된 자연산화막을 제거하는 단계를 포함함을 더 특징으로 하는 반도체 메모리 장치의 콘택홀 형성방법.
  6. 제 5항에 있어서, 상기 자연산화막은 SC-1 용액이나 플루오르화수소산 용액과 같은 약액과 CF4, CHF3또는 CO등이 첨가된 가스 중 어느 하나를 이용하여 제거함을 특징으로 하는 반도체 메모리 장치의 콘택홀 형성방법.
  7. 반도체 기판의 상부에 활성 영역 및 소자분리 영역을 형성하는 단계와;
    상기 활성 영역의 상부에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 게이트 전극에 의해 서로 이격되어 형성된 소오스 및 드레인 영역으로 이루어진 트랜지스터를 형성하는 단계와;
    상기 트랜지스터가 형성되어 있는 반도체 기판 상부에 층간절연막을 증착하고 상기 층간절연막을 이방성 식각하여 상기 트랜지스터의 소오스 영역에 이르는 개구를 형성한 뒤, 상기 개구가 형성되어 있는 반도체 기판 상부에 절연막 및 다결정 실리콘막을 차례로 증착하는 단계와;
    상기 다결정 실리콘을 식각하여 후속되는 공정으로부터 상기 개구의 손상을 방지하기 위한 제1측벽절연막을 형성하고, 그 상부에 제1측벽절연막이 형성되어 있는 상기 절연막을 식각하여 상기 개구의 측벽에 인접한 도전막과의 전기적 단락을 방지하기 위한 제2측벽절연막을 형성하는 단계와;
    상기 개구가 형성되어 있는 반도체 기판 전면 상부에 도전막을 증착한 뒤, 이를 패터닝하여 상기 개구에 매몰 콘택을 형성함과 동시에 캐패시터의 하부전극을 형성하는 단계를 포함함을 특징으로 하는 반도체 메모리 장치의 콘택홀 형성방법.
  8. 제 7항에 있어서, 상기 제1측벽절연막은 증착된 다결정 실리콘을 염화기(Cl)와 산소기(O)를 포함한 혼합가스 분위기에서 전면 식각함으로써 형성함을 특징으로 하는 반도체 메모리 장치의 콘택홀 형성방법.
  9. 제 8항에 있어서, 상기 혼합가스는 Cl2와 O2로 이루어진 혼합가스임을 특징으로 하는 반도체 메모리 장치의 콘택홀 형성방법.
  10. 제 7항에 있어서, 상기 제2측벽절연막은 제1측벽절연막을 형성하는 과정에서 노출된 상기 절연막을 탄소기(C)와 불소기(F)를 포함하고 있는 혼합개스, 탄소기와 불소기 또는 탄소기, 불소기 및 수소기를 포함하고 있는 가스등을 사용하여 전면 식각함으로써 형성함을 특징으로 하는 반도체 메모리 장치의 콘택홀 형성방법.
  11. 제 10항에 있어서, 상기 절연막은 CF4와 H2로 이루어진 혼합개스와 C2F6, C3F8, CHF3등과 같은 식각에천트 중 어느 하나를 사용하여 전면 식각함을 특징으로 하는 반도체 메모리 장치의 콘택홀 형성방법.
  12. 제 7항에 있어서, 상기 제1측벽절연막 및 제2측벽절연막을 형성하는 단계 후, 상기 개구 하면에 자연적으로 형성된 자연산화막을 제거하는 단계를 더 포함함을 특징으로 하는 반도체 메모리 장치의 콘택홀 형성방법.
  13. 제 12항에 있어서, 상기 자연산화막은 SC-1 용액이나 플루오르화수소산 용액과 같은 약액과 CF4, CHF3또는 CO등이 첨가된 가스 중 어느 하나를 이용하여 제거함을 특징으로 하는 반도체 메모리 장치의 콘택홀 형성방법.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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KR100427152B1 (ko) * 2001-01-25 2004-04-14 료덴 세미컨덕터 시스템 엔지니어링 (주) 반도체 장치 및 그 제조 방법
KR100450686B1 (ko) * 2002-12-12 2004-10-01 삼성전자주식회사 자기정렬 콘택플러그를 구비한 반도체 소자 및 그 제조방법
KR100526749B1 (ko) * 2000-12-14 2005-11-09 주식회사 하이닉스반도체 이중 스페이서를 이용한 라인형태의 스토리지노드 콘택홀형성방법
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