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KR20050119498A - 커패시터 제조 방법 - Google Patents

커패시터 제조 방법 Download PDF

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KR20050119498A
KR20050119498A KR1020040044605A KR20040044605A KR20050119498A KR 20050119498 A KR20050119498 A KR 20050119498A KR 1020040044605 A KR1020040044605 A KR 1020040044605A KR 20040044605 A KR20040044605 A KR 20040044605A KR 20050119498 A KR20050119498 A KR 20050119498A
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KR
South Korea
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layer
storage electrode
forming
mold
film
Prior art date
Application number
KR1020040044605A
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English (en)
Inventor
김신혜
김민
이주범
Original Assignee
삼성전자주식회사
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Publication date
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L28/60—Electrodes
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    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
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Abstract

개선된 구조적 안정성을 갖는 커패시터에 있어서, 콘택 영역이 형성된 기판 상에 상기 콘택 영역을 노출시키는 개구를 한정하는 다수의 몰드막들, 연마 저지막 및 마스크 패턴을 형성한 후 상기 콘택 영역 및 상기 개구의 내측면 상에 도전층을 형성한다. 상기 연마 저지막을 노출시키는 화학적 기계적 연마 공정을 수행하여 상기 도전층으로부터 스토리지 전극을 형성하고, 상기 다수의 몰드막들을 부분적으로 제거하여 상기 스토리지 전극과 인접하는 스토리지 전극을 상호적으로 지지하며 상기 스토리지 전극의 상부를 감싸는 안정화 부재를 형성한다. 이어서, 상기 스토리지 전극 상에 유전막을 형성하고, 상기 유전막 상에 플레이트 전극을 형성하여 커패시터를 완성한다. 상기 연마 저지막을 이용하여 스토리지 전극을 형성함으로써, 스토리지 전극들의 높이를 균일하게 할 수 있다.

Description

커패시터 제조 방법{Method for manufacturing the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 반도체 메모리 장치에 사용되는 실린더 형상의 커패시터와 그 제조 방법에 관한 것이다.
일반적으로 DRAM 장치와 같은 메모리용 반도체 장치들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 그로부터 기억된 정보를 읽어내기도 하고 장치에 다른 정보를 기억시킬 수 있다. 하나의 메모리 장치는 대개 1개의 트랜지스터와 1개의 커패시터로 구성된다. 통상적으로 DRAM 소자 등에 포함되는 커패시터는 스토리지 전극, 유전막 및 플레이트 전극 등으로 구성된다. 이와 같은 커패시터를 포함하는 메모리 장치의 용량을 향상시키기 위해서는 커패시터의 정전 용량을 증가시키는 것이 매우 중요하다.
현재, DRAM 장치의 집적도가 기가급 이상으로 증가함에 따라 단위 셀 당 허용 면적의 감소가 지속되면서 커패시터의 커패시턴스를 확보하기 위하여, 초기에는 커패시터의 형상을 평탄한 구조로 제작하다가, 점차로 박스 형상 또는 실린더 형상으로 형성하고 있다. 하지만, 현재와 같이 0.11㎛ 이하의 초미세 선폭 기술을 적용한 기가급 이상의 DRAM 장치에 있어서, 허용된 셀 면적 내에서 커패시터가 요구되는 커패시턴스를 가지기 위해서는 필연적으로 커패시터의 종횡비가 증가할 수밖에 없게 되며, 이에 따라 인접한 커패시터들 사이에 2-비트 단락(bit fail)이 발생하는 문제점이 있다.
도 1은 종래의 실린더 형상을 갖는 커패시터의 문제점을 설명하기 위한 개략적인 단면도를 도시한 것이다.
도 1을 참조하면, 종래의 실린더형 커패시터는 반도체 기판(1)에 형성된 콘택 패드(4)에 전기적으로 접촉되는 실린더형 스토리지 전극(13)을 구비한다. 커패시터의 스토리지 전극(13)은 반도체 기판(1) 상에 형성된 절연막(7)을 관통하여 형성된 콘택 플러그(10)를 통하여 콘택 패드(4)에 전기적으로 연결된다. 그러나, 이와 같은 DRAM 장치의 셀 커패시턴스를 증가시키기 위해서는 스토리지 전극(13)의 높이를 증가시켜야 하지만, 스토리지 전극(13)의 높이가 지나치게 높아질 경우에는 점선으로 도시한 바와 같이 스토리지 전극(13)이 쓰러짐으로써, 인접하는 커패시터들이 서로 연결되는 커패시터들 간의 2-비트 단락이 발생하게 된다.
상기와 같은 2-비트 단락을 방지하기 위한 커패시터 제조 방법의 일 예로써, 상기 커패시터들 사이를 상호 지지함으로써 상기 커패시터들의 구조적 안정성을 향상시키는 메쉬(mesh) 형상의 안정화 부재를 형성하는 방법이 개발되고 있다.
상기 방법에 의하면, 커패시터의 스토리지 전극을 형성하기 위한 개구를 갖는 제1몰드막과 제2몰드막 사이에 안정화 부재를 형성하기 위한 실리콘 질화막을 형성한다. 이어서, 상기 몰드막들과 실리콘 질화막을 식각하여 콘택 플러그를 노출시키는 개구를 형성하고, 상기 개구의 내측면들 상에 도전층을 형성한다. 상기 개구 내에 희생층을 형성한 후 상기 제2몰드막이 노출되도록 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정을 수행하여 상기 도전층으로부터 스토리지 전극을 형성한다. 상기 실리콘 질화막이 노출되도록 상기 제2몰드막을 제거하고, 노출된 표면들 상에 실리콘 산화막을 형성한다. 이어서, 통상의 이방성 식각 공정을 수행하여 상기 스토리지 전극의 상부 측벽들 상에 실리콘 산화물로 이루어지며 상기 실리콘 질화막을 부분적으로 노출시키는 스페이서를 형성한다. 계속해서, 상기 스페이서를 식각 마스크로 하는 이방성 식각 공정을 통해 노출된 실리콘 질화막을 부분적으로 제거하여 상기 제1몰드막을 노출시키고, 스토리지 전극들을 감싸는 메쉬 형상의 안정화 부재를 완성한다.
상기와 같은 종래의 안정화 부재 형성 방법에 의하면, 상기 CMP 공정을 통해 스토리지 전극들을 형성하는 동안, 상기 제2몰드막과 상기 도전층의 기계적 강도 차이와 기계적 연마와 화학 반응을 동시에 이용하는 CMP 공정 특성에 의해 상기 스토리지 전극들의 높이가 균일하지 않게 형성된다는 문제점이 발생한다. 구체적으로, 상기 CMP 공정을 통해 형성된 스토리지 전극들의 높이 차이는 약 1000Å 내지 2500Å 정도까지 발생된다.
또한, 상기 실리콘 산화막을 대기압 화학기상증착(atmospheric pressure chemical vapor deposition; APCVD) 공정을 통해 형성하는 경우, 상기 APCVD 공정에 의해 형성된 실리콘 산화막이 갖는 하지막 의존성으로 인해 균일한 실리콘 산화막을 형성하기가 용이하지 않다. 따라서, 플라즈마를 이용하는 플라즈마 강화 화학기상증착(plasma enhanced chemical vapor deposition; PECVD) 공정을 이용하는 것이 바람직하다. 그러나, 상기 PECVD 공정을 통해 형성된 실리콘 산화막은 스텝 커버리지(step coverage)가 열악하여 스토리지 전극의 상부에서 발생되는 오버행(overhang)에 의해 보이드가 발생될 수 있다.
상기 보이드는 후속하는 스페이서 형성 단계와 실리콘 질화막의 부분 식각 단계에서 실리콘 질화막을 부분적으로 식각하게 하는 원인으로 작용한다. 결과적으로, 상기 스토리지 전극 높이의 불균일은 안정화 부재의 형성을 방해하여 커패시터들의 구조적 안정성 확보를 곤란하게 하는 원인이 된다.
상술한 문제점들을 해결하기 위한 본 발명의 목적은 스토리지 전극들의 높이를 균일하게 할 수 있는 안정화 부재를 갖는 커패시터의 제조 방법을 제공하는데 있다.
상술한 본 발명의 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 콘택 영역이 형성된 기판 상에 상기 콘택 영역을 노출시키는 개구를 한정하는 다수의 몰드막들, 연마 저지막 및 마스크 패턴을 형성한 후, 상기 콘택 영역 및 상기 개구의 내측면 상에 도전층을 형성한다. 상기 연마 저지막이 노출될 때까지 화학적 기계적 연마 공정을 수행하여 상기 도전층으로부터 스토리지 전극을 형성한다. 상기 다수의 몰드막들을 부분적으로 제거하여 상기 스토리지 전극과 인접하는 스토리지 전극을 상호적으로 지지하기 위해 상기 스토리지 전극의 상부를 감싸며 상기 스토리지 전극에 대하여 실질적으로 수직하며 상기 인접하는 스토리지 전극 방향으로 연장된 링 형상의 안정화 부재를 형성한다. 이어서, 상기 스토리지 전극 상에 유전막을 형성하고, 상기 유전막 상에 플레이트 전극을 형성하여 안정화 부재를 갖는 커패시터를 완성한다.
상술한 바에 의하면, 상기 도전층으로부터 스토리지 전극들을 형성하기 위한 CMP 공정을 수행하는데 있어서, 상기 CMP 공정은 연마 저지막에 의해 종점이 검출되며 상기 연마 저지막이 CMP 공정에 의해 연마되는 막들을 지지하므로 스토리지 전극들의 높이를 균일하게 할 수 있다. 따라서, 후속하는 안정화 부재를 형성하는 공정을 안정적으로 수행할 수 있으며, 이에 따라 커패시터의 구조적 안정성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 향상된 구조적 안정성을 갖는 커패시터 제조 방법을 상세하게 설명하기로 한다.
도 2 내지 도 23은 본 발명의 일 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들, 평면도들 및 사시도이다. 도 2 내지 도 23에 있어서, 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.
도 2 및 도 3은 반도체 기판 상에 도전성 구조물들을 형성하는 단계들을 설명하기 위한 단면도들이다. 도 2는 반도체 장치를 비트 라인을 따라 자른 단면도이며, 도 3은 반도체 장치를 워드 라인을 따라 자른 단면도이다.
도 2 및 도 3을 참조하면, 셸로우 트렌치 소자 분리(STI) 공정이나 실리콘 부분 산화법(LOCOS) 등과 같은 소자 분리 공정을 이용하여 반도체 기판(100) 상에 소자 분리막(103)을 형성함으로써, 반도체 기판(100)을 액티브 영역 및 필드 영역으로 구분한다.
열 산화법이나 화학 기상 증착(CVD) 공정으로 소자 분리막(103)이 형성된 반도체 기판(100) 상에 얇은 두께의 게이트 산화막(도시되지 않음)을 형성한다. 여기서, 상기 게이트 산화막은 소자 분리막(103)에 의해 정의되는 상기 액티브 영역에만 형성된다. 상기 게이트 산화막은 후에 게이트 산화막 패턴(106)으로 패터닝된다.
상기 게이트 산화막 상에 제1 도전층(도시되지 않음) 및 제1 마스크층(도시되지 않음)을 순차적으로 형성한다. 상기 제1 도전층 및 제1 마스크층은 각기 게이트 도전층 및 게이트 마스크층에 해당된다. 여기서, 제1 도전층은 불순물로 도핑된 폴리실리콘으로 구성되며, 후에 게이트 도전층 패턴(109)으로 패터닝된다. 그러나, 상기 제1 도전층은 도핑된 폴리실리콘 및 금속 실리사이드로 이루어진 폴리사이드 구조를 가질 수도 있다. 상기 제1 마스크층은 후에 게이트 마스크(112)로 패터닝되며, 후속하여 형성되는 제1 층간 절연막(130)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제1 층간 절연막(130)이 산화물로 이루어질 경우, 상기 제1 마스크층은 실리콘 질화물과 같은 질화물로 이루어질 수 있다.
상기 제1 마스크층 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층, 제1 도전층 및 게이트 산화막을 순차적으로 패터닝함으로써, 반도체 기판(100) 상에 게이트 구조물들(115)을 형성한다. 여기서, 각 게이트 구조물(115)은 각기 게이트 산화막 패턴(106), 게이트 도전층 패턴(109) 및 게이트 마스크(112)를 포함한다.
한편, 이와는 다르게, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층을 패터닝하여 게이트 마스크 패턴(112)을 먼저 형성한다. 이어서, 상기 제1 포토레지스트 패턴을 제거한 후, 게이트 마스크(112)를 식각 마스크로 이용하여 상기 제1 도전층 및 게이트 산화막을 차례로 패터닝하여, 반도체 기판(100) 상에 게이트 산화막 패턴(106), 게이트 도전층 패턴(109) 및 게이트 마스크(112)를 포함하는 게이트 구조물들(115)을 형성할 수도 있다.
게이트 구조물들(115)이 형성된 반도체 기판(100) 상에 실리콘 질화물과 같은 질화물로 이루어진 제1 절연막(도시되지 않음)을 형성한 후, 상기 제1 절연막을 이방성 식각하여 각 게이트 구조물들(115)의 측벽에 게이트 스페이서인 제1 스페이서(118)를 형성한다.
게이트 구조물들(115)을 이온 주입 마스크로 이용하여 게이트 구조물들(115) 사이로 노출되는 반도체 기판(100)에 이온 주입 공정으로 불순물을 주입한 후, 열처리 공정을 수행함으로써, 반도체 기판(100)에 소스/드레인 영역들인 제1 콘택 영역(121) 및 제2 콘택 영역(124)을 형성한다. 이에 따라, 반도체 기판(100) 상에는 소스/드레인 영역들에 해당하는 제1 및 제2 콘택 영역들(121, 124) 및 게이트 구조물들(115)을 포함하는 MOS 트랜지스터 구조물들로 이루어진 워드 라인들(127)이 형성된다. 여기서, 소스/드레인 영역들인 제1 및 제2 콘택 영역들(121, 124)은 커패시터를 위한 제1 패드(133)와 비트 라인을 위한 제2 패드(136)가 각기 접촉되는 커패시터 콘택 영역 및 비트 라인 콘택 영역으로 구분된다. 예를 들면, 소스/드레인 영역들 가운데 제1 콘택 영역(121)은 제1 패드(133)가 접촉되는 커패시터 콘택 영역에 해당되며, 제2 콘택 영역(124)은 제2 패드(136)가 접촉되는 비트 라인 콘택 영역에 해당된다.
반도체 기판(100)의 상기 액티브 영역에 형성된 워드 라인들(127)은 각기 그 측벽에 형성된 제1 스페이서(118)에 의하여 인접하는 워드 라인들(127)과 서로 전기적으로 분리된다. 즉, 각 워드 라인들(127)의 상면 및 측면에는 절연물로 구성된 게이트 마스크(112) 및 제1 스페이서(118)가 위치하기 때문에, 인접하는 워드 라인들(127)은 서로 전기적으로 절연된다.
상기 워드 라인들(127)을 덮으면서 반도체 기판(100)의 전면에 산화물로 이루어진 제1 층간 절연막(130)을 형성한다. 제1 층간 절연막(130)은 BPSG, PSG, USG, SOG, TEOS 또는 HDP-CVD 산화물을 사용하여 형성할 수 있다.
화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 워드 라인들(127)의 상면이 노출될 때까지 제1 층간 절연막(130)의 상부를 식각함으로써, 제1 층간 절연막(130)의 상면을 평탄화시킨다.
전술한 바에 따라 평탄화된 제1 층간 절연막(130) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간 절연막(130)을 부분적으로 이방성 식각함으로써, 제1 층간 절연막(130)에 제1 및 제2 콘택 영역(121, 124)을 노출시키는 제1 콘택홀들(131)을 형성한다. 여기서, 산화물로 이루어진 제1 층간 절연막(130)을 식각할 때, 질화물로 이루어진 워드 라인들(127)의 게이트 마스크(112)에 대하여 높은 식각 선택비를 갖는 식각 가스를 사용하여 제1 층간 절연막(130)을 식각한다. 이에 따라, 제1 콘택홀들(131)이 워드 라인(127)에 대하여 자기 정렬(self-aligned)되면서 제1 및 제2 콘택 영역(121, 124)을 노출시킨다. 이 경우, 제1 콘택홀들(131) 가운데 일부는 커패시터 콘택 영역인 제1 콘택 영역(121)을 노출시키며, 제1 콘택홀들(131) 중 나머지는 비트 라인 콘택 영역인 제2 콘택 영역(124)을 노출시킨다.
상기 제2 포토레지스트 패턴을 제거한 다음, 제1 및 제2 콘택 영역(121, 124)을 노출시키는 제1 콘택홀들(131)을 채우면서 제1 층간 절연막(130) 상에 제2 도전층(도시되지 않음)을 형성한다. 여기서, 상기 제2 도전층은 고농도의 불순물로 도핑된 폴리실리콘, 티타늄 질화물과 같은 금속 질화물 또는 텅스텐이나 구리 등과 금속을 사용하여 형성한다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 평탄화된 제1 층간 절연막(130)의 상면이 노출될 때까지 상기 제2 도전층을 식각하여 각기 제1 콘택홀들(131)을 매립하는 자기 정렬된 콘택 패드(SAC)인 제1 패드(133) 및 제2 패드(136)를 형성한다. 여기서, 제1 스토리지 노드 콘택 패드인 제1 패드(133)는 커패시터 콘택 영역인 제1 콘택 영역(121)에 접촉되며, 제1 비트 라인 콘택 패드인 제2 패드(136)는 비트 라인 콘택 영역인 제2 콘택 영역(124)에 접촉된다.
제1 및 제2 패드(133, 136)가 형성된 제1 층간 절연막(130) 상에 제2 층간 절연막(139)을 형성한다. 제2 층간 절연막(139)은 후속하여 형성되는 비트 라인(148)과 제1 패드(133)를 전기적으로 절연시키는 역할을 한다. 제2 층간 절연막(139)은 BPSG, PSG, USG, TEOS, SOG 또는 HDP-CVD 산화물을 사용하여 형성한다. 이 경우, 제1 및 제2 층간 절연막(130, 139)은 전술한 산화물 가운데 동일한 물질을 사용하여 형성할 수 있다. 또한, 제1 및 제2 층간 절연막(130, 139)은 상기 산화물 중에서 서로 다른 물질을 사용하여 형성할 수도 있다. 본 발명의 다른 실시예에 따르면, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제2 층간 절연막(139)을 식각함으로써, 제2 층간 절연막(139)의 상면을 평탄화시킬 수 있다.
제2 층간 절연막(139) 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간 절연막(139)을 부분적으로 식각함으로써, 제2 층간 절연막(139)에 제1 층간 절연막(130)에 매립된 제2 패드(136)를 노출시키는 제2 콘택홀(도시되지 않음)을 형성한다. 상기 제2 콘택홀은 후속하여 형성되는 비트 라인(148)과 제2 패드(136)를 서로 연결하기 위한 비트 라인 콘택홀에 해당한다.
상기 제3 포토레지스트 패턴을 제거한 다음, 상기 제2 콘택홀을 채우면서 제2 층간 절연막(139) 상에 제3 도전층(도시되지 않음) 및 제2 마스크층(도시되지 않음)을 차례로 형성한다. 상기 제3 도전층 및 제2 마스크층은 후에 각기 비트 라인 도전층 패턴(142) 및 비트 라인 마스크(145)로 패터닝된다.
상기 제2 마스크층 상에 제4 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 마스크층 및 제3 도전층을 순차적으로 패터닝함으로써, 상기 제2 콘택홀을 채우는 제3 패드(도시되지 않음)를 형성하는 동시에 제2 층간 절연막(139) 상에 비트 라인 도전층 패턴(142) 및 비트 라인 마스크(145)를 포함하는 비트 라인(148)을 형성한다. 상기 제3 패드는 비트 라인(148)과 제2 패드(136)를 서로 전기적으로 연결하는 제2 비트 라인 콘택 패드에 해당된다.
비트 라인 도전층 패턴(142)은 대체로 금속으로 구성된 제1 층 및 금속 화합물로 이루어진 제2 층으로 이루어진다. 이 경우, 상기 제1 층은 티타늄/티타늄 질화물(Ti/TiN)로 이루어지며, 상기 제2 층은 텅스텐(W)으로 이루어진다. 비트 라인 마스크(145)는 후속하여 스토리지 전극을 형성하기 위한 식각 공정 동안 비트 라인 도전층 패턴(142)을 보호하는 역할을 한다. 이 경우, 비트 라인 마스크(145)는 산화물로 구성된 제4 층간 절연막(160) 및 제1 몰드막(166, 도 4 및 도 5 참조)에 대하여 식각 선택비를 갖는 물질로 이루어진다. 예를 들면, 비트 라인 마스크(145)는 실리콘 질화물과 같은 질화물로 이루어진다.
상기 비트 라인들(148) 및 제2 층간 절연막(139) 상에 제2 절연막(도시되지 않음)을 형성한 후, 제2 절연막을 이방성 식각하여 각 비트 라인(148)의 측벽에 비트 라인 스페이서인 제2 스페이서(151)를 형성한다. 제2 스페이서(151)는 제2 스토리지 노드 콘택 패드인 제4 패드(157)를 형성하는 동안 비트 라인(148)을 보호하기 위하여 산화물로 이루어진 제2 층간 절연막(139) 및 후속하여 형성되는 제3 층간 절연막(154)에 대하여 식각 선택비를 가지는 물질로 이루어진다. 예를 들면, 제2 스페이서(151)는 실리콘 질화물과 같은 질화물을 사용하여 형성된다.
측벽에 제2 스페이서(151)가 형성된 비트 라인(148)을 덮으면서 제2 층간 절연막(139) 상에 제3 층간 절연막(154)을 형성한다. 제3 층간 절연막(154)은 BPSG, USG, PSG, TEOS, SOG 또는 HDP-CVD 산화물 등과 같은 산화물로 형성된다. 상술한 바와 같이, 제3 층간 절연막(154)은 제2 층간 절연막(139)과 동일한 물질을 사용하여 형성할 수 있다. 또한, 제3 층간 절연막(154)은 제2 층간 절연막(139)과 상이한 물질을 사용하여 형성할 수도 있다. 바람직하게는, 저온에서 증착되면서 보이드(void) 없이 비트 라인들(148) 사이의 갭(gap)을 매립할 수 있는 HDP-CVD 산화물을 이용하여 제3 층간 절연막(154)을 형성한다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 비트 라인 마스크(145)의 상면이 노출될 때까지 제3 층간 절연막(154)을 식각하여 제3 층간 절연막(154)의 상면을 평탄화시킨다.
평탄화된 제3 층간 절연막(154) 상에 제5 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제5 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간 절연막(154) 및 제2 층간 절연막(139)을 부분적으로 식각함으로써, 제1 패드들(133)을 노출시키는 제3 콘택홀들(155)을 형성한다. 제3 콘택홀들(155)은 스토리지 노드 콘택홀들에 해당된다. 이 경우, 제3 콘택홀들(155)은 비트 라인(148)의 측벽에 형성된 제2 스페이서(151)에 의하여 자기 정렬 방식으로 형성된다.
제3 콘택홀들(155)을 채우면서 제3 층간 절연막(154) 상에 제4 도전층을 형성한 후, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제3 층간 절연막(154) 및 비트 라인(148)의 상면이 노출될 때까지 상기 제4 도전층을 식각하여 제3 콘택홀들(155) 내에 각기 제2 스토리지 노드 콘택 패드인 제4 패드(157)를 형성한다. 제4 패드(157)는 대체로 불순물로 도핑된 폴리실리콘 또는 금속으로 이루어진다. 제4 패드(157)는 제1 패드(133)와 후속하여 형성되는 스토리지 전극을 서로 전기적으로 연결시키는 역할을 한다. 이에 따라, 스토리지 전극(196)은 제4 패드(157) 및 제1 패드(133)를 통하여 커패시터 콘택 영역인 제1 콘택 영역(121)에 전기적으로 연결된다.
도 4 및 도 5는 도전성 구조물들 상에 몰드막들 및 연마 저지막을 형성하는 단계들을 설명하기 위한 단면도들이다.
도 4 및 도 5를 참조하면, 제4 패드(157), 비트 라인(148) 및 제3 층간 절연막(154) 상에 BPSG, PSG, USG, TEOS, SOG 또는 HDP-CVD 산화물 등을 사용하여 제4 층간 절연막(160)을 형성한다. 제4 층간 절연막(160)은 비트 라인(148)과 후속하여 형성되는 스토리지 전극(196)을 전기적으로 절연시키는 역할을 한다. 상술한 바와 마찬가지로, 제4 층간 절연막(160)은 제3 층간 절연막(154) 및/또는 제2 층간 절연막(139)과 동일한 물질을 사용하여 형성할 수 있다. 또한, 제4 층간 절연막(160)은 제3 층간 절연막(154) 및/또는 제2 층간 절연막(139)과 상이한 물질을 사용하여 형성할 수도 있다.
제4 층간 절연막(160) 상에 식각 저지막(163)을 형성한다. 식각 저지막(163)은 제4 층간 절연막(160) 및 제1 몰드막(166)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 식각 저지막(163)은 실리콘 질화물과 같은 질화물을 사용하여 형성한다. 본 발명의 다른 실시예에 따르면, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제4 층간 절연막(160)의 상면을 평탄화시킨 다음, 평탄화된 제4 층간 절연막(160) 상에 식각 저지막(163)을 형성할 수 있다.
식각 저지막(163) 상에 스토리지 전극(196)을 형성하기 위한 제1 몰드막(166)을 형성한다. 제1 몰드막(166)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성한다. 바람직하게는, 제1 몰드막(166)은 TEOS를 사용하여 형성한다. 여기서, 제1 몰드막(166)은 식각 저지막(163)의 상면을 기준으로 약 5,000∼50,000Å 정도의 두께를 갖도록 형성된다. 본 실시예에 있어서, 제1 몰드막(166)의 두께는 커패시터에 요구되는 커패시턴스에 따라 적절하게 조절 가능하다. 즉, 커패시터(221)의 높이는 제1 몰드막(166)의 두께에 의하여 주로 결정되므로, 요구되는 커패시턴스를 갖는 커패시터(221)를 형성하기 위하여 제1 몰드막(166)의 두께를 적절하게 조절할 수 있다. 또한, 후술하는 바와 같이 커패시터(221)의 구조적 안정성을 현저하게 향상시킬 수 있는 안정화 부재가 제공되기 때문에 커패시터(221)의 쓰러짐 없이 동일한 직경을 가지면서도 크게 높아진 높이를 가지는 커패시터(221)를 구현할 수 있다. 본 실시예에 따른 커패시터(221)는 비록 높은 종횡비를 갖는 경우에도 안정화 부재(208)로 인하여 쓰러짐이 없이 크게 개선된 구조적 안정성을 가지게 된다.
상기 제1 몰드막(166) 상에 제2 몰드막(169)을 형성한다. 상기 안정화 부재(208)로 형성되기 위한 제2 몰드막(169)은 제1 몰드막(166)의 상면으로부터 약 400∼5,000Å 정도의 두께로 형성된다. 그러나, 본 발명은 상기 제2 몰드막(169)의 두께에 의해 한정되지는 않는다.
이어서, 상기 제2 몰드막(169) 상에 제3몰드막(172)을 형성한다. 상기 제3 몰드막(172)은 제2 몰드막(169)으로부터 약 1,000∼6,000Å 정도의 두께로 형성될 수 있으며, TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성될 수 있다.
상기 제1 몰드막(166)과 제3 몰드막(172)은 특정 에천트에 대하여 실질적으로 동일한 식각 속도를 갖는 물질로 형성되는 것이 바람직하며, 제1 몰드막(166) 또는 제3몰드막(172)은 상기 특정 에천트에 대하여 제2 몰드막(169)보다 빠른 식각 속도를 갖는 것이 바람직하다. 예를 들면, 상기 제1 몰드막(166)과 제2 몰드막(169) 사이의 식각 선택비는 약 200:1 이상인 것이 바람직하다. 더 예를 들면, 제1 몰드막(166) 및 제3 몰드막(172)이 TEOS 또는 HDP-CVD 산화물로 이루어질 경우, 제2 몰드막(169)은 실리콘 질화물을 이용하여 형성될 수 있다. 이에 따라, 제1 및 제3 몰드막(166, 172)은 제2 몰드막(169)에 비하여 불화수소를 포함하는 식각액 또는 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액에 대하여 빠른 속도로 식각된다.
상기 제3 몰드막(172) 상에 연마 저지막(175)을 형성한다. 상기 연마 저지막(175)은 후속하는 스토리지 전극들을 형성하기 위한 CMP 공정에서 스토리지 전극들의 높이를 균일하게 하기 위한 목적으로 형성된다. 상기 연마 저지막(175)은 후속하여 형성되는 버퍼 산화막(176) 및 스토리지 전극 형성을 위한 스토리지 노드 마스크에 대하여 선택비를 갖는 물질로 이루어지는 것이 바람직하다. 예를 들면, 상기 연마 저지막(175)은 실리콘 질화물로 이루어질 수 있으며, 약 1mtorr 내지 50torr의 압력과 약 600℃ 내지 1100℃의 온도 조건에서 약 50Å 내지 1000Å의 두께를 갖도록 형성될 수 있다.
상기 연마 저지막(175) 상에 버퍼 산화막(176)을 형성한다. 상기 버퍼 산화막(176)은 상기 연마 저지막(175)과 스토리지 노드 마스크를 형성하기 위한 제3 마스크층(178) 사이의 물리적인 스트레스를 완화하기 위해 형성된다.
상기 버퍼 산화막(176) 상에 제3 마스크층(178)을 형성한다. 제3 마스크층(178)은 제1 내지 제3 몰드막(166, 169, 172, 175) 및 연마 저지막(175)에 대하여 식각 선택비를 갖는 물질로 이루어진다. 예를 들면, 제3 마스크층(178)은 폴리실리콘으로 이루어질 수 있으며, 버퍼 산화막(176)의 상면으로부터 약 100 내지 6,000Å 정도의 두께를 갖도록 형성될 수 있다.
도 6은 반도체 기판의 표면을 노출시키는 개구를 형성하는 단계를 설명하기 위한 평면도이며, 도 7은 도 6에 도시한 A1-A2 선에 따른 단면도이며, 도 8은 도 6에 도시한 B1-B2 선에 따른 단면도이다.
도 6 내지 도 8을 참조하면, 제3 마스크층(178) 상에 제6 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제6 포토레지스트 패턴을 식각 마스크로 사용하여 제3 마스크층(178)을 패터닝하여 버퍼 산화막(176) 상에 스토리지 전극을 형성하기 위한 스토리지 노드 마스크(181)를 형성한다. 한편, 도시되지는 않았으나, 제3 마스크층(178) 상에 상기 제6 포토레지스트 패턴을 형성하기 위한 반사 방지막(도시되지 않음)이 더 형성될 수도 있다.
상기 스토리지 노드 마스크(181)를 식각 마스크로 사용하는 이방성 식각 공정을 통해 버퍼 산화막(176), 연마 저지막(175), 제3 내지 제1몰드막(172, 169, 166), 식각 저지막(163) 및 제4 층간 절연막(160)을 순차적으로 식각하여 제4 패드(157)를 노출시키는 개구(184)를 형성한다. 상기 이방성 식각 공정의 예로는 플라즈마 식각(plasma etching) 공정 또는 반응성 이온 식각(reactive ion etching) 공정 등이 있다. 한편, 상기 제6 포토레지스트 패턴은 애싱 및 스트립 공정을 통해 제거될 수 있다.
여기서, 상기 워드 라인(127) 또는 비트 라인(148) 등과 같은 하부 도전성 구조물이 배열된 방향에 대하여 평행한 방향(A1-A2)을 제1 방향이라 정의하고, 상기 제1 방향에 대하여 좌측 또는 우측 사선 방향(B1-B2 방향)을 제2 방향이라 한다.
도 9는 도 7 및 도 8에 도시된 개구의 내측면들 상에 형성된 도전층 및 희생층을 설명하기 위해 도 6에 도시된 제1방향을 따라 절개된 단면도이다. 도 10은 도 7 및 도 8에 도시된 개구의 내측면들 상에 형성된 도전층 및 희생층을 설명하기 위해 도 6에 도시된 제2방향을 따라 절개된 단면도이다.
도 9 및 도 10을 참조하면, 상기 제4 패드, 상기 개구(184)의 내측면들 및 상기 스토리지 노드 마스크(181) 상에 스토리지 전극 형성을 위한 도전층(187)을 형성한다. 상기 도전층(187)은 N형 또는 P형 불순물이 고농도로 도핑된 폴리실리콘으로 이루어질 수 있으며, 균일한 두께를 갖도록 LPCVD 공정 및 도핑 공정을 통해 형성될 수 있다.
상기 개구(184)를 충분히 매립하도록 상기 도전층(187) 상에 희생층(190)을 형성한다. 상기 희생층(199)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 이용하여 형성될 수 있으며, 바람직하게는 제1 몰드막(166) 및 제3 몰드막(172)과 동일한 물질로 형성되는 것이 바람직하다. 상기 희생층(190)은 상기 도전층(187)을 스토리지 전극들로 형성하는 동안 상기 스토리지 전극들을 보호하기 위해 형성된다.
도 11은 도 7 및 도 8에 도시된 개구의 내측면 상에 형성된 스토리지 전극을 설명하기 위해 도 6에 도시된 제1방향을 따라 절개된 단면도이다. 도 12는 도 7 및 도 8에 도시된 개구의 내측면 상에 형성된 스토리지 전극을 설명하기 위해 도 6에 도시된 제2방향을 따라 절개된 단면도이다.
도 11 및 도 12를 참조하면, 상기 희생층(190), 도전층(187)의 일부, 스토리지 노드 마스크(181) 및 버퍼 산화막(176)을 제거하여 상기 개구(184)의 내측면 상에 상기 제4 패드(157)와 전기적으로 연결된 스토리지 전극(193)을 형성한다. 상기 스토리지 전극(193)은 CMP 공정을 통해 형성될 수 있다. 상기 CMP 공정은 연마 저지막(175)이 노출될 때까지 수행되며, 연마 저지막(175)에 의해 균일한 높이를 갖는 스토리지 전극들(193)을 형성할 수 있다. 즉, 연마 저지막(175)이 기계적인 연마와 CMP 공정에 사용되는 슬러리에 의한 화학 반응에 대한 장벽 역할을 하므로 스토리지 전극들(193)의 높이가 균일하게 형성될 수 있다.
도 13은 도 11 및 도 12에 도시된 제2몰드막 및 스토리지 전극의 상부 측벽 상에 형성된 스페이서 산화막을 설명하기 위해 도 6에 도시된 제1방향을 따라 절개된 단면도이다. 도 14는 도 11 및 도 12에 도시된 제2몰드막 및 스토리지 전극의 상부 측벽 상에 형성된 스페이서 산화막을 설명하기 위해 도 6에 도시된 제2방향을 따라 절개된 단면도이다.
도 13 및 도 14를 참조하면, 상기 스토리지 전극(193)을 형성한 후, 잔류하는 연마 저지막(175)을 통상의 식각 공정을 이용하여 제거하고, LAL 식각액을 이용하여 제3몰드막(172)을 제거한다. 상기 제3몰드막(172)을 제거하는 동안 스토리지 전극(193) 내의 희생층(190)의 상부도 함께 제거된다.
이어서, 노출된 스토리지 전극(193)의 상부, 제2몰드막(169) 및 희생층(190)의 표면들 상에 산화물 스페이서 형성을 위한 스페이서 산화막(196)을 형성한다. 이때, 상기 스토리지 전극들(193)의 높이가 균일하게 형성되어 있으므로, 상기 스페이서 산화막(196)은 하지막 의존성이 강한 APCVD 공정을 이용하여 형성될 수 있으며, 이에 따라 상기 제2방향으로 스토리지 전극들(193) 사이의 갭(gap)을 충분히 매립하도록 형성될 수 있다. 또한, 상기 APCVD 공정을 이용하므로 상기 갭 내부에서의 보이드 형성을 방지할 수 있다.
도 15는 도 11 및 도 12에 도시된 스토리지 전극의 상부 측벽 상에 형성된 산화물 스페이서를 설명하기 위해 도 6에 도시된 제1방향을 따라 절개된 단면도이다. 도 16은 도 11 및 도 12에 도시된 스토리지 전극의 상부 측벽 상에 형성된 산화물 스페이서를 설명하기 위해 도 6에 도시된 제2방향을 따라 절개된 단면도이다.
도 17은 도 15 및 도 16에 도시된 제2몰드막으로부터 형성된 안정화 부재를 설명하기 위해 도 6에 도시된 제1방향을 따라 절개된 단면도이다. 도 18은 도 15 및 도 16에 도시된 제2몰드막으로부터 형성된 안정화 부재를 설명하기 위해 도 6에 도시된 제2방향을 따라 절개된 단면도이다.
도 15 내지 도 18을 참조하면, 상기 스페이서 산화막(196)에 대한 통상의 이방성 식각 공정을 수행함으로써 스토리지 전극(193)의 상부 측벽 상에 산화물 스페이서(199)를 형성한다. 이때, 상기 제1방향으로 상기 스토리지 전극들(193) 사이의 간격은 상기 제2방향으로 상기 스토리지 전극들(193) 사이의 갭보다 넓기 때문에 상기 산화물 스페이서(199)를 형성하는 동안 상기 제1방향으로의 상기 스토리지 전극들 사이의 제2몰드막(169)이 노출되는 반면, 상기 제2방향으로의 상기 스토리지 전극들(193) 사이의 제2몰드막(169)은 노출되지 않는다.
이어서, 상기 노출된 제2몰드막(169)을 제거하여 상기 제1방향으로 상기 스토리지 전극들(193) 사이의 제2몰드막(169)을 부분적으로 제거한다. 이에 따라, 상기 스토리지 전극들(193) 사이는 상기 제1방향으로는 서로 이격되며, 상기 제2방향으로는 상기 제2몰드막(169)에 의해 서로 연결된다. 즉, 상기 제2몰드막(169)을 부분적으로 식각함으로써, 인접하는 스토리지 전극들(193)을 상호적으로 지지하며 각각 스토리지 전극(193)을 감싸는 메쉬 형상을 갖는 안정화 부재(202)가 제2몰드막(169)으로부터 형성되며, 이에 따라 스토리지 전극들(193)의 구조적 안정성이 크게 향상된다.
상기와 같이 산화물 스페이서(199) 및 안정화 부재(202)를 형성하는 동안, 스페이서 산화막(196)이 보이드의 발생없이 균일하게 형성되므로 상기 제2방향으로 스토리지 전극들(193) 사이의 제2몰드막(169)이 손상되지 않는다.
도 19는 완성된 스토리지 전극을 설명하기 위한 사시도이고, 도 20은 도 19에 도시된 스토리지 전극을 설명하기 위해 도 19에 도시된 A1-A2선을 따라 절개된 단면도이며, 도 21은 도 19에 도시된 스토리지 전극을 설명하기 위해 도 19에 도시된 B1-B2선을 따라 절개된 단면도이다.
도 19 내지 도 21을 참조하면, 상기 노출된 제1몰드막(166) 및 산화물 스페이서(199)를 등방성 식각 공정을 통해 제거한다. 상기 등방성 식각 공정으로는 식각액을 이용하는 습식 식각 공정 또는 식각 가스를 사용하는 화학적 건식 식각 공정이 적용될 수 있다. 상기 식각액으로는 불화수소를 포함하는 식각액, 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액, 또는 불화 암모늄, 불화수소 및 증류수 등을 포함하는 LAL 식각액 등이 사용될 수 있으며, 상기 식각 가스로는 불화수소 및 수증기를 함유하는 식각 가스, 사불화탄소 및 산소를 포함하는 식각 가스 등이 사용될 수 있다.
상기 제1 몰드막(166)이 제거되는 동안 안정화 부재(202)의 표면 부위도 함께 제거될 수 있다. 따라서, 상기 제1 몰드막(166)이 제거되는 동안 안정화 부재(202)가 식각액 또는 식각 가스에 충분히 견딜 수 있도록, 제1 몰드막(166)과 안정화 부재(202) 사이의 식각 선택비가 큰 것이 바람직하며, 안정화 부재(202)의 두께가 충분히 두꺼운 것이 또한 바람직하다. 즉, 상기 안정화 부재(202)의 두께는 제1 몰드막(166)의 두께, 그리고 제1 몰드막(166)과 안정화 부재(202) 사이의 식각 선택비를 고려하여 결정될 수 있다.
도 22 및 도 23은 반도체 기판 상에 커패시터를 완성하는 단계들을 설명하기 위한 단면도들이다.
도 22 및 도 23을 참조하면, 안정화 부재들(202)에 의해 인접하는 스토리지 전극들(193)이 서로 연결된 상태에서 각 스토리지 전극(193) 상에 유전막(205) 및 플레이트 전극(208)을 순차적으로 형성하여 커패시터(211)를 완성한다. 상기 유전막(205) 및 플레이트 전극(208)은 도시된 바와 같이 스토리지 전극들(193) 및 안정화 부재들(202)의 표면들 상에 전체적으로 형성된다. 이 경우, 상기 제1 방향을 따라 위치하는 커패시터들(211)은 서로 소정의 간격으로 이격되는 반면, 제2 방향을 따라 위치하는 커패시터들(211)은 안정화 부재들(202)로 인하여 인접하는 커패시터들(211) 모두가 서로를 지지하는 구조로 형성된다.
따라서, 커패시터들(211)의 종횡비가 높은 경우라 할지라도, 커패시터들(211)이 쓰러지는 현상을 방지할 수 있다.
이 후, 커패시터(211) 상에 상부 배선과의 전기적 절연을 위한 제5 층간 절연막(도시되지 않음)을 형성한 다음, 상기 제5 층간 절연막 상에 상부 배선을 형성하여 반도체 장치를 완성한다.
상술한 바와 같이 본 발명에 따르면, 연마 저지막을 이용하여 스토리지 전극들의 높이를 균일하게 형성할 수 있기 때문에 스토리지 전극들의 상부에 산화물 스페이서를 형성하기 위한 산화막을 보이드 발생없이 균일하게 형성할 수 있다. 따라서, 후속하는 안정화 부재의 형성 단계에서 실리콘 질화물로 이루어진 제2몰드막이 손상되지 않으며, 안정화 부재의 안정적으로 형성할 수 있다.
또한, 상기와 같이 형성된 안정화 부재는 상기 스토리지 전극들을 포함하는 커패시터들 사이의 2-비트 단락 현상을 원천적으로 방지하며, 상기 커패시터들의 구조적 안정성을 크게 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 실린더 형상을 갖는 커패시터의 문제점을 설명하기 위한 개략적인 단면도를 도시한 것이다.
도 2 및 도 3은 반도체 기판 상에 도전성 구조물들을 형성하는 단계들을 설명하기 위한 단면도들이다.
도 4 및 도 5는 도전성 구조물들 상에 몰드막들 및 연마 저지막을 형성하는 단계들을 설명하기 위한 단면도들이다.
도 6은 반도체 기판의 표면을 노출시키는 개구를 형성하는 단계를 설명하기 위한 평면도이다.
도 7은 도 6에 도시한 A1-A2 선에 따른 단면도이다.
도 8은 도 6에 도시한 B1-B2 선에 따른 단면도이다.
도 9는 도 7 및 도 8에 도시된 개구의 내측면들 상에 형성된 도전층 및 희생층을 설명하기 위해 도 6에 도시된 제1방향을 따라 절개된 단면도이다.
도 10은 도 7 및 도 8에 도시된 개구의 내측면들 상에 형성된 도전층 및 희생층을 설명하기 위해 도 6에 도시된 제2방향을 따라 절개된 단면도이다.
도 11은 도 7 및 도 8에 도시된 개구의 내측면 상에 형성된 스토리지 전극을 설명하기 위해 도 6에 도시된 제1방향을 따라 절개된 단면도이다.
도 12는 도 7 및 도 8에 도시된 개구의 내측면 상에 형성된 스토리지 전극을 설명하기 위해 도 6에 도시된 제2방향을 따라 절개된 단면도이다.
도 13은 도 11 및 도 12에 도시된 제2몰드막 및 스토리지 전극의 상부 측벽 상에 형성된 스페이서 산화막을 설명하기 위해 도 6에 도시된 제1방향을 따라 절개된 단면도이다.
도 14는 도 11 및 도 12에 도시된 제2몰드막 및 스토리지 전극의 상부 측벽 상에 형성된 스페이서 산화막을 설명하기 위해 도 6에 도시된 제2방향을 따라 절개된 단면도이다.
도 15는 도 11 및 도 12에 도시된 스토리지 전극의 상부 측벽 상에 형성된 산화물 스페이서를 설명하기 위해 도 6에 도시된 제1방향을 따라 절개된 단면도이다.
도 16은 도 11 및 도 12에 도시된 스토리지 전극의 상부 측벽 상에 형성된 산화물 스페이서를 설명하기 위해 도 6에 도시된 제2방향을 따라 절개된 단면도이다.
도 17은 도 15 및 도 16에 도시된 제2몰드막으로부터 형성된 안정화 부재를 설명하기 위해 도 6에 도시된 제1방향을 따라 절개된 단면도이다.
도 18은 도 15 및 도 16에 도시된 제2몰드막으로부터 형성된 안정화 부재를 설명하기 위해 도 6에 도시된 제2방향을 따라 절개된 단면도이다.
도 19는 완성된 스토리지 전극을 설명하기 위한 사시도이다.
도 20은 도 19에 도시된 스토리지 전극을 설명하기 위해 도 19에 도시된 A1-A2선을 따라 절개된 단면도이다.
도 21은 도 19에 도시된 스토리지 전극을 설명하기 위해 도 19에 도시된 B1-B2선을 따라 절개된 단면도이다.
도 22 및 도 23은 반도체 기판 상에 커패시터를 완성하는 단계들을 설명하기 위한 단면도들이다.

Claims (7)

  1. 콘택 영역이 형성된 기판 상에 상기 콘택 영역을 노출시키는 개구를 한정하는 다수의 몰드막들, 연마 저지막 및 마스크 패턴을 형성하는 단계;
    상기 콘택 영역 및 상기 개구의 내측면 상에 도전층을 형성하는 단계;
    상기 연마 저지막을 노출시키는 화학적 기계적 연마 공정을 수행하여 상기 도전층으로부터 스토리지 전극을 형성하는 단계;
    상기 다수의 몰드막들을 부분적으로 제거하여 상기 스토리지 전극과 인접하는 스토리지 전극을 상호적으로 지지하며 상기 스토리지 전극의 상부를 감싸는 안정화 부재를 형성하는 단계;
    상기 스토리지 전극 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함하는 커패시터 제조 방법.
  2. 제1항에 있어서, 상기 도전층을 형성한 후 상기 개구를 매립하는 희생층을 상기 도전층 상에 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  3. 제1항에 있어서, 상기 연마 저지막은 실리콘 질화물로 이루어지는 것을 특징으로 하는 커패시터 제조 방법.
  4. 제1항에 있어서, 상기 연마 저지막은 50Å 내지 1000Å의 두께를 갖는 것을 특징으로 하는 커패시터 제조 방법.
  5. 제1항에 있어서, 상기 연마 저지막은 1mtorr 내지 50torr의 압력 및 600℃ 내지 1100℃의 온도에서 형성되는 것을 특징으로 하는 커패시터 제조 방법.
  6. 제1항에 있어서, 상기 연마 저지막 상에 버퍼 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  7. 제1항에 있어서, 상기 마스크 패턴은 폴리실리콘으로 이루어지는 것을 특징으로 하는 커패시터 제조 방법.
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