JP2002280452A - 効果的に短絡を防止できる集積回路装置およびその製造方法 - Google Patents
効果的に短絡を防止できる集積回路装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 マイクロ電子基板とマイクロ電子基板上に配
置された導電層を含む集積回路装置を提供する。 【解決手段】 マイクロ電子基板１００と、マイクロ電
子基板１００上に配置された導電層１０７と、導電層１
０７上に配置され、導電層１０７上に延びる突出部を含
む絶縁層１０８と、導電層１０７の一側壁に隣接し側面
に配置され、絶縁層１０８の突出部とマイクロ電子基板
１００との間に延びる側壁絶縁領域１１０ａとを具備す
ることを特徴とする集積回路装置。
置された導電層を含む集積回路装置を提供する。 【解決手段】 マイクロ電子基板１００と、マイクロ電
子基板１００上に配置された導電層１０７と、導電層１
０７上に配置され、導電層１０７上に延びる突出部を含
む絶縁層１０８と、導電層１０７の一側壁に隣接し側面
に配置され、絶縁層１０８の突出部とマイクロ電子基板
１００との間に延びる側壁絶縁領域１１０ａとを具備す
ることを特徴とする集積回路装置。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路装置およ
びその製造方法に関するものであり、より詳細には、セ
ルフアラインコンタクト（ｓｅｌｆ ａｌｉｇｎｅｄ
ｃｏｎｔａｃｔ）を具備する集積回路装置およびその製
造方法に関するものである。
びその製造方法に関するものであり、より詳細には、セ
ルフアラインコンタクト（ｓｅｌｆ ａｌｉｇｎｅｄ
ｃｏｎｔａｃｔ）を具備する集積回路装置およびその製
造方法に関するものである。
【０００２】
【従来の技術】集積回路装置の高集積化、高速化によ
り、微細パターンの形成が要求されており、配線の広さ
だけでなく、配線と配線間の間隔も顕著に減少してい
る。特に、半導体基板内に形成されている孤立された素
子領域を、高導電性薄膜を使用して連結させるコンタク
トの形成は、アラインマージン、素子分子マージンなど
を確保することより達成するべきであるので、素子の構
成において相当な割合を占める。したがって、ＤＲＡＭ
のようなメモリ装置において、コンタクトはメモリセル
の大きさを決定する主要因として作用する。
り、微細パターンの形成が要求されており、配線の広さ
だけでなく、配線と配線間の間隔も顕著に減少してい
る。特に、半導体基板内に形成されている孤立された素
子領域を、高導電性薄膜を使用して連結させるコンタク
トの形成は、アラインマージン、素子分子マージンなど
を確保することより達成するべきであるので、素子の構
成において相当な割合を占める。したがって、ＤＲＡＭ
のようなメモリ装置において、コンタクトはメモリセル
の大きさを決定する主要因として作用する。
【０００３】最近、０．２５μｍ以下の半導体工程技術
が急速に発展しているが、既存のコンタクト形成方法で
は微細な大きさのコンタクトを形成し難しい。さらに、
複数層の導電層を使用するメモリ装置では層間絶縁膜に
より導電層と導電層との間の間隔がさらに増加し、導電
層間にコンタクトを形成する工程は相当に困難になる。
これにより、メモリセルのようにデザイン−ルールに余
裕がなく、同じ形態のパターンが反復される場合、セル
面積を縮小させるためにセルフアライン方法によりコン
タクトを形成する方法が開発された。
が急速に発展しているが、既存のコンタクト形成方法で
は微細な大きさのコンタクトを形成し難しい。さらに、
複数層の導電層を使用するメモリ装置では層間絶縁膜に
より導電層と導電層との間の間隔がさらに増加し、導電
層間にコンタクトを形成する工程は相当に困難になる。
これにより、メモリセルのようにデザイン−ルールに余
裕がなく、同じ形態のパターンが反復される場合、セル
面積を縮小させるためにセルフアライン方法によりコン
タクトを形成する方法が開発された。
【０００４】セルフアラインコンタクト技術は、周辺構
造物の段差を用いてコンタクトを形成する方法として、
周辺構造物の高さ、コンタクトが形成される位置での絶
縁膜の厚みおよびエッチング方法などにより多様な大き
さのコンタクトをマスクの使用なしに得ることができ
る。したがって、セルフアラインコンタクト技術の一番
大きな長所はアラインマージンを必要とせず、微細コン
タクトを形成することができるという点である。現在、
一番広く使用されているセルフアラインコンタクト工程
は、異方性エッチング工程に対する酸化膜と窒化膜間の
選択比を用いてコンタクトホールを形成するものであ
る。
造物の段差を用いてコンタクトを形成する方法として、
周辺構造物の高さ、コンタクトが形成される位置での絶
縁膜の厚みおよびエッチング方法などにより多様な大き
さのコンタクトをマスクの使用なしに得ることができ
る。したがって、セルフアラインコンタクト技術の一番
大きな長所はアラインマージンを必要とせず、微細コン
タクトを形成することができるという点である。現在、
一番広く使用されているセルフアラインコンタクト工程
は、異方性エッチング工程に対する酸化膜と窒化膜間の
選択比を用いてコンタクトホールを形成するものであ
る。
【０００５】図１および図２は、従来方法によるセルフ
アラインコンタクトを有するＤＲＡＭセルの製造方法を
説明するための断面図である。
アラインコンタクトを有するＤＲＡＭセルの製造方法を
説明するための断面図である。
【０００６】図１に示すように、素子分離酸化膜１２に
より活性領域が定義されたマイクロ電子基板１０上にＭ
ＯＳトランジスター（図示せず）を形成した後、マイク
ロ電子基板１０の全面にシリコン酸化物を蒸着しシリコ
ン酸化物からなる第１絶縁層１４を蒸着する。第１絶縁
層１４上にビットライン用導電層およびシリコン酸化物
からなる第２絶縁層を順次に蒸着した後、フォトリソグ
ラフィ工程により第２絶縁層および導電層をパターニン
グし、第２絶縁層パターン１８およびビットライン１６
からなるビットライン構造物ＢＬを形成する。続いて、
結果物の全面にシリコン窒化物を蒸着し窒化シリコン層
を形成し、窒化シリコン層を異方性エッチングし、ビッ
トライン構造物ＢＬの側壁上にシリコン窒化物からなる
スペーサ２０を形成する。
より活性領域が定義されたマイクロ電子基板１０上にＭ
ＯＳトランジスター（図示せず）を形成した後、マイク
ロ電子基板１０の全面にシリコン酸化物を蒸着しシリコ
ン酸化物からなる第１絶縁層１４を蒸着する。第１絶縁
層１４上にビットライン用導電層およびシリコン酸化物
からなる第２絶縁層を順次に蒸着した後、フォトリソグ
ラフィ工程により第２絶縁層および導電層をパターニン
グし、第２絶縁層パターン１８およびビットライン１６
からなるビットライン構造物ＢＬを形成する。続いて、
結果物の全面にシリコン窒化物を蒸着し窒化シリコン層
を形成し、窒化シリコン層を異方性エッチングし、ビッ
トライン構造物ＢＬの側壁上にシリコン窒化物からなる
スペーサ２０を形成する。
【０００７】図２に示すように、結果物の全面にシリコ
ン酸化物を蒸着し、酸化シリコンからなる第３絶縁層２
２を形成した後、ビットライン構造物ＢＬ間の間隔より
大きなコンタクトホール領域を定義するようにフォトレ
ジストパターン（図示せず）を形成する。
ン酸化物を蒸着し、酸化シリコンからなる第３絶縁層２
２を形成した後、ビットライン構造物ＢＬ間の間隔より
大きなコンタクトホール領域を定義するようにフォトレ
ジストパターン（図示せず）を形成する。
【０００８】フォトレジストパターンをエッチングマス
クに用いてシリコン酸化膜とシリコン窒化膜間のエッチ
ング選択比を用いた異方性エッチング工程により、第３
絶縁層２２をエッチングしビットライン構造物ＢＬ間の
基板領域を露出させるストレージノードコンタクトホー
ル２４を形成する。続いて、図示しないストレージノー
ドコンタクトホール２４を埋立てるキャパシタのストレ
ージ電極を形成する。
クに用いてシリコン酸化膜とシリコン窒化膜間のエッチ
ング選択比を用いた異方性エッチング工程により、第３
絶縁層２２をエッチングしビットライン構造物ＢＬ間の
基板領域を露出させるストレージノードコンタクトホー
ル２４を形成する。続いて、図示しないストレージノー
ドコンタクトホール２４を埋立てるキャパシタのストレ
ージ電極を形成する。
【０００９】上述した従来方法によると、ビットライン
構造物ＢＬの側壁に形成されるスペーサ２０にシリコン
窒化膜を使用し、第３絶縁層２２にシリコン酸化膜を使
用する。しかし、シリコン酸化膜の結合エネルギーがシ
リコン窒化膜より相当に大きいために、シリコン酸化膜
とシリコン窒化膜間のエッチング選択比を高めるのに困
難であり、これはストレージノードコンタクトホール２
４の大きさが小さくなるほどさらに問題になる。
構造物ＢＬの側壁に形成されるスペーサ２０にシリコン
窒化膜を使用し、第３絶縁層２２にシリコン酸化膜を使
用する。しかし、シリコン酸化膜の結合エネルギーがシ
リコン窒化膜より相当に大きいために、シリコン酸化膜
とシリコン窒化膜間のエッチング選択比を高めるのに困
難であり、これはストレージノードコンタクトホール２
４の大きさが小さくなるほどさらに問題になる。
【００１０】また、ストレージノードコンタクトホール
２４をビットライン構造物ＢＬ間にセルフアラインコン
タクト工程により形成するためには、ビットライン構造
物ＢＬ間の間隔がある程度確保されなければならない。
このために、側壁スペーサ２０の幅を減らす場合、セル
フアラインコンタクト形成のためのエッチング工程のと
きに、側壁スペーサ２０が消尽され、ビットライン１６
とストレージ電極が短絡されるという問題が発生する。
逆に、側壁スペーサ２０の幅を増加させると、ビットラ
イン構造物ＢＬ間のギャップ埋立が困難になる。
２４をビットライン構造物ＢＬ間にセルフアラインコン
タクト工程により形成するためには、ビットライン構造
物ＢＬ間の間隔がある程度確保されなければならない。
このために、側壁スペーサ２０の幅を減らす場合、セル
フアラインコンタクト形成のためのエッチング工程のと
きに、側壁スペーサ２０が消尽され、ビットライン１６
とストレージ電極が短絡されるという問題が発生する。
逆に、側壁スペーサ２０の幅を増加させると、ビットラ
イン構造物ＢＬ間のギャップ埋立が困難になる。
【００１１】また、シリコン窒化物からなる側壁スペー
サ２０の誘電率が７以上に高いために、誘電率が３．９
であるシリコン酸化膜を用いてビットラインとストレー
ジ電極を絶縁させる周知のコンタクト構造に比べ、ビッ
トラインとビットラインとの間の寄生キャパシタンスが
２倍程度増加する。
サ２０の誘電率が７以上に高いために、誘電率が３．９
であるシリコン酸化膜を用いてビットラインとストレー
ジ電極を絶縁させる周知のコンタクト構造に比べ、ビッ
トラインとビットラインとの間の寄生キャパシタンスが
２倍程度増加する。
【００１２】したがって、ストレージ電極とビットライ
ン間の短絡を防止し、コンタクトホールを容易に埋立て
るためにセルフアラインコンタクトホールを先に形成し
た後、コンタクトホールの内部に側壁スペーサ２０を形
成する方法が例えば、特開平９−９７８８０号公報に開
示されている。
ン間の短絡を防止し、コンタクトホールを容易に埋立て
るためにセルフアラインコンタクトホールを先に形成し
た後、コンタクトホールの内部に側壁スペーサ２０を形
成する方法が例えば、特開平９−９７８８０号公報に開
示されている。
【００１３】図３から図６は特開平９−９７８８０号公
報に開示されているＤＲＡＭセルの製造方法を説明する
ための断面図である。
報に開示されているＤＲＡＭセルの製造方法を説明する
ための断面図である。
【００１４】図３に示すように、マイクロ電子基板５０
の上部にシャロートレンチ素子分離（ＳＴＩ）方法を用
いて素子分離酸化膜５２を形成した後、通常のＭＯＳト
ランジスター製造工程を進行し、マイクロ電子基板５０
上にゲートとソース／ドレーン領域からなるＭＯＳトラ
ンジスター（図示せず）を形成する。
の上部にシャロートレンチ素子分離（ＳＴＩ）方法を用
いて素子分離酸化膜５２を形成した後、通常のＭＯＳト
ランジスター製造工程を進行し、マイクロ電子基板５０
上にゲートとソース／ドレーン領域からなるＭＯＳトラ
ンジスター（図示せず）を形成する。
【００１５】続いて、マイクロ電子基板５０の全面に酸
化シリコンを蒸着しシリコン酸化膜５４を形成する。次
に、セルフアラインコンタクト工程によりソース／ドレ
ーン領域を露出させるコンタクトホールを形成する。続
けて、コンタクトホールを埋立てるパッド電極５６をゲ
ートと同一の高さで形成した後、結果物の全面にシリコ
ン酸化物を蒸着し、第１絶縁層５８を形成する。
化シリコンを蒸着しシリコン酸化膜５４を形成する。次
に、セルフアラインコンタクト工程によりソース／ドレ
ーン領域を露出させるコンタクトホールを形成する。続
けて、コンタクトホールを埋立てるパッド電極５６をゲ
ートと同一の高さで形成した後、結果物の全面にシリコ
ン酸化物を蒸着し、第１絶縁層５８を形成する。
【００１６】第１絶縁層５８上にビットライン用導電
層、シリコン酸化物からなる第２絶縁層およびシリコン
窒化物からなる第３絶縁層を順次に蒸着した後、フォト
リソグラフィ工程により第３絶縁層、第２絶縁層および
導電層をパターニングし、第３絶縁層パターン６４、第
２絶縁層パターン６２およびビットライン６０からなる
ビットライン構造物ＢＬを形成する。
層、シリコン酸化物からなる第２絶縁層およびシリコン
窒化物からなる第３絶縁層を順次に蒸着した後、フォト
リソグラフィ工程により第３絶縁層、第２絶縁層および
導電層をパターニングし、第３絶縁層パターン６４、第
２絶縁層パターン６２およびビットライン６０からなる
ビットライン構造物ＢＬを形成する。
【００１７】図４を参照すると、結果物全面にシリコン
酸化物を蒸着し第４絶縁層６６を形成し、第３絶縁層パ
ターン６４をストッパ（ｓｔｏｐｐｅｒ）にし、化学機
械的研磨（ＣＭＰ）方法により第４絶縁層６６を平坦化
する。
酸化物を蒸着し第４絶縁層６６を形成し、第３絶縁層パ
ターン６４をストッパ（ｓｔｏｐｐｅｒ）にし、化学機
械的研磨（ＣＭＰ）方法により第４絶縁層６６を平坦化
する。
【００１８】図５に示すように、シリコン酸化膜とシリ
コン窒化膜間の選択比が高いエッチング条件で第４絶縁
層６６をエッチングする。そうすると、パッド電極５６
上の第１絶縁層５８が共にエッチングされ、第１絶縁層
パターン５８ａが形成され、同時に、ビットライン構造
物ＢＬに対してセルフアラインされるストレージノード
コンタクトホール６８が形成される。
コン窒化膜間の選択比が高いエッチング条件で第４絶縁
層６６をエッチングする。そうすると、パッド電極５６
上の第１絶縁層５８が共にエッチングされ、第１絶縁層
パターン５８ａが形成され、同時に、ビットライン構造
物ＢＬに対してセルフアラインされるストレージノード
コンタクトホール６８が形成される。
【００１９】図６に示すように、結果物の全面にシリコ
ン酸化物を薄い厚みに蒸着しシリコン酸化膜を形成し、
シリコン酸化膜を異方性エッチングし、ストレージノー
ドコンタクトホール６８の内部にスペーサ７０を形成す
る。続いて、図示しないストレージノードコンタクトホ
ール６８を埋立てるキャパシタのストレージ電極を形成
する。
ン酸化物を薄い厚みに蒸着しシリコン酸化膜を形成し、
シリコン酸化膜を異方性エッチングし、ストレージノー
ドコンタクトホール６８の内部にスペーサ７０を形成す
る。続いて、図示しないストレージノードコンタクトホ
ール６８を埋立てるキャパシタのストレージ電極を形成
する。
【００２０】上述した従来の方法によると、ストレージ
ノードコンタクトホール６８を先に形成した後、スペー
サ７０を形成するために、スペーサ７０によるギャップ
の埋立問題を克服することができる。また、スペーサ７
０を誘電率が小さいシリコン酸化膜で形成するために、
ビットライン６０とビットライン６０との間の寄生キャ
パシタンスが増加する問題を解決することができる。
ノードコンタクトホール６８を先に形成した後、スペー
サ７０を形成するために、スペーサ７０によるギャップ
の埋立問題を克服することができる。また、スペーサ７
０を誘電率が小さいシリコン酸化膜で形成するために、
ビットライン６０とビットライン６０との間の寄生キャ
パシタンスが増加する問題を解決することができる。
【００２１】しかし、ビットライン構造物ＢＬが傾斜し
たプロファイルで形成される場合、スペーサ７０の高さ
が低くなってビットライン６０の一部分（上側端部）が
露出されることにより、ビットライン６０とストレージ
電極間に短絡が発生することになる。
たプロファイルで形成される場合、スペーサ７０の高さ
が低くなってビットライン６０の一部分（上側端部）が
露出されることにより、ビットライン６０とストレージ
電極間に短絡が発生することになる。
【００２２】
【発明が解決しようとする課題】本発明は、上記状況に
鑑みてなされたものである。
鑑みてなされたものである。
【００２３】本発明の第１目的は、コンタクトと配線間
の短絡を防止し、配線間にセルフアラインコンタクトホ
ールを形成することができ、寄生キャパシタンスを減少
させ、コンタクトホールの埋立が容易である集積回路装
置およびその製造方法を提供することにある。
の短絡を防止し、配線間にセルフアラインコンタクトホ
ールを形成することができ、寄生キャパシタンスを減少
させ、コンタクトホールの埋立が容易である集積回路装
置およびその製造方法を提供することにある。
【００２４】本発明の第２目的は、上述したコンタクト
と配線間の短絡を防止することができるセルフアライン
コンタクト構造およびその形成方法を提供することにあ
る。
と配線間の短絡を防止することができるセルフアライン
コンタクト構造およびその形成方法を提供することにあ
る。
【００２５】本発明の第３目的は、ビットライン上にメ
モリセルのキャパシタをビットラインに対し自己整合的
に形成する集積回路装置において、ビットラインとスト
レージノードコンタクト間の短絡を防止し、ビットライ
ン間にストレージノードコンタクトホールを自己整合的
に形成することができ、寄生キャパシタンスを減少さ
せ、コンタクトホールの埋立が容易である半導体装置を
提供することにある。
モリセルのキャパシタをビットラインに対し自己整合的
に形成する集積回路装置において、ビットラインとスト
レージノードコンタクト間の短絡を防止し、ビットライ
ン間にストレージノードコンタクトホールを自己整合的
に形成することができ、寄生キャパシタンスを減少さ
せ、コンタクトホールの埋立が容易である半導体装置を
提供することにある。
【００２６】
【発明を解決するための手段】前記の第１目的を達成す
るための本発明は、マイクロ電子基板と、マイクロ電子
基板上に配置される導電層と、導電層上に配置され、導
電層上に延びる突出部を含む絶縁層と、導電層の一側壁
に隣接し側面に配置され、絶縁層の突出部とマイクロ電
子基板との間に延びる側壁絶縁領域を具備することを特
徴とする集積回路装置を提供する。
るための本発明は、マイクロ電子基板と、マイクロ電子
基板上に配置される導電層と、導電層上に配置され、導
電層上に延びる突出部を含む絶縁層と、導電層の一側壁
に隣接し側面に配置され、絶縁層の突出部とマイクロ電
子基板との間に延びる側壁絶縁領域を具備することを特
徴とする集積回路装置を提供する。
【００２７】また、マイクロ電子基板上に導電層を形成
する段階と、導電層上に延びる突出部を含む絶縁層を形
成する段階と、導電層の一側壁に隣接し側面に配置さ
れ、絶縁層の突出部とマイクロ電子基板との間に延びる
側壁絶縁領域を形成する段階と、を具備することを特徴
とする集積回路装置の製造方法を提供する。
する段階と、導電層上に延びる突出部を含む絶縁層を形
成する段階と、導電層の一側壁に隣接し側面に配置さ
れ、絶縁層の突出部とマイクロ電子基板との間に延びる
側壁絶縁領域を形成する段階と、を具備することを特徴
とする集積回路装置の製造方法を提供する。
【００２８】前記の第２目的を達成するための本発明
は、マイクロ電子基板上に配置される導電層と、導電層
上に配置され、導電層上に延びる突出部を含む絶縁層
と、導電層の一側壁に隣接し側面に配置され、絶縁層の
突出部と前記マイクロ電子基板との間に延びる側壁絶縁
領域と、側壁絶縁領域に隣接し側面に配置される導電性
領域を具備し、側壁絶縁領域により導電層の側壁と導電
性領域が互いに分離されることを特徴とするマイクロ電
子基板のセルフアラインコンタクト構造を提供する。
は、マイクロ電子基板上に配置される導電層と、導電層
上に配置され、導電層上に延びる突出部を含む絶縁層
と、導電層の一側壁に隣接し側面に配置され、絶縁層の
突出部と前記マイクロ電子基板との間に延びる側壁絶縁
領域と、側壁絶縁領域に隣接し側面に配置される導電性
領域を具備し、側壁絶縁領域により導電層の側壁と導電
性領域が互いに分離されることを特徴とするマイクロ電
子基板のセルフアラインコンタクト構造を提供する。
【００２９】また、マイクロ電子基板上に導電層を形成
する段階と、導電層上に延びる突出部を含む絶縁層を形
成する段階と、導電層の一側壁に隣接し側面に配置さ
れ、絶縁層の突出部とマイクロ電子基板との間に延びる
側壁絶縁領域を形成する段階と、側壁絶縁領域に隣接し
側面に配置される導電性領域を形成する段階とを具備
し、側壁絶縁領域が導電層の側壁と導電性領域を分離す
ることを特徴とするマイクロ電子装置のセルフアライン
コンタクト構造の形成方法を提供する。
する段階と、導電層上に延びる突出部を含む絶縁層を形
成する段階と、導電層の一側壁に隣接し側面に配置さ
れ、絶縁層の突出部とマイクロ電子基板との間に延びる
側壁絶縁領域を形成する段階と、側壁絶縁領域に隣接し
側面に配置される導電性領域を形成する段階とを具備
し、側壁絶縁領域が導電層の側壁と導電性領域を分離す
ることを特徴とするマイクロ電子装置のセルフアライン
コンタクト構造の形成方法を提供する。
【００３０】前記の第３目的を達成するための本発明
は、マイクロ電子基板上に配置された第１導電層と、第
１導電層上に配置され、第１導電層上に延びる第１突出
部を含む第１絶縁層と、第１導電層の一側壁に隣接し側
面に配置され、第１絶縁層の突出部とマイクロ電子基板
との間に延びる第１側壁絶縁領域とを具備する第１ビッ
トラインと、マイクロ電子基板上に配置される第２導電
層と、第２導電層上に配置され、第２導電層上に延びる
第２突出部を含む第２絶縁層と、第２導電層の一側壁に
隣接し側面に配置され、第２絶縁層の突出部とマイクロ
電子基板との間に延びる第２側壁絶縁領域を具備する第
２ビットラインと、を具備することを特徴とする集積回
路メモリ装置を提供する。
は、マイクロ電子基板上に配置された第１導電層と、第
１導電層上に配置され、第１導電層上に延びる第１突出
部を含む第１絶縁層と、第１導電層の一側壁に隣接し側
面に配置され、第１絶縁層の突出部とマイクロ電子基板
との間に延びる第１側壁絶縁領域とを具備する第１ビッ
トラインと、マイクロ電子基板上に配置される第２導電
層と、第２導電層上に配置され、第２導電層上に延びる
第２突出部を含む第２絶縁層と、第２導電層の一側壁に
隣接し側面に配置され、第２絶縁層の突出部とマイクロ
電子基板との間に延びる第２側壁絶縁領域を具備する第
２ビットラインと、を具備することを特徴とする集積回
路メモリ装置を提供する。
【００３１】また、マイクロ電子基板上に第１導電層を
形成する段階と、第１導電層上に延びる第１突出部を含
む第１絶縁層を形成する段階と、第１導電層の一側壁に
隣接し側面に配置され、第１絶縁層が突出部とマイクロ
電子基板との間に延びる第１側壁絶縁領域を形成する段
階とを具備する第１ビットラインを形成する段階と、マ
イクロ電子基板上に第２導電層を形成する段階と、第２
導電層上に延びる第２突出部を含む第２絶縁層を形成す
る段階と、第２導電層の一側壁に隣接し側面に配置さ
れ、第２絶縁層の突出部とマイクロ電子基板との間に延
びる第２側壁絶縁領域を形成する段階とを具備する第２
ビットラインを形成する段階と、を具備することを特徴
とする集積回路メモリ装置の製造方法を提供する。
形成する段階と、第１導電層上に延びる第１突出部を含
む第１絶縁層を形成する段階と、第１導電層の一側壁に
隣接し側面に配置され、第１絶縁層が突出部とマイクロ
電子基板との間に延びる第１側壁絶縁領域を形成する段
階とを具備する第１ビットラインを形成する段階と、マ
イクロ電子基板上に第２導電層を形成する段階と、第２
導電層上に延びる第２突出部を含む第２絶縁層を形成す
る段階と、第２導電層の一側壁に隣接し側面に配置さ
れ、第２絶縁層の突出部とマイクロ電子基板との間に延
びる第２側壁絶縁領域を形成する段階とを具備する第２
ビットラインを形成する段階と、を具備することを特徴
とする集積回路メモリ装置の製造方法を提供する。
【００３２】このとき、絶縁層の突出部とマイクロ電子
基板との間に絶縁領域がさらに形成されることができ、
絶縁層の側壁、側壁絶縁領域および絶縁領域の隣接する
表面に合致する側壁スペーサがさらに形成されることが
できる。突出部は導電層上に１０Å〜１００Å程度の距
離まで延び、側壁絶縁領域は導電層の側壁から絶縁層の
側壁まで延びる。導電層は、第１および第２金属性層か
ら成り、第１金属性層はチタン（Ｔｉ）を含み、第２金
属性層はタングステン（Ｗ）を含む。
基板との間に絶縁領域がさらに形成されることができ、
絶縁層の側壁、側壁絶縁領域および絶縁領域の隣接する
表面に合致する側壁スペーサがさらに形成されることが
できる。突出部は導電層上に１０Å〜１００Å程度の距
離まで延び、側壁絶縁領域は導電層の側壁から絶縁層の
側壁まで延びる。導電層は、第１および第２金属性層か
ら成り、第１金属性層はチタン（Ｔｉ）を含み、第２金
属性層はタングステン（Ｗ）を含む。
【００３３】
【発明の実施の形態】以下、図面を参照して本発明の望
ましい実施形態をより詳細に説明する。
ましい実施形態をより詳細に説明する。
【００３４】図７から図１１は本発明の一実施形態によ
る集積回路装置の製造方法を説明するための断面図であ
る。
る集積回路装置の製造方法を説明するための断面図であ
る。
【００３５】図７を参照すると、マイクロ電子基板１０
０上に第１絶縁層１０２、導電層１０７および第２絶縁
層１０８を形成する。具体的に、マイクロ電子基板１０
０上にシリコン酸化物系の物質を蒸着し、第１絶縁層１
０２を形成した後、第１絶縁層１０２上に導電層１０７
を形成する。望ましくは、導電層１０７は、第１金属と
第１金属の化合物、たとえば、チタン／チタンナイトラ
イド（Ｔｉ／ＴｉＮ）からなる第１層１０４、および、
第２金属、たとえば、タングステン（Ｗ）からなる第２
層１０６で形成される。
０上に第１絶縁層１０２、導電層１０７および第２絶縁
層１０８を形成する。具体的に、マイクロ電子基板１０
０上にシリコン酸化物系の物質を蒸着し、第１絶縁層１
０２を形成した後、第１絶縁層１０２上に導電層１０７
を形成する。望ましくは、導電層１０７は、第１金属と
第１金属の化合物、たとえば、チタン／チタンナイトラ
イド（Ｔｉ／ＴｉＮ）からなる第１層１０４、および、
第２金属、たとえば、タングステン（Ｗ）からなる第２
層１０６で形成される。
【００３６】続いて、導電層１０７上に第２絶縁層１０
８を形成する。望ましくは、第２絶縁層１０８はシリコ
ン窒化物系の物質およびシリコン窒化物系の物質とシリ
コン酸化物系の物質からなる複合膜のうちの一つで形成
する。
８を形成する。望ましくは、第２絶縁層１０８はシリコ
ン窒化物系の物質およびシリコン窒化物系の物質とシリ
コン酸化物系の物質からなる複合膜のうちの一つで形成
する。
【００３７】ここで、導電層１０７を形成する前に、フ
ォトリソグラフィ工程により第１絶縁層１０２を部分的
にエッチングし、第１絶縁層１０２の第１下部領域を露
出させる第１コンタクトホール（図示せず）を形成する
ことができる。このとき、導電層１０７は第１コンタク
トホールを通じて第１絶縁層１０２の第１下部領域と電
気的に接続される。
ォトリソグラフィ工程により第１絶縁層１０２を部分的
にエッチングし、第１絶縁層１０２の第１下部領域を露
出させる第１コンタクトホール（図示せず）を形成する
ことができる。このとき、導電層１０７は第１コンタク
トホールを通じて第１絶縁層１０２の第１下部領域と電
気的に接続される。
【００３８】また、図示しないが、第１コンタクトホー
ルを形成する段階と導電層１０７を形成する段階との間
に、第１コンタクトホールおよび第１絶縁層１０２上に
長壁金属層を蒸着し、長壁金属層上に第３金属層を蒸着
し、第１絶縁層１０２上の第３金属層を除去し、第１コ
ンタクトホールの内部に長壁金属層と第３金属層からな
るコンタクトプラグを形成する工程をさらに具備するこ
ともできる。このとき、長壁金属層はチタン／チタンナ
イトライド（Ｔｉ／ＴｉＮ）で形成し、第３金属層はタ
ングステン（Ｗ）で形成する。また、このようにコンタ
クトプラグを形成する場合、導電層１０７を第４金属、
たとえば、タングステンからなる単一層で形成する。
ルを形成する段階と導電層１０７を形成する段階との間
に、第１コンタクトホールおよび第１絶縁層１０２上に
長壁金属層を蒸着し、長壁金属層上に第３金属層を蒸着
し、第１絶縁層１０２上の第３金属層を除去し、第１コ
ンタクトホールの内部に長壁金属層と第３金属層からな
るコンタクトプラグを形成する工程をさらに具備するこ
ともできる。このとき、長壁金属層はチタン／チタンナ
イトライド（Ｔｉ／ＴｉＮ）で形成し、第３金属層はタ
ングステン（Ｗ）で形成する。また、このようにコンタ
クトプラグを形成する場合、導電層１０７を第４金属、
たとえば、タングステンからなる単一層で形成する。
【００３９】図８に示すように、第２絶縁層１０８およ
び導電層１０７をパターニングし、配線Ｌを形成する。
具体的に、第２絶縁層１０８上にスピンコーティングに
よりフォトレジストをコーティングし、フォトレジスト
膜を形成した後、フォトレジスト膜をフォトリソグラフ
ィにより第１フォトレジストパターン（図示せず）を形
成する。
び導電層１０７をパターニングし、配線Ｌを形成する。
具体的に、第２絶縁層１０８上にスピンコーティングに
よりフォトレジストをコーティングし、フォトレジスト
膜を形成した後、フォトレジスト膜をフォトリソグラフ
ィにより第１フォトレジストパターン（図示せず）を形
成する。
【００４０】次に、第１フォトレジストパターンをエッ
チングマスクに用いて第２絶縁層１０８および導電層１
０７をエッチングし、第２絶縁層パターン１０８ａおよ
び導電層パターン１０７ａを具備する配線Ｌを形成す
る。このとき、導電層１０７のエッチングレシピ（ｒｅ
ｃｉｐｅ）を調節し、導電層パターン１０７ａが第２絶
縁層パターン１０８ａの幅より狭い幅を有するようにす
る。
チングマスクに用いて第２絶縁層１０８および導電層１
０７をエッチングし、第２絶縁層パターン１０８ａおよ
び導電層パターン１０７ａを具備する配線Ｌを形成す
る。このとき、導電層１０７のエッチングレシピ（ｒｅ
ｃｉｐｅ）を調節し、導電層パターン１０７ａが第２絶
縁層パターン１０８ａの幅より狭い幅を有するようにす
る。
【００４１】また、導電層１０７をチタン／チタンナイ
トライド（Ｔｉ／ＴｉＮ）よりなる第１層１０４とタン
グステンよりなる第２層１０６で形成する場合には、次
のようにエッチング工程を進行する。
トライド（Ｔｉ／ＴｉＮ）よりなる第１層１０４とタン
グステンよりなる第２層１０６で形成する場合には、次
のようにエッチング工程を進行する。
【００４２】すなわち、異方性エッチング工程を実施
し、第２絶縁層１０８をエッチングし、第２絶縁層パタ
ーン１０８ａを形成した後、第２層１０６のエッチング
レシピ（ｒｅｃｉｐｅ）を調節し、第２絶縁層パターン
１０８ａの両側下にアンダーカット部位が形成されるよ
うにし、一側面に示したように、第２絶縁層パターン１
０８ａの幅より１０Å〜１００Å程度（図８の距離ｄ）
狭い第２幅を有する第２層パターン１０６ａを形成す
る。両側にアンダーカット部位が形成されるようにする
本実施形態の場合には、第２層パターン１０６ａの第２
幅は、第２絶縁層パターン１０８ａの幅に比べ２ｄほど
幅が小さく形成される。
し、第２絶縁層１０８をエッチングし、第２絶縁層パタ
ーン１０８ａを形成した後、第２層１０６のエッチング
レシピ（ｒｅｃｉｐｅ）を調節し、第２絶縁層パターン
１０８ａの両側下にアンダーカット部位が形成されるよ
うにし、一側面に示したように、第２絶縁層パターン１
０８ａの幅より１０Å〜１００Å程度（図８の距離ｄ）
狭い第２幅を有する第２層パターン１０６ａを形成す
る。両側にアンダーカット部位が形成されるようにする
本実施形態の場合には、第２層パターン１０６ａの第２
幅は、第２絶縁層パターン１０８ａの幅に比べ２ｄほど
幅が小さく形成される。
【００４３】続けて、第１層１０４のエッチングレシピ
を調節し第２絶縁層パターン１０８ａの幅より１０Å〜
１００Å程度狭い第１幅を有する第１層パターン１０４
ａを形成する。望ましくは、第１層パターン１０４ａの
第１幅と第２層パターン１０６ａの第２幅は殆ど同一に
形成する。
を調節し第２絶縁層パターン１０８ａの幅より１０Å〜
１００Å程度狭い第１幅を有する第１層パターン１０４
ａを形成する。望ましくは、第１層パターン１０４ａの
第１幅と第２層パターン１０６ａの第２幅は殆ど同一に
形成する。
【００４４】図９に示すように、第２絶縁層パターン１
０８ａを覆う第３絶縁層１１０を形成する。具体的に、
アッシングおよびストリッピング工程により第１フォト
レジストパターンを除去した後、配線Ｌが形成されてい
る結果物の全面にシリコン酸化物系の物質を蒸着し、第
３絶縁層１１０を形成する。
０８ａを覆う第３絶縁層１１０を形成する。具体的に、
アッシングおよびストリッピング工程により第１フォト
レジストパターンを除去した後、配線Ｌが形成されてい
る結果物の全面にシリコン酸化物系の物質を蒸着し、第
３絶縁層１１０を形成する。
【００４５】このとき、導電層１０７がタングステンを
含む場合、高温酸化膜のように高温で蒸着されたり、Ｂ
ＰＳＧやＳＯＧのように蒸着後高温のベーク工程が必要
である酸化膜に第３絶縁層１１０を形成すると、導電層
パターン１０７ａの側面が露出されているために、タン
グステンが酸化される問題が発生する。したがって、こ
れを防止するために低温で蒸着しながらボイド（ｖｏｉ
ｄ）なしにギャップ埋立を具現することができる高密度
プラズマ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ：
ＨＤＰ）方式で蒸着工程を実施し、酸化物により構成さ
れた第３絶縁層１１０を形成する。
含む場合、高温酸化膜のように高温で蒸着されたり、Ｂ
ＰＳＧやＳＯＧのように蒸着後高温のベーク工程が必要
である酸化膜に第３絶縁層１１０を形成すると、導電層
パターン１０７ａの側面が露出されているために、タン
グステンが酸化される問題が発生する。したがって、こ
れを防止するために低温で蒸着しながらボイド（ｖｏｉ
ｄ）なしにギャップ埋立を具現することができる高密度
プラズマ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ：
ＨＤＰ）方式で蒸着工程を実施し、酸化物により構成さ
れた第３絶縁層１１０を形成する。
【００４６】図１０に示すように、ストレージノードを
形成するためのコンタクトホール１１４を形成する。具
体的に化学機械的研磨（ＣＭＰ）方法により第３絶縁層
１１０の表面を平坦化する。平坦化した第３絶縁層１１
０上にフォトレジストを塗布しフォトレジスト膜を形成
した後、フォトレジスト膜を露光および現像するフォト
リソグラフィによりコンタクトホール領域を定義する第
２フォトレジストパターン１１２を形成する。
形成するためのコンタクトホール１１４を形成する。具
体的に化学機械的研磨（ＣＭＰ）方法により第３絶縁層
１１０の表面を平坦化する。平坦化した第３絶縁層１１
０上にフォトレジストを塗布しフォトレジスト膜を形成
した後、フォトレジスト膜を露光および現像するフォト
リソグラフィによりコンタクトホール領域を定義する第
２フォトレジストパターン１１２を形成する。
【００４７】第２フォトレジストパターン１１２をマス
クに用いて第２絶縁層パターン１０８ａに対し高い選択
比を有するエッチング条件で第３絶縁層１１０および第
１絶縁層１０２を異方性エッチング方法によりエッチン
グする。
クに用いて第２絶縁層パターン１０８ａに対し高い選択
比を有するエッチング条件で第３絶縁層１１０および第
１絶縁層１０２を異方性エッチング方法によりエッチン
グする。
【００４８】そうすると、配線Ｌに対し自己整合される
コンタクトホール１１４が形成されると同時に、コンタ
クトホール１１４の内部で導電層パターン１０７ａの側
壁に第２絶縁層パターン１０８ａの幅と導電層パターン
１０７ａの幅との差に該当する厚み（ｄ）に第３絶縁層
残留物１１０ａ（側壁絶縁領域）が残る。第３絶縁層残
留物１１０ａは、導電層パターン１０７ａの側壁が露出
されることを防止し、導電層パターン１０７ａで発生す
ることができる漏洩電流を減らす役割を有する。
コンタクトホール１１４が形成されると同時に、コンタ
クトホール１１４の内部で導電層パターン１０７ａの側
壁に第２絶縁層パターン１０８ａの幅と導電層パターン
１０７ａの幅との差に該当する厚み（ｄ）に第３絶縁層
残留物１１０ａ（側壁絶縁領域）が残る。第３絶縁層残
留物１１０ａは、導電層パターン１０７ａの側壁が露出
されることを防止し、導電層パターン１０７ａで発生す
ることができる漏洩電流を減らす役割を有する。
【００４９】図１１に示すように、アッシングおよびス
トリッピング工程により第２フォトレジストパターン１
１２を除去した後、結果物の全面に薄い厚み、たとえ
ば、２００Å〜７００Åの厚みの第４絶縁層を蒸着す
る。
トリッピング工程により第２フォトレジストパターン１
１２を除去した後、結果物の全面に薄い厚み、たとえ
ば、２００Å〜７００Åの厚みの第４絶縁層を蒸着す
る。
【００５０】第４絶縁層を形成する方法としては、たと
えば、「Ａｔｏｍｏｃ ＬａｙｅｒＤｅｐｏｓｉｔｉｏ
ｎ ｏｆ ＳｉＯ2 Ｕｓｉｎｇ Ｃａｔａｌｙｚｅｄ
ａｎｄ Ｕｎｃａｔａｌｙｚｅｄ Ｓｅｌｆ−Ｌｉｍｉ
ｔｉｎｇ Ｓｕｒｆａｃｅ Ｒｅａｃｔｉｏｎ」に開示
されている方法を使用した。第４絶縁層を異方性エッチ
ングすると、コンタクトホール１１４の内部に第４絶縁
層から形成されたスペーサ１１６が形成される。望まし
くは、スペーサ１１６は、シリコン酸化物系の物質、シ
リコン窒化物系の物質、および、シリコン酸化物系の物
質とシリコン窒化物系の物質からなる複合膜のうちの一
つにより形成する。
えば、「Ａｔｏｍｏｃ ＬａｙｅｒＤｅｐｏｓｉｔｉｏ
ｎ ｏｆ ＳｉＯ2 Ｕｓｉｎｇ Ｃａｔａｌｙｚｅｄ
ａｎｄ Ｕｎｃａｔａｌｙｚｅｄ Ｓｅｌｆ−Ｌｉｍｉ
ｔｉｎｇ Ｓｕｒｆａｃｅ Ｒｅａｃｔｉｏｎ」に開示
されている方法を使用した。第４絶縁層を異方性エッチ
ングすると、コンタクトホール１１４の内部に第４絶縁
層から形成されたスペーサ１１６が形成される。望まし
くは、スペーサ１１６は、シリコン酸化物系の物質、シ
リコン窒化物系の物質、および、シリコン酸化物系の物
質とシリコン窒化物系の物質からなる複合膜のうちの一
つにより形成する。
【００５１】したがって、導電層パターンの側壁に第３
絶縁層を残留させながら、導電層パターンに対しセルフ
アラインコンタクトホールを形成する。したがって、第
３絶縁層残留物がコンタクトホールのエッチングのとき
に導電層パターンの露出を防止するだけでなく、第３絶
縁層残留物が厚いほど配線の側壁に存在するスペーサが
さらに厚くなるので、漏洩電流を減らすことができる。
絶縁層を残留させながら、導電層パターンに対しセルフ
アラインコンタクトホールを形成する。したがって、第
３絶縁層残留物がコンタクトホールのエッチングのとき
に導電層パターンの露出を防止するだけでなく、第３絶
縁層残留物が厚いほど配線の側壁に存在するスペーサが
さらに厚くなるので、漏洩電流を減らすことができる。
【００５２】図１２は本発明の一実施形態によるＤＲＡ
Ｍセルの平面図であり、図１３は図４のＢ−Ｂ′線によ
るＤＲＡＭセルの断面図である。
Ｍセルの平面図であり、図１３は図４のＢ−Ｂ′線によ
るＤＲＡＭセルの断面図である。
【００５３】図１２および図１３に示すように、素子分
離酸化膜２０２により活性領域２０１が定義されたマイ
クロ電子基板２００上にワードラインに提供されるゲー
ト電極３０３、キャパシタコンタクト領域（たとえば、
ソース領域３０５ａ）、およびビットラインコンタクト
領域（たとえば、ドレーン領域３０５ｂ）により構成さ
れたＭＯＳトランジスターが形成される。ＭＯＳトラン
ジスターのソース／ドレーン領域３０５ａ、３０５ｂ上
には、その上に形成されるコンタクトホールのアスペク
ト比（ａｓｐｅｃｔ ｒａｔｉｏ）を減少させるための
第１及び第２パッド電極２０４ａ、２０４ｂが形成され
ることができる。
離酸化膜２０２により活性領域２０１が定義されたマイ
クロ電子基板２００上にワードラインに提供されるゲー
ト電極３０３、キャパシタコンタクト領域（たとえば、
ソース領域３０５ａ）、およびビットラインコンタクト
領域（たとえば、ドレーン領域３０５ｂ）により構成さ
れたＭＯＳトランジスターが形成される。ＭＯＳトラン
ジスターのソース／ドレーン領域３０５ａ、３０５ｂ上
には、その上に形成されるコンタクトホールのアスペク
ト比（ａｓｐｅｃｔ ｒａｔｉｏ）を減少させるための
第１及び第２パッド電極２０４ａ、２０４ｂが形成され
ることができる。
【００５４】ＭＯＳトランジスターを含むマイクロ電子
基板２００上には、第１ビットライン構造物ＢＬ１およ
び第２ビットライン構造物ＢＬ２が形成される。第１及
び第２ビットライン構造物ＢＬ１、ＢＬ２は所定間隔離
隔され、その間にストレージノードコンタクトホール２
１８が定義される。ストレージノードコンタクトホール
２１８はキャパシタコンタクト領域、たとえば、ソース
領域３０５ａまたは、ソース領域３０５ａと接触される
第１パッド電極２０４ａを露出させる。
基板２００上には、第１ビットライン構造物ＢＬ１およ
び第２ビットライン構造物ＢＬ２が形成される。第１及
び第２ビットライン構造物ＢＬ１、ＢＬ２は所定間隔離
隔され、その間にストレージノードコンタクトホール２
１８が定義される。ストレージノードコンタクトホール
２１８はキャパシタコンタクト領域、たとえば、ソース
領域３０５ａまたは、ソース領域３０５ａと接触される
第１パッド電極２０４ａを露出させる。
【００５５】第１ビットライン構造物ＢＬ１は、第１絶
縁層の第１パターン２０５ａ、第１絶縁層の第１パター
ン２０５ａ上に形成された第１ビットライン２０８ａお
よび第１ビットライン２０８ａ上に第１ビットライン２
０８ａの幅より広い幅で形成された第２絶縁層の第１パ
ターン２１０ａを含む。第２ビットライン構造物ＢＬ２
は第１絶縁層の第２パターン２０５ｂ、第１絶縁層の第
２パターン２０５ｂ上に形成された第２ビットライン２
０８ｂおよび第２ビットライン２０８ｂ上に、第２ビッ
トライン２０８ｂの幅より広い幅で形成された第２絶縁
層の第２パターン２１０ｂを含む。
縁層の第１パターン２０５ａ、第１絶縁層の第１パター
ン２０５ａ上に形成された第１ビットライン２０８ａお
よび第１ビットライン２０８ａ上に第１ビットライン２
０８ａの幅より広い幅で形成された第２絶縁層の第１パ
ターン２１０ａを含む。第２ビットライン構造物ＢＬ２
は第１絶縁層の第２パターン２０５ｂ、第１絶縁層の第
２パターン２０５ｂ上に形成された第２ビットライン２
０８ｂおよび第２ビットライン２０８ｂ上に、第２ビッ
トライン２０８ｂの幅より広い幅で形成された第２絶縁
層の第２パターン２１０ｂを含む。
【００５６】ストレージノードコンタクトホール２１８
の内部で第１ビットライン２０８ａの両側壁上には、第
１ビットライン２０８ａの中央地点から測定し、第２絶
縁層の第１パターン２１０ａの幅と第１ビットライン２
０８ａの幅との差に該当する厚み（ｄ）に第３絶縁層の
第１残留物２１６ａ（第１側壁絶縁領域）が形成され
る。
の内部で第１ビットライン２０８ａの両側壁上には、第
１ビットライン２０８ａの中央地点から測定し、第２絶
縁層の第１パターン２１０ａの幅と第１ビットライン２
０８ａの幅との差に該当する厚み（ｄ）に第３絶縁層の
第１残留物２１６ａ（第１側壁絶縁領域）が形成され
る。
【００５７】すなわち、第２絶縁層の第１パターン２１
０ａの幅と、第１ビットライン２０８ａの幅および第１
ビットライン２０８ａの両側に形成された第３絶縁層の
第１残留物２１６ａの厚みの和とが同一であって、第２
絶縁層の第１パターン２１０ａの側壁が第３絶縁層の第
１残留物２１６ａの外側壁に連続的に形成されるように
第３絶縁層の第１残留物２１６ａが形成される。
０ａの幅と、第１ビットライン２０８ａの幅および第１
ビットライン２０８ａの両側に形成された第３絶縁層の
第１残留物２１６ａの厚みの和とが同一であって、第２
絶縁層の第１パターン２１０ａの側壁が第３絶縁層の第
１残留物２１６ａの外側壁に連続的に形成されるように
第３絶縁層の第１残留物２１６ａが形成される。
【００５８】ストレージノードコンタクトホール２１８
の内部で第２ビットライン２０８ｂの側壁上には、第１
ビットライン２０８ａの第２絶縁層の第２パターン２１
０ｂの幅と第２ビットライン２０８ｂの幅との差に該当
する厚み（ｄ）に第３絶縁層の第２残留物２１６ｂ（第
２側壁絶縁領域）が形成される。
の内部で第２ビットライン２０８ｂの側壁上には、第１
ビットライン２０８ａの第２絶縁層の第２パターン２１
０ｂの幅と第２ビットライン２０８ｂの幅との差に該当
する厚み（ｄ）に第３絶縁層の第２残留物２１６ｂ（第
２側壁絶縁領域）が形成される。
【００５９】第１ビットライン２０８ａの構造物と同一
に、第２絶縁層の第２パターン２１０ｂの幅と、第２ビ
ットライン２０８ｂの幅および第２ビットライン２０８
ｂの両側に形成された第３絶縁層の第２残留物２１６ｂ
の厚みの和とが同一であって、第２絶縁層の第２パター
ン２１０ｂの側壁が第３絶縁層の第２残留物２１６ｂの
外側壁に連続的に形成されるように第３絶縁層の第２残
留物２１６ｂが形成される。
に、第２絶縁層の第２パターン２１０ｂの幅と、第２ビ
ットライン２０８ｂの幅および第２ビットライン２０８
ｂの両側に形成された第３絶縁層の第２残留物２１６ｂ
の厚みの和とが同一であって、第２絶縁層の第２パター
ン２１０ｂの側壁が第３絶縁層の第２残留物２１６ｂの
外側壁に連続的に形成されるように第３絶縁層の第２残
留物２１６ｂが形成される。
【００６０】ストレージノードコンタクトホール２１８
の内部で少なくとも第３絶縁層の第１残留物２１６ａの
側壁および第１絶縁層の第１パターン２０５ａの側壁に
は、第１スペーサ２２０ａが形成され、少なくとも第３
絶縁層の第２残留物２１６ｂの側壁および第１絶縁層の
第２パターン２０５ｂの側壁には第２スペーサ２２０ｂ
が形成される。
の内部で少なくとも第３絶縁層の第１残留物２１６ａの
側壁および第１絶縁層の第１パターン２０５ａの側壁に
は、第１スペーサ２２０ａが形成され、少なくとも第３
絶縁層の第２残留物２１６ｂの側壁および第１絶縁層の
第２パターン２０５ｂの側壁には第２スペーサ２２０ｂ
が形成される。
【００６１】ストレージノードコンタクトホール２１８
は、キャパシタ導電層２２２により埋立てられている。
キャパシタ導電層２２２は第１及び第２ビットライン構
造物ＢＬ１、ＢＬ２に対し自己整合され形成される。キ
ャパシタ導電層２２２は、示したように、コンタクトプ
ラグ形態に形成することができ、通常のフォトリソグラ
フィ工程によりストレージ電極パターンによりパターニ
ングされることもできる。
は、キャパシタ導電層２２２により埋立てられている。
キャパシタ導電層２２２は第１及び第２ビットライン構
造物ＢＬ１、ＢＬ２に対し自己整合され形成される。キ
ャパシタ導電層２２２は、示したように、コンタクトプ
ラグ形態に形成することができ、通常のフォトリソグラ
フィ工程によりストレージ電極パターンによりパターニ
ングされることもできる。
【００６２】図１４から図２９は、本発明の一実施形態
によるＤＲＡＭセルの製造方法を説明するための断面図
である。ここで、図１４、１６、１８、２０、２２、２
４、２６、２８は図１２のＡ−Ａ′線による断面図であ
り、図１５、１７、１９、２１、２３、２５、２７、２
９は図１２のＢ−Ｂ′線による断面図である。
によるＤＲＡＭセルの製造方法を説明するための断面図
である。ここで、図１４、１６、１８、２０、２２、２
４、２６、２８は図１２のＡ−Ａ′線による断面図であ
り、図１５、１７、１９、２１、２３、２５、２７、２
９は図１２のＢ−Ｂ′線による断面図である。
【００６３】図１４および図１５は第１及び第２パッド
電極２０４ａ、２０４ｂを形成する段階を示す。シャロ
ートレンチ素子分離（ＳＴＩ）工程のような素子分離工
程を使用し、マイクロ電子基板２００の上部に素子分離
酸化膜２０２を形成し、マイクロ電子基板２００に活性
領域（図１２の参照符号２０１）を定義する。
電極２０４ａ、２０４ｂを形成する段階を示す。シャロ
ートレンチ素子分離（ＳＴＩ）工程のような素子分離工
程を使用し、マイクロ電子基板２００の上部に素子分離
酸化膜２０２を形成し、マイクロ電子基板２００に活性
領域（図１２の参照符号２０１）を定義する。
【００６４】続いて、マイクロ電子基板２００の活性領
域２０１上にＭＯＳトランジスターを形成する。すなわ
ち、熱的酸化法（ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏ
ｎ）により活性領域２０１の表面に薄いゲート酸化膜３
０２を成長させた後、その上部にワードラインに提供さ
れるＭＯＳトランジスターのゲート電極３０３を形成す
る。
域２０１上にＭＯＳトランジスターを形成する。すなわ
ち、熱的酸化法（ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏ
ｎ）により活性領域２０１の表面に薄いゲート酸化膜３
０２を成長させた後、その上部にワードラインに提供さ
れるＭＯＳトランジスターのゲート電極３０３を形成す
る。
【００６５】ゲート電極３０３は周知のドーピング工
程、例えば、拡散工程、イオン注入工程またはインサイ
チュドーピング工程により高濃度の不純物によりドーピ
ングされたポリシリコン層とタングステンシリサイド層
が積層されたポリサイド構造を有するように形成する。
程、例えば、拡散工程、イオン注入工程またはインサイ
チュドーピング工程により高濃度の不純物によりドーピ
ングされたポリシリコン層とタングステンシリサイド層
が積層されたポリサイド構造を有するように形成する。
【００６６】また、ゲート電極３０３上にはシリコン窒
化膜３０４が形成されており、ゲート電極３０３の両側
壁にシリコン窒化物からなるスペーサ３０６が形成され
る。続いて、ゲート電極３０３をマスクに用いて不純物
をイオン注入することにより、活性領域２０１の表面に
ＭＯＳトランジスターのソース／ドレーン領域３０５
ａ、３０５ｂを形成する。ドーピング領域うちの一つ
は、キャパシタのストレージ電極が接触されるキャパシ
タコンタクト領域であり、他の一つはビットラインが接
触されるビットラインコンタクト領域である。本実施形
態ではソース領域３０５ａがキャパシタコンタクト領域
であり、ドレーン領域３０５ｂがビットラインコンタク
ト領域である。
化膜３０４が形成されており、ゲート電極３０３の両側
壁にシリコン窒化物からなるスペーサ３０６が形成され
る。続いて、ゲート電極３０３をマスクに用いて不純物
をイオン注入することにより、活性領域２０１の表面に
ＭＯＳトランジスターのソース／ドレーン領域３０５
ａ、３０５ｂを形成する。ドーピング領域うちの一つ
は、キャパシタのストレージ電極が接触されるキャパシ
タコンタクト領域であり、他の一つはビットラインが接
触されるビットラインコンタクト領域である。本実施形
態ではソース領域３０５ａがキャパシタコンタクト領域
であり、ドレーン領域３０５ｂがビットラインコンタク
ト領域である。
【００６７】続いて、ＭＯＳトランジスターを含むマイ
クロ電子基板２００の全面にＢＰＳＧのような酸化物か
らなる層間絶縁膜２０３を蒸着し、シリコン窒化膜３０
４をストッパーにし、ＣＭＰ工程により層間絶縁膜２０
３を平坦化する。続いて、層間絶縁膜２０３とシリコン
窒化膜３０４間の選択比が高いエッチング条件で層間絶
縁膜２０３をエッチングし、ゲート電極３０３に対し自
己整合されるコンタクトホールを形成するコンタクトホ
ールを埋立てるように高濃度の不純物にドーピングされ
たポリシリコン層を蒸着した後、シリコン窒化膜３０４
までポリシリコン層を除去する。そうすると、コンタク
トホールの内部に、ソース領域３０５ａに接触する第１
パッド電極２０４ａとドレーン領域３０５ｂに接触する
第２パッド電極２０４ｂが形成される。
クロ電子基板２００の全面にＢＰＳＧのような酸化物か
らなる層間絶縁膜２０３を蒸着し、シリコン窒化膜３０
４をストッパーにし、ＣＭＰ工程により層間絶縁膜２０
３を平坦化する。続いて、層間絶縁膜２０３とシリコン
窒化膜３０４間の選択比が高いエッチング条件で層間絶
縁膜２０３をエッチングし、ゲート電極３０３に対し自
己整合されるコンタクトホールを形成するコンタクトホ
ールを埋立てるように高濃度の不純物にドーピングされ
たポリシリコン層を蒸着した後、シリコン窒化膜３０４
までポリシリコン層を除去する。そうすると、コンタク
トホールの内部に、ソース領域３０５ａに接触する第１
パッド電極２０４ａとドレーン領域３０５ｂに接触する
第２パッド電極２０４ｂが形成される。
【００６８】図１６および図１７は、第１絶縁層２０
５、ビットライン用導電層２０８および第２絶縁層２１
０を形成する段階を示す。図１８は図１６および図１７
に示す段階における図１２のＣ−Ｃ′線による断面図で
ある。
５、ビットライン用導電層２０８および第２絶縁層２１
０を形成する段階を示す。図１８は図１６および図１７
に示す段階における図１２のＣ−Ｃ′線による断面図で
ある。
【００６９】図１６、図１７および図１８に示すよう
に、第１及び第２パッド電極２０４ａ、２０４ｂを含む
マイクロ電子基板２００の全面にシリコン酸化物系の物
質からなる第１絶縁層２０５を形成する。続いて、フォ
トリソグラフィ工程により第１絶縁層２０５を部分的に
エッチングし、第２パッド電極２０４ｂを露出させるビ
ットラインコンタクトホール２１１を形成する。
に、第１及び第２パッド電極２０４ａ、２０４ｂを含む
マイクロ電子基板２００の全面にシリコン酸化物系の物
質からなる第１絶縁層２０５を形成する。続いて、フォ
トリソグラフィ工程により第１絶縁層２０５を部分的に
エッチングし、第２パッド電極２０４ｂを露出させるビ
ットラインコンタクトホール２１１を形成する。
【００７０】続いて、ビットラインコンタクトホール２
１１および第１絶縁層２０５上にビットライン用導電層
２０８を蒸着する。望ましくは、ビットライン用導電層
２０８は、たとえば、チタン／チタンナイトライド（Ｔ
ｉ／ＴｉＮ）という関係にある第１金属および第１金属
の化合物からなる第１層２０６と、たとえば、タングス
テン（Ｗ）のような第２金属よりなる第２層２０７とで
形成することができる。
１１および第１絶縁層２０５上にビットライン用導電層
２０８を蒸着する。望ましくは、ビットライン用導電層
２０８は、たとえば、チタン／チタンナイトライド（Ｔ
ｉ／ＴｉＮ）という関係にある第１金属および第１金属
の化合物からなる第１層２０６と、たとえば、タングス
テン（Ｗ）のような第２金属よりなる第２層２０７とで
形成することができる。
【００７１】続いて、ビットライン用導電層２０８上に
シリコン窒化物系の物質、またはシリコン酸化物系の物
質とシリコン窒化物系の物質の複合膜からなる第２絶縁
層２１０とを蒸着する。第２絶縁層２１０は、後続する
セルフアラインコンタクト形成のためのフォトリソグラ
フィ工程のときに、その下部のビットラインを保護する
役割を有する。
シリコン窒化物系の物質、またはシリコン酸化物系の物
質とシリコン窒化物系の物質の複合膜からなる第２絶縁
層２１０とを蒸着する。第２絶縁層２１０は、後続する
セルフアラインコンタクト形成のためのフォトリソグラ
フィ工程のときに、その下部のビットラインを保護する
役割を有する。
【００７２】上述した段階によると、二重層からなるビ
ットライン用導電層２０８が直接ビットラインコンタク
トホール２１１に接触されて形成される。別に、ビット
ラインコンタクトホール２１１の内部にビットラインプ
ラグを形成した後、ビットラインプラグに直接接触され
るようにビットライン用導電層を形成することもでき
る。図１９を参照し、ビットラインプラグを形成する工
程について詳細に説明する。ここで、図１９は図１２の
Ｃ−Ｃ′線による断面図である。
ットライン用導電層２０８が直接ビットラインコンタク
トホール２１１に接触されて形成される。別に、ビット
ラインコンタクトホール２１１の内部にビットラインプ
ラグを形成した後、ビットラインプラグに直接接触され
るようにビットライン用導電層を形成することもでき
る。図１９を参照し、ビットラインプラグを形成する工
程について詳細に説明する。ここで、図１９は図１２の
Ｃ−Ｃ′線による断面図である。
【００７３】図１９に示すように、ビットラインコンタ
クトホール２１１を形成した後、ビットラインコンタク
トホール２１１および第１絶縁層２０５上にたとえば、
チタン／チタンナイトライド（Ｔｉ／ＴｉＮ）からなる
長壁金属層２０９を蒸着する。
クトホール２１１を形成した後、ビットラインコンタク
トホール２１１および第１絶縁層２０５上にたとえば、
チタン／チタンナイトライド（Ｔｉ／ＴｉＮ）からなる
長壁金属層２０９を蒸着する。
【００７４】続いて、長壁金属層２０９上にたとえば、
タングステンからなる第３金属層２１２を蒸着した後、
エッチバックまたはＣＭＰ工程により第１絶縁層２０５
の表面が露出されるときまで、第３金属層２１２を除去
する。そうすると、ビットラインコンタクトホール２１
１の内部に長壁金属層２０９と第３金属層２１２からな
るビットラインプラグ２１５が形成される。
タングステンからなる第３金属層２１２を蒸着した後、
エッチバックまたはＣＭＰ工程により第１絶縁層２０５
の表面が露出されるときまで、第３金属層２１２を除去
する。そうすると、ビットラインコンタクトホール２１
１の内部に長壁金属層２０９と第３金属層２１２からな
るビットラインプラグ２１５が形成される。
【００７５】このように、ビットラインプラグ２１５が
形成されると、ビットラインプラグ２１５および第１絶
縁層２０５上に第４金属層、たとえば、タングステンか
らなるビットライン用導電層２０８を蒸着する。したが
って、ビットラインプラグ２１５を形成する場合には、
ビットライン用導電層２０８が単一層で形成される。
形成されると、ビットラインプラグ２１５および第１絶
縁層２０５上に第４金属層、たとえば、タングステンか
らなるビットライン用導電層２０８を蒸着する。したが
って、ビットラインプラグ２１５を形成する場合には、
ビットライン用導電層２０８が単一層で形成される。
【００７６】図２０および図２１は、第１及び第２ビッ
トライン構造物ＢＬ１、ＢＬ２を形成する段階を示す。
フォトリソグラフィ工程により第２絶縁層２１０上にビ
ットラインパターニングのための第１フォトレジストパ
ターン（図示せず）を形成した後、第１フォトレジスト
パターンをマスクに用いて第２絶縁層２１０およびビッ
トライン用導電層２０８をエッチングする。
トライン構造物ＢＬ１、ＢＬ２を形成する段階を示す。
フォトリソグラフィ工程により第２絶縁層２１０上にビ
ットラインパターニングのための第１フォトレジストパ
ターン（図示せず）を形成した後、第１フォトレジスト
パターンをマスクに用いて第２絶縁層２１０およびビッ
トライン用導電層２０８をエッチングする。
【００７７】そうすると、第２絶縁層の第１パターン２
１０ａおよび第１ビットライン２０８ａを具備する第１
ビットライン構造物（ＢＬ１）と、第１ビットライン構
造物ＢＬ１から所定間隔離隔され第２絶縁層の第２パタ
ーン２１０ｂおよび第２ビットライン２０８ｂを具備す
る第２ビットライン構造物ＢＬ２とが形成される。
１０ａおよび第１ビットライン２０８ａを具備する第１
ビットライン構造物（ＢＬ１）と、第１ビットライン構
造物ＢＬ１から所定間隔離隔され第２絶縁層の第２パタ
ーン２１０ｂおよび第２ビットライン２０８ｂを具備す
る第２ビットライン構造物ＢＬ２とが形成される。
【００７８】エッチング工程のときに、ビットライン用
導電層２０８のエッチングレシピを調節し、第１及び第
２ビットライン２０８ａ、２０８ｂが各々第２絶縁層の
第１及び第２パターン２１０ａ、２１０ｂの幅より狭い
幅を有するようにする。
導電層２０８のエッチングレシピを調節し、第１及び第
２ビットライン２０８ａ、２０８ｂが各々第２絶縁層の
第１及び第２パターン２１０ａ、２１０ｂの幅より狭い
幅を有するようにする。
【００７９】ここで、第１フォトレジストパターンを形
成する段階の前に、第２絶縁層２１０上にフォトリソグ
ラフィ工程を円滑に実施するために反射防止層を形成す
ることもできる。このような、反射防止層は通常にシリ
コンオキシナイトライド（ＳｉＯＮ）の単一層である
が、高温酸化膜とＳｉＯＮ膜により構成された複数個の
層で形成することができる。反射防止層は、後続するフ
ォトリソグラフィ工程のときに下部基板から光が反射さ
れることを防止する役割を有する。
成する段階の前に、第２絶縁層２１０上にフォトリソグ
ラフィ工程を円滑に実施するために反射防止層を形成す
ることもできる。このような、反射防止層は通常にシリ
コンオキシナイトライド（ＳｉＯＮ）の単一層である
が、高温酸化膜とＳｉＯＮ膜により構成された複数個の
層で形成することができる。反射防止層は、後続するフ
ォトリソグラフィ工程のときに下部基板から光が反射さ
れることを防止する役割を有する。
【００８０】図２２および図２３は、第３絶縁層２１６
を形成する段階を示す。アッシングおよびストリッピン
グ工程により第１フォトレジストパターンを除去した
後、第１及び第２ビットライン構造物ＢＬ１、ＢＬ２が
形成された結果物の全面にシリコン酸化物系の物質から
なる第３絶縁層２１６を蒸着する。
を形成する段階を示す。アッシングおよびストリッピン
グ工程により第１フォトレジストパターンを除去した
後、第１及び第２ビットライン構造物ＢＬ１、ＢＬ２が
形成された結果物の全面にシリコン酸化物系の物質から
なる第３絶縁層２１６を蒸着する。
【００８１】このとき、第１及び第２ビットライン２０
８ａ、２０８ｂがタングステンを含む場合、高温酸化膜
のように高温で蒸着されたり、ＢＰＳＧやＳＯＧのよう
に蒸着後、高温のベーク工程が必要である酸化膜に第３
絶縁層２１６を蒸着すると、第１及び第２ビットライン
２０８ａ、２０８ｂの側面が露出されるために、タング
ステンが酸化される問題が発生する。
８ａ、２０８ｂがタングステンを含む場合、高温酸化膜
のように高温で蒸着されたり、ＢＰＳＧやＳＯＧのよう
に蒸着後、高温のベーク工程が必要である酸化膜に第３
絶縁層２１６を蒸着すると、第１及び第２ビットライン
２０８ａ、２０８ｂの側面が露出されるために、タング
ステンが酸化される問題が発生する。
【００８２】したがって、これを防止するために、低温
で蒸着されながらボイドなしにギャップの埋立を具現す
ることができるＨＤＰ酸化膜で第３絶縁層２１６を形成
する。
で蒸着されながらボイドなしにギャップの埋立を具現す
ることができるＨＤＰ酸化膜で第３絶縁層２１６を形成
する。
【００８３】続いて、第２絶縁層の第１及び第２パター
ン２１０ａ、２１０ｂをストッパーにし、ＣＭＰ工程に
より第３絶縁層２１６の表面を平坦化する。第２絶縁層
２１０上に反射防止層を形成した場合には、反射防止層
をストッパーにし、ＣＭＰ工程を進行することもでき
る。
ン２１０ａ、２１０ｂをストッパーにし、ＣＭＰ工程に
より第３絶縁層２１６の表面を平坦化する。第２絶縁層
２１０上に反射防止層を形成した場合には、反射防止層
をストッパーにし、ＣＭＰ工程を進行することもでき
る。
【００８４】また、第２絶縁層の第１及び第２パターン
２１０ａ、２１０ｂの上部分まで一部分のみＣＭＰ工程
を進行することもでき、第２絶縁層の第１及び第２パタ
ーン２１０ａ、２１０ｂまでＣＭＰ工程を進行した後、
平坦化された第３絶縁層２１６の表面上にシリコン酸化
物系の物質からなる絶縁層を再び蒸着することもでき
る。
２１０ａ、２１０ｂの上部分まで一部分のみＣＭＰ工程
を進行することもでき、第２絶縁層の第１及び第２パタ
ーン２１０ａ、２１０ｂまでＣＭＰ工程を進行した後、
平坦化された第３絶縁層２１６の表面上にシリコン酸化
物系の物質からなる絶縁層を再び蒸着することもでき
る。
【００８５】図２４および図２５はストレージノードコ
ンタクトホール２１８を形成する段階を示す。上述した
ように、平坦化された第３絶縁層２１６上にフォトリソ
グラフィ工程によりコンタクトホール領域を定義する第
２フォトレジストパターン２１７を形成する。このと
き、第２フォトレジストパターン２１７は第１及び第２
ビットライン構造物ＢＬ１、ＢＬ２と直交するライン形
態に形成する。
ンタクトホール２１８を形成する段階を示す。上述した
ように、平坦化された第３絶縁層２１６上にフォトリソ
グラフィ工程によりコンタクトホール領域を定義する第
２フォトレジストパターン２１７を形成する。このと
き、第２フォトレジストパターン２１７は第１及び第２
ビットライン構造物ＢＬ１、ＢＬ２と直交するライン形
態に形成する。
【００８６】このように、第２フォトレジストパターン
２１７をライン形態に形成すると、従来のホール（ｈｏ
ｌｅ）形態に形成される場合よりフォトリソグラフィ工
程のアラインマージンを増加させることができる。
２１７をライン形態に形成すると、従来のホール（ｈｏ
ｌｅ）形態に形成される場合よりフォトリソグラフィ工
程のアラインマージンを増加させることができる。
【００８７】すなわち、ホール形態のコンタクトパター
ンを適用する場合、ミスアラインが発生したときにビッ
トラインの上部および側壁を覆っている層の模様が異な
るので、セルフアラインコンタクト工程の均一性が低下
される。逆に、コンタクトパターンをライン形態に形成
する場合には、ミスアラインに関係なくセルフアライン
コンタクト工程を同一に進行することができる。
ンを適用する場合、ミスアラインが発生したときにビッ
トラインの上部および側壁を覆っている層の模様が異な
るので、セルフアラインコンタクト工程の均一性が低下
される。逆に、コンタクトパターンをライン形態に形成
する場合には、ミスアラインに関係なくセルフアライン
コンタクト工程を同一に進行することができる。
【００８８】続いて、第２フォトレジストパターン２１
７をマスクに用いて第２絶縁層の第１及び第２パターン
２１０ａ、２１０ｂに対し高い選択比を有するエッチン
グ条件で第３絶縁層２１６および第１絶縁層２０５をエ
ッチングする。
７をマスクに用いて第２絶縁層の第１及び第２パターン
２１０ａ、２１０ｂに対し高い選択比を有するエッチン
グ条件で第３絶縁層２１６および第１絶縁層２０５をエ
ッチングする。
【００８９】このとき、第１及び第２ビットライン２０
８ａ、２０８ｂの側壁にスペーサが存在しないので、高
選択的エッチング条件を使用することができる。そうす
ると、第１及び第２ビットライン構造物ＢＬ１、ＢＬ２
に対し、自己整合されるストレージノードコンタクトホ
ール２１８が形成され、同時に、ストレージノードコン
タクトホール２１８の内部で第１ビットライン構造物Ｂ
Ｌ１の側壁に第２絶縁層の第１パターン２１０ａの幅と
第１ビットライン２０８ａの幅との差に該当する厚みに
第３絶縁層の第１残留物２１６ａが残る。
８ａ、２０８ｂの側壁にスペーサが存在しないので、高
選択的エッチング条件を使用することができる。そうす
ると、第１及び第２ビットライン構造物ＢＬ１、ＢＬ２
に対し、自己整合されるストレージノードコンタクトホ
ール２１８が形成され、同時に、ストレージノードコン
タクトホール２１８の内部で第１ビットライン構造物Ｂ
Ｌ１の側壁に第２絶縁層の第１パターン２１０ａの幅と
第１ビットライン２０８ａの幅との差に該当する厚みに
第３絶縁層の第１残留物２１６ａが残る。
【００９０】同様に、第２ビットライン構造物ＢＬ２の
側壁には、第２絶縁層の第２パターン２１０ｂの幅と第
２ビットライン２０８ｂの幅との差に該当する厚みに第
３絶縁層の第２残留物２１６ｂが残る。
側壁には、第２絶縁層の第２パターン２１０ｂの幅と第
２ビットライン２０８ｂの幅との差に該当する厚みに第
３絶縁層の第２残留物２１６ｂが残る。
【００９１】図２６および図２７は第１及び第２スペー
サ２２０ａ、２２０ｂを形成する段階を示す。上述した
ように、ストレージノードコンタクトホール２１８を形
成した後、アッシングおよびストリッピング工程に第２
フォトレジストパターン２１７を除去する。続いて、結
果物の全面に第４絶縁層を厚み４００Å以下で形成し、
これを異方性エッチングする。
サ２２０ａ、２２０ｂを形成する段階を示す。上述した
ように、ストレージノードコンタクトホール２１８を形
成した後、アッシングおよびストリッピング工程に第２
フォトレジストパターン２１７を除去する。続いて、結
果物の全面に第４絶縁層を厚み４００Å以下で形成し、
これを異方性エッチングする。
【００９２】そうすると、ストレージノードコンタクト
ホール２１８の内部で少なくとも第３絶縁層の第１残留
物２１６ａの側壁および第１絶縁層の第１パターン２０
５ａの側壁には、第１スペーサ２２０ａが形成される。
同様に、少なくとも第３絶縁層の第２残留物２１６ｂの
側壁および第１絶縁層の第２パターン２０５ｂの側壁に
は第２スペーサ２２０ｂが形成される。
ホール２１８の内部で少なくとも第３絶縁層の第１残留
物２１６ａの側壁および第１絶縁層の第１パターン２０
５ａの側壁には、第１スペーサ２２０ａが形成される。
同様に、少なくとも第３絶縁層の第２残留物２１６ｂの
側壁および第１絶縁層の第２パターン２０５ｂの側壁に
は第２スペーサ２２０ｂが形成される。
【００９３】望ましくは、第４絶縁層はシリコン酸化物
系の物質、シリコン窒化物系の物質、およびシリコン酸
化物系の物質とシリコン窒化物系の物質からなる複合膜
のうちの一つにより形成する。
系の物質、シリコン窒化物系の物質、およびシリコン酸
化物系の物質とシリコン窒化物系の物質からなる複合膜
のうちの一つにより形成する。
【００９４】たとえば、第４絶縁層により低温で蒸着さ
れ、優れた段差塗布性を有する酸化物を使用したり、液
状蒸着（Ｌｉｑｕｉｄ ｐｈａｓｅ ｄｅｐｏｓｉｔｉ
ｏｎ：ＬＰＤ）工程を使用し、第４絶縁層を蒸着する。
れ、優れた段差塗布性を有する酸化物を使用したり、液
状蒸着（Ｌｉｑｕｉｄ ｐｈａｓｅ ｄｅｐｏｓｉｔｉ
ｏｎ：ＬＰＤ）工程を使用し、第４絶縁層を蒸着する。
【００９５】第４絶縁層を形成する方法としては、図１
１に示したように、「ＡｔｏｍｏｃＬａｙｅｒ Ｄｅｐ
ｏｓｉｔｉｏｎ ｏｆ ＳｉＯ2 Ｕｓｉｎｇ Ｃａｔ
ａｌｙｚｅｄ ａｎｄ Ｕｎｃａｔａｌｙｚｅｄ Ｓｅ
ｌｆ−ＬｉｍｉｔｉｎｇＳｕｒｆａｃｅ Ｒｅａｃｔｉ
ｏｎ」に開示されている方法を使用することができる。
１に示したように、「ＡｔｏｍｏｃＬａｙｅｒ Ｄｅｐ
ｏｓｉｔｉｏｎ ｏｆ ＳｉＯ2 Ｕｓｉｎｇ Ｃａｔ
ａｌｙｚｅｄ ａｎｄ Ｕｎｃａｔａｌｙｚｅｄ Ｓｅ
ｌｆ−ＬｉｍｉｔｉｎｇＳｕｒｆａｃｅ Ｒｅａｃｔｉ
ｏｎ」に開示されている方法を使用することができる。
【００９６】図２８および図２９はキャパシタ導電層２
２２を形成する段階を示す。ストレージノードコンタク
トホール２１８を埋めるようにキャパシタ導電層２２
２、たとえば、ドーピングされたポリシリコンを化学気
相蒸着法により蒸着する。
２２を形成する段階を示す。ストレージノードコンタク
トホール２１８を埋めるようにキャパシタ導電層２２
２、たとえば、ドーピングされたポリシリコンを化学気
相蒸着法により蒸着する。
【００９７】続いて、第３絶縁層２１６の上部表面が露
出されるまで、キャパシタ導電層２２２をエッチバック
またはＣＭＰ方法に除去し、ストレージノードコンタク
トホール２１８の内部のみプラグ形態でキャパシタ導電
層２２２を残す。また、キャパシタ導電層２２２は周知
のフォトリソグラフィ工程によりストレージ電極パター
ンにパターニングされることもできる。
出されるまで、キャパシタ導電層２２２をエッチバック
またはＣＭＰ方法に除去し、ストレージノードコンタク
トホール２１８の内部のみプラグ形態でキャパシタ導電
層２２２を残す。また、キャパシタ導電層２２２は周知
のフォトリソグラフィ工程によりストレージ電極パター
ンにパターニングされることもできる。
【００９８】続いて、周知のキャパシタ形成工程にスト
レージノードコンタクトホール２１８を通じ、ソース領
域３０５ａに電気的に接続するストレージ電極、誘電体
膜およびプレート電極により構成されたキャパシタ（図
示せず）を形成する。
レージノードコンタクトホール２１８を通じ、ソース領
域３０５ａに電気的に接続するストレージ電極、誘電体
膜およびプレート電極により構成されたキャパシタ（図
示せず）を形成する。
【００９９】上述したように、ビットラインの側壁に存
在する第３絶縁層の残留物によりコンタクトホールのエ
ッチングのときに、ビットラインが露出されることを防
止することができる。また、ビットラインの側壁を覆う
スペーサの厚みが、第３絶縁層の残留物が厚いほどさら
に増加するので、ビットラインとコンタクト間の短絡を
防止し、漏洩電流を減らすことができる。
在する第３絶縁層の残留物によりコンタクトホールのエ
ッチングのときに、ビットラインが露出されることを防
止することができる。また、ビットラインの側壁を覆う
スペーサの厚みが、第３絶縁層の残留物が厚いほどさら
に増加するので、ビットラインとコンタクト間の短絡を
防止し、漏洩電流を減らすことができる。
【０１００】また、セルフアラインコンタクト工程にス
トレージノードコンタクトホール２１８を形成した後、
ビットライン構造物の側壁にスペーサを形成するため
に、スペーサを誘電率の低いシリコン酸化物系の絶縁層
で形成することができる。したがって、ビットラインと
ビットラインとの間の寄生キャパシタンスを減少させ、
動作速度の高速化を図ることができる。
トレージノードコンタクトホール２１８を形成した後、
ビットライン構造物の側壁にスペーサを形成するため
に、スペーサを誘電率の低いシリコン酸化物系の絶縁層
で形成することができる。したがって、ビットラインと
ビットラインとの間の寄生キャパシタンスを減少させ、
動作速度の高速化を図ることができる。
【０１０１】また、ストレージノードコンタクトホール
２１８を形成するためのフォトレジストパターン（すな
わち、コンタクトパターン）をライン形態に形成し、フ
ォトリソグラフィ工程のアラインマージンを増大させ、
工程均一性を向上させることができる。
２１８を形成するためのフォトレジストパターン（すな
わち、コンタクトパターン）をライン形態に形成し、フ
ォトリソグラフィ工程のアラインマージンを増大させ、
工程均一性を向上させることができる。
【０１０２】以上、本発明の実施形態によって詳細に説
明したが、本発明はこれに限定されず、本発明が属する
技術分野において通常の知識を有するものであれば本発
明の思想と精神を離れることなく、本発明を修正または
変更できる。
明したが、本発明はこれに限定されず、本発明が属する
技術分野において通常の知識を有するものであれば本発
明の思想と精神を離れることなく、本発明を修正または
変更できる。
【０１０３】
【発明の効果】本発明によると、ビットラインのような
導電層パターンの側壁に絶縁層を残留させ、導電層パタ
ーンに対するセルフアラインコンタクトホールを形成す
る。したがって、絶縁層残留物がコンタクトホールのエ
ッチングのときに導電層パターンが露出されることを防
止するだけでなく、絶縁層残留物が厚いほど導電層パタ
ーンの側壁に形成されるスペーサがさらに厚くなる効果
を示すので、導電層パターンから発生する漏洩電流を減
らすことができる。
導電層パターンの側壁に絶縁層を残留させ、導電層パタ
ーンに対するセルフアラインコンタクトホールを形成す
る。したがって、絶縁層残留物がコンタクトホールのエ
ッチングのときに導電層パターンが露出されることを防
止するだけでなく、絶縁層残留物が厚いほど導電層パタ
ーンの側壁に形成されるスペーサがさらに厚くなる効果
を示すので、導電層パターンから発生する漏洩電流を減
らすことができる。
【０１０４】また、絶縁層残留物はシリコン酸化物系の
物質で形成され、スペーサは誘電率が小さい絶縁物質で
形成されるので、導電層パターン間の寄生キャパシタン
スを減少させることができる。また、セルフアラインコ
ンタクトホールを先に形成した後、コンタクトホールの
内部にスペーサを形成するために、良好なギャップの埋
立を実現することができる。
物質で形成され、スペーサは誘電率が小さい絶縁物質で
形成されるので、導電層パターン間の寄生キャパシタン
スを減少させることができる。また、セルフアラインコ
ンタクトホールを先に形成した後、コンタクトホールの
内部にスペーサを形成するために、良好なギャップの埋
立を実現することができる。
【図１】 セルフアラインコンタクトを有する従来の集
積回路装置基板の一部を示す断面図である。
積回路装置基板の一部を示す断面図である。
【図２】 セルフアラインコンタクトを有する従来の集
積回路装置基板の一部を示す断面図である。
積回路装置基板の一部を示す断面図である。
【図３】 セルフアラインコンタクトを有する従来の他
の集積回路装置基板の一部を示す断面図である。
の集積回路装置基板の一部を示す断面図である。
【図４】 セルフアラインコンタクトを有する従来の他
の集積回路装置基板の一部を示す断面図である。
の集積回路装置基板の一部を示す断面図である。
【図５】 セルフアラインコンタクトを有する従来の他
の集積回路装置基板の一部を示す断面図である。
の集積回路装置基板の一部を示す断面図である。
【図６】 セルフアラインコンタクトを有する従来の他
の集積回路装置基板の一部を示す断面図である。
の集積回路装置基板の一部を示す断面図である。
【図７】 本発明の一実施形態による集積回路装置の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図８】 本発明の一実施形態による集積回路装置の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図９】 本発明の一実施形態による集積回路装置の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１０】 本発明の一実施形態による集積回路装置の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図１１】 本発明の一実施形態による集積回路装置の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図１２】 本発明の一実施形態によるＤＲＡＭセルの
断面図である。
断面図である。
【図１３】 図１２のＢ−Ｂ′線によるＤＲＡＭセルの
断面図である。
断面図である。
【図１４】 本発明の一実施形態によるＤＲＡＭセルの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図１５】 本発明の一実施形態によるＤＲＡＭセルの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図１６】 本発明の一実施形態によるＤＲＡＭセルの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図１７】 本発明の一実施形態によるＤＲＡＭセルの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図１８】 本発明の一実施形態によるＤＲＡＭセルの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図１９】 本発明の一実施形態によるＤＲＡＭセルの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図２０】 本発明の一実施形態によるＤＲＡＭセルの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図２１】 本発明の一実施形態によるＤＲＡＭセルの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図２２】 本発明の一実施形態によるＤＲＡＭセルの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図２３】 本発明の一実施形態によるＤＲＡＭセルの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図２４】 本発明の一実施形態によるＤＲＡＭセルの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図２５】 本発明の一実施形態によるＤＲＡＭセルの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図２６】 本発明の一実施形態によるＤＲＡＭセルの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図２７】 本発明の一実施形態によるＤＲＡＭセルの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図２８】 本発明の一実施形態によるＤＲＡＭセルの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図２９】 本発明の一実施形態によるＤＲＡＭセルの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
１００、２００…マイクロ電子基板 １０２、２０５…第１絶縁層 １０８、２１０…第２絶縁層 １１０、２１６…第３絶縁層 １１４…コンタクトホール ２０１…活性領域 ２０２…素子分離酸化膜 ２０４ａ、２０４ｂ…第１及び第２パッド電極 ２０５ａ、２０５ｂ…第１絶縁層のパターン ２０８ａ、２０８ｂ…第１及び第２ビットライン ２１０ａ、２１０ｂ…第２絶縁層のパターン ２１１…ビットラインコンタクトホール ２１５…ビットラインプラグ ２１６ａ、２１６ｂ…第３絶縁層の残留物 ２１８…ストレージノードコンタクトホール ３０３…ゲート電極 ３０４…シリコン窒化膜 ３０５ａ、３０５ｂ…ソース／ドレーン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 (72)発明者 南 炳 允 大韓民国京畿道水原市八達区梅灘洞897番 地 住公５団地514棟204号 Ｆターム(参考） 4M104 BB01 BB14 CC01 CC05 DD02 DD04 DD08 DD16 DD43 DD63 DD65 DD66 DD75 DD91 EE03 EE05 EE09 EE12 EE16 EE17 FF14 GG09 GG16 GG19 HH20 5F004 AA16 EA09 EA29 EB01 EB03 5F033 HH04 HH18 HH19 HH28 HH33 JJ04 KK01 LL01 MM05 MM07 MM08 NN32 PP06 QQ04 QQ08 QQ09 QQ10 QQ16 QQ21 QQ25 QQ31 QQ33 QQ35 QQ37 QQ48 QQ58 RR04 RR06 RR08 SS15 SS21 TT02 TT07 VV06 VV10 VV16 WW01 XX01 XX15 XX24 XX31 5F083 AD00 GA03 JA04 JA19 JA35 JA39 JA40 JA53 MA05 MA06 MA17 MA19 PR03 PR06 PR21 PR29
Claims (30)
- 【請求項１】 マイクロ電子基板と、 前記マイクロ電子基板上に配置された導電層と、 前記導電層上に配置され、前記導電層上に延びる突出部
を含む絶縁層と、 前記導電層の一側壁に隣接し側面に配置され、前記絶縁
層の突出部と前記マイクロ電子基板との間に延びる側壁
絶縁領域と、 を具備することを特徴とする集積回路装置。 - 【請求項２】 前記絶縁層の突出部と前記マイクロ電子
基板との間に配置される絶縁領域と、 前記絶縁層の側壁、前記側壁絶縁領域および前記絶縁領
域の隣接する表面に合致された側壁スペーサとをさらに
具備することを特徴とする請求項１に記載の集積回路装
置。 - 【請求項３】 前記突出部は前記導電層上に１０Å〜１
００Å程度の距離まで延びることを特徴とする請求項１
または請求項２に記載の集積回路装置。 - 【請求項４】 前記側壁絶縁領域は、前記導電層の側壁
から前記絶縁層の側壁まで延びることを特徴とする請求
項２に記載の集積回路装置。 - 【請求項５】 前記導電層は、第１および第２金属性層
からなることを特徴とする請求項１〜請求項４のいずれ
か一項に記載の集積回路装置。 - 【請求項６】 前記第１金属性層はチタン（Ｔｉ）より
なり、前記第２金属性層はタングステン（Ｗ）よりなる
ことを特徴とする請求項５に記載の集積回路装置。 - 【請求項７】 マイクロ電子基板上に配置される導電層
と、 前記導電層上に配置され、前記導電層上に延びる突出部
を含む絶縁層と、 前記導電層の一側壁に隣接し側面に配置され、前記絶縁
層の突出部と前記マイクロ電子基板との間に延びる側壁
絶縁領域と、 前記側壁絶縁領域に隣接し側面に配置される導電性領域
を具備し、 前記側壁絶縁領域により前記導電層の側壁と前記導電性
領域が相互分離されることを特徴とするマイクロ電子装
置のセルフアラインコンタクト構造。 - 【請求項８】 前記絶縁層の突出部と前記マイクロ電子
基板との間に配置される絶縁領域と、 前記絶縁層の側壁、前記側壁絶縁領域および前記絶縁領
域の隣接する表面に合致される絶縁側壁スペーサをさら
に具備し、 前記導電性領域は前記絶縁側壁スペーサに隣接し側面に
配置されることを特徴とする請求項７または請求項８に
記載のマイクロ電子装置のセルフアラインコンタクト構
造。 - 【請求項９】 前記突出部は前記導電層上に１０Å〜１
００Å程度の距離まで延びることを特徴とする請求項７
に記載のマイクロ電子装置のセルフアラインコンタクト
構造。 - 【請求項１０】 前記側壁絶縁領域は、前記導電層の側
壁から前記絶縁層の側壁まで延びることを特徴とする請
求項８に記載のマイクロ電子装置のセルフアラインコン
タクト構造。 - 【請求項１１】 前記導電層は、第１および第２金属性
層からなることを特徴とする請求項７〜請求項１０のい
ずれか一項に記載のマイクロ電子装置のセルフアライン
コンタクト構造。 - 【請求項１２】 前記第１金属性層はチタン（Ｔｉ）よ
りなり、前記第２金属性層はタングステン（Ｗ）よりな
ることを特徴とする請求項１１に記載のマイクロ電子装
置のセルフアラインコンタクト構造。 - 【請求項１３】 マイクロ電子基板上に配置された第１
導電層と、 前記第１導電層上に配置され、前記第１導電層上に延び
る第１突出部を含む第１絶縁層と、 前記第１導電層の一側壁に隣接し側面に配置され、前記
第１絶縁層の突出部と前記マイクロ電子基板との間に延
びる第１側壁絶縁領域とを具備する第１ビットライン
と、 マイクロ電子基板上に配置される第２導電層と、 前記第２導電層上に配置され、前記第２導電層上に延び
る第２突出部を含む第２絶縁層と、 前記第２導電層の一側壁に隣接し側面に配置され、前記
第２絶縁層の突出部と前記マイクロ電子基板との間に延
びる第２側壁絶縁領域を具備する第２ビットラインと、 を具備することを特徴とする集積回路メモリ装置。 - 【請求項１４】 前記第１ビットラインは前記第１絶縁
層の第１突出部と前記マイクロ電子基板との間に配置さ
れる第１絶縁領域と、 前記第１絶縁層の側壁、前記第１側壁絶縁領域および前
記第１絶縁領域の隣接する表面に合致される第１側壁ス
ペーサとをさらに具備し、 前記第２ビットラインは前記第２絶縁層の第２突出部と
前記マイクロ電子基板との間に配置される第２絶縁領域
と、 前記第２絶縁層の側壁、前記第２側壁絶縁領域および前
記第２絶縁領域の隣接する表面に合致される第２側壁ス
ペーサと、 をさらに具備することを特徴とする請求項１３に記載の
集積回路メモリ装置。 - 【請求項１５】 前記第１突出部は前記第１導電層上に
に１０Å〜１００Å程度の距離まで延び、前記第２突出
部は前記第２導電層上に１０Å〜１００Å程度の距離ま
で延びることを特徴とする請求項１３または請求項１４
に記載の集積回路メモリ装置。 - 【請求項１６】 前記第１側壁絶縁領域は、前記第１導
電層の側壁から前記第１絶縁層の側壁まで延び、前記第
２側壁絶縁領域は前記第２導電層の側壁から前記第２絶
縁層の側壁まで延びることを特徴とする請求項１４に記
載の集積回路メモリ装置。 - 【請求項１７】 前記第１導電層は第１および第２金属
性層からなり、前記第２導電層は第３および第４金属性
層からなることを特徴とする請求項１３〜請求項１６の
いずれか一項に記載の集積回路メモリ装置。 - 【請求項１８】 前記第１および第３金属性層はチタン
（Ｔｉ）よりなり、前記第２および第４金属性層はタン
グステン（Ｗ）よりなることを特徴とする請求項１７に
記載の集積回路メモリ装置。 - 【請求項１９】 マイクロ電子基板上に導電層を形成す
る段階と、 前記導電層上に前記導電層上に延びる突出部を含む絶縁
層を形成する段階と、 前記導電層の一側壁に隣接し側面に配置され、前記絶縁
層の突出部と前記マイクロ電子基板との間に延びる側壁
絶縁領域を形成する段階と、 を具備することを特徴とする集積回路装置の製造方法。 - 【請求項２０】 前記絶縁層の突出部と前記マイクロ電
子基板との間に絶縁領域を形成する段階と、 前記絶縁層の側壁、前記側壁絶縁領域および前記絶縁領
域の隣接する表面に合致された側壁スペーサを形成する
段階と、 をさらに具備することを特徴とする請求項１９に記載の
集積回路装置の製造方法。 - 【請求項２１】 前記導電層を形成する段階で、前記絶
縁層が前記導電層上に延びる前記突出部を含むようにエ
ッチング剤を調節し、前記導電層を形成することを特徴
とする請求項１９または請求項２０に記載の集積回路装
置の製造方法。 - 【請求項２２】 前記導電層は第１および第２金属性層
で形成することを特徴とする請求項１９〜請求項２１の
いずれか一項に記載の集積回路装置の製造方法。 - 【請求項２３】 マイクロ電子基板上に導電層を形成す
る段階と、 前記導電層上に前記導電層上に延びる突出部を含む絶縁
層を形成する段階と、 前記導電層の一側壁に隣接し側面に配置され、前記絶縁
層の突出部と前記マイクロ電子基板との間に延びる側壁
絶縁領域を形成する段階と、 前記側壁絶縁領域に隣接し側面に配置される導電性領域
を形成する段階とを具備し、 前記側壁絶縁領域が前記導電層の側壁と前記導電性領域
を分離することを特徴とするマイクロ電子装置のセルフ
アラインコンタクト構造形成方法。 - 【請求項２４】 前記絶縁層の突出部と前記マイクロ電
子基板との間に絶縁領域を形成する段階と、 前記絶縁層の側壁、前記側壁絶縁領域および前記絶縁領
域の隣接する表面に合致された側壁スペーサを形成する
段階と、 をさらに具備することを特徴とする請求項２３に記載の
マイクロ電子装置のセルフアラインコンタクト構造形成
方法。 - 【請求項２５】 前記導電層を形成する段階で、前記絶
縁層が前記導電層上に延びる前記突出部を含むようにエ
ッチング剤を調節し、前記導電層を形成することを特徴
とする請求項２３または請求項２４に記載のマイクロ電
子装置のセルフアラインコンタクト構造形成方法。 - 【請求項２６】 前記導電層は第１および第２金属性層
で形成することを特徴とする請求項２３〜請求項２５の
いずれか一項に記載のマイクロ電子装置のセルフアライ
ンコンタクト構造形成方法。 - 【請求項２７】 マイクロ電子基板上に第１導電層を形
成する段階と、 前記第１導電層上に前記第１導電層上に延びる第１突出
部を含む第１絶縁層を形成する段階と、 前記第１導電層の一側壁に隣接し側面に配置され、前記
第１絶縁層の突出部と前記マイクロ電子基板との間に延
びる第１側壁絶縁領域を形成する段階とを具備する第１
ビットラインを形成する段階と、 マイクロ電子基板上に第２導電層を形成する段階と、 前記第２導電層上に前記第２導電層上に延びる第２突出
部を含む第２絶縁層を形成する段階と、 前記第２導電層の一側壁に隣接し側面に配置され、前記
第２絶縁層の突出部と前記マイクロ電子基板との間に延
びる第２側壁絶縁領域を形成する段階とを具備する第２
ビットラインを形成する段階と、 を具備することを特徴とする集積回路メモリ装置の製造
方法。 - 【請求項２８】 前記第１ビットラインを形成する段階
は、 前記第１絶縁層の第１突出部と前記マイクロ電子基板と
の間に第１絶縁領域を形成する段階と、 前記第１絶縁層の側壁、前記第１側壁絶縁領域および前
記第１絶縁領域の隣接する表面に合致される第１側壁ス
ペーサを形成する段階とをさらに具備し、 前記第２ビットラインを形成する段階は、 前記第２絶縁層の第２突出部と前記マイクロ電子基板と
の間に第２絶縁領域を形成する段階と、 前記第２絶縁層の側壁、前記第２側壁絶縁領域および前
記第２絶縁領域の隣接する表面に合致される第２側壁ス
ペーサを形成する段階と、 をさらに具備することを特徴とする請求項２７に記載の
集積回路メモリ装置の製造方法。 - 【請求項２９】 前記第１導電層を形成する段階で、前
記第１絶縁層が前記第１導電層上に延びる前記第１突出
部を含むようにエッチング剤を調節し前記第１導電層を
形成し、 前記第２導電層を形成する段階で、前記第２絶縁層が前
記第２導電層上に延びる前記第２突出部を含むようにエ
ッチング剤を調節し、前記第２導電層を形成することを
特徴とする請求項２７または請求項２８に記載の集積回
路メモリ装置の製造方法。 - 【請求項３０】 前記第１導電層は第１および第２金属
性層で形成し、前記第２導電層は第３および第４金属性
層で形成することを特徴とする請求項２７〜請求項２９
のいずれか一項に記載の集積回路メモリ装置の製造方
法。
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