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KR19980047083A - 불휘발성 강유전체 메모리장치 및 그의 구동방법 - Google Patents

불휘발성 강유전체 메모리장치 및 그의 구동방법 Download PDF

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KR19980047083A
KR19980047083A KR1019960065525A KR19960065525A KR19980047083A KR 19980047083 A KR19980047083 A KR 19980047083A KR 1019960065525 A KR1019960065525 A KR 1019960065525A KR 19960065525 A KR19960065525 A KR 19960065525A KR 19980047083 A KR19980047083 A KR 19980047083A
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Abstract

동작 메모리 셀이 1 트랜지스터 및 1 강유전체 캐패시터로 구성되는 불휘발성 강유전체 메모리 장치 및 그의 구동 방법이 개시되어 있다. 불휘발성 강유전체 메모리 장치에서 각 메모리 셀은 비트 라인들 사이에 연결되어 있으며, 액세스 트랜지스터 및 강유전체 캐패시터로 구성된다. 액세스 트랜지스터의 제1 드레인/소스는 제1 비트 라인에 연결되고, 제2 드레인/소스는 강유전체 캐패시터의 한끝에 연결되며, 게이트는 워드 라인에 연결된다. 강유전체 캐패시터의 다른 끝은 제2 비트 라인에 연결된다. 읽기/쓰기 동작 시에는 워드 라인이 액티브되며, 제1 비트 라인과 제2 비트 라인중 미리 정해진 어느 하나로 데이타 신호가 입/출력되며 나머지 비트 라인으로 플레이트 전압이 인가된다.

Description

불휘발성 강유전체 메모리 장치(Nonvolatile Ferroelectric Memory device) 및 그의 구동 방법
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 불휘발성 강유전체 메모리 장치에 관한 것이다.
강유전체 랜덤 액세스 메모리(FRAM; Ferroelectric Random Access Memory)는 불휘발성 메모리로서, 전원 공급이 중단되는 경우에도 그 안에 저장되어 있는 데이타가 보존된다. 각 메모리 셀은 강유전성 물질로 구성된 캐패시터가 포함되며, 강유전체 캐패시터는 두개의 도전층과 그 사이에 형성되어 있는 강유전성 물질층으로 구성된다. 강유전체 캐패시터에 사용되는 강유전성 물질들로는, 3상 질산(Phase Ⅲ potassium nitrate), 창연 티탄산염(bismuth titanate) 및 PZT(Pb(Zr,Ti)O3: lead zirconate titanate) 등이 알려져 있다. 강유전성 물질은 히스테리시스 특성을 나타내며 전원 공급이 차단되는 경우에도 분극 상태를 유지할 수 있다. 분극 상태는 강유전성 물질 자체 내에 저장되고 유지되며, FRAM은 이와 같은 강유전성 물질의 분극 상태로 데이타를 저장한다.
강유전성 물질의 히스테리시스 특성을 도 1을 참조하여 좀 더 구체적으로 살펴보기로 하자. 강유전체 캐패시터는 두개의 도전층과 그 사이에 형성되어 있는 강유전성 물질층으로 이루어진다. 도 1에서, 가로축은 강유전체 캐패시터의 양단에 인가되는 전압을 나타내며 세로축은 강유전체 캐패시터에 축적된 전하량을 나타낸다. 강유전성 물질의 분극-전계(P-E) 특성 그래프는 도 1에 도시되어 있는 Q-V 특성 그래프와 유사한 형태를 가진다.
강유전체 캐패시터는 히스테리시스 특성 때문에, 캐패시터를 통하여 흐르는 전류가 그에 인가되어 온 전압의 자취(history of the voltage applied thereto)에 따라서 달라지게 된다. 예를 들어, S4 상태가 데이타 1에 대응되고, S1 상태가 데이타 0에 대응된다고 하자. S4 상태에 있는 강유전체 캐패시터에 음의 전압을 인가하면, 강유전체 캐패시터는 S5 상태를 거쳐 S6상태로 천이하게 된다. 천이가 진행되는 동안 강유전체 캐패시터의 축적되어 있는 전하량은 QR에서 -QR로 변화된다. 이 경우 축적 전하의 변화량은 Δ2QR이 되고, 그에 의하여 비트 라인에는 다음 수학식 1과 같은 전압의 변화가 발생하게 된다.
[수학식 1]
수학식 1에서 CBL은 데이타가 실리는 비트 라인의 등가 캐패시턴스를 나타낸다.
한편, 강유전체 캐패시터가 데이타 0에 대응되는 S1 상태에 있는 경우 음의 전압을 인가하게 되면 S1 상태는 S6 상태로 변화하게 되며, 축적 전하량의 변화의 거의 없다고 볼 수 있다. 따라서, 이상적인 경우 비트 라인의 전압 변화는 0 이라고 볼 수 있다. 다음 수학식 2는 이를 나타낸 것이다.
[수학식 2]
강유전체 캐패시터의 히스테리시스 특성을 좀 더 살펴보기로 하자. 강유전체 캐패시터의 초기 상태를 도 1에서 S1이라고 하자. S1에서 강유전체 캐패시터에 인가되는 전압은 0[volt]이고 제2 분극 상태를 가진다. S1 상태에서, 강유전체 캐패시터에 인가되는 전압을 증가시키면 강유전체 캐패시터의 상태는 S1에서 S2로 천이된다. S2에서 강유전체 캐패시터에 인가되는 전압을 보 전압(coercive voltage)이라고 한다. S2 상태에서 지속적으로 강유전체 캐패시터에 인가되는 전압의 세기를 증가시키면 S3 상태가 된다. S3 상태에서 강유전체 캐패시터는 제1 분극 상태를 가진다. 여기서 인가되는 전압의 크기를 0 [volt]로 감소시키는 경우에도, 도 1의 S4 상태에서 알 수 있는 바와 같이, 강유전체 캐패시터는 지속적으로 제1 분극 상태를 유지하게 된다. 한편, S3 상태에서 강유전체 캐패시터에 인가되는 전압의 크기를 더욱 더 증가시키는 경우에도 분극 상태의 변화에 미치는 영향은 매우 미미하게 된다. S4 상태에서 강유전체 캐패시터에 인가되는 전압의 크기를 음으로 증가시키면, 강유전체 캐패시터는 S5 상태를 지나 S6 상태로 천이한다. S6 상태는 제2 분극 상태를 가지며, S6에서 강유전체 캐패시터에 인가되는 전압의 크기를 0 [volt]로 하는 경우에도 제2 분극 상태를 그대로 유지하게 된다. 즉, 강유전체 캐패시터는 비휘발성을 가진다. 제1 분극 상태 및 제2 분극 상태는 데이타의 0 또는 1중 어느 하나씩에 각각 대응된다.
강유전체 캐패시터의 분극 스위칭 속도는 약 10-9[sec]로서 다른 비휘발성 메모리 소자인 EPROM(Electrically Programmable Read Only Memory), EEPROM(Electrically Erasable and Progammable Read Only Memory) 및 플레쉬(flash) 메모리 보다 소요되는 프로그램 타임이 매우 짧다. 강유전체 캐패시터는 약 109내지 1012정도의 읽기/쓰기 사이클 인듀어런스 수를 가진다.
이와 같은 특성을 가지는 강유전체 캐패시터를 이용한 종래의 불휘발성 강유전체 메모리 장치들이 많이 제안되어 있으며, 이들은 도 2 내지 도 4를 참조하여 설명하기로 한다.
도 2에서, 불휘발성 강유전체 메모리 장치는 9개의 메모리 셀들로 구성되어 있다. 하나의 메모리 셀은 하나의 강유전체 캐패시터로 이루어져 있다. 강유전체 캐패시터들은 각각 로우 라인들(R0, R1, R2)중 어느 하나와 컬럼 라인들(C0, C1, C2)중 어느 하나 사이에 연결되어 있다. 강유전체 캐패시터(101)로 이루어진 메모리 셀을 선택하려면, 로우 라인(R0)으로 양 전압(예를 들면, 5 [volt])을 인가하고 다른 로우 라인들(R1, R2)에는 0 [volt]를 인가하게 된다. 이 때, 양 전압은 강유전체 캐패시터(101)의 상부 도전층뿐만 아니라 강유전체 캐패시터들(102, 103)의 상부 도전층에도 인가된다. 컬럼 라인(C0)에는 0 [volt]가 인가된다. 그리하여, 선택된 강유전체 캐패시터(101)의 양단에는 5 [volt]의 전압이 인가되고, 그에 의하여 강유전체 캐패시터(101)는 제1 분극 상태가 된다. 이 때 강유전체 캐패시터(104)의 양단에는 0 [volt]의 전압이 인가되고 그에 따라 그 자신의 분극 상태는 변하지 않게 된다. 반면에 강유전체 캐패시터들(102, 103)의 양단에 인가되는 전압은 그들의 분극 상태를 변화시키지 않도록 해야 하기 때문에, 컬럼 라인들(C1, C2)에는 약 2.5 [volt]의 전압이 인가된다. 강유전체 캐패시터(101)로 이루어진 메모리 셀에 대한 읽기 동작이 이루어진 후 원래의 분극 상태로의 복구 동작이 이루어져야 한다. 이를 위하여, 컬럼 라인(C0)에 5 [volt]를 인가하고 로우 라인(R0)에 0 [volt]를 인가한다. 로우 라인들(R1, R2)에는 2.5 [volt]를 인가하고 컬럼 라인들(C1, C2)에는 0 [volt]를 인가한다.
따라서, 도 2에 도시한 바와 같은 불휘발성 강유전체 메모리 장치는, 상술한 바와 같이, 다양한 전압 조합들의 시퀀스를 발생할 수 있는 구동 회로가 요구된다. 이와 같은 구동 회로는 복잡하여 메모리의 고속화에 장애가 되며 많은 레이 아웃 면적을 요구하는 단점이 있다.
도 3은 종래의 다른 실시예에 따른 불휘발성 강유전체 메모리 장치를 나타낸 것으로, 메모리 셀은 하나의 액세스 트랜지스터와 하나의 강유전체 캐패시터로 구성된다. 메모리 셀은 비트 라인들(BL0, BL1, BL2, ..., BLn)과 워드 라인들(WL0, WL1, ..., WLn)의 교차점에 대응되어 구성된다. 메모리 셀(110)에서, 액세스 트랜지스터(111)의 게이트는 워드 라인(WL0)에 연결되어 있고, 드레인은 비트 라인(BL0)에 연결되어 있다. 강유전체 캐패시터(112)는 액세스 트랜지스터(111)의 소스와 플레이트 라인(PL0) 사이에 연결되어 있다. 플레이트 라인들(PL0, PL1, ...,PLn)은 워드 라인들(WL0, WL1, ..., WLn)에 평행하게 형성되어 있다. 도 3에 도시되어 있는 불휘발성 강유전체 메모리 장치를 구동하는 방법은 T. Sumi, et al., A 256kb Nonvolatile Ferroelectric Memory at 3V and 100ns, ISSCC Digest of Technical Papers, pp. 268-269, Feb., 1994 에 개시되어 있다.
도 3에 도시되어 있는 불휘발성 강유전체 메모리 장치는 읽기/쓰기 동작시 액세스되는 메모리 셀 이외에 동일한 워드 라인 및 플레이트 라인에 연결되어 있는 모든 메모리 셀들의 강유전체 캐패시터들이 불필요하게 노화(fatigue) 사이클에 노출된다. 그리하여, 강유전체 캐패시터의 열화를 초래하는 문제점이 있다. 또한, 읽기/쓰기 동작 동안 플레이트 전압이 동일 워드 라인에 해당되는 모든 메모리 셀에 인가되므로 액티브 파워 소모가 큰 문제점이 있다.
도 4는 종래의 또 다른 실시예에 따른 불휘발성 강유전체 메모리 장치를 나타낸 것으로, 하나의 메모리 셀은 하나의 액세스 트랜지스터 및 하나의 강유전체 캐패시터로 구성된다. 메모리 셀은 비트 라인들(BL0, BL1, BL2, ..., BLn)과 워드 라인들(WL0, WL1, ..., WLn)의 교차점에 대응되어 구성된다. 메모리 셀(120)에서, 액세스 트랜지스터(121)의 게이트는 워드 라인(WL0)에 연결되어 있고 드레인은 워드 라인(WL0)에 연결되어 있으며 소스는 강유전체 캐패시터(122)의 한끝에 연결되어 있다. 강유전체 캐패시터(122)의 다른 끝은 플레이트 라인(PL0)에 연결되어 있다. 여기서, 플레이트 라인들(PL0, PL1, ..., PLn)은, 도 3에서와는 달리, 비트 라인들(BL0, BL1, BL2, ..., BLn)에 평행하게 형성되어 있다. 도 4에 도시되어 있는 불휘발성 강유전체 메모리 장치를 구동하는 방법은 도 3에서와 마찬가지로 T. Sumi, et al., A 256kb Nonvolatile Ferroelectric Memory at 3V and 100ns, ISSCC Digest of Technical Papers, pp. 268-269, Feb., 1994 에 개시된 방법이 적용될 수 있다. 비트 라인들 사이에 플레이트 라인이 존재하기 때문에 제조 공정상이 어려움이 있으며, 고집적화의 장애가 된다.
따라서, 본 발명의 목적은 별도의 플레이트 신호 라인이 없는 불휘발성 강유전체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 제조 공정이 단순하고 데이타 비트의 고집적화가 가능한 불휘발성 강유전체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 전력 소모가 작고, 읽기/쓰기 동작 속도가 증가하며, 메모리 셀의 내구성이 향상되는 불휘발성 강유전체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 불휘발성 강유전체 메모리 장치의 구동 방법을 제공하는 것이다.
도 1은 강유전체 캐패시터의 히스테리시스 특성을 나타내는 그래프이다.
도 2 내지 도 4는 종래 기술에 따른 불휘발성 강유전체 메모리 장치의 셀 어레이(cell array)를 나타낸 도면들이다.
도 5는 본 발명에 의한 불휘발성 강유전체 메모리 장치의 단위 메모리 셀 구조를 나타낸 것이다.
도 6은 본 발명의 다른 실시예에 따른 불휘발성 강유전체 메모리 장치를 나타낸 회로도이다.
도 7은 동작 메모리 셀의 다른 구성을 나타낸 것이다.
도 8은 본 발명의 다른 실시예에 따른 불휘발성 강유전체 메모리 장치를 나타낸 회로도이다.
도 9는 도 8에 도시되어 있는 불휘발성 강유전체 메모리 장치에서의 읽기 동작을 나타내는 타이밍도이다.
도 10은 도 8에 도시되어 있는 불휘발성 강유전체 메모리 장치에서의 쓰기 동작을 나타내는 타이밍도이다.
도 11은 본 발명의 또 다른 실시예에 따른 불휘발성 강유전체 메모리 장치를 나타낸 것이다.
도 12는 본 발명의 또 다른 실시예에 따른 불휘발성 강유전체 메모리 장치를 나타낸 도면이다.
도 13 내지 도 15는 도 12에 도시된 동작 메모리 셀들의 다른 구성들을 나타낸 도면들이다.
도 16은 본 발명의 또 다른 실시예에 따른 불휘발성 강유전체 메모리 장치를 나타낸 것이다.
도 17 내지 도 19는 도 16에서 동작 메모리 셀들의 다른 구성들을 나타낸 도면들이다.
도 20은 본 발명의 또 다른 실시예에 따른 불휘발성 강유전체 메모리 장치를 나타낸 것이다.
도 21은 본 발명의 또 다른 실시예에 따른 불휘발성 강유전체 메모리 장치를 나타낸 것이다.
도 22는 도 21의 플레이트 라인 선택 스위치/비트 라인 선택 스위치(580T)의 구체적인 회로도를 나타낸 것이고, 도 23은 도 21의 플레이트 라인 선택 스위치/비트 라인 선택 스위치(580B)의 구체적인 회로도를 나타낸 것이다.
도 24는 도 21에서 기준 셀 어레이(550T)의 구체적인 회로를 나타낸 것이고, 도 25는 도 21에서 기준 셀 어레이(550B)의 구체적인 회로를 나타낸 것이다.
도 26은 고립 스위치(570T)의 구체적인 회로를 나타낸 것이고, 도 27은 고립 스위치(570B)의 구체적인 회로를 나타낸 것이다.
도 28은 도 21에 도시되어 있는 비트 라인 등화기(560T)의 구체적인 회로도이고, 도 29는 도 21에 도시되어 있는 비트 라인 등화기(560B)의 구체적인 회로도이다.
도 30은 도 21에서 동작 메모리 셀 어레이(560T)의 일 실시예를 나타낸 것이고, 도 31은 도 21에 도시된 동작 메모리 셀 어레이(510B)의 일 실시예를 나타낸 것이다.
도 32는 도 21에서 비트 라인 프리차저(520T)의 구체적인 회로를 나타낸 것이고, 도 33은 도 32에 도시되어 있고 비트 라인 프리차저(520B)의 구체적인 회로를 나타낸 것이다.
도 34는 도 21에 도시된 데이타 입출력 스위치(530T)의 구체적인 회로의 일 실시예이고, 도 35는 도 21에 도시된 데이타 입출력 스위치(530B)의 구체적인 회로의 일 실시예이다.
도 36은 도 21 내지 도 35에 도시되어 있는 불휘발성 강유전체 메모리 장치의 읽기 동작을 나타내는 파형도이다.
도 37 및 도 38은 도 30의 동작 메모리 셀(511T)에 대한 읽기 동작에 대한 이해를 돕기 위한 등가 회로도들이다.
도 39는 도 21내지 도 35에 도시되어 있는 불휘발성 강유전체 메모리 장치의 쓰기 동작을 나타내는 파형도이다.
도 40은 도 39에서 설명된 쓰기 동작의 이해를 돕기 위한 등가 회로도이다.
상기한 목적들을 달성하기 위하여 본 발명의 따른 불휘발성 강유전체 메모리 장치는 제1 및 제2 비트 라인들; 워드 라인; 제1 및 제2 드레인/소스 및 게이트를 가지며, 그 자신의 제1 드레인/소스가 상기 제1 비트 라인에 연결되어 있고, 그 자신의 게이트가 상기 워드 라인에 연결되어 있는 액세스 트랜지스터; 및 그 한끝이 상기 액세스 트랜지스터의 제2 드레인/소스에 연결되어 있고, 다른 끝이 상기 제2 비트 라인에 연결되어 있는 강유전체 캐패시터를 구비하며, 읽기/쓰기 동작시에는 상기 워드 라인이 액티브되며, 상기 제1 및 제2 비트 라인중 미리 정해진 어느 하나로 데이타 신호가 입/출력되며 나머지 비트 라인으로 플레이트 전압이 인가되는 것을 특징으로 한다. 실시예에 따르면, 액세스 트랜지스터는 NMOS 트랜지스터로 구성될 수 있다.
본 발명에 의한 불휘발성 강유전체 메모리 장치의 기준 셀은 제1 및 제2 비트 라인들; 기준 워드 라인; 제1 및 제2 드레인/소스 및 게이트를 가지며 제1 드레인/소스가 상기 제1 비트 라인에 연결되어 있고 그 자신의 게이트가 상기 기준 워드 라인에 연결되어 있는 제1 기준 셀 트랜지스터; 제1 및 제2 드레인/소스 및 게이트를 가지며 제1 드레인/소스가 상기 제1 비트 라인에 연결되어 있고 게이트가 상기 기준 워드 라인에 연결되어 있는 제2 기준 셀 트랜지스터; 한끝이 상기 제1 기준 셀 트랜지스터의 제2 드레인/소스에 연결되어 있고 다른 끝이 상기 제2 비트 라인에 연결되어 있는 제1 기준 셀 강유전체 캐패시터; 및 한끝이 상기 제2 기준 셀 트랜지스터의 제2 드레인/소스에 연결되어 있고 다른 끝이 상기 제2 비트 라인에 연결되어 있는 제2 기준 셀 강유전체 캐패시터를 구비한다. 실시예에서, 제1 및 제2 기준 셀 액세스 트랜지스터들은 NMOS 트랜지스터들로 구성된다. 또한, 제1 기준 셀 강유전체 캐패시터 및 제2 기준 셀 강유전체 캐패시터는 상보적인 데이타를 저장하고 있다.
상기한 목적들을 달성하기 위하여 본 발명에 의한 다른 불휘발성 강유전체 메모리 장치는 제1, 제2, 제3 및 제4 비트 라인들; 워드 라인; 기준 워드 라인; 직렬로 연결되어 있는 액세스 트랜지스터 및 강유전체 캐패시터로 구성되며, 상기 제1 및 제2 비트 라인들 사이에 직렬로 연결되는 것으로, 그 안에 포함되는 액세스 트랜지스터의 게이트는 상기 워드 라인에 연결되는 동작 메모리 셀; 제1 및 제2 드레인/소스 및 게이트를 가지며 제1 드레인/소스가 상기 제3 비트 라인에 연결되어 있고 게이트가 상기 기준 워드 라인에 연결되어 있는 제1 기준 셀 트랜지스터; 제1 및 제2 드레인/소스 및 게이트를 가지며 제1 드레인/소스가 상기 제3 비트 라인에 연결되어 있고 게이트가 상기 기준 워드 라인에 연결되어 있는 제2 기준 셀 트랜지스터; 한끝이 상기 제1 기준 셀 트랜지스터의 제2 드레인/소스에 연결되어 있고 다른 끝이 상기 제4 비트 라인에 연결되어 있는 제1 기준 셀 강유전체 캐패시터; 및 한끝이 상기 제2 기준 셀 트랜지스터의 제2 드레인/소스에 연결되어 있고 다른 끝이 상기 제4 비트 라인에 연결되어 있는 제2 기준 셀 강유전체 캐패시터를 구비하며, 데이타 읽기/쓰기 동작시에는 상기 워드 라인이 액티브되며, 상기 제1 비트 라인으로 데이타 신호가 입/출력되고 상기 제3 비트 라인으로 반전 데이타 신호가 입/출력되며, 상기 제2 및 제4 비트 라인들로 플레이트 전압이 인가된다.
상기한 목적들을 달성하기 위하여 본 발명에 의한 또 다른 불휘발성 강유전체 메모리 장치는 제1 및 제2 비트 라인들; 제1 및 제2 워드 라인들; 제1 및 제2 드레인/소스 및 게이트를 가지며, 그 자신의 제1 드레인/소스가 상기 제1 비트 라인에 연결되어 있고, 그 자신의 게이트가 상기 제1 워드 라인에 연결되어 있는 제1 액세스 트랜지스터; 그 한끝이 상기 제1 액세스 트랜지스터의 제2 드레인/소스에 연결되어 있고, 다른 끝이 상기 제2 비트 라인에 연결되어 있는 제1 강유전체 캐패시터; 제1 및 제2 드레인/소스 및 게이트를 가지며, 그 자신의 제1 드레인/소스가 상기 제2 비트 라인에 연결되어 있고, 그 자신의 게이트가 상기 제2 워드 라인에 연결되어 있는 제2 액세스 트랜지스터; 및 그 한끝이 상기 제2 액세스 트랜지스터의 제2 드레인/소스에 연결되어 있고, 다른 끝이 상기 제1 비트 라인에 연결되어 있는 제2 강유전체 캐패시터를 구비하며, 상기 제1 액세스 트랜지스터 및 상기 제1 강유전체 캐패시터가 제1 메모리 셀을 구성하고, 상기 제2 액세스 트랜지스터 및 상기 제2 강유전체 캐패시터가 제2 메모리 셀을 구성하며; 제1 메모리 셀에 대한 읽기/쓰기 동작시에는 상기 제1 워드 라인이 액티브되고 상기 제1 및 제2 비트 라인들중 미리 정해진 어느 하나의 비트 라인으로 데이타 신호가 입/출력되고 나머지 비트 라인으로 플레이트 전압이 인가되며; 제2 메모리 셀에 대한 읽기/쓰기 동작시에는 상기 제2 워드 라인이 액티브되고 상기 제1 및 제2 비트 라인중 미리 정해진 어느 하나의 비트 라인으로 플레이트 전압이 인가되고 나머지 비트 라인으로 데이타 신호가 입/출력되는 것을 특징으로 한다.
상기한 목적들을 달성하기 위하여, 본 발명에 의한 또 다른 불휘발성 강유전체 메모리 장치는 제1, 제2, 제3 및 제4 비트 라인들; 제1 및 제2 워드 라인들; 제1 및 제2 기준 워드 라인들; 하나의 액세스 트랜지스터 및 하나의 강유전체 캐패시터로 구성되며, 상기 제1 및 제2 비트 라인들 사이에 연결되어 있고, 상기 제1 워드 라인으로 액세스 할 수 있는 제1 동작 메모리 셀; 하나의 액세스 트랜지스터 및 하나의 강유전체 캐패시터로 구성되며, 상기 제1 및 제2 비트 라인들 사이에 연결되어 있고, 상기 제2 워드 라인으로 액세스 할 수 있는 제2 동작 메모리 셀; 상기 제3 및 제4 비트 라인들 사이에 연결되어 있으며 상기 제1 기준 워드 라인으로 액세스 할 수 있는 제1 기준 셀; 및 상기 제3 및 제4 비트 라인들 사이에 연결되어 있으며 상기 제2 기준 워드 라인으로 액세스 할 수 있는 제2 기준 셀을 구비하며; 상기 제1 동작 메모리 셀에 대한 읽기/쓰기 동작에서는 상기 제1 비트 라인이 데이타 라인으로 지정되고 상기 제3 비트 라인이 반전 데이타 라인으로 지정되며 상기 제2 및 제4 비트 라인이 플레이트 라인으로 지정되며; 상기 제2 동작 메모리 셀에 대한 읽기/쓰기 동작에서는 상기 제2 비트 라인이 데이타 라인으로 지정되고 상기 제4 비트 라인이 반전 데이타 라인으로 지정되며 상기 제1 및 제3 비트 라인이 플레이트 라인으로 지정되며; 상기 제1 동작 메모리 셀에 대한 읽기 동작에서는 상기 제1 기준 셀이 액티브되고, 상기 제2 동작 메모리 셀에 대한 읽기 동작에서는 상기 제2 기준 셀이 액티브되는 것을 특징으로 한다.
본 발명의 따른 또 다른 불휘발성 강유전체 메모리 장치는 제1 및 제2 상부 비트 라인들; 제1 및 제2 상부 워드 라인들; 제1 및 제2 상부 기준 워드 라인들; 각각 상호 직렬로 연결되어 있는 하나의 액세스 트랜지스터 및 강유전체 캐패시터로 구성되는 것으로, 그 안에 포함되는 액세스 트랜지스터의 게이트는 대응되는 상기 상부 워드 라인에 연결되는 제1 및 제2 상부 동작 메모리 셀들; 각각 2개의 기준 셀 트랜지스터들 및 2개의 기준 셀 강유전체 캐패시터들로 구성되는 것으로, 하나의 기준 셀 트랜지스터와 하나의 기준 셀 강유전체 캐패시터가 상기 제1 및 제2 상부 비트 라인들 사이에 상호 직렬로 연결되고 각 기준 셀 트랜지스터들의 게이트들은 대응되는 상기 상부 기준 워드 라인에 연결되어 있으며, 상호 대칭적으로 상기 제1 및 제2 상부 비트 라인들 사이에 연결되는 제1 및 제2 상부 기준 셀들; 제1 및 제2 하부 비트 라인들; 제1 및 제2 하부 워드 라인들; 제1 및 제2 하부 기준 워드 라인들; 각각 상호 직렬로 연결되어 있는 하나의 액세스 트랜지스터 및 강유전체 캐패시터로 구성되는 것으로, 그 안에 포함되는 액세스 트랜지스터의 게이트는 대응되는 상기 하부 워드 라인에 연결되는 제1 및 제2 하부 동작 메모리 셀들; 각각 2개의 기준 셀 트랜지스터들 및 2개의 기준 셀 강유전체 캐패시터들로 구성되는 것으로, 하나의 기준 셀 트랜지스터와 하나의 기준 셀 강유전체 캐패시터가 상기 제1 및 제2 하부 비트 라인들 사이에 상호 직렬로 연결되고 각 기준 셀 트랜지스터들의 게이트들은 대응되는 상기 하부 기준 워드 라인에 연결되어 있으며, 상호 대칭적으로 상기 제1 및 제2 하부 비트 라인들 사이에 연결되는 제1 및 제2 하부 기준 셀들을 구비하며, 상기 제1 상부 동작 메모리 셀에 대한 데이타 읽기/쓰기 동작시에는 상기 제1 상부 워드 라인이 액티브되고, 상기 제1 상부 비트 라인으로 데이타 신호가 입/출력되고 상기 제1 하부 비트 라인으로 반전 데이타 신호가 입/출력되며, 상기 제2 상부 비트 라인으로 플레이트 전압이 인가되며, 상기 제1 하부 기준 셀이 액티베이션되며; 상기 제2 상부 메모리 셀에 대한 데이타 읽기/쓰기 동작시에는 상기 제2 상부 워드 라인이 액티브되고, 상기 제2 상부 비트 라인으로 데이타 신호가 입/출력되고 상기 제2 하부 비트 라인으로 반전 데이타 신호가 입/출력되며, 상기 제1 상부 비트 라인으로 플레이트 전압이 인가되며, 상기 제2 하부 기준 셀이 액티베이션되며; 상기 제1 하부 메모리 셀에 대한 데이타 읽기/쓰기 동작시에는 상기 제1 하부 워드 라인이 액티브되고, 상기 제1 하부 비트 라인으로 데이타 신호가 입/출력되고 상기 제1 상부 비트 라인으로 반전 데이타 신호가 입/출력되며, 상기 제2 하부 비트 라인으로 플레이트 전압이 인가되고, 상기 제1 상부 기준 셀이 액티베이션되며; 상기 제2 하부 메모리 셀에 대한 데이타 읽기/쓰기 동작시에는 상기 제2 하부 워드 라인이 액티브되고, 상기 제2 하부 비트 라인으로 데이타 신호가 입/출력되고 상기 제2 상부 비트 라인으로 반전 데이타 신호가 입/출력되며, 상기 제1 하부 비트 라인으로 플레이트 전압이 인가되며, 상기 제2 상부 기준 셀이 더미 셀로 작용하는 것을 특징으로 한다.
본 발명의 실시예에 따른 불휘발성 강유전체 메모리 장치에는 상기 제1 및 제2 상부 비트 라인들 사이에 연결되어 있는 상부 비트 라인 등화기; 및 상기 제1 및 제2 하부 비트 라인들 사이에 연결되어 있는 하부 비트 라인 등화기가 더 포함된다. 또한, 불휘발성 강유전체 메모리 장치는 상부 센스 앰프 라인 및 하부 센스 앰프 라인; 및 상기 상부 센스 앰프 라인과 상기 하부 센스 앰프 라인에 결합되어 그에 나타나는 전압 차를 증폭하는 센스 증폭기를 더 구비할 수 있다.
본 발명의 실시예에 따른 불휘발성 강유전체 메모리 장치에는 데이타 라인, 반전 데이타 라인 및 플레이트 라인을 지정하기 위하여, 상부 및 하부 비트 라인 선택 스위치들, 상부 및 하부 플레이트 라인 선택 스위치들, 상부 및 하부 고립 스위치들이 더 포함되어 있다. 또한, 각 비트 라인들을 접지 레벨로 프리차지시키기 위한 상부 및 하부 비트 라인 프리차저가 제공되며, 데이타 입/출력을 제어하기 위한 상부 및 하부 데이타 입출력 스위치들이 제공된다.
상기 또 다른 목적을 달성하기 위하여, 본 발명에 의한 불휘발성 강유전체 메모리 장치의 구동 방법은 하나의 액세스 트랜지스터 및 하나의 강유전체 캐패시터로 구성되어 있는 동작 메모리 셀과 2개의 기준 셀 액세스 트랜지스터들 및 2개의 기준 셀 강유전체 캐패시터들로 구성되는 기준 셀을 포함하는 불휘발성 강유전체 메모리 장치에서 데이타 읽기 동작을 수행하는 방법에 있어서, 외부에서 인가되는 어드레스에 근거하여, 상기 동작 메모리 셀에 연결되어 있는 한 쌍의 비트 라인들중 어느 하나를 데이타 라인으로 지정하고 다른 하나를 플레이트 라인으로 지정하며, 상기 기준 셀에 연결되어 있는 한 쌍의 비트 라인들중 어느 하나를 반전 데이타 라인으로 지정하고 다른 하나를 플레이트 라인으로 지정하는 단계; 상기 플레이트 라인으로 플레이트 전압을 인가하여 상기 데이타 라인 및 상기 반전 데이타 라인에 차지 쉐어링이 일어나도록 하는 단계; 상기 차지 쉐어링 결과로 상기 데이타 라인 및 반전 데이타 라인에 나타나는 전압 차를 증폭시키는 단계; 및 상기 데이타 라인 및 반전 데이타 라인의 전압을 출력하는 단계를 구비하는 것을 특징으로 한다.
불휘발성 강유전체 메모리 장치의 구동 방법의 실시예에 따르면, 상기 기준 셀에 연결되어 있는 플레이트 라인을 전기적으로 2 부분으로 나누는 단계; 및 상기 2 부분중 기준 셀에 전기적으로 접속되지 않은 부분과 상기 반전 데이타 라인을 전기적으로 결합시키어 반전 데이타 라인의 비트 라인 캐패시턴스를 2배로 증가시키는 단계가 더 포함된다. 또한, 상기 데이타 라인, 반전 데이타 라인 및 플레이트 라인을 지정하는 단계는 외부에서 인가되는 로우 어드레스의 최상위 비트와 컬럼 어드레스의 최하위 비트에 따라 수행될 수 있다.
상기 또 다른 목적을 달성하기 위하여, 본 발명에 의한 불휘발성 강유전체 메모리 장치의 구동 방법은 각각 하나의 액세스 트랜지스터 및 하나의 강유전체 캐패시터로 구성되어 있는 복수의 동작 메모리 셀들과 각각 2개의 기준 셀 액세스 트랜지스터들 및 2개 기준 셀 강유전체 캐패시터들로 구성되어 있는 복수의 기준 셀들을 가지는 불휘발성 강유전체 메모리 장치에서 데이타 읽기 동작을 수행하는 방법에 있어서, 외부에서 인가되는 어드레스에 따라 복수의 비트 라인들중 데이타 라인, 반전 데이타 라인을 지정하는 단계; 외부에서 인가되는 어드레스에 따라 복수의 비트 라인들중 플레이트 라인들을 지정하는 단계; 데이타 라인, 반전 데이타 라인 및 플레이트 라인들을 플로우팅시키는 단계; 상기 액세스 트랜지스터 및 상기 기준 셀 액세스 트랜지스터를 선택적으로 액티브시키는 단계; 플레이트 라인을 통하여 선택된 동작 메모리 셀 및 기준 셀에 플레이트 전압을 인가하는 단계; 및 데이타 라인 및 반전 데이타 라인에 유기된 전압을 센싱하는 단계를 구비한다.
상기 또 다른 목적을 달성하기 위하여, 본 발명의 의한 불휘발성 강유전체 메모리 장치의 구동 방법은 하나의 액세스 트랜지스터 및 하나의 강유전체 캐패시터로 구성되어 있는 동작 메모리 셀과 2개의 기준 셀 액세스 트랜지스터들 및 2개의 기준 셀 강유전체 캐패시터들로 구성되는 기준 셀을 포함하는 불휘발성 강유전체 메모리 장치에서 데이타 쓰기 동작을 수행하는 방법에 있어서, 외부에서 인가되는 어드레스에 근거하여, 상기 동작 메모리 셀에 연결되어 있는 한 쌍의 비트 라인들중 어느 하나를 데이타 라인으로 지정하고 다른 하나를 플레이트 라인으로 지정하며, 상기 기준 셀에 연결되어 있는 한 쌍의 비트 라인들중 어느 하나를 반전 데이타 라인으로 지정하고 다른 하나를 플레이트 라인으로 지정하는 단계; 및 기입하고자 하는 데이타 신호 및 반전 데이타 신호를 상기 데이타 라인 및 상기 반전 데이타 라인으로 인가하는 단계; 상기 데이타 라인 및 상기 반전 데이타 라인의 전압 차를 증폭시키는 단계; 상기 플레이트 라인들로 플레이트 전압을 인가하는 단계; 및 상기 데이타 라인, 반전 데이타 라인 및 플레이트 라인들을 접지 레벨로 프리차징시키는 단계를 포함한다.
상기 또 다른 목적을 달성하기 위하여, 본 발명에 의한 다른 불휘발성 강유전체 메모리 장치의 구동 방법은 각각 하나의 액세스 트랜지스터 및 하나의 강유전체 캐패시터로 구성되어 있는 복수의 동작 메모리 셀들과 각각 2개의 기준 셀 액세스 트랜지스터들 및 2개 기준 셀 강유전체 캐패시터들로 구성되어 있는 복수의 기준 셀들을 가지는 불휘발성 강유전체 메모리 장치를 구동하는 방법에 있어서, 외부에서 인가되는 어드레스에 따라 복수의 비트 라인들중 데이타 라인, 반전 데이타 라인을 지정하는 단계; 외부에서 인가되는 어드레스에 따라 복수의 비트 라인들중 플레이트 라인들을 지정하는 단계; 접지 레벨로 프리차징되어 있는 상기 데이타 라인, 반전 데이타 라인, 플레이트 라인들을 플로우팅시키는 단계; 상기 데이타 라인 및 반전 데이타 라인으로 데이타 신호 및 반전 데이타 신호를 인가하는 단계; 상기 데이타 라인 및 반전 데이타 라인의 전압 차를 증폭시키는 단계; 선택된 동작 메모리 셀의 액세스 트랜지스터를 턴-온시키는 단계; 상기 플레이트 라인들로 플레이트 전압을 인가하는 단계; 상기 데이타 라인, 반전 데이타 라인 및 플레이트 라인들을 접지 레벨로 프리차징시키는 단계; 및 상기 선택된 액세스 트랜지스터를 턴-오프시키는 단계를 구비하는 것을 특징으로 한다.
즉, 본 발명에 따른 불휘발성 강유전체 메모리 장치에서 비트 라인은 그에 인접되어 있는 메모리 셀들을 액세스하는 경우에 플레이트 라인 또는 반전 비트 라인들로 사용되기 위한 구조를 가지는 것이다.
이어서, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 5는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 단위 메모리 셀 구조를 나타낸 것이다. 하나의 메모리 셀은 하나의 액세스 트랜지스터(301) 및 강유전체 캐패시터(302)로 구성되어 있다. 액세스 트랜지스터(301)의 제1 드레인/소스는 비트 라인(BL0)에 연결되어 있고 게이트는 워드 라인(WL)에 연결되어 있으며 제2 드레인/소스는 강유전체 캐패시터(302)의 한끝에 연결되어 있다. 강유전체 캐패시터(302)의 다른 끝은 비트 라인(BL1)에 연결되어 있다.
이와 같은 구조에서, 데이타 신호는 비트 라인(BL0) 및 비트 라인(BL1)중 미리 정해진 어느 하나로 입/출력될 수 있다. 예를 들어, 비트 라인(BL0)으로 데이타 신호가 입/출력되면, 비트 라인(BL1)은 플레이트 라인으로 작용하게 된다. 여기서, 비트 라인(BL1)은 다른 메모리 셀(도면에 도시되지 않음)을 액세스하는 경우에는 데이타 라인으로 사용될 수 있다.
도 5에서 액세스 트랜지스터는 NMOS 트랜지스터로 구성되어 있다. 강유전체 캐패시터(302)는 그 양단에 인가되는 전압에 따라 제1 또는 제2 분극 상태로 프로그램되며, 강유전체 캐패시터(302)의 양단에 인가되는 전압이 0 [volt]인 경우에는 프로그램된 분극 상태를 그대로 유지하게 된다.
메모리 셀(300)에 대한 읽기 동작에서, 먼저 비트 라인이 0 [volt]로 프리차지된다. 그런 다음, 워드 라인(WL)에 하이 레벨인 신호를 인가하여 비트 라인(BL0)이 강유전체 캐패시터(302)에 전기적으로 결합되도록 한다. 플레이트 라인으로 지정된 비트 라인에 플레이트 전압(예를 들면, 5 [volt])을 인가하는 것이다.
데이타 라인에 나타나는 전압은 강유전체 캐패시터(302)의 분극 상태에 따라 달라지게 되며, 이를 센싱하여 데이타를 출력한다. 예를 들어, 비트 라인(BL0)이 데이타 라인으로 지정되고 비트 라인(BL1)이 플레이트 라인으로 지정되는 경우, 플레이트 전압을 비트 라인(BL1)으로 인가하고 그에 의하여 비트 라인(BL0)에 나타나는 전압을 센싱하여 데이타를 읽게 된다.
메모리 셀(300)에 대한 쓰기 동작을 위한 액세스는 워드 라인(WL)에 하이 레벨인 신호를 인가하여 액세스 트랜지스터를 턴-온 시킨다. 비트 라인들중 미리 지정된 하나의 비트 라인으로 데이타 신호를 인가하고 나머지 비트 라인으로는 플레이트 전압을 인가하도록 한다. 그리하여, 강유전체 캐패시터(302)가 그 양단에 인가되는 데이타 신호와 플레이트 전압의 차이에 의하여 프로그램되도록 한다.
여기서, 강유전체 캐패시터(302)를 프로그램하기에 필요한 전압의 크기는 강유전체 캐패시터를 구성하는 강유전성 물질들의 결합 비율에 따라서 달라질 수 있다. 예를 들면, PZT와 산화실리콘의 결합 비율에 따라서 프로그램 전압의 크기가 달라질 수 있다.
도 6은 본 발명의 다른 실시예에 따른 불휘발성 강유전체 메모리 장치를 나타낸 회로도이다. 동작 메모리 셀(310)은 하나의 액세스 트랜지스터(311) 및 하나의 강유전체 캐패시터(312)로 구성되어 있다. 액세스 트랜지스터(311)의 제1 드레인/소스는 비트 라인(BL0)에 연결되어 있고 제2 드레인/소스는 강유전체 캐패시터(312)의 한끝에 연결되어 있고 게이트는 워드 라인(WL)에 연결되어 있다. 강유전체 캐패시터(312)의 다른 끝은 비트 라인(BL1)에 연결되어 있다. 도 7은 동작 메모리 셀의 다른 구성을 나타낸 것으로, 하나의 액세스 트랜지스터(313) 및 하나의 강유전체 캐패시터(314)로 구성되어 있다. 액세스 트랜지스터(313)의 드레인/소스 경로는 강유전체 캐패시터(314)와 비트 라인(BL1) 사이에 형성되며, 그 자신의 게이트는 워드 라인(WL)에 연결되어 있다. 도 6 및 도 7에 도시되어 있는 동작 메모리 셀에서, 데이타는 강유전체 캐패시터의 분극 상태로 저장된다.
다시 도 6을 참조하면, 비트 라인 프리차저(320)는 NMOS 트랜지스터들(321, 322, 323, 324)로 구성되어 있다. NMOS 트랜지스터(321)의 드레인은 비트 라인(BL0)에 연결되어 있고 소스는 접지되어 있으며 게이트로 비트 라인 프리차저 인에이블 신호(BLN)가 인가된다. NMOS 트랜지스터(322)의 드레인은 비트 라인(BL1)에 연결되어 있고 소스는 접지되어 있으며 게이트로 비트 라인 프리차저 인에이블 신호(BLN)가 인가된다. NMOS 트랜지스터(323)의 드레인은 비트 라인(CBL0)에 연결되어 있고 소스는 접지되어 있으며 게이트로 비트 라인 프리차저 인에이블 신호(BLN)가 인가된다. NMOS 트랜지스터(324)의 드레인은 비트 라인(CBL1)에 연결되어 있고 소스는 접지되어 있으며 게이트로 비트 라인 프리차저 인에이블 신호(BLN)가 인가된다. 따라서, 비트 라인 프리차저 인에이블 신호(BLN)가 하이 레벨이 되면, NMOS 트랜지스터들(321, 322, 323, 324)이 턴-온되어 비트 라인들(BL0, BL1, CBL0, CBL1)이 접지로 프리차지된다.
기준 셀(330)은 비트 라인(CBL0)과 비트 라인(CBL1) 사이에 연결되어 있으며, 기준 워드 라인(RWL)에 의하여 액세스된다. 즉, 기준 워드 라인(RWL)이 액티브되고 비트 라인(CBL1)에 플레이트 전압이 인가되면, 데이타 1의 전압과 데이타 0의 전압의 중간 값이 비트 라인(CBL0)에 나타나도록 한다.
센스 증폭기(340)는 비트 라인(BL0)과 비트 라인(CBL0) 사이에 연결되어 있으며, 센스 증폭기 인에이블 신호(LSAEN)가 액티브인 경우에 비트 라인(BL0)과 비트 라인(CBL0)의 전압 차를 증폭시킨다.
도 6에서, 비트 라인(BL0)은 데이타 라인으로 작용하고, 비트 라인(CBL0)은 반전 데이타 라인으로 작용하며, 비트 라인(BL1) 및 비트 라인(CBL1)은 플레이트 라인으로 작용한다. 그러나, 비트 라인(BL0), 비트 라인(BL1), 비트 라인(CBL0) 및 비트 라인(CBL1)은 다른 동작 메모리 셀에서는 그 역할들이 서로 바뀌게 된다. 특히, 비트 라인(BL1) 및 비트 라인(CBL1)은 플레이트 라인으로서만 작용하는 것이 아니라, 도면에는 도시되지 않은 다른 동작 메모리 셀에 대한 데이타 읽기/쓰기 동작에서는 데이타 라인 및 반전 데이타 라인으로 작용하게 된다.
도 8은 본 발명의 다른 실시예에 따른 불휘발성 강유전체 메모리 장치를 나타낸 회로도이다. 동작 메모리 셀(310)은 하나의 액세스 트랜지스터(311) 및 하나의 강유전체 캐패시터(312)로 이루어져 있다. 액세스 트랜지스터(311)는 그 자신의 제1 드레인/소스가 비트 라인(BL0)에 연결되어 있고 제2 드레인/소스가 강유전체 캐패시터(312)에 연결되어 있으며 그 자신의 게이트가 워드 라인(WL)에 연결되어 있는 NMOS 트랜지스터로 구성되어 있다. 강유전체 캐패시터(312)는 히스테리시스 특성을 나타내며, 액세스 트랜지스터(311)의 제2 드레인/소스와 비트 라인(BL1) 사이에 연결되어 있다. 이와 같은 동작 메모리 셀은 도 7에 도시한 바와 같이 구성될 수도 있다.
기준 셀(350)은 2개의 기준 셀 액세스 트랜지스터들(351, 353)과 2개의 기준 셀 강유전체 캐패시터들(352, 354)로 구성되어 있다. 기준 셀 액세스 트랜지스터(351)의 제1 드레인/소스는 비트 라인(CBL0)에 연결되어 있고 게이트는 기준 워드 라인(RWL)에 연결되어 있다. 기준 셀 강유전체 캐패시터(352)의 한끝은 기준 셀 액세스 트랜지스터(351)의 제2 드레인/소스 및 기준 셀 데이타 기입 라인(355)에 공통 연결되어 있고, 기준 셀 강유전체 캐패시터(352)의 다른 끝은 비트 라인(CBL1)에 연결되어 있다. 마찬가지로, 기준 셀 액세스 트랜지스터(353)의 제1 드레인/소스는 비트 라인(CBL0)에 연결되어 있고 게이트는 기준 워드 라인(RWL)에 연결되어 있다. 기준 셀 강유전체 캐패시터(354)의 한끝은 기준 셀 액세스 트랜지스터(353)의 제2 드레인/소스 및 기준 셀 반전 데이타 기입 라인(356)에 공통 연결되어 있고, 기준 셀 강유전체 캐패시터(354)의 다른 끝은 비트 라인(CBL1)에 연결되어 있다.
센스 증폭기(340)는 비트 라인(BL0)과 비트 라인(CBL0) 사이에 연결되어 있으며, 센스 증폭기 인에이블 신호(LSAEN)가 액티브인 경우에 비트 라인(BL0)과 비트 라인(CBL0)의 전압 차를 증폭시킨다. 센스 증폭기(341)는 비트 라인(BL1)과 비트 라인(CBL1) 사이에 연결되어 있는 것으로, 도면에는 도시되지 않은 다른 동작 셀에 대한 액세스를 위한 것이다.
비트 라인 프리차저(320)는 4개의 NMOS 트랜지스터들(321, 322, 323, 324)로 이루어져 있다. 각 NMOS 트랜지스터의 드레인은 대응되는 비트 라인에 연결되어 있고 소스는 접지되어 있으며 게이트에는 비트 라인 프리차저 인에이블 신호(BLN)가 인가된다. 그리하여, 비트 라인 프리차저 인에이블 신호(BLN)가 하이 레벨로 액티브되면 대응되는 비트 라인의 전압을 접지로 프리차지시킨다.
비트 라인 등화기(360)는 하나의 NMOS 트랜지스터(361)로 구성될 수 있다.
NMOS 트랜지스터(361)의 제1 드레인/소스는 비트 라인(CBL0)에 연결되어 있고 제2 드레인/소스는 비트 라인(CBL1)에 연결되어 있으며, 게이트로는 비트 라인 등화기 인에이블 신호(REQ)가 인가된다. 그리하여, 비트 라인 등화기 인에이블 신호(REQ)가 하이 레벨인 경우에 턴-온되어 비트 라인(CBL0) 및 비트 라인(CBL1)을 전기적으로 연결시킨다.
고립 스위치(370)는 비트 라인(CBL1)상에 연결되어 있으며, 고립 스위치 제어 신호(IS)가 논액티브인 경우 그 경로를 단락시킨다. 고립 스위치(370)가 오프되면, 비트 라인(CBL1)은 기준 셀과 연결되어 있는 부분(CBL1')과 그렇지 않은 부분(CBL1'')으로 전기적으로 나누어진다. 고립 스위치(371)는 도면에 도시되지 않은 다른 동작 셀에 대한 액세스를 위한 것이다. 복수의 고립 스위치중 어느 것을 턴-온시키고 어느 것을 턴-오프 시킬 것인지는 동작 메모리 셀과 기준 셀의 배열에 따라 달라지게 된다. 고립 스위치중 단락되어야 하는 것은 기준 셀에 연결되어 있고 플레이트 라인으로 지정된 비트 라인이 된다. 따라서, 복수의 고립 스위치들은 외부에서 인가되는 어드레스 정보에 의하여 선택적으로 온/오프될 수 있다.
도 8에 도시되어 있는 불휘발성 강유전체 메모리 장치에서의 읽기 동작을 도 9를 참조하여 설명하기로 한다.
먼저, 외부에서 인가되는 어드레스를 디코딩하여 그 결과에 따라 복수의 비트 라인들중 데이타 라인, 반전 데이타 라인, 플레이트 라인들을 지정하고, 고립 스위치(370)를 오프시킨다. 도 8에서 메모리 셀(310)을 액세스하기 위해서는, 비트 라인(BL0)이 데이타 라인으로 지정되고, 비트 라인(CBL0)이 반전 데이타 라인으로 지정되며, 비트 라인(BL1) 및 비트 라인(CBL1)이 플레이트 라인으로 지정된다. 비트 라인(CBL1)은 기준 셀에 연결되어 있는 부분(CBL1')과 그렇지 않은 부분(CBL1'')으로 전기적으로 나누어진다.
비트 라인 프리차저 인에이블 신호(BLN)가 하이 레벨이 되면, 비트 라인들(BL0, BL1, CBL0, CBL1'')이 0 [volt]로 프리차지된다. 이는 그 이전에 비트 라인들 상에 저장되어 있는 전하를 방전함으로써, 정확한 데이타 읽기 동작을 수행하도록 하기 위한 것이다. 비트 라인 프리차저 인에이블 신호(BLN)가 로우 레벨이 되면 비트 라인들이 플로우팅 상태가 된다. 비트 라인들의 플로우팅 상태에서 워드 라인(WL) 및 기준 워드 라인(RWL)으로 하이 레벨이 인가되어, 액세스 트랜지스터(311) 및 기준 셀 액세스 트랜지스터들(351, 353)이 턴-온된다. 그리하여, 강유전체 캐패시터(312)가 비트 라인(BL0)에 전기적으로 결합하게 되고, 기준 셀 강유전체 캐패시터들(352, 354)이 비트 라인(CBL0)에 전기적으로 결합하게 된다. 액세스 트랜지스터 및 기준 셀 액세스 트랜지스터들이 턴-온되어 있는 상태에서, 비트 라인 등화기 인에이블 신호(REQ)가 하이 레벨로 액티브되면, 비트 라인(CBL0) 및 비트 라인(CBL1'')이 전기적으로 연결된다. 그리하여, 비트 라인(CBL0) 및 비트 라인(CBL1'')이 반전 데이타 라인으로 작용하게 되고, 비트 라인(CBL1')이 플레이트 라인으로 작용하게 된다. 여기서, 비트 라인(CBL1')의 길이가 비트 라인(CBL1'')의 길이에 비하여 무시할 수 있을 정도로 작다고 하면, 결과적으로 반전 데이타 라인의 캐패시턴스가 2배로 증가하게 된다. 또한, 비트 라인(BL0)의 캐패시턴스와 비트 라인(CBL0)의 캐패시턴스가 동일하다고 가정하면, 데이타 라인의 캐패시턴스를 CBL이라고 하고 반전 데이타 라인의 비트 라인 캐패시턴스는 2CBL로 나타낼 수 있다.
플레이트 라인으로 지정된 비트 라인(BL1) 및 비트 라인(CBL1')으로 플레이트 전압(예를 들어 5 [volt])을 인가한다. 플레이트 전압이 인가되면, 동작 메모리 셀의 강유전체 캐패시터(312)의 분극 상태에 따른 전압 레벨이 비트 라인(BL0)에 나타나게 된다.
보다 구체적으로 말하면, 강유전체 캐패시터(312)에 데이타 1(즉, 도 1에서 S4 상태)이 저장되어 있다면, 강유전체 캐패시터(312)는 도 1에서 S6 상태로 천이되면서, 비트 라인(BL0)은 다음 수학식 3과 같은 전압 레벨을 가지게 된다.
[수학식 3]
상기 수학식 3에서 CBL은 비트 라인(BL0)의 캐패시턴스를 나타낸다.
한편, 강유전체 캐패시터(312)에 데이타 0(즉, 도 1에서 S1 상태)이 저장되어 있다면, 강유전체 캐패시터(312)는 도 1에서 S6 상태로 천이된다. 그러나, S1 상태와 S6 상태에서 강유전체 캐패시터(312)에 축적되는 전하량의 차이가 없기 때문에 비트 라인(BL0)의 전압 레벨은 이전의 값(즉, 접지 레벨)을 그대로 유지하게 된다.
기준 셀 강유전체 캐패시터들(352, 354)은 서로 상반되는 데이타를 저장하고 있다. 예를 들면, 기준 셀 강유전체 캐패시터(352)에는 데이타 1이 저장되어 있고, 기준 셀 강유전체 캐패시터(354)는 데이타 0이 저장되어 있다. 또한, 강유전체 캐패시터들(352, 354)의 캐패시턴스는 동작 메모리 셀의 액세스 트랜지스터(311 또는 313)와 실질적으로 동일하게 구성할 수 있다. 여기서, 데이타 라인의 캐패시턴스를 CBL이라고 하고 반전 데이타 라인의 비트 라인 캐패시턴스는 2CBL이므로, 반전 데이타 라인에는 데이타 0의 전압 레벨과 데이타 1의 전압 레벨의 중간 레벨이 나타나게 된다. 보다 구체적으로 설명하면, 기준 셀 강유전체 캐패시터(352)는 도 1의 S4 상태에서 S6 상태로 천이하면서, 2QR의 전하량을 반전 데이타 라인(CBL0, CBL1'')에 전달하고, 기준 셀 강유전체 캐패시터(354)는 도 1의 S1 상태에서 S6 상태로 천이하면서 거의 0 의 전하량을 반전 데이타 라인(CBL0, CBL1'')으로 전달한다. 따라서, 반전 데이타 라인에 전달되는 전하량의 총량은 2QR이고 그 캐패시턴스는 2CBL이므로 반전 데이타 라인의 전압 레벨은 다음 수학식 4와 같이 나타낼 수 있다.
[수학식 4]
이어서, 비트 라인(BL0) 및 비트 라인(CBL1')로 인가되는 전압을 접지 레벨로 다운시킨다. 이와 같이 하면, 강유전체 캐패시터(312) 및 기준 셀 강유전체 캐패시터들(352, 353)은 모두 도 1의 S1 상태로 된다. 그 다음에, 비트 라인 등화기 인에이블 신호(REQ)를 로우 레벨로 논액티브시키어 비트 라인(CBL0)과 비트 라인(CBL1'')을 전기적으로 단락시킨다. 또한, 기준 워드 라인(RWL)을 로우 레벨로 논액티브시키어, 기준 셀 강유전체 캐패시터들(352, 354)을 비트 라인(CBL0)과 전기적으로 단락시킨다.
이어서, 센스 증폭기 인에이블 신호(LSAEN)를 하이 레벨로 액티브시킨다.
센스 증폭기(340)는 데이타 라인으로 작용하는 비트 라인(BL0) 및 반전 데이타 라인으로 작용하는 비트 라인(CBL0)에 나타난 전압 차를 증폭시킨다. 따라서, 동작 메모리 셀(310)에 데이타 1이 저장되어 있었다면, 비트 라인(BL0)은 로직 하이 레벨이 되고, 동작 메모리 셀(310)에 데이타 0이 저장되어 있었다면, 비트 라인(BL0)은 로직 로우 레벨이 된다. 이 때, 비트 라인(BL1)은 접지 레벨로 고정되어 있기 때문에, 데이타 1을 저장하였던 강유전체 캐패시터(312)는 도 1의 S3 상태가 되고, 데이타 0을 저장하였던 강유전체 캐패시터(312)는 도 1의 S1 상태가 된다. 센스 증폭기에 의하여 증폭된 비트 라인(BL0) 및 비트 라인(CBL0)의 전압 레벨들이 각각 데이타 신호 및 반전 데이타 신호로서 출력된다.
한편, 기준 워드 라인(RWL)이 로우 레벨이 되어 비트 라인(CBL0)과 기준 셀 강유전체 캐패시터들(352, 354)이 전기적으로 단락된 상태에서, 기준 셀 데이타 라인(RFDIN)으로 하이 레벨을 인가하고, 반전 기준 셀 데이타 라인(RFDINB)으로 로우 레벨을 인가한다. 또한, 플레이트 라인으로 지정된 비트 라인(CBL1')으로 플레이트 전압이 인가된다. 통상 플레이트 전압은 풀 전원 레벨(full VCC)을 가지도록 설계된다. 즉 VCC가 5 [volt]이면 플레이트 전압은 5 [volt]이고, VCC 가 3 [volt]이면 플레이트 전압도 3 [volt]가 되는 것이 일반적이다. 이와 같이 하면, 기준 셀 강유전체 캐패시터(352)는 도 1에서 S3 상태가 되고, 기준 셀 강유전체 캐패시터(354)는 도 1에서 S6 상태가 된다. 이어서, 비트 라인(CBL1')이 접지 레벨로 되고 기준 셀 데이타 라인(RFDIN) 및 기준 셀 반전 데이타 라인(RFDINB)이 모두 접지되면, 기준 셀 강유전체 캐패시터(352)는 도 1에서 S4 상태가 되고 기준 셀 강유전체 캐패시터(354)는 도 1에서 S1 상태가 된다. 즉, 기준 셀 강유전체 캐패시터들(352, 354)에는 각각 데이타 1 및 데이타 0이 복구된다.
끝으로, 비트 라인 프리차저 인에이블 신호(BLN)가 하이 레벨이 되고, 동작 메모리 셀에 대한 워드 라인(WL)이 로우 레벨로 논액티브된다.
도 8에 도시되어 있는 불휘발성 강유전체 메모리 장치에서의 쓰기 동작을 도 10을 참조하여 설명하기로 한다. 먼저, 외부에서 인가되는 어드레스를 디코딩하여 그 결과에 따라 복수의 비트 라인들중 데이타 라인, 반전 데이타 라인, 플레이트 라인들을 지정하고, 고립 스위치(370)를 오프시킨다. 도 8에서 동작 메모리 셀(310)을 액세스하려는 경우에 지정 방식은 도 9에서 설명한 바와 동일하다.
비트 라인 프리차저 인에이블 신호(BLN)가 하이 레벨로 액티브이면, 비트 라인들(BL0, BL1, CBL0, CBL1)은 접지 레벨로 프리차지되어 있다. 이와 같은 상태에서, 비트 라인 프리차저 인에이블 신호(BLN)를 로우 레벨로 논액티브시키어, 비트 라인들(BL0, BL1, CBL0, CBL1)을 플로우팅시킨다. 이어서, 데이타 라인으로 지정된 비트 라인(BL0)으로 기입하고자 하는 데이타 신호를 인가하고, 반전 데이타 라인으로 지정된 비트 라인(CBL0)으로 반전 데이타 신호를 인가한다. 이 때, 센스 증폭기 인에이블 신호(LSAEN)는 하이 레벨로 액티브된다. 동작 메모리 셀(310)에 대한 액세스를 위하여 워드 라인(WL)을 하이 레벨로 액티브시키어, 강유전체 캐패시터(312)가 비트 라인(BL0)에 전기적으로 연결되도록 한다. 한편, 기준 워드 라인(RWL)은 지속적으로 로우 레벨의 논액티브 상태를 유지하도록 한다. 여기서, 비트 라인(BL0)으로 하이 레벨의 데이타 신호가 인가되면, 강유전체 캐패시터(312)는 도 1의 S3 상태가 되고, 비트 라인(BL0)으로 로우 레벨의 데이타 신호가 인가되면 강유전체 캐패시터(312)의 양단의 전압 차가 없으므로 상태 천이가 없다.
워드 라인(WL)이 액티브이고 데이타 신호 및 반전 데이타 신호가 인가되고 있는 상태에서, 플레이트 라인으로 지정된 비트 라인(BL1) 및 비트 라인(CBL1')으로 플레이트 전압을 인가한다. 여기서, 데이타 라인으로 지정된 비트 라인(BL0)으로 하이 레벨 신호가 인가되는 경우, 강유전체 캐패시터(312)는 도 1의 S3 상태에서 S4 상태가 된다. 반면에, 비트 라인(BL0)으로 로우 레벨 신호가 인가되는 경우에는, 강유전체 캐패시터(312)는 S6 상태가 된다. 이후에 플레이트 라인으로 지정된 비트 라인(BL1) 및 비트 라인(CBL1')을 접지 레벨로 하고 이어서 워드 라인(WL)을 로우 레벨로 논액티브시킨다. 이와 같이 하면, 비트 라인(BL0)으로 하이 레벨이 인가되는 경우에, 강유전체 캐패시터(312)는 도 1의 S3 상태를 거쳐 다시 S4 상태로 천이한다. 한편, 비트 라인(BL0)으로 로우 레벨이 인가되는 경우에, 강유전체 캐패시터(312)는 도 1의 S1 상태로 된다.
도 11은 본 발명의 또 다른 실시예에 따른 불휘발성 강유전체 메모리 장치를 나타낸 것으로, 특히 동작 메모리 셀 어레이를 나타낸 것이다. 도 11에서, 하나의 동작 메모리 셀은 하나의 액세스 트랜지스터와 하나의 강유전체 캐패시터로 구성되어 있다. 복수의 동작 메모리 셀들이 직교하는 복수의 비트 라인들(BL0, BL1, ..., BLn-1, BLn)과 복수의 워드 라인들(WL0_L, WLO_R, ..., WLm_L, WLm_R)에 대응되어 매트릭스적으로 배열되어 있다. 동작 메모리 셀에서, 강유전체 캐패시터는 액세스 트랜지스터의 드레인/소스 경로를 통하여 인접한 비트 라인들 사이에 연결되어 있다. 도 11에서, 동작 메모리 셀(410)의 액세스 트랜지스터(411)는 제1 드레인/소스가 비트 라인(BL0)에 연결되어 있고, 강유전체 캐패시터(412)는 액세스 트랜지스터(411)의 제2 드레인/소스와 비트 라인(BL1) 사이에 연결되어 있다. 액세스 트랜지스터(411)의 게이트는 워드 라인(WL0_L)에 연결되어 있다. 한편, 동작 메모리 셀(420)에서, 액세스 트랜지스터(421)의 제1 드레인/소스는 비트 라인(BL1)에 연결되어 있고, 강유전체 캐패시터(422)는 액세스 트랜지스터(421)의 제2 드레인/소스와 비트 라인(BL0) 사이에 연결되어 있다. 액세스 트랜지스터(421)의 게이트는 워드 라인(WL0_R)에 연결되어 있다. 즉, 동작 메모리 셀(410)과 동작 메모리 셀(420)은 서로 대칭되는 구조를 가지고 있다. 이와 같은 구조에서, 동작 메모리 셀(410)을 액세스하려면, 워드 라인(WL0_L)을 하이 레벨로 액티브시키며, 비트 라인(BL0)을 데이타 라인으로 사용하고 비트 라인(BL1)을 플레이트 라인으로 사용하게 된다. 반면에, 동작 메모리 셀(420)을 액세스하는 경우에는, 워드 라인(WL0_R)을 하이 레벨로 액티브시키고, 비트 라인(BL1)을 데이타 라인으로 사용하며, 비트 라인(BL0)을 플레이트 라인으로 사용하게 된다. 여기서, 나머지 비트 라인들은 접지 레벨을 유지하게 된다.
따라서, 동일한 워드 라인에 연결되어 있는 동작 메모리 셀들의 액세스 트랜지스터들이 턴-온되지만, 액세스되는 동작 메모리 셀의 강유전체 캐패시터에만 플레이트 전압이 인가되고, 나머지 동작 메모리 셀의 강유전체 캐패시터들에는 플레이트 전압이 인가되지 않게 된다. 보다 구체적으로 설명하면, 동작 메모리 셀(410)을 액세스하는 경우에, 워드 라인(WL0_L)이 하이 레벨로 액티브되고 나머지 워드 라인들은 로우 레벨을 유지하게 된다. 따라서, 액세스 트랜지스터들(421, 431, 441)은 모두 턴-오프 상태를 유지하기 때문에 강유전체 캐패시터들(422, 432, 442)의 한끝은 플로우팅 상태에 있게 된다. 한편, 비트 라인(BL0)은 데이타 신호가 입/출력되고 비트 라인(BL1)은 플레이트 전압이 인가되지만, 나머지 비트 라인들은 모두 접지 레벨을 유지하므로 동작 메모리 셀들(450, 460, 470, 480)에 포함되는 강유전체 캐패시터들에는 0 [volt]가 인가되고, 그에 따라 그 이전 상태를 그대로 유지하게 된다. 즉, 액세스되지 않는 강유전체 캐패시터들이 불필요하게 동작 사이클에 노출되지 않게 된다.
도 12는 본 발명의 또 다른 실시예에 따른 불휘발성 강유전체 메모리 장치를 나타낸 도면이다. 도 12에서, 동작 메모리 셀(310L)은 액세스 트랜지스터(311L)와 강유전체 캐패시터(312L)로 구성되어 있으며, 동작 메모리 셀(310R)은 액세스 트랜지스터(311R)와 강유전체 캐패시터(312R)로 구성되어 있다. 기준 셀(350L)은 2개의 기준 셀 액세스 트랜지스터들(351L, 353L) 및 2개의 기준 셀 강유전체 캐패시터들(352L, 354L)로 구성되어 있으며, 기준 셀(350R)은 2개의 기준 셀 액세스 트랜지스터들(351R, 353R) 및 2개의 기준 셀 강유전체 캐패시터들(352R, 354R)로 구성되어 있다.
동작 메모리 셀(310L)을 액세스하는 경우에, 워드 라인(WL0)이 하이 레벨로 액티브되고, 비트 라인(BL0)이 데이타 라인으로 지정되고, 비트 라인(CBL0)이 반전 데이타 라인으로 지정되며, 비트 라인(BL1) 및 비트 라인(CBL1)이 플레이트 라인으로 사용된다.
동작 메모리 셀(310L)에 대한 읽기 동작을 수행하는 경우에는 기준 워드 라인(RWL0)이 하이 레벨로 액티브되어 기준 셀(350L)이 액세스되며, 고립 스위치(370)가 턴-오프되고 고립 스위치(371)는 턴-온 상태를 유지한다. 또한, 비트 라인 등화기 인에이블 신호(REQ)가 하이 레벨로 액티브되어 NMOS 트랜지스터(361)가 턴-온된다. 따라서, 동작 메모리 셀(310L)에 대한 읽기 동작에서는 비트 라인(CBL1)중 기준 셀에 연결되어 있는 부분(CBL1')이 플레이트 라인으로 작용하고, 비트 라인(CBL1)중 나머지 부분은 비트 라인(CBL0)과 함께 반전 데이타 라인으로 작용한다. 데이터 신호 및 반전 데이터 신호는 센스 증폭기(340)에 의하여 증폭된다.
또한, 읽기 동작에서 기준 셀의 데이터들을 복구하기 위하여, 기준 워드 라인(RWL0)이 로우 레벨이 되어 비트 라인(CBL0)과 기준 셀 강유전체 캐패시터들(352L, 354L)이 전기적으로 단락된 상태에서, 기준 셀 데이타 라인(RFDINL)으로 하이 레벨을 인가하고, 반전 기준 셀 데이타 라인(RFDINBL)으로 로우 레벨을 인가한다.
동작 메모리 셀(310L)에 대한 읽기/쓰기 동작의 보다 구체적인 내용은 도 9 및 도 10에서 설명한 바와 유사하다.
한편, 동작 메모리 셀(310R)에 대한 읽기 동작을 설명하기로 한다.
도 12에서 메모리 셀(310R)을 액세스하기 위해서는, 비트 라인(BL1)이 데이타 라인으로 지정되고, 비트 라인(CBL1)이 반전 데이타 라인으로 지정되며, 비트 라인(BL0) 및 비트 라인(CBL0)이 플레이트 라인으로 지정된다. 고립 스위치(371)는 턴-오프되고, 고립 스위치(370)를 턴-온 상태를 유지한다. 그리하여, 비트 라인(CBL0)은 기준 셀에 연결되어 있는 부분(CBL0')과 그렇지 않은 부분(CBL0'')으로 전기적으로 나누어진다.
비트 라인 프리차저 인에이블 신호(BLN)가 하이 레벨이 되면, 비트 라인들(BL0, BL1, CBL0'', CBL1)이 0 [volt]로 프리차지된다. 비트 라인 프리차저 인에이블 신호(BLN)가 로우 레벨이 되면 비트 라인들이 플로우팅 상태가 된다. 비트 라인들의 플로우팅 상태에서 워드 라인(WL1) 및 기준 워드 라인(RWL1)으로 하이 레벨이 인가되어, 액세스 트랜지스터(311R) 및 기준 셀 액세스 트랜지스터들(351R, 353R)이 턴-온된다. 그리하여, 강유전체 캐패시터(312R)가 비트 라인(BL1)에 전기적으로 결합하게 되고, 기준 셀 강유전체 캐패시터들(352R, 354R)이 비트 라인(CBL1)에 전기적으로 결합하게 된다. 이 때, 액세스 트랜지스터(311L) 및 기준 셀 액세스 트랜지스터들(351L, 353L)은 턴-오프 상태를 유지하게 된다. 따라서, 강유전체 캐패시터(312L) 및 기준 셀 강유전체 캐패시터들(352L, 354L)은 동작 메모리 셀(310R)에 대한 읽기 동작 동안 아무런 영향을 받지 않게 된다.
액세스 트랜지스터(311R) 및 기준 셀 액세스 트랜지스터들(351R, 353R)이 턴-온되어 있는 상태에서, 비트 라인 등화기 인에이블 신호(REQ)가 하이 레벨로 액티브되면, 비트 라인(CBL1) 및 비트 라인(CBL0'')이 전기적으로 연결된다. 그리하여, 비트 라인(CBL1) 및 비트 라인(CBL0'')이 반전 데이타 라인으로 작용하게 되고, 비트 라인(CBL0')이 플레이트 라인으로 작용하게 된다. 그리하여, 데이터 라인으로 지정된 비트 라인(BL1)의 캐패시턴스는 CBL이 되고, 비트 라인(CBL1) 및 비트 라인(CBL0'')으로 구성된 반전 데이터 라인의 캐패시턴스는 2CBL이 된다.
플레이트 라인으로 지정된 비트 라인(BL0) 및 비트 라인(CBL0')으로 플레이트 전압(예를 들어 5 [volt])을 인가한다. 플레이트 전압이 인가되면, 동작 메모리 셀의 강유전체 캐패시터(312R)의 분극 상태에 따른 전압 레벨이 비트 라인(BL1)에 나타나게 된다.
기준 셀 강유전체 캐패시터들(352R, 354R)은 서로 상반되는 데이타를 저장하고 있다. 또한, 강유전체 캐패시터들(352R, 354R)의 캐패시턴스는 동작 메모리 셀의 액세스 트랜지스터(311R)와 실질적으로 동일하게 구성할 수 있다. 여기서, 데이타 라인의 캐패시턴스를 CBL이라고 하고 반전 데이타 라인의 비트 라인 캐패시턴스는 2CBL이므로, 반전 데이타 라인에는 데이타 0의 전압 레벨과 데이타 1의 전압 레벨의 중간 레벨이 나타나게 된다.
이어서, 비트 라인(BL0) 및 비트 라인(CBL0')로 인가되는 전압을 접지 레벨로 다운시킨다. 그 다음에, 비트 라인 등화기 인에이블 신호(REQ)를 로우 레벨로 논액티브시키어 비트 라인(CBL1)과 비트 라인(CBL0'')을 전기적으로 단락시킨다.
또한, 기준 워드 라인(RWL1)을 로우 레벨로 논액티브시키어, 기준 셀 강유전체 캐패시터들(352R, 354R)을 비트 라인(CBL1)과 전기적으로 단락시킨다. 다음에, 센스 증폭기 인에이블 신호(LSAEN)를 하이 레벨로 액티브시킨다. 센스 증폭기(341)는 데이타 라인으로 작용하는 비트 라인(BL1) 및 반전 데이타 라인으로 작용하는 비트 라인(CBL1)에 나타난 전압 차를 증폭시킨다. 따라서, 동작 메모리 셀(310R)에 데이타 1이 저장되어 있었다면, 비트 라인(BL1)은 로직 하이 레벨이 되고, 동작 메모리 셀(310R)에 데이타 0이 저장되어 있었다면, 비트 라인(BL1)은 로직 로우 레벨이 된다. 이 때, 비트 라인(BL0)은 접지 레벨로 고정되어 있게 된다. 센스 증폭기에 의하여 증폭된 비트 라인(BL1) 및 비트 라인(CBL1)의 전압 레벨들이 각각 데이타 신호 및 반전 데이타 신호로서 출력된다.
한편, 기준 워드 라인(RWL1)이 로우 레벨이 되어 비트 라인(CBL1)과 기준 셀 강유전체 캐패시터들(352R, 354R)이 전기적으로 단락된 상태에서, 기준 셀 데이타 라인(RFDINR)으로 하이 레벨을 인가하고, 반전 기준 셀 데이타 라인(RFDINBR)으로 로우 레벨을 인가한다. 또한, 플레이트 라인으로 지정된 비트 라인(CBL0')으로 플레이트 전압을 인가한다. 이어서, 비트 라인(CBL0')이 접지 레벨로 되고 기준 셀 데이타 라인(RFDINR) 및 기준 셀 반전 데이타 라인(RFDINBR)이 모두 접지되면, 기준 셀 강유전체 캐패시터들(352R, 354R)에는 각각 데이타 1 및 데이타 0이 복구된다. 마지막으로, 비트 라인 프리차저 인에이블 신호(BLN)가 하이 레벨이 되고, 동작 메모리 셀에 대한 워드 라인(WL1)이 로우 레벨로 논액티브된다.
한편, 동작 메모리 셀(310R)에 대한 쓰기 동작은 다음과 같다. 먼저, 비트 라인(BL1)을 데이터 라인으로 지정하고, 비트 라인(CBL1)을 반전 데이터 라인으로 지정하고, 비트 라인(BL0) 및 비트 라인(CBL0)을 플레이트 라인으로 지정한다. 또한, 고립 스위치(371)를 오프시키고, 고립 스위치(370)를 턴-온 상태를 유지하도록 한다. 비트 라인 프리차저 인에이블 신호(BLN)가 하이 레벨로 액티브이면, 비트 라인들(BL0, BL1, CBL0, CBL1)은 접지 레벨로 프리차지되어 있다. 이와 같은 상태에서, 비트 라인 프리차저 인에이블 신호(BLN)를 로우 레벨로 논액티브시키어, 비트 라인들(BL0, BL1, CBL0, CBL1)을 플로우팅시킨다. 이어서, 데이타 라인으로 지정된 비트 라인(BL1)으로 기입하고자 하는 데이타 신호를 인가하고, 반전 데이타 라인으로 지정된 비트 라인(CBL1)으로 반전 데이타 신호를 인가한다. 이 때, 센스 증폭기 인에이블 신호(LSAEN)는 하이 레벨로 액티브시키어 센스 증폭기(341)가 동작하도록 한다. 동작 메모리 셀(310R)에 대한 액세스를 위하여 워드 라인(WL1)을 하이 레벨로 액티브시키어, 강유전체 캐패시터(312R)가 비트 라인(BL1)에 전기적으로 연결되도록 한다. 한편, 기준 워드 라인(RWL1)은 지속적으로 로우 레벨의 논액티브 상태를 유지하도록 한다. 또한, 워드 라인(WL0) 및 기준 워드 라인(RWL0)은 지속적으로 로우 레벨을 유지하도록 한다.
워드 라인(WL1)이 액티브이고 데이타 신호 및 반전 데이타 신호가 인가되고 있는 상태에서, 플레이트 라인으로 지정된 비트 라인(BL0) 및 비트 라인(CBL0')으로 플레이트 전압을 인가한다. 이후에 플레이트 라인으로 지정된 비트 라인(BL0) 및 비트 라인(CBL0')을 접지 레벨로 하고 이어서 워드 라인(WL1)을 로우 레벨로 논액티브시킨다. 이와 같이 하면, 비트 라인(BL1)으로 하이 레벨이 인가되는 경우에, 강유전체 캐패시터(312)는 도 1의 S4 상태로 프로그램되고, 비트 라인(BL1)으로 로우 레벨이 인가되는 경우에, 강유전체 캐패시터(312)는 도 1의 S1 상태로 프로그램 된다.
간단히 말해서, 동작 메모리 셀(310L)에 대한 읽기/쓰기 동작과 동작 메모리 셀(310R)에 대한 읽기/쓰기 동작은 상보적으로 수행된다.
도 13 내지 도 15는 도 12에 도시된 동작 메모리 셀들의 다른 구성들을 나타낸 도면들이다. 도 13에서, 동작 메모리 셀(310L)과 동작 메모리 셀(310R)의 액세스 트랜지스터들이 비트 라인(BL0)에 연결되어 있고 강유전체 캐패시터들이 비트 라인(BL1)에 연결되어 있다. 여기서, 액세스 트랜지스터들은 데이터의 읽기/쓰기동작동안 하이 레벨로 액티브되어, 대응되는 강유전체 캐패시터가 드레인/소스 경로를 통하여 비트 라인들(BL0, BL1)에 연결되도록 하므로, 액세스 트랜지스터와 강유전체 캐패시터의 위치가 서로 바뀌어도 데이터 읽기/쓰기 동작에는 영향을 미치지 않게 된다.
도 14를 참조 하면, 동작 메모리 셀(310L) 및 동작 메모리 셀(310R)에서, 액세스 트랜지스터들은 각각 그들의 제1 드레인/소스가 비트 라인(BL1)에 연결되어 있고, 강유전체 캐패시터들은 각각 비트 라인(BL0)과 대응되는 액세스 트랜지스터의 제2 드레인/소스 사이에 연결되어 있다.
도 15에서, 동작 메모리 셀(310L)의 액세스 트랜지스터는 비트 라인(BL1)에 연결되어 있고, 대응되는 강유전체 캐패시터는 액세스 트랜지스터와 비트 라인(BL0) 사이에 연결되어 있다. 동작 메모리 셀(310R)의 액세스 트랜지스터는 비트 라인(BL0)에 연결되어 있고, 대응되는 강유전체 캐패시터는 액세스 트랜지스터와 비트 라인(BL1) 사이에 연결되어 있다.
도 13 내지 도 15에서 동작 메모리 셀(310L)에 대한 액세스를 위해서는, 비트 라인(BL0)이 데이터 라인으로 지정되고, 비트 라인(BL1)이 플레이트 라인으로 지정된다. 또한, 동작 메모리 셀(310L)을 액세스하는 경우에는 워드 라인(WL0)이 하이 레벨로 액티브되고, 동작 메모리 셀(310R)을 액세스하는 경우에는 워드 라인(WL1)이 하이 레벨로 액티브된다.
도 16은 본 발명의 또 다른 실시예에 따른 불휘발성 강유전체 메모리 장치를 나타낸 것이다. 도 16에서, 동작 메모리 셀(310a)은 액세스 트랜지스터(311a) 및 강유전체 캐패시터(312a)로 이루어져 있고, 동작 메모리 셀(310b)은 액세스 트랜지스터(311b) 및 강유전체 캐패시터(312b)로 이루어져 있다. 액세스 트랜지스터(311a)의 제1 드레인/소스는 비트 라인(BL0)에 연결되어 있고 제2 드레인/소스는 강유전체 캐패시터(312a)에 연결되어 있으며 게이트는 워드 라인(WL0)에 연결되어 있다. 강유전체 캐패시터(311b)는 액세스 트랜지스터(311a)의 제2 드레인/소스 및 비트 라인(BL1) 사이에 연결되어 있다. 액세스 트랜지스터(311b)의 제1 드레인/소스는 비트 라인(BL1)에 연결되어 있고 제2 드레인/소스는 강유전체 캐패시터(312b)에 연결되어 있으며 게이트는 워드 라인(WL1)에 연결되어 있다. 강유전체 캐패시터(311b)는 액세스 트랜지스터(311b)의 제2 드레인/소스 및 비트 라인(BL2) 사이에 연결되어 있다. 동작 메모리 셀들에 포함되는 액세스 트랜지스터는 NMOS 트랜지스터로 구성되는 경우 대응되는 워드 라인이 하이 레벨로 액티브되는 경우에 턴-온된다.
기준 셀(350a)은 2개의 기준 셀 액세스 트랜지스터들(351a, 353a) 및 2개의 기준 셀 강유전체 캐패시터들(352a, 354a)로 이루어져 있으며, 기준 셀(350b)은 2개의 기준 셀 액세스 트랜지스터들(351b, 353b) 및 2개의 기준 셀 강유전체 캐패시터들(352b, 354b)로 이루어져 있다. 기준 셀 액세스 트랜지스터들(351a, 353a)은 비트 라인(BL0)에 연결되어 있고, 기준 셀 강유전체 캐패시터들(352a, 354a)은 각각 대응되는 기준 셀 액세스 트랜지스터와 비트 라인(BL1)에 사이에 연결되어 있다. 기준 셀 액세스 트랜지스터들(351b, 353b)은 비트 라인(BL1)에 연결되어 있고, 기준 셀 강유전체 캐패시터들(352b, 354b)은 각각 대응되는 기준 셀 액세스 트랜지스터와 비트 라인(BL2)에 사이에 연결되어 있다.
도 16에서, 동작 메모리 셀(310a)에 대한 읽기 동작은 다음과 같이 수행된다. 동작 메모리 셀(310a)을 액세스하기 위해서는, 비트 라인(BL0)이 데이타 라인으로 지정되고, 비트 라인(CBL0)이 반전 데이타 라인으로 지정되며, 비트 라인(BL1) 및 비트 라인(CBL1)이 플레이트 라인으로 지정된다. 고립 스위치(370a)는 턴-오프되고, 다른 고립 스위치들은 턴-온 상태를 유지한다. 그리하여, 비트 라인(CBL1)은 기준 셀에 연결되어 있는 부분(CBL1')과 그렇지 않은 부분(CBL1'')으로 전기적으로 나누어진다. 하이 레벨인 비트 라인 프리차저 인에이블 신호(BLN)에 의하여 비트 라인 프리차저(320)에 포함된 NMOS 트랜지스터들(321, 322, 323, 324, 325, 326)에 의하여 각 비트 라인들이 접지 레벨로 프리차지되어 있다. 이와 같은 상태에서 비트 라인 프리차저 인에이블 신호(BLN)가 로우 레벨이 되면 비트 라인들이 플로우팅 상태가 된다.
비트 라인들의 플로우팅 상태에서 워드 라인(WL0) 및 기준 워드 라인(RWL0)으로 하이 레벨이 인가되고, 그에 따라 액세스 트랜지스터(311a) 및 기준 셀 액세스 트랜지스터들(351a, 353a)이 턴-온된다. 그리하여, 강유전체 캐패시터(312a)가 비트 라인(BL0)에 전기적으로 결합하게 되고, 기준 셀 강유전체 캐패시터들(352a, 354a)이 비트 라인(CBL0)에 전기적으로 결합하게 된다. 여기서, 다른 동작 메모리 셀에 속하는 액세스 트랜지스터들 및 다른 기준 셀에 속하는 기준 셀 액세스 트랜지스터들은 모두 턴-오프 상태를 유지한다. 그리하여, 다른 동작 메모리 셀 및 다른 기준 셀에 포함되는 강유전체 캐패시터들은 불필요하게 동작 사이클에 노출되지 않게 된다.
액세스 트랜지스터(311a) 및 기준 셀 액세스 트랜지스터들(351a, 353a)이 턴-온되어 있는 상태에서, 비트 라인 등화기 인에이블 신호(REQ0)가 하이 레벨로 액티브되면, NMOS 트랜지스터(361a)가 턴-온되어 비트 라인(CBL0) 및 비트 라인(CBL1'')이 전기적으로 연결된다. 여기서, 비트 라인(CBL0) 및 비트 라인(CBL1'')이 반전 데이타 라인으로 작용하게 되고, 비트 라인(CBL1')이 플레이트 라인으로 작용하게 된다. 이는 기준 셀에 연결되는 반전 데이타 라인의 캐패시턴스를 동작 메모리 셀에 연결되는 데이타 라인의 캐패시턴스의 2배로 하기 위한 것이다. 또한, 나머지 비트 라인 등화기 인에이블 신호(REQ1)는 로우 레벨로 논액티브 상태를 유지하도록 한다.
플레이트 라인으로 지정된 비트 라인(BL1) 및 비트 라인(CBL1')으로 플레이트 전압을 인가하여, 동작 메모리 셀의 강유전체 캐패시터(312a)에 저장된 데이터에 따른 전압 레벨이 비트 라인(BL0)에 나타나도록 한다.
플레이트 전압에 의하여, 반전 데이타 라인에는 데이타 0의 전압 레벨과 데이타 1의 전압 레벨의 중간 레벨이 나타나게 되는데 이는 기준 셀 강유전체 캐패시터들(352a, 354a)이 서로 상반되는 데이터를 저장하고 있기 때문이다.
이어서, 비트 라인(BL1) 및 비트 라인(CBL1')로 인가되는 전압을 접지 레벨로 다운시킨다. 그 다음에, 비트 라인 등화기 인에이블 신호(REQ0)를 로우 레벨로 논액티브시키어 비트 라인(CBL0)과 비트 라인(CBL1'')을 전기적으로 단락시킨다. 또한, 기준 워드 라인(RWL0)을 로우 레벨로 논액티브시키어, 기준 셀 강유전체 캐패시터들(352a, 354a)을 비트 라인(CBL0)과 전기적으로 단락시킨다. 다음에, 센스 증폭기 인에이블 신호(LSAEN)를 하이 레벨로 액티브시킨다. 센스 증폭기(340)는 데이타 라인으로 작용하는 비트 라인(BL0) 및 반전 데이타 라인으로 작용하는 비트 라인(CBL0)에 나타난 전압 차를 증폭시킨다. 이 때, 비트 라인(BL1)은 동작 메모리 셀(310a)의 데이터 복구를 위하여 접지 레벨로 고정되어 있게 된다. 센스 증폭기에 의하여 증폭된 비트 라인(BL0) 및 비트 라인(CBL0)의 전압 레벨들이 각각 데이타 신호 및 반전 데이타 신호로서 출력된다. 한편, 기준 워드 라인(RWL0)이 로우 레벨이 되어 비트 라인(CBL0)과 기준 셀 강유전체 캐패시터들(352a, 354a)이 전기적으로 단락된 상태에서, 기준 셀 데이타 라인(RFDINa)으로 하이 레벨을 인가하고, 반전 기준 셀 데이타 라인(RFDINBa)으로 로우 레벨을 인가하고, 플레이트 라인으로 지정된 비트 라인(CBL1')으로 플레이트 전압을 인가한다. 또한, 비트 라인(CBL1')이 접지 레벨로 되고 기준 셀 데이타 라인(RFDINa) 및 기준 셀 반전 데이타 라인(RFDINBa)이 모두 접지되면, 기준 셀 강유전체 캐패시터들(352a, 354a)에는 각각 데이타 1 및 데이타 0이 복구된다. 읽기 동작 후, 비트 라인 프리차저 인에이블 신호(BLN)가 하이 레벨로 하여 비트 라인들을 접지 레벨로 프리차지시키고, 동작 메모리 셀에 대한 워드 라인(WL0)을 로우 레벨로 논액티브시킨다.
동작 메모리 셀(310a)에 대한 쓰기 동작은 다음과 같다. 먼저, 비트 라인(BL0)을 데이터 라인으로 지정하고, 비트 라인(CBL0)을 반전 데이터 라인으로 지정하고, 비트 라인(BL1) 및 비트 라인(CBL1)을 플레이트 라인으로 지정한다. 또한, 고립 스위치(370a)를 오프시키고, 나머지 고립 스위치들은 턴-온 상태를 유지하도록 한다. 비트 라인 프리차저 인에이블 신호(BLN)를 로우 레벨로 논액티브시키어, NMOS 트랜지스터들(321, 322, 323, 324, 325, 326)을 턴-오프 시킨다. 그에 따라 비트 라인들(BL0, BL1, BL2, CBL0, CBL1, CBL2)이 플로우팅된다. 이어서, 데이타 라인으로 지정된 비트 라인(BL0)으로 기입하고자 하는 데이타 신호를 인가하고, 반전 데이타 라인으로 지정된 비트 라인(CBL0)으로 반전 데이타 신호를 인가한다. 이 때, 센스 증폭기 인에이블 신호(LSAEN)는 하이 레벨로 액티브시키어 센스 증폭기(340)가 동작하도록 한다. 동작 메모리 셀(310a)에 대한 액세스를 위하여 워드 라인(WL0)을 하이 레벨로 액티브시키어, 강유전체 캐패시터(312a)가 비트 라인들(BL0, BL1)에 전기적으로 연결되도록 한다. 한편, 기준 워드 라인들은 지속적으로 로우 레벨의 논액티브 상태를 유지하도록 한다. 또한, 나머지 워드 라인들도 지속적으로 로우 레벨의 논액티브 상태를 유지하도록 한다.
워드 라인(WL0)이 액티브이고 데이타 신호 및 반전 데이타 신호가 인가되고 있는 상태에서, 플레이트 라인으로 지정된 비트 라인(BL1) 및 비트 라인(CBL1')으로 플레이트 전압을 인가한다. 이후에 플레이트 라인으로 지정된 비트 라인(BL1) 및 비트 라인(CBL1')을 접지 레벨로 하고 이어서 워드 라인(WL0)을 로우 레벨로 논액티브시킨다. 이와 같이 하면, 비트 라인(BL0)으로 하이 레벨이 인가되는 경우에, 강유전체 캐패시터(312a)는 도 1의 S4 상태로 프로그램되고, 비트 라인(BL0)으로 로우 레벨이 인가되는 경우에, 강유전체 캐패시터(312a)는 도 1의 S1 상태로 프로그램 된다.
도 16에서, 동작 메모리 셀(310b)에 대한 읽기 동작은 다음과 같이 수행된다. 동작 메모리 셀(310b)을 액세스하기 위해서는, 비트 라인(BL1)이 데이타 라인으로 지정되고, 비트 라인(CBL1)이 반전 데이타 라인으로 지정되며, 비트 라인(BL2) 및 비트 라인(CBL2)이 플레이트 라인으로 지정된다. 고립 스위치(370b)는 턴-오프되고, 다른 고립 스위치들은 턴-온 상태를 유지한다. 그리하여, 비트 라인(CBL2)은 기준 셀에 연결되어 있는 부분(CBL2')과 그렇지 않은 부분(CBL2'')으로 전기적으로 나누어진다. 하이 레벨인 비트 라인 프리차저 인에이블 신호(BLN)에 의하여 비트 라인 프리차저(320)에 포함된 NMOS 트랜지스터들(321, 322, 323, 324, 325, 326)에 의하여 각 비트 라인들이 접지 레벨로 프리차지되어 있다. 이와 같은 상태에서 비트 라인 프리차저 인에이블 신호(BLN)가 로우 레벨이 되면 비트 라인들이 플로우팅 상태가 된다. 비트 라인들의 플로우팅 상태에서 워드 라인(WL1) 및 기준 워드 라인(RWL1)으로 하이 레벨로 액티브되고, 그에 따라 액세스 트랜지스터(311b) 및 기준 셀 액세스 트랜지스터들(351b, 353b)이 턴-온된다. 그리하여, 강유전체 캐패시터(312b)가 비트 라인들(BL1, BL2)에 전기적으로 결합하게 되고, 기준 셀 강유전체 캐패시터들(352b, 354b)이 비트 라인(CBL1)에 전기적으로 결합하게 된다. 여기서, 다른 동작 메모리 셀에 속하는 액세스 트랜지스터들 및 다른 기준 셀에 속하는 기준 셀 액세스 트랜지스터들은 모두 턴-오프 상태를 유지한다. 그리하여, 다른 동작 메모리 셀 및 다른 기준 셀에 포함되는 강유전체 캐패시터들은 불필요하게 동작 사이클에 노출되지 않게 된다.
액세스 트랜지스터(311b) 및 기준 셀 액세스 트랜지스터들(351b, 353b)이 턴-온되어 있는 상태에서, 비트 라인 등화기 인에이블 신호(REQ1)가 하이 레벨로 액티브되면, NMOS 트랜지스터(361b)가 턴-온되어 비트 라인(CBL1) 및 비트 라인(CBL2'')이 전기적으로 연결된다. 여기서, 비트 라인(CBL1) 및 비트 라인(CBL2'')이 반전 데이타 라인으로 작용하게 되고, 비트 라인(CBL2')이 플레이트 라인으로 작용하게 된다. 이는 기준 셀에 연결되는 반전 데이타 라인의 캐패시턴스를 동작 메모리 셀에 연결되는 데이타 라인의 캐패시턴스의 2배로 하기 위한 것이다. 또한, 나머지 비트 라인 등화기 인에이블 신호는 로우 레벨로 논액티브 상태를 유지하도록 한다. 이어서, 플레이트 라인으로 지정된 비트 라인(BL2) 및 비트 라인(CBL2')으로 플레이트 전압을 인가하여, 동작 메모리 셀의 강유전체 캐패시터(312b)에 저장된 데이터에 따른 전압 레벨이 비트 라인(BL1)에 나타나도록 한다.
또한, 플레이트 전압에 의하여, 반전 데이타 라인에는 데이타 0의 전압 레벨과 데이타 1의 전압 레벨의 중간 레벨이 나타나게 되는데 이는 기준 셀 강유전체 캐패시터들(352b, 354b)이 서로 상반되는 데이터를 저장하고 있기 때문이다.
이어서, 비트 라인(BL2) 및 비트 라인(CBL2')로 인가되는 전압을 접지 레벨로 다운시킨다. 그 다음에, 비트 라인 등화기 인에이블 신호(REQ1)를 로우 레벨로 논액티브시키어 비트 라인(CBL1)과 비트 라인(CBL2'')을 전기적으로 단락시킨다. 또한, 기준 워드 라인(RWL1)을 로우 레벨로 논액티브시키어, 기준 셀 강유전체 캐패시터들(352b, 354b)을 비트 라인(CBL1)과 전기적으로 단락시킨다. 다음에, 센스 증폭기 인에이블 신호(LSAEN)를 하이 레벨로 액티브시킨다. 센스 증폭기(341)는 데이타 라인으로 작용하는 비트 라인(BL1) 및 반전 데이타 라인으로 작용하는 비트 라인(CBL1)에 나타난 전압 차를 증폭시킨다. 이 때, 비트 라인(BL2)은 동작 메모리 셀(310b)의 데이터 복구를 위하여 접지 레벨로 고정되어 있게 된다.
센스 증폭기에 의하여 증폭된 비트 라인(BL1) 및 비트 라인(CBL1)의 전압 레벨들이 각각 데이타 신호 및 반전 데이타 신호로서 출력된다. 한편, 기준 워드 라인(RWL1)이 로우 레벨이 되어 비트 라인(CBL1)과 기준 셀 강유전체 캐패시터들(352b, 354b)이 전기적으로 단락된 상태에서, 기준 셀 데이타 라인(RFDINb)으로 하이 레벨을 인가하고, 반전 기준 셀 데이타 라인(RFDINBb)으로 로우 레벨을 인가하고, 플레이트 라인으로 지정된 비트 라인(CBL2')으로 플레이트 전압을 인가한다. 또한, 비트 라인(CBL2')이 접지 레벨로 되고 기준 셀 데이타 라인(RFDINb) 및 기준 셀 반전 데이타 라인(RFDINBb)이 모두 접지되면, 기준 셀 강유전체 캐패시터들(352b, 354b)에는 각각 데이타 1 및 데이타 0이 복구된다. 읽기 동작 후, 비트 라인 프리차저 인에이블 신호(BLN)가 하이 레벨로 하여 비트 라인들을 접지 레벨로 프리차지시키고, 동작 메모리 셀에 대한 워드 라인(WL1)을 로우 레벨로 논액티브시킨다.
동작 메모리 셀(310b)에 대한 쓰기 동작은 다음과 같다. 먼저, 비트 라인(BL1)을 데이터 라인으로 지정하고, 비트 라인(CBL1)을 반전 데이터 라인으로 지정하고, 비트 라인(BL2) 및 비트 라인(CBL2)을 플레이트 라인으로 지정한다. 또한, 고립 스위치(370b)를 오프시키고, 나머지 고립 스위치들은 턴-온 상태를 유지하도록 한다. 비트 라인 프리차저 인에이블 신호(BLN)를 로우 레벨로 논액티브시키어, 비트 라인들(BL0, BL1, BL2, CBL0, CBL1, CBL2)을 플로우팅시킨다. 이어서, 데이타 라인으로 지정된 비트 라인(BL1)으로 기입하고자 하는 데이타 신호를 인가하고, 반전 데이타 라인으로 지정된 비트 라인(CBL1)으로 반전 데이타 신호를 인가한다. 이 때, 센스 증폭기 인에이블 신호(LSAEN)는 하이 레벨로 액티브시키어 센스 증폭기(341)가 동작하도록 한다. 동작 메모리 셀(310b)에 대한 액세스를 위하여 워드 라인(WL1)을 하이 레벨로 액티브시키어, 강유전체 캐패시터(312b)가 비트 라인들(BL1, BL2)에 전기적으로 연결되도록 한다. 한편, 기준 워드 라인들은 지속적으로 로우 레벨의 논액티브 상태를 유지하도록 한다. 또한, 나머지 워드 라인들도 지속적으로 로우 레벨의 논액티브 상태를 유지하도록 한다.
워드 라인(WL1)이 액티브이고 데이타 신호 및 반전 데이타 신호가 인가되고 있는 상태에서, 플레이트 라인으로 지정된 비트 라인(BL2) 및 비트 라인(CBL2')으로 플레이트 전압을 인가한다. 이후에 플레이트 라인으로 지정된 비트 라인(BL2) 및 비트 라인(CBL2')을 접지 레벨로 하고 이어서 워드 라인(WL1)을 로우 레벨로 논액티브시킨다. 이와 같이 하면, 비트 라인(BL1)으로 하이 레벨이 인가되는 경우에, 강유전체 캐패시터(312b)는 도 1의 S4 상태로 프로그램되고, 비트 라인(BL1)으로 로우 레벨이 인가되는 경우에, 강유전체 캐패시터(312b)는 도 1의 S1 상태로 프로그램 된다.
도 16에서 고립 스위치(371)는 비트 라인(CBL0)이 플레이트 라인으로 작용하는 경우에 턴-오프동작을 하게 된다. 또한, 센스 증폭기(342)는 비트 라인(BL2)이 데이터 라인으로 지정되고, 비트 라인(CBL2)이 반전 데이터 라인으로 지정되는 경우에 비트 라인(BL2) 및 비트 라인(CBL2)의 전압 차를 증폭하는 기능을 수행한다.
여기서, 데이터 라인, 반전 데이터 라인 및 플레이트 라인들을 선택적으로 지정하는 것, 복수의 워드 라인들중 하나를 선택적으로 액티브시키는 것, 복수의 기준 워드 라인들중 하나를 선택적으로 액티브시키는 것, 복수의 고립 스위치들을 선택적으로 온/오프 시키는 것 및 복수의 등화기를 선택적으로 턴-온 시키는 것 등은, 외부에서 인가되는 어드레스 정보에 근거하여 수행할 수 있다.
도 17 내지 도 19는 도 16에서 동작 메모리 셀들의 다른 구성들을 나타낸 도면들이다. 여기서, 액세스 트랜지스터들은 데이터의 읽기/쓰기 동작 동안 하이 레벨로 액티브되어, 대응되는 강유전체 캐패시터가 드레인/소스 경로를 통하여 비트 라인들에 연결되도록 하므로, 액세스 트랜지스터와 강유전체 캐패시터의 위치가 서로 바뀌어도 데이터 읽기/쓰기 동작에는 영향을 미치지 않게 된다.
도 17을 참조하면, 동작 메모리 셀(310a)에서 액세스 트랜지스터는 비트 라인(BL0)에 연결되어 있고, 강유전체 캐패시터는 비트 라인(BL1)에 연결되어 있다.
동작 메모리 셀(310b)에서 액세스 트랜지스터는 비트 라인(BL1)에 연결되어 있고, 강유전체 캐패시터는 비트 라인(BL2)에 연결되어 있다.
도 18을 참조하면, 동작 메모리 셀(310a)에서 액세스 트랜지스터는 비트 라인(BL1)에 연결되어 있고, 강유전체 캐패시터는 비트 라인(BL0)에 연결되어 있다.
동작 메모리 셀(310b)에서 액세스 트랜지스터는 비트 라인(BL2)에 연결되어 있고, 강유전체 캐패시터는 비트 라인(BL1)에 연결되어 있다.
도 19를 참조하면, 동작 메모리 셀(310a)에서 액세스 트랜지스터는 비트 라인(BL1)에 연결되어 있고, 강유전체 캐패시터는 비트 라인(BL0)에 연결되어 있다.
동작 메모리 셀(310b)에서 액세스 트랜지스터는 비트 라인(BL1)에 연결되어 있고, 강유전체 캐패시터는 비트 라인(BL2)에 연결되어 있다.
도 17 내지 도 19에서 동작 메모리 셀(310a)에 대한 액세스를 위해서는, 비트 라인(BL0)이 데이터 라인으로 지정되고, 비트 라인(BL1)이 플레이트 라인으로 지정되며, 워드 라인(WL0)이 하이 레벨로 액티브된다. 동작 메모리 셀(310b)을 액세스하는 경우에는 워드 라인(WL1)이 하이 레벨로 액티브되고, 비트 라인(BL1)이 데이터 라인으로 지정되고, 비트 라인(BL2)이 플레이트 라인으로 지정된다.
도 20은 본 발명의 또 다른 실시예에 따른 불휘발성 강유전체 메모리 장치를 나타낸 것으로, 열린 비트 라인 구조(open bit line structure)를 가진다. 특히, 도 12에 도시되어 있는 불휘발성 강유전체 메모리 장치가 센스 증폭기를 중심으로 상하로 복사되어 있는 것과 동일한 구조를 가지고 있다.
도 20에서, 동작 메모리 셀(310TL)은 액세스 트랜지스터(311TL) 및 강유전체 캐패시터(312TL)로 구성되어 있고, 동작 메모리 셀(310TR)은 액세스 트랜지스터(311TR) 및 강유전체 캐패시터(312TR)로 구성되어 있으며, 동작 메모리 셀(310BL)은 액세스 트랜지스터(311BL) 및 강유전체 캐패시터(312BL)로 구성되어 있고, 동작 메모리 셀(310BR)은 액세스 트랜지스터(311BR) 및 강유전체 캐패시터(312BR)로 구성되어 있다. 또한 동작 메모리 셀들(310TL, 310TR, 310BL, 310BR)은 각각 대응되는 비트 라인들 사이에 연결되어 있다.
기준 셀(350TL)은 2개의 기준 셀 액세스 트랜지스터들(351TL, 353TL) 및 2개의 기준 셀 강유전체 캐패시터들(352TL, 354TL)로 구성되어 있고, 기준 셀(350TR)은 2개의 기준 셀 액세스 트랜지스터들(351TR, 353TR) 및 2개의 기준 셀 강유전체 캐패시터들(352TR, 354TR)로 구성되어 있고, 기준 셀(350BL)은 2개의 기준 셀 액세스 트랜지스터들(351BL, 353BL) 및 2개의 기준 셀 강유전체 캐패시터들(352BL, 354BL)로 구성되어 있고, 기준 셀(350BR)은 2개의 기준 셀 액세스 트랜지스터들(351BR, 353BR) 및 2개의 기준 셀 강유전체 캐패시터들(352BR, 354BR)로 구성되어 있다. 기준 셀(350BL)은 동작 메모리 셀(310TL)의 액세스를 위한 것이고, 기준 셀(350BR)은 동작 메모리 셀(310TR)의 액세스를 위한 것이고, 기준 셀(350TL)은 동작 메모리 셀(310BL)의 액세스를 위한 것이고, 기준 셀(350TR)은 동작 메모리 셀(310BR)의 액세스를 위한 것이다. 따라서, 기준 워드 라인(RWLB0)은 동작 메모리 셀(310TL)에 대한 읽기 동작을 수행하는 경우에 하이 레벨로 액티브되고, 기준 워드 라인(RWLB1)은 동작 메모리 셀(310TR)에 대한 읽기 동작을 수행하는 경우에 하이 레벨로 액티브되며, 기준 워드 라인(RWLT0)은 동작 메모리 셀(310BL)에 대한 읽기 동작을 수행하는 경우에 하이 레벨로 액티브되고, 기준 워드 라인(RWLT1)은 동작 메모리 셀(310BR)에 대한 읽기 동작을 수행하는 경우에 하이 레벨로 액티브된다. 참조 부호 RFDINTL 및 RFDINBTL은 각각 기준 셀(350TL)에 대한 기준 셀 데이타 라인 및 반전 기준 셀 데이타 라인이고, 참조 부호 RFDINTR 및 RFDINBTR은 각각 기준 셀(350TR)에 대한 기준 셀 데이타 라인 및 반전 기준 셀 데이타 라인이고, 참조 부호 RFDINBL 및 RFDINBBL은 각각 기준 셀(350BL)에 대한 기준 셀 데이타 라인 및 반전 기준 셀 데이타 라인이고, 참조 부호 RFDINBR 및 RFDINBBR은 각각 기준 셀(350BR)에 대한 기준 셀 데이타 라인 및 반전 기준 셀 데이타 라인이다.
데이타는 동작 메모리 셀의 강유전체 캐패시터들(312TL, 312TR, 312BL, 312BR)의 분극 상태로 저장되며, 동작 메모리 셀을 액세스하기 위해서는 대응되는 워드 라인들(WLT0, WLT1, WLB0, WLB1)이 선택적으로 액티브된다.
동작 메모리 셀(310TL)에 대한 읽기/쓰기를 수행하는 경우에, 비트 라인(BLT0)이 데이타 라인으로 작용하고 비트 라인(BLB0)이 반전 데이타 라인으로 작용하며 비트 라인(BLT1) 및 비트 라인(BLB1)이 플레이트 라인으로 작용한다. 특히 읽기 동작의 경우에는 반전 데이타 라인의 비트 라인 캐패시턴스를 2배로 증가시키기 위하여 고립 스위치(370BR)가 턴-오프된다. 그리하여, 비트 라인(BLB1)은 기준 셀(350BL)에 연결되어 있는 부분(BLB1')와 그렇지 않은 부분(BLB1'')으로 분리된다.
또한, 비트 라인 등화기 인에이블 신호(REQB)가 하이 레벨로 액티브되어 비트 라인(BLB0)과 비트 라인(BLB1'')이 전기적으로 결합하게 된다. 그리하여, 비트 라인(BLB1')은 플레이트 라인으로 작용되고, 비트 라인(BLB1'')은 비트 라인(BLB0)과 함께 반전 데이타 라인으로 작용한다.
동작 메모리 셀(310TR)에 대한 읽기/쓰기를 수행하는 경우에, 비트 라인(BLT1)이 데이타 라인으로 작용하고 비트 라인(BLB1)이 반전 데이타 라인으로 작용하며 비트 라인(BLT0) 및 비트 라인(BLB0)이 플레이트 라인으로 작용한다. 읽기 동작에서 고립 스위치(370BL)가 턴-오프되어 비트 라인(BLB0)이 부분(BLB0')과 부분(BLB0'')으로 나누어진다.
동작 메모리 셀(310BL)에 대한 읽기/쓰기를 수행하는 경우에, 비트 라인(BLB0)이 데이타 라인으로 작용하고 비트 라인(BLT0)이 반전 데이타 라인으로 작용하며 비트 라인(BLB1) 및 비트 라인(BLT1)이 플레이트 라인으로 작용한다. 읽기 동작에서 고립 스위치(370TR)가 턴-오프되어 비트 라인(BLT1)이 부분(BLT1')과 부분(BLT1'')으로 나누어진다.
동작 메모리 셀(310BR)에 대한 읽기/쓰기를 수행하는 경우에, 비트 라인(BLB1)이 데이타 라인으로 작용하고 비트 라인(BLT1)이 반전 데이타 라인으로 작용하며 비트 라인(BLB0) 및 비트 라인(BLT0)이 플레이트 라인으로 작용한다. 읽기 동작에서 고립 스위치(370TL)가 턴-오프되어 비트 라인(BLT0)이 부분(BLT0')과 부분(BLT0'')으로 나누어진다.
비트 라인 프리차저(320)는 각 비트 라인들에 그 드레인이 연결되어 있고 그 소스가 접지되어 있으며 게이트로는 비트 라인 프리차저 인에이블 신호(BLN)가 인가되는 NMOS 트랜지스터들(321, 322, 323, 324)로 구성되어 있다. 비트 라인 프리차저(320)는 데이타 읽기/쓰기 동작 전에 비트 라인들을 접지로 프리차지 시킨다.
비트 라인 등화기(360T)는 하나의 NMOS 트랜지스터(361T)로 구성되어 있고, 비트 라인 등화기(360B)는 하나의 NMOS 트랜지스터(361B)로 구성되어 있다. 비트 라인 등화기(360T)는 동작 메모리 셀들(310BL, 310BR)에 대한 읽기 동작을 수행하는 경우에 턴-온되고, 비트 라인 등화기(360B)는 동작 메모리 셀들(310TL, 310TR)에 대한 읽기 동작을 수행하는 경우에 턴-온된다. 즉, 비트 라인 등화기 인에이블 신호(REQT)는 동작 메모리 셀들(310BL, 310BR)에 대한 읽기 동작을 수행하는 경우에 하이 레벨로 액티브되고, 비트 라인 등화기 인에이블 신호(REQB)는 동작 메모리 셀들(310TL, 310TR)에 대한 읽기 동작을 수행하는 경우에 하이 레벨로 액티브된다.
고립 스위치들(370TL, 370TR, 370BL, 370BR)은 위에서 언급한 바와 같이 선택적으로 턴-오프된다. 고립 스위치가 턴-오프되면, 대응되는 비트 라인은 기준 셀에 연결되는 부분과 동작 메모리 셀들에 연결되는 부분으로 전기적으로 나뉘어진다. 그리하여, 기준 셀을 동작시키기 위하여 인가되는 플레이트 전압이 액세스되지 않는 동작 메모리 셀에 인가되지 않도록 한다.
센스 증폭기들(340, 341)은 센스 증폭기 인에이블 신호(LSAEN)가 액티브인 경우에 각각 그에 연결되어 있는 비트 라인들의 전압 차를 증폭시킨다.
도 21은 본 발명의 또 다른 실시예에 따른 불휘발성 강유전체 메모리 장치를 나타낸 것이다. 불휘발성 강유전체 메모리 장치는 로우 디코더/제어 신호 발생부(500), 데이타 입출력 스위치들(530T, 530B), 비트 라인 프리차저들(520T, 520B), 동작 메모리 셀 어레이들(510T, 510B), 비트 라인 등화기들(560T, 560B), 고립 스위치들(570T, 570B), 기준 셀 어레이들(550T, 550B), 플레이트 라인 선택 스위치/비트 라인 선택 스위치들(580T, 580B) 및 컬럼 디코더/센스 증폭기(540)를 포함하여 구성되어 있다.
도 21에서, 로우 디코더/제어 신호 발생부(500)는 외부에서 인가되는 로우 어드레스를 디코딩하여 복수의 워드 라인들(WLT0, WLT1, WLT2, ..., WLTm, WLB0, WLB1, WLB2, ..., WLBm)중 어느 하나를 선택적으로 액티브시키고, 복수의 기준 워드 라인들(RWLTL, RWLTR, RWLBL, RWLBR)중 어느 하나를 선택적으로 액티브시킨다.
또한, 읽기/쓰기 동작을 제어하는 복수의 제어 신호들을 발생한다.
컬럼 디코더/센스 증폭기(540)는 외부에서 인가되는 컬럼 어드레스를 디코딩하며, 센스 증폭기 인에이블 신호(LSAEN)가 액티브인 경우에 그에 연결되어 있는 비트 라인들의 전압 차를 증폭시킨다.
플레이트 라인 선택 스위치/비트 라인 선택 스위치들(580T, 580B)은 데이타 읽기/쓰기 동작시 데이타 라인, 반전 데이타 라인, 플레이트 라인들을 지정하게 된다. 도 22는 플레이트 라인 선택 스위치/비트 라인 선택 스위치(580T)의 구체적인 회로도를 나타낸 것이고, 도 23은 플레이트 라인 선택 스위치/비트 라인 선택 스위치(580B)의 구체적인 회로도를 나타낸 것이다.
도 22를 참조하면, 플레이트 라인 선택 스위치(581T)는 복수의 전송 게이트들로 구성되어 있다. 각 전송 게이트들은 대응되는 컬럼 선택 신호가 액티브인 경우에 플레이트 전압 라인(SPL)과 대응되는 비트 라인을 전기적으로 결합시킨다.
즉, 컬럼 선택 신호(Y0)가 하이 레벨로 액티브되면, 전송 게이트(581T0)가 턴-온되어 플레이트 전압 라인(SPL)과 비트 라인(BLT1)이 전기적으로 결합된다. 컬럼 선택 신호(Y1)가 하이 레벨로 액티브되면, 전송 게이트(581T1)가 턴-온되어 플레이트 전압 라인(SPL)과 비트 라인(BLT0)이 전기적으로 결합된다. 나머지도 이와 같은 방식으로 스위칭된다. 여기서, 컬럼 선택 신호들(Y0, Y1, Y2, Y3, ..., Yn-1, Yn)은 어느 하나만이 선택적으로 액티브된다. 따라서, 플레이트 라인 선택 스위치(581T)에 포함되는 복수의 전송 게이트들은 선택적으로 어느 하나만이 턴-온되고, 복수의 비트 라인들(BLT0, BLT1, BLT2, BLT3, ..., BLTn-1, BLTn)중 어느 하나만이 플레이트 라인으로 지정된다.
비트 라인 선택 스위치(582T)는 복수의 전송 게이트들로 구성되어 있으며, 각 전송 게이트는 대응되는 컬럼 선택 신호가 하이 레벨로 액티브된다. 즉, 컬럼 선택 신호(Y0)가 하이 레벨로 액티브이면 전송 게이트(582T0)가 턴-온되어, 센스 앰프 라인(ST0)과 비트 라인(BLT0)이 전기적으로 결합된다. 이 때, 비트 라인 선택 스위치(582T)에 포함되는 다른 전송 게이트들은 모두 턴-오프된다. 또한, 컬럼 선택 신호(Y1)가 하이 레벨로 액티브인 경우에는, 전송 게이트(582T1)가 턴-온되어 센스 앰프 라인(ST0)과 비트 라인(BLT1)이 전기적으로 결합된다. 비트 라인 선택 스위치(582T)에 포함되는 나머지 전송 게이트들도 이와 같은 방식으로 동작한다.
여기서, 센스 앰프 라인(ST0)은 비트 라인(BLT0)과 비트 라인(BLT1)중 어느 하나와 선택적으로 연결되고, 센스 앰프 라인(ST1)은 비트 라인(BLT2)과 비트 라인(BLT3)중 어느 하나와 선택적으로 연결되며, 센스 앰프 라인(STm)은 비트 라인(BLTn-1)과 비트 라인(BLTn)중 어느 하나와 선택적으로 연결된다.
도 22에서, 컬럼 선택 신호(Y0)가 액티브이면, 비트 라인(BLT0)이 센스 앰프 라인(ST1)에 연결되고, 비트 라인(BLT1)이 플레이트 전압 라인(SPL)에 연결된다.
즉, 비트 라인(BLT0)이 데이타 라인 또는 반전 데이타 라인으로 지정되며, 비트 라인(BLT1)이 플레이트 라인으로 지정되는 것이다.
도 23은 도 21에 도시된 플레이트 라인 선택 스위치/비트 라인 선택 스위치(580B)의 구체적인 회로를 나타낸 것이다. 도 23에서, 플레이트 라인 선택 스위치(581B)는 복수의 전송 게이트들로 이루어져 있으며, 비트 라인 선택 스위치(582B)도 복수의 전송 게이트들로 이루어져 있다. 컬럼 선택 신호(Y0)가 하이 레벨로 액티브되면, 전송 게이트(581B0) 및 전송 게이트(582B0)가 턴-온되어 플레이트 전압 라인(SPL)과 비트 라인(BLB1)이 전기적으로 결합하고, 센스 앰프 라인(SB0)과 비트 라인(BLB0)이 전기적으로 결합된다. 즉, 비트 라인(BLB1)이 플레이트 라인으로 지정되고, 비트 라인(BLB0)이 데이타 라인 또는 반전 데이타 라인으로 지정되는 것이다. 컬럼 선택 신호(Y1)가 하이 레벨로 액티브되면, 전송 게이트(581B1) 및 전송 게이트(582B1)가 턴-온되어 플레이트 전압 라인(SPL)과 비트 라인(BLB0)이 전기적으로 결합하고, 센스 앰프 라인(SB0)과 비트 라인(BLB1)이 전기적으로 결합된다. 마찬가지로, 컬럼 선택 신호(Yn)가 하이 레벨로 액티브되면, 전송 게이트(581Bn) 및 전송 게이트(582Bn)가 턴-온되어 플레이트 전압 라인(SPL)과 비트 라인(BLBn-1)이 전기적으로 결합하고, 센스 앰프 라인(SBm)과 비트 라인(BLBn)이 전기적으로 결합된다. 나머지 전송 게이트들도 이와 같은 방식으로 동작한다.
도 21에서 기준 셀 어레이(550T)의 구체적인 회로는 도 24에 도시되어 있고, 기준 셀 어레이(550B)의 구체적인 회로는 도 25에 도시되어 있다.
도 24를 참조하면, 기준 셀(551TL)은 2개의 기준 셀 액세스 트랜지스터들과 2개의 기준 셀 강유전체 캐패시터들로 구성되며, 비트 라인(BLT0)과 비트 라인(BLT1) 사이에 연결되어 있으며, 기준 워드 라인(RWLTL)이 하이 레벨인 경우에 액세스된다. 기준 셀(551TL)에 대한 데이타 기입을 제어하는 기준 셀 데이타 기입 제어부(552TL)는 NAND 게이트(555TL), 인버터(556TL), 전송 게이트들(553TL, 554TL)을 포함하여 구성되어 있다. NAND 게이트(555TL)는 컬럼 선택 신호(Y0)가 하이 레벨 액티브이고, 기준 셀 데이타 게이트 신호(RFPRST)가 하이 레벨로 액티브인 경우에 하이 레벨인 신호를 출력한다. 인버터(556TL)는 NAND 게이트(555TL)의 출력을 반전한다. 전송 게이트(553TL)는 NAND 게이트(555TL)의 출력이 하이 레벨인 경우에 턴-온되어 반전 기준 셀 데이타 라인(RFDINB)을 강유전체 캐패시터(558TL)에 전기적으로 결합시키며, 전송 게이트(554TL)는 NAND 게이트(555TL)의 출력이 하이 레벨인 경우에 턴-온되어 기준 셀 데이타 라인(RFDIN)을 강유전체 캐패시터(557TL)에 전기적으로 결합시킨다.
기준 셀(551TR)은 2개의 기준 셀 액세스 트랜지스터들과 2개의 기준 셀 강유전체 캐패시터들로 구성되며, 비트 라인(BLT0)과 비트 라인(BLT1) 사이에 연결되어 있으며, 기준 워드 라인(RWLTR)이 하이 레벨인 경우에 액세스된다. 기준 셀(551TR)에 대한 데이타 기입을 제어하는 기준 셀 데이타 기입 제어부(552TR)는 NAND 게이트(555TR), 인버터(556TR), 전송 게이트들(553TR, 554TR)을 포함하여 구성되어 있다. NAND 게이트(555TR)는 컬럼 선택 신호(Y1)가 하이 레벨 액티브이고, 기준 셀 데이타 게이트 신호(RFPRST)가 하이 레벨로 액티브인 경우에 하이 레벨인 신호를 출력한다. 인버터(556TR)는 NAND 게이트(555TR)의 출력을 반전한다.
전송 게이트(553TR)는 NAND 게이트(555TR)의 출력이 하이 레벨인 경우에 턴-온되어 반전 기준 셀 데이타 라인(RFDINB)을 강유전체 캐패시터(558TR)에 전기적으로 결합시키며, 전송 게이트(554TR)는 NAND 게이트(555TR)의 출력이 하이 레벨인 경우에 턴-온되어 기준 셀 데이타 라인(RFDIN)을 강유전체 캐패시터(557TR)에 전기적으로 결합시킨다.
도 24에서, 기준 셀들(551TL, 551TR)은 비트 라인(BLB0)과 비트 라인(BLB1) 사이에 연결되어 있는 동작 메모리 셀들을 액세스하는 경우에 선택적으로 액티브된다. 즉, 하나의 기준 셀이 복수의 동작 메모리 셀에 대한 액세스를 위해서 공통적으로 사용된다. 나머지 기준 셀들도 마찬가지이다.
도 25를 참조하면, 기준 셀(551BL)은 2개의 기준 셀 액세스 트랜지스터들 및 2개의 기준 셀 액세스 트랜지스터들(557BL, 558BL)로 구성되어 있으며, 비트 라인(BLB0)과 비트 라인(BLB1) 사이에 연결되어 있으며, 기준 워드 라인(RWLBL)이 하이 레벨인 경우에 액세스된다. 나머지 기준 셀들도 2개의 액세스 트랜지스터들 및 2개의 강유전체 캐패시터들로 구성되어 있으며 대응되는 비트 라인들 사이에 연결되어 있다. 복수의 기준 셀들중 액티브되는 기준 셀들은 컬럼 선택 신호와 기준 워드 라인들에 의하여 결정된다.
기준 셀 데이타 기입 제어부(552BL)는 NAND 게이트(555BL), 인버터(556BL), 전송 게이트들(553BL, 554BL)을 포함하여 구성되어 있다. NAND 게이트(555BL)는 컬럼 선택 신호(Y0)가 하이 레벨 액티브이고, 기준 셀 데이타 게이트 신호(RFPRSB)가 하이 레벨로 액티브인 경우에 하이 레벨인 신호를 출력한다. 인버터(556BL)는 NAND 게이트(555BL)의 출력을 반전한다. 전송 게이트(553BL)는 NAND 게이트(555BL)의 출력이 하이 레벨인 경우에 턴-온되어 반전 기준 셀 데이타 라인(RFDINB)을 강유전체 캐패시터(558BL)에 전기적으로 결합시키며, 전송 게이트(554BL)는 NAND 게이트(555BL)의 출력이 하이 레벨인 경우에 턴-온되어 기준 셀 데이타 라인(RFDIN)을 강유전체 캐패시터(557BL)에 전기적으로 결합시킨다.
도 21에서, 고립 스위치들(570)은 각각 동작 메모리 셀 어레이와 기준 셀 어레이 사이에 위치하게 된다. 도 26은 고립 스위치(570T)의 구체적인 회로를 나타낸 것이고, 도 27은 고립 스위치(570B)의 구체적인 회로를 나타낸 것이다.
도 26에서 고립 스위치(570T)는 복수의 전송 게이트들(573T0, 573T1, 573T2, 573T3, ..., 573Tn-1, 573Tn) 및 인버터들(571T, 572T)을 포함하여 구성된다. 인버터들(571T, 572T)은 각각 고립 스위치 제어 신호(ISTL, ISTR)를 반전한다. 전송 게이트(573T0)는 비트 라인(BLT0)상에 위치하며, 고립 스위치 제어 신호(ISTL)가 하이 레벨로 액티브되는 경우에 턴-온된다. 전송 게이트(573T1)는 비트 라인(BLT1)상에 위치하며, 고립 스위치 제어 신호(ISTR)가 하이 레벨로 액티브되는 경우에 턴-온된다. 간단히 말해서, 전송 게이트들(573T0, 573T2, ...573Tn-1)은 고립 스위치 제어 신호(ISTL)가 액티브인 경우에 턴-온되고, 전송 게이트들(573T1, 573T3, ..., 573Tn)은 고립 스위치 제어 신호(ISTR)가 하이 레벨로 액티브인 경우에 턴-온된다. 즉, 고립 스위치를 구성하는 전송 게이트는, 도 12에서 설명한 바와 같이, 기준 셀에 연결되며 플레이트 라인으로 지정된 비트 라인을 2개의 부분으로 전기적으로 분할하는 역할을 한다.
도 27에서, 고립 스위치(570B)는 인버터들(571B, 572B) 및 복수의 전송 게이트들(573B0, 573B1, 573B2, 573B3, ..., 573Bn-1, 573Bn)을 포함한다. 전송 게이트들(573B0, 573B2, ...573Bn-1)은 고립 스위치 제어 신호(ISBL)가 액티브인 경우에 턴-온되고, 전송 게이트들(573B1, 573B3, ..., 573Bn)은 고립 스위치 제어 신호(ISBR)가 하이 레벨로 액티브인 경우에 턴-온된다.
도 28은 도 21에 도시되어 있는 비트 라인 등화기(560T)의 구체적인 회로도이고, 도 29는 도 21에 도시되어 있는 비트 라인 등화기(560B)의 구체적인 회로도이다.
도 28에서, 비트 라인 등화기(560T)는 복수의 NMOS 트랜지스터들로 구성되어 있다. 각 NMOS 트랜지스터들(560T0, 560T1, ..., 560Tm)은 비트 라인 등화기 인에이블 신호(REQT)가 하이 레벨로 액티브되는 경우에 턴-온되어 대응되는 비트 라인들을 전기적으로 결합시킨다. 즉, 비트 라인 등화기 인에이블 신호(REQT)가 하이 레벨로 액티브되면, 비트 라인(BLT0)과 비트 라인(BLT1)이 전기적으로 결합되고, 비트 라인(BLT2)과 비트 라인(BLT3)이 전기적으로 결합되며, 나머지도 이와 마찬가지 방식으로 결합된다.
도 29에서, 비트 라인 등화기(560B)는 복수의 NMOS 트랜지스터들(560B0, 560B1, ..., 560Bm)로 구성된다. NMOS 트랜지스터들(560B0, 560B1, ..., 560Bm) 각각은 비트 라인 등화기 인에이블 신호(REQB)가 하이 레벨로 액티브되는 경우에 턴-온 되어 대응되는 비트 라인들을 전기적으로 결합시킨다.
도 28 및 도 29에서 비트 라인 등화기 인에이블 신호들(REQT, REQB)은 데이타 읽기 동작에서 하이 레벨로 액티브된다. 도 21에서 동작 메모리 셀 어레이(510B)에 속하는 동작 메모리 셀에 대한 읽기 동작에서는, 비트 라인 등화기 인에이블 신호(REQT)가 하이 레벨로 액티브되고 비트 라인 등화기 인에이블 신호(REQT)는 로우 레벨로 논액티브 상태를 유지한다. 반면에, 도 21의 동작 메모리 셀 어레이(560T)에 포함되는 동작 메모리 셀에 대한 읽기 동작에서는, 비트 라인 등화기 인에이블 신호(REQT)는 논액티브 상태를 유지하고 비트 라인 등화기 인에이블 신호(REQB)는 하이 레벨로 액티브된다. 보다 구체적인 내용은 읽기 동작에 대한 설명에 개시되어 있다.
도 30은 도 21에서 동작 메모리 셀 어레이(510T)의 일 실시예를 나타낸 것이다. 도 30에서, 동작 메모리 셀들은 각각 하나의 액세스 트랜지스터 및 하나의 강유전체 캐패시터로 구성되어 있으며, 인접한 비트 라인들 사이에 연결되어 있다.
또한, 액세스 트랜지스터의 게이트는 대응되는 워드 라인에 연결되어 있다. 도 30에서 액세스 트랜지스터는 NMOS 트랜지스터로 구성되어 있다.
동작 메모리 셀(511T)을 액세스하고자 하는 경우에는, 워드 라인(WLT0)이 하이 레벨로 액티브되고 비트 라인(BLT0)이 데이타 라인으로 지정되며 비트 라인(BLT1)이 플레이트 라인으로 지정된다. 한편, 동작 메모리 셀(512T)을 액세스하고자 하는 경우에는, 워드 라인(WLT1)이 하이 레벨로 액티브되고 비트 라인(BLT1)이 데이타 라인으로 지정되며 비트 라인(BLT0)이 플레이트 라인으로 지정된다. 동작 메모리 셀(513T)을 액세스하고자 하는 경우에는, 워드 라인(WLTm-1)이 하이 레벨로 액티브되고 비트 라인(BLT2)이 데이타 라인으로 지정되며 비트 라인(BLT3)이 플레이트 라인으로 지정된다. 나머지 동작 메모리 셀들도 이와 같은 방식으로 액세스가 수행된다. 요약하면, 인접한 비트 라인들은 그 사이에 연결되어 있는 동작 메모리 셀들에 대한 액세스가 수행되는 경우에, 하나는 데이타 라인으로 작용하고 나머지는 플레이트 라인으로 작용하게 된다.
도 31은 도 21에 도시된 동작 메모리 셀 어레이(510B)의 일 실시예를 구체적으로 나타낸 회로도이다. 이를 참조하면, 동작 메모리 셀들은 하나의 액세스 트랜지스터 및 하나의 강유전체 캐패시터로 구성되어 있다. 또한, 액세스 트랜지스터는 NMOS 트랜지스터로 이루어져 있다. 참조 부호 BLB0, BLB1, BLB2, BLB3, ..., BLBn-1, BLBn 은 비트 라인들을 나타내고, 참조 부호 WLB0, WLB1, WLB2, WLB3, ...WLBm-1, WLBm은 워드 라인들을 나타낸다. 동작 메모리 셀(511B)은 비트 라인(BLB0)과 비트 라인(BLB1) 사이에 연결되어 있으며, 액세스 트랜지스터의 게이트는 워드 라인(WLB0)에 연결되어 있다. 동작 메모리 셀(512B)은 비트 라인(BLB2)과 비트 라인(BLB3) 사이에 연결되어 있고 액세스 트랜지스터의 게이트는 워드 라인(WLB0)에 연결되어 있으며, 동작 메모리 셀(513B)은 비트 라인(BLB2)과 비트 라인(BLB3) 사이에 연결되어 있고 그에 포함되는 액세스 트랜지스터의 게이트는 워드 라인(WLB1)에 연결되어 있다.
도 31에서, 동작 메모리 셀(511B)에 대한 액세스가 수행되는 경우에는 비트 라인(BLB1)이 데이타 라인으로 지정되고 비트 라인(BLB0)이 플레이트 라인으로 지정된다. 또한, 동작 메모리 셀(512B)에 대한 액세스가 수행되는 경우에는 비트 라인(BLB3)이 데이타 라인으로 지정되고 비트 라인(BLB2)이 플레이트 라인으로 지정된다. 반면에 동작 메모리 셀(513B)에 대한 액세스가 수행되는 경우에는 비트 라인(BLB2)이 데이타 라인으로 지정되고 비트 라인(BLB3)이 플레이트 라인으로 지정된다. 나머지도 이와 마찬가지 방식으로 지정된다.
도 30 및 도 31에서, 복수의 워드 라인들(WLT0, WLT1, WLT2, WLT3, ...WLTm-1, WLTm, WLB0, WLB1, WLB2, WLB3, ...WLBm-1, WLBm)중 어느 하나가 선택적으로 액티브된다. 워드 라인에 대한 선택은 외부에서 인가되는 로우 어드레스에 근거하여 수행할 수 있다.
도 21에서 비트 라인 프리차저(520T)의 구체적인 회로는 도 32에 도시되어 있고 비트 라인 프리차저(520B)의 구체적인 회로는 도 33에 도시되어 있다.
도 32에서, 비트 라인 프리차저(520T)는 복수의 NMOS 트랜지스터들로 구성되어 있다. NMOS 트랜지스터들은 각각 그 게이트로 비트 라인 프리차저 인에이블 신호(BLN)가 인가되고 그 드레인이 대응되는 비트 라인에 연결되어 있으며 그 소스가 접지되어 있다. 그리하여, 비트 라인들(BLT0, BLT1, BLT2, BLT3, ..., BLTn-1, BLTn)은 비트 라인 프리차저 인에이블 신호(BLN)가 하이 레벨로 액티브인 경우에 접지 레벨로 프리차지된다. 도 33에서, 비트 라인 프리차저(520B)는 복수의 NMOS 트랜지스터들로 구성되어 있다. NMOS 트랜지스터들은 각각 그 게이트로 비트 라인 프리차저 인에이블 신호(BLN)가 인가되고 그 드레인이 대응되는 비트 라인에 연결되어 있으며 그 소스가 접지되어 있다. 따라서, 비트 라인들(BLB0, BLB1, BLB2, BLB3, ..., BLBn-1, BLBn)은 비트 라인 프리차저 인에이블 신호(BLN)가 하이 레벨로 액티브인 경우에 접지 레벨로 프리차지된다.
여기서, 비트 라인 프리차저 인에이블 신호(BLN)는 데이타 읽기/쓰기 동작이 수행되기 전에 하이 레벨로 액티브되어 데이타 라인, 반전 데이타 라인 및 플레이트 라인들을 접지 레벨로 프리차지 시킴으로써, 오동작이 방지되도록 한다.
도 21에서, 데이타 입출력 스위치(530T)의 구체적인 회로의 일 실시예는 도 34에 도시되어 있고, 데이타 입출력 스위치(530B)의 구체적인 회로의 일 실시예는 도 35에 도시되어 있다.
도 34를 참조하면, 데이타 입출력 스위치(530T)는 복수의 NMOS 트랜지스터들로 구성되어 있다. 각 NMOS 트랜지스터들은 대응되는 입/출력 스위치 신호를 그 게이트로 입력하며, 그 자신의 제1 드레인/소스가 데이타 입/출력 라인(DL)에 연결되어 있고 그 자신의 제2 드레인/소스가 대응되는 비트 라인에 연결되어 있다. 보다 구체적으로, NMOS 트랜지스터(531T)는 그 드레인 및 소스가 각각 데이타 입/출력 라인(DL) 및 비트 라인(BLT0)에 각각 연결되어 있고, 그 게이트로 데이타 입/출력 스위치 신호(YSW0)가 인가되며, NMOS 트랜지스터(532T)는 그 드레인 및 소스가 각각 데이타 입/출력 라인(DL) 및 비트 라인(BLT1)에 각각 연결되어 있고, 그 게이트로 데이타 입/출력 스위치 신호(YSW1)가 인가된다. 여기서, 복수의 데이타 입/출력 스위치 신호들(YSW0, YSW1, YSW2, YSW3, ..., YSWn-1, YSWn)은 선택적으로 어느 하나만이 하이 레벨로 액티브된다. 데이타 입/출력 스위치 신호는 외부에서 인가되는 컬럼 어드레스에 근거하여 선택적으로 액티브되는 것으로, 컬럼 선택 신호들(Y0, Y1, Y2, Y3,..., Yn-1, Yn)을 지연시켜 사용할 수 있다. 즉, 도 21에서 컬럼 디코더(540)는 컬럼 선택 신호 및 데이타 입출력 스위치 신호들을 발생하도록 구성할 수 있다.
도 35를 참조하면, 데이타 입출력 스위치(530B)는 복수의 NMOS 트랜지스터들로 구성되어 있다. 각 NMOS 트랜지스터들은 대응되는 데이타 입/출력 스위치 신호를 그 게이트로 입력하며, 그 자신의 제1 드레인/소스가 데이타 입/출력 라인(CDL)에 연결되어 있고 그 자신의 제2 드레인/소스가 대응되는 비트 라인에 연결되어 있다. 보다 구체적으로, NMOS 트랜지스터(531B)는 그 드레인 및 소스가 각각 데이타 입/출력 라인(CDL) 및 비트 라인(BLB0)에 각각 연결되어 있고, 그 게이트로 데이타 입/출력 스위치 신호(YSW0)가 인가되며, NMOS 트랜지스터(532B)는 그 드레인 및 소스가 각각 데이타 입/출력 라인(CDL) 및 비트 라인(BLTn)에 각각 연결되어 있고, 그 게이트로 데이타 입/출력 스위치 신호(YSWn)가 인가된다. 여기서, 복수의 데이타 입/출력 스위치 신호들(YSW0, YSW1, YSW2, YSW3, ..., YSWn-1, YSWn)은 선택적으로 어느 하나만이 하이 레벨로 액티브되는 것으로, 도 34에 도시된 것과 동일하다.
도 34 및 도 35에서, 데이타 입/출력 라인(DL)으로 데이타 신호가 입/출력되는 경우에는 데이타 입/출력 라인(CDL)으로 반전 데이타 신호가 입/출력되며, 데이타 입/출력 라인(DL)으로 반전 데이타 신호가 입/출력되는 경우에는 데이타 입/출력 라인(CDL)으로 데이타 신호가 입/출력된다. 즉, 데이타 입/출력 라인들(DL, CDL)은 상보적으로 동작된다.
도 36은 도 21 내지 도 35에 도시되어 있는 불휘발성 강유전체 메모리 장치의 읽기 동작을 나타내는 파형도이다. 이를 참조하여 읽기 동작을 설명하기로 한다.
먼저, 컬럼 디코더에서 출력되는 컬럼 선택 신호들(YO, Y1, Y2, Y3, ..., Yn-1, Yn)에 따라 데이타 라인/반전 데이타 라인과 플레이트 라인들을 지정하게 된다. 또한, 외부에서 인가되는 로우 어드레스 및 컬럼 어드레스에 따라 고립 스위치 제어 신호들(ISTL, ISTR, ISBL, ISBR)의 레벨이 달라지게 된다.
예를 들면, 도 30의 동작 메모리 셀(511T)을 액세스하는 경우에는 컬럼 선택 신호(Y0)가 하이 레벨로 액티브된다. 그리하여, 도 22에서 전송 게이트들(581T0, 582T0)이 턴-온되고, 도 23에서 전송 게이트들(581BO, 582B0)이 턴-온되어, 비트 라인(BLT0) 및 비트 라인(BLB0)이 데이타 라인 및 반전 데이타 라인으로 지정되고, 비트 라인(BLT1) 및 비트 라인(BLB1)이 플레이트 라인들로 지정된다. 그리고, 고립 스위치 제어 신호들(ISTL, ISTR, ISBL)은 모두 하이 레벨로 액티브되고 고립 스위치 제어 신호(ISBR)는 로우 레벨로 논액티브된다. 그리하여, 도 26에서 전송 게이트들(573T0, 573T1)은 턴-온되고, 도 27에서 전송 게이트(573B0)는 턴-온되고 전송 게이트(573B1)는 턴-오프되어, 비트 라인(BLB1)은 2개의 부분(BLB1', BLB1'')로 전기적으로 나누어진다.
즉, 플레이트 라인중 액세스되는 동작 메모리 셀에 연결되는 플레이트 라인 상에 있는 고립 스위치는 턴-온되고, 기준 셀에 연결되어 있는 플레이트 라인 상에 있는 고립 스위치는 턴-오프된다.
여기서, 고립 스위치 제어 신호들은 위에서 언급한 바와 같이 외부에서 인가되는 로우 어드레스 및 컬럼 어드레스에 따라 발생시킬 수 있다. 예를 들면, 도 21에서, 로우 어드레스의 최상위 비트가 0인 동작 메모리 셀들은 센스 증폭기 상부에 배치되고, 로우 어드레스의 최상위 비트가 1인 동작 메모리 셀들은 센스 증폭기 하부에 배치되어 있다고 하자. 또한, 컬럼 어드레스의 최하위 비트가 0인 경우에는 한 쌍으로 연결되어 있는 비트 라인들중 좌측에 위치한 비트 라인이 데이타 라인으로 지정되고 우측에 위치한 비트 라인이 플레이트 라인으로 지정된다고 하자. 이와 같은 경우에, 고립 스위치 제어 신호들(ISTL, ISTR, ISBL, ISBR)은 읽기 동작에서 다음 표-1과 같은 레벨을 가지게 된다.
로우 어드레스의 최상위 비트 컬럼 어드레스의 최하위 비트 ISTL ISTR ISBL ISBR
0 0 H H H L
0 1 H H L H
1 0 H L H H
1 1 L H H H
표 1에서, L은 로우 레벨을 나타내고 H는 하이 레벨을 나타낸다.
비트 라인 프리차저 인에이블 신호(BLN)가 하이 레벨에서 로우 레벨로 변화되어, 접지로 프리차지되어 있던 비트 라인들은 플로우팅 상태가 된다. 이어서, 외부에서 인가되는 로우 어드레스에 근거하여 복수의 워드 라인들중 어느 하나가 선택적으로 하이 레벨로 액티브된다. 또한, 그에 대응되는 기준 워드 라인이 하이 레벨로 액티브된다. 도 30의 동작 메모리 셀(511T)을 액세스하는 경우에는 기준 워드 라인(RWLBL)이 하이 레벨로 액티브되고, 나머지 기준 워드 라인들(RWLTL, RWLTR, RWLBR)은 모두 로우 레벨로 논액티브 상태를 유지한다.
위에서 언급한 바와 같은 구조를 가지는 경우에, 기준 워드 라인들의 선택은 외부에서 인가되는 로우 어드레스의 최상위 비트 및 컬럼 어드레스의 최하위 비트에 따라서 이루어질 수 있으며, 이를 다음 표 2에 요약하였다.
로우 어드레스의 최상위 비트 컬럼 어드레스의 최하위 비트 RWLTL RWLTR RWLBL RWLBR
0 0 L L H L
0 1 L L L H
1 0 H L L L
1 1 L H L L
표 2에서, L은 로우 레벨을 나타내고 H는 하이 레벨을 나타낸다.
이어서, 비트 라인 등화기 인에이블 신호들(REQT, REQB)중 어느 하나가 선택적으로 하이 레벨로 액티브된다. 도 30의 동작 메모리 셀(511T)을 액세스하는 경우에는 비트 라인 등화기 인에이블 신호(REQB)가 하이 레벨로 액티브되고, 비트 라인 등화기 인에이블 신호(REQT)는 로우 레벨로 논액티브 상태를 유지하게 된다. 그리하여, 도 28에서 NMOS 트랜지스터들(560T0, 560T1, ...560Tm)은 턴-오프되고, 도 29에서 NMOS 트랜지스터들(560B0, 560B1, ...560Bm)은 턴-온된다.
비트 라인 등화기 인에이블 신호들(REQT, REQB)은 읽기 동작에서 다음 표 3과 같이 제어될 수 있다.
로우 어드레스의 최상위 비트 REQT REQB
0 L H
1 H L
비트 라인 등화기 인에이블 신호(REQB)가 하이 레벨로 액티브인 상태에서 플레이트 전압 라인(SPL)을 통하여 플레이트 전압(예를 들면 5 [volt])을 인가한다. 플레이트 전압 펄스에 의하여 데이타 라인으로 지정된 비트 라인에는 동작 메모리 셀의 강유전체 캐패시터의 분극 상태에 따른 전압이 나타나고, 반전 데이타 라인으로 지정된 비트 라인에는 다음 수학식 5와 같은 전압이 나타나게 된다.
[수학식 5]
수학식 5에서 CBL은 비트 라인의 캐패시턴스를 나타낸다.
예를 들면, 도 30의 동작 메모리 셀(511T)을 액세스하는 경우에, 비트 라인(BLT0)에는 동작 메모리 셀의 강유전체 캐패시터의 분극 상태에 따른 전압이 나타나게 된다. 좀 더 구체적으로 말하면, 데이타 1이 동작 메모리 셀(511T)에 저장되어 있는 경우에는, 플레이트 전압 펄스에 의하여 강유전체 캐패시터가 도 1의 S4 상태에서 S6 상태를 거쳐 S1 상태로 천이되면서, 2QR에 해당되는 전하량이 비트 라인(BLT0)에 차지 쉐어링(charge sharing)된다. 그리하여, 다음 수학식 6과 같은 전압이 나타나게 된다.
[수학식 6]
수학식 5에서 CBLT0는 비트 라인(BLT0)의 캐패시턴스를 나타낸다.
한편, 도 30의 동작 메모리 셀(511T)에 데이타 0이 저장되어 있는 경우에는, 강유전체 캐패시터는 도 1의 S1 상태에서 S6 상태를 거쳐 다시 S1 상태가 된다. 그리하여, 데이타 라인으로 지정된 비트 라인(BLT0)에 전하량의 변화가 없으므로 비트 라인(BLT0)은 접지 레벨을 유지하게 된다.
이와 같이 데이타 라인 및 반전 데이타 라인에 나타나는 전압 차이는 센스 증폭기에 의하여 증폭된다. 센스 증폭기를 액티베이션시키기 위하여, 센스 증폭기 인에이블 신호(LSAEN)가 하이 레벨로 액티브된다.
증폭된 신호를 출력하기 위하여, 복수의 데이타 입/출력 스위치 신호들(YSW0, YSW1, YSW2, YSW3, ..., YSWn-1, YSWn)중 어느 하나가 선택적으로 하이 레벨로 액티브된다. 도 30의 동작 메모리 셀(511T)을 액세스하는 경우에는 데이타 입/출력 스위치 신호(YSW0)가 하이 레벨로 액티브되고, 나머지 데이타 입/출력 스위치 신호들은 로우 레벨로 논액티브 상태를 유지한다. 그리하여, 도 34 및 도 35에서 NMOS 트랜지스터들(531T, 531B)이 턴-온되고, 그에 의하여 비트 라인(BLT0)이 데이타 입/출력 라인(DL)에 연결되고, 비트 라인(BLB0)이 데이타 입/출력 라인(CDL)에 연결된다.
도 37은, 위에서 설명한 바와 같은 도 30의 동작 메모리 셀(511T)에 대한 읽기 동작에 대한 이해를 돕기 위한 등가 회로도이다.
한편, 기준 셀 강유전체 캐패시터들에 대한 데이타 복구를 위하여, 기준 셀 데이타 라인(RFDIN) 및 반전 기준 셀 데이타 라인(RFDINB)으로 하이 레벨의 기준 셀 데이타 신호 및 로우 레벨의 반전 기준 셀 데이타 신호를 인가한다. 또한, 선택된 기준 워드 라인(RWLBL)을 로우 레벨로 논액티브시킨다. 그런 다음, 기준 셀 데이타 게이트 신호들(RFPRST, RFPRSB)중 어느 하나를 선택적으로 하이 레벨로 액티브시킨다. 읽기 동작에서 기준 셀 데이타 게이트 신호들에 대한 제어는 다음 표 4와 같이 요약할 수 있다.
로우 어드레스의 최상위 비트 RFPRST RFPRSB
0 L H
1 H L
즉, 도 30의 동작 메모리 셀(511T)을 액세스하는 경우에는, 기준 셀 데이타 게이트 신호(RFPRSB)가 하이 레벨로 액티브되어 도 25에서 전송 게이트들(554BL, 553BL)이 턴-온된다. 그리하여, 도 25의 기준 셀(551BL)에 대한 기준 셀 데이타 기입이 수행된다.
도 36에서 기준 셀 데이타 신호 및 기준 셀 반전 데이타 신호의 하강 엣지가 기준 셀 데이타 게이트 신호(RFPRSB)의 하강 엣지보다 먼저 일어나게 된다. 그리하여, 기준 셀 강유전체 캐패시터들의 양단간의 전압 차는 0 [volt]로 프리차지된다.
도 38은 도 30의 동작 메모리 셀(511T)에 대한 읽기 동작에서 기준 셀 데이타 기입을 설명하기 위한 등가 회로도이다. 도 38에서, 기준 셀 강유전체 캐패시터(557BL)의 한쪽은 기준 셀 데이타 신호가 인가되고 다른 쪽에는 플레이트 전압 펄스가 인가된다. 기준 셀 강유전체 캐패시터(558BL)의 한쪽은 반전 기준 셀 데이타 신호가 인가되고 다른 쪽에는 플레이트 전압 펄스가 인가된다.
도 39는 도 21내지 도 35에 도시되어 있는 불휘발성 강유전체 메모리 장치의 쓰기 동작을 나타내는 파형도이다. 이를 참조하여 쓰기 동작을 설명하기로 한다.
먼저, 컬럼 디코더에서 출력되는 컬럼 선택 신호들(YO, Y1, Y2, Y3, ..., Yn-1, Yn)에 따라 데이타 라인/반전 데이타 라인과 플레이트 라인들을 지정하게 된다. 또한, 외부에서 인가되는 로우 어드레스 및 컬럼 어드레스에 따라 고립 스위치 제어 신호들(ISTL, ISTR, ISBL, ISBR)의 레벨이 달라지게 된다. 이들의 제어 방식은 읽기 동작과 동일하다.(위의 표 1 참조)
이어서, 하이 레벨로 프리차지되어 있던 비트 라인들을 플로우팅시키기 위하여, 비트 라인 프리차저 인에이블 신호(BLN)가 로우 레벨로 논액티브된다. 그리고, 복수의 데이타 입/출력 스위치 신호들중 어느 하나가 선택적으로 액티브된다. 도 30의 동작 메모리 셀(511T)에 쓰기 동작을 수행하는 경우에는 데이타 입/출력 스위치 신호(YSW0)는 하이 레벨로 액티브되고 나머지 데이타 입/출력 스위치 신호들은 로우 레벨로 논액티브 상태를 유지한다. 그리하여, 데이타 입/출력 라인들(DL, CDL)을 통하여 인가되는 데이타 신호 및 반전 데이타 신호가 비트 라인(BLT0) 및 비트 라인(BLB0)으로 각각 전달된다. 이어서, 센스 증폭기를 인에이블시키기 위하여, 센스 증폭기 인에이블 신호(LSAEN)가 하이 레벨로 액티브된다. 이어서, 선택된 워드 라인이 하이 레벨로 액티브된다. 즉, 도 30의 동작 메모리 셀(511T)에 대한 쓰기 동작에서는, 워드 라인(WLT0)이 하이 레벨로 액티브되고, 나머지 워드 라인들은 논액티브 상태를 유지하게 된다. 이와 같은 상태에서 플레이트 라인으로 지정된 비트 라인으로 플레이트 전압 펄스가 인가된다. 즉, 비트 라인(BLT1) 및 비트 라인(BLB1')으로 약 5 [volt]의 펄스가 인가된다. 그리하여, 동작 메모리 셀(511T)에 포함되는 강유전체 캐패시터가 데이타 신호에 따른 분극 상태로 프로그램된다. 이어서, 데이타 입/출력 스위치 신호(YSW0)가 로우 레벨로 천이되며 비트 라인 프리차저 인에이블 신호(BLN)가 하이 레벨로 천이된다. 그리하여, 비트 라인(BLT0) 및 비트 라인(BLB0)이 접지로 프리차지된다. 또한, 선택된 워드 라인(WLT0)이 다시 로우 레벨이 된다.
도 39에서 알 수 있는 바와 같이, 쓰기 동작에서는 기준 워드 라인(RWLBL), 비트 라인 등화기 인에이블 신호(REQB), 기준 셀 데이타 라인 및 반전 기준 셀 데이타 라인(RFDIN/RFDINB)은 모두 로우 레벨로 논액티브 상태를 유지하게 된다.
또한, 읽기 동작에서 논액티브 상태를 유지하게 되는, 기준 워드 라인들(RWLTL, RWLTR, RWLBR), 비트 라인 등화기 인에이블 신호(REQT)도 지속적으로 논액티브 상태를 유지하게 된다. 즉, 모든 기준 셀 액세스 트랜지스터들이 턴-오프 상태를 유지하게 된다. 그리하여, 불필요하게 기준 셀들이 동작 사이클에 노출되지 않게 된다.
도 40은 도 39에서 설명된 쓰기 동작의 이해를 돕기 위한 등가 회로도이다.
도 40에서 알 수 있는 바와 같이, 고립 스위치 제어 신호(ISBR)가 로우 레벨이 되어 비트 라인(BLB1)이 2개의 부분(BLB1', BLB1'')로 분리된다. 그리하여, 비트 라인(BLB1'')에 연결되는 동작 메모리 셀들에는 플레이트 전압 펄스가 인가되지 않게 되어, 동작 메모리 셀들이 불필요하게 동작 사이클에 노출되지 않게 된다.
본 발명은 상기 실시예들에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
상술한 바와 같이, 본 발명에 의한 불휘발성 강유전체 메모리 장치는 별도의 플레이트 라인이 형성되어 있지 않고, 비트 라인들이 필요에 따라 데이타 라인, 반전 데이타 라인, 플레이트 라인으로 작용한다. 따라서, 요구되는 레이-아웃 면적이 감소되는 이점이 있다.
또한, 동작 메모리 셀 및 기준 셀이 불필요하게 동작 사이클에 노출되지 않게 되며, 쓰기 동작이 빠르게 수행되는 이점이 있다.

Claims (58)

  1. 제1 및 제2 비트 라인들;
    워드 라인;
    제1 및 제2 드레인/소스 및 게이트를 가지며, 그 자신의 제1 드레인/소스가 상기 제1 비트 라인에 연결되어 있고, 그 자신의 게이트가 상기 워드 라인에 연결되어 있는 액세스 트랜지스터; 및
    그 한끝이 상기 액세스 트랜지스터의 제2 드레인/소스에 연결되어 있고, 다른 끝이 상기 제2 비트 라인에 연결되어 있는 강유전체 캐패시터를 구비하며,
    읽기/쓰기 동작시에는 상기 워드 라인이 액티브되며, 상기 제1 및 제2 비트 라인중 미리 정해진 어느 하나로 데이타 신호가 입/출력되며 나머지 비트 라인으로 플레이트 전압이 인가되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  2. 제1항에 있어서, 상기 액세스 트랜지스터는 NMOS 트랜지스터로 구성되어 있는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  3. 제1 및 제2 비트 라인들;
    기준 워드 라인;
    제1 및 제2 드레인/소스 및 게이트를 가지며 제1 드레인/소스가 상기 제1 비트 라인에 연결되어 있고 그 자신의 게이트가 상기 기준 워드 라인에 연결되어 있는 제1 기준 셀 트랜지스터;
    제1 및 제2 드레인/소스 및 게이트를 가지며 제1 드레인/소스가 상기 제1 비트 라인에 연결되어 있고 게이트가 상기 기준 워드 라인에 연결되어 있는 제2 기준 셀 트랜지스터;
    한끝이 상기 제1 기준 셀 트랜지스터의 제2 드레인/소스에 연결되어 있고 다른 끝이 상기 제2 비트 라인에 연결되어 있는 제1 기준 셀 강유전체 캐패시터; 및
    한끝이 상기 제2 기준 셀 트랜지스터의 제2 드레인/소스에 연결되어 있고 다른 끝이 상기 제2 비트 라인에 연결되어 있는 제2 기준 셀 강유전체 캐패시터를 구비하는 불휘발성 강유전체 메모리 장치.
  4. 제3항에 있어서, 상기 제1 및 제2 기준 셀 액세스 트랜지스터들은 NMOS 트랜지스터들로 구성되어 있는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  5. 제3항에 있어서, 상기 제1 기준 셀 강유전체 캐패시터 및 상기 제2 기준 셀 강유전체 캐패시터는 상보적인 데이타를 저장하고 있는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  6. 제1, 제2, 제3 및 제4 비트 라인들;
    워드 라인;
    기준 워드 라인;
    직렬로 연결되어 있는 액세스 트랜지스터 및 강유전체 캐패시터로 구성되며, 상기 제1 및 제2 비트 라인들 사이에 직렬로 연결되는 것으로, 그 안에 포함되는 액세스 트랜지스터의 게이트는 상기 워드 라인에 연결되는 동작 메모리 셀;
    제1 및 제2 드레인/소스 및 게이트를 가지며 제1 드레인/소스가 상기 제3 비트 라인에 연결되어 있고 게이트가 상기 기준 워드 라인에 연결되어 있는 제1 기준 셀 트랜지스터;
    제1 및 제2 드레인/소스 및 게이트를 가지며 제1 드레인/소스가 상기 제3 비트 라인에 연결되어 있고 게이트가 상기 기준 워드 라인에 연결되어 있는 제2 기준 셀 트랜지스터;
    한끝이 상기 제1 기준 셀 트랜지스터의 제2 드레인/소스에 연결되어 있고 다른 끝이 상기 제4 비트 라인에 연결되어 있는 제1 기준 셀 강유전체 캐패시터; 및
    한끝이 상기 제2 기준 셀 트랜지스터의 제2 드레인/소스에 연결되어 있고 다른 끝이 상기 제4 비트 라인에 연결되어 있는 제2 기준 셀 강유전체 캐패시터를 구비하며,
    데이타 읽기/쓰기 동작시에는 상기 워드 라인이 액티브되며, 상기 제1 비트 라인으로 데이타 신호가 입/출력되고 상기 제3 비트 라인으로 반전 데이타 신호가 입/출력되며, 상기 제2 및 제4 비트 라인들로 플레이트 전압이 인가되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  7. 제6항에 있어서, 상기 동작 메모리 셀의 액세스 트랜지스터는 그 자신의 제1 드레인/소스가 상기 제1 비트 라인에 연결되고 그 자신의 제2 드레인/소스가 상기 강유전체 캐패시터에 한끝에 연결되며 그 자신의 게이트가 상기 워드 라인에 연결되는 NMOS 트랜지스터로 구성되며,
    상기 동작 메모리 셀의 강유전체 캐패시터는 다른 끝이 상기 제2 비트 라인에 연결되어 있는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  8. 제6항에 있어서, 상기 동작 메모리 셀의 액세스 트랜지스터는 그 자신의 제1 드레인/소스가 상기 제2 비트 라인에 연결되고 그 자신의 제2 드레인/소스가 상기 강유전체 캐패시터에 한끝에 연결되며 그 자신의 게이트가 상기 워드 라인에 연결되어 있는 NMOS 트랜지스터로 구성되고,
    상기 동작 메모리 셀의 강유전체 캐패시터는 다른 끝이 상기 제1 비트 라인에 연결되어 있는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  9. 제6항에 있어서, 상기 제1 및 제2 기준 셀 트랜지스터들은 NMOS 트랜지스터들로 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  10. 제6항에 있어서, 상기 제3 비트 라인과 상기 제4 비트 라인 사이에 연결되어 있으며 상기 동작 메모리 셀에 대한 읽기 동작시 턴-온되는 비트 라인 등화기를 더 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  11. 제1 및 제2 비트 라인들;
    제1 및 제2 워드 라인들;
    제1 및 제2 드레인/소스 및 게이트를 가지며, 그 자신의 제1 드레인/소스가 상기 제1 비트 라인에 연결되어 있고, 그 자신의 게이트가 상기 제1 워드 라인에 연결되어 있는 제1 액세스 트랜지스터;
    그 한끝이 상기 제1 액세스 트랜지스터의 제2 드레인/소스에 연결되어 있고, 다른 끝이 상기 제2 비트 라인에 연결되어 있는 제1 강유전체 캐패시터;
    제1 및 제2 드레인/소스 및 게이트를 가지며, 그 자신의 제1 드레인/소스가 상기 제2 비트 라인에 연결되어 있고, 그 자신의 게이트가 상기 제2 워드 라인에 연결되어 있는 제2 액세스 트랜지스터; 및
    그 한끝이 상기 제2 액세스 트랜지스터의 제2 드레인/소스에 연결되어 있고, 다른 끝이 상기 제1 비트 라인에 연결되어 있는 제2 강유전체 캐패시터를 구비하며,
    상기 제1 액세스 트랜지스터 및 상기 제1 강유전체 캐패시터가 제1 메모리 셀을 구성하고, 상기 제2 액세스 트랜지스터 및 상기 제2 강유전체 캐패시터가 제2 메모리 셀을 구성하며;
    제1 메모리 셀에 대한 읽기/쓰기 동작시에는 상기 제1 워드 라인이 액티브되고 상기 제1 및 제2 비트 라인들중 미리 정해진 어느 하나의 비트 라인으로 데이타 신호가 입/출력되고 나머지 비트 라인으로 플레이트 전압이 인가되며;
    제2 메모리 셀에 대한 읽기/쓰기 동작시에는 상기 제2 워드 라인이 액티브되고 상기 제1 및 제2 비트 라인중 미리 정해진 어느 하나의 비트 라인으로 플레이트 전압이 인가되고 나머지 비트 라인으로 데이타 신호가 입/출력되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  12. 제11항에 있어서, 상기 제1 및 제2 액세스 트랜지스터는 각각 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  13. 제1, 제2, 제3 및 제4 비트 라인들;
    제1 및 제2 워드 라인들;
    제1 및 제2 기준 워드 라인들;
    하나의 액세스 트랜지스터 및 하나의 강유전체 캐패시터로 구성되며, 상기 제1 및 제2 비트 라인들 사이에 연결되어 있고, 상기 제1 워드 라인으로 액세스할 수 있는 제1 동작 메모리 셀;
    하나의 액세스 트랜지스터 및 하나의 강유전체 캐패시터로 구성되며, 상기 제1 및 제2 비트 라인들 사이에 연결되어 있고, 상기 제2 워드 라인으로 액세스할 수 있는 제2 동작 메모리 셀;
    상기 제3 및 제4 비트 라인들 사이에 연결되어 있으며 상기 제1 기준 워드 라인으로 액세스할 수 있는 제1 기준 셀; 및
    상기 제3 및 제4 비트 라인들 사이에 연결되어 있으며 상기 제2 기준 워드 라인으로 액세스할 수 있는 제2 기준 셀을 구비하며;
    상기 제1 동작 메모리 셀에 대한 읽기/쓰기 동작에서는 상기 제1 비트 라인이 데이타 라인으로 지정되고 상기 제3 비트 라인이 반전 데이타 라인으로 지정되며 상기 제2 및 제4 비트 라인이 플레이트 라인으로 지정되며;
    상기 제2 동작 메모리 셀에 대한 읽기/쓰기 동작에서는 상기 제2 비트 라인이 데이타 라인으로 지정되고 상기 제4 비트 라인이 반전 데이타 라인으로 지정되며 상기 제1 및 제3 비트 라인이 플레이트 라인으로 지정되며;
    상기 제1 동작 메모리 셀에 대한 읽기 동작에서는 상기 제1 기준 셀이 액티브되고, 상기 제2 동작 메모리 셀에 대한 읽기 동작에서는 상기 제2 기준 셀이 액티브되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  14. 제13항에 있어서, 상기 제3 비트 라인과 상기 제4 비트 라인 사이에 연결되어 있으며 상기 제1 및 제2 동작 메모리 셀에 대한 읽기 동작시 턴-온되는 비트 라인 등화기를 더 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  15. 제13항에 있어서, 상기 제1 동작 메모리 셀은
    제1 및 제2 드레인/소스 및 게이트를 가지며, 제1 드레인/소스가 상기 제1 비트 라인에 연결되고 게이트가 상기 제1 워드 라인에 연결되어 있는 NMOS 트랜지스터; 및
    상기 NMOS 트랜지스터의 제2 드레인/소스와 상기 제2 비트 라인 사이에 연결되어 있는 강유전체 캐패시터를 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  16. 제13항에 있어서, 상기 제2 동작 메모리 셀은
    제1 및 제2 드레인/소스 및 게이트를 가지며, 제1 드레인/소스가 상기 제2 비트 라인에 연결되고 게이트가 상기 제2 워드 라인에 연결되어 있는 NMOS 트랜지스터; 및
    상기 NMOS 트랜지스터의 제2 드레인/소스와 상기 제1 비트 라인 사이에 연결되어 있는 강유전체 캐패시터를 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  17. 제13항에 있어서, 상기 제1 기준 셀은
    제1 및 제2 드레인/소스들 및 게이트를 가지며, 그 자신의 제1 드레인/소스가 상기 제3 비트 라인에 연결되어 있고 그 자신의 게이트가 상기 제1 기준 워드 라인에 연결되어 있는 제1 기준 셀 트랜지스터;
    제1 및 제2 드레인/소스들 및 게이트를 가지며, 그 자신의 제1 드레인/소스가 상기 제3 비트 라인에 연결되어 있고 그 자신의 게이트가 상기 제1 기준 워드 라인에 연결되어 있는 제2 기준 셀 트랜지스터;
    한끝이 상기 제1 기준 셀 트랜지스터의 제2 드레인/소스에 연결되어 있고 다른 끝이 상기 제4 비트 라인에 연결되어 있는 제1 기준 셀 강유전체 캐패시터; 및
    한끝이 상기 제2 기준 셀 트랜지스터의 제2 드레인/소스에 연결되어 있고 다른 끝이 상기 제4 비트 라인에 연결되어 있는 제2 기준 셀 강유전체 캐패시터를 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  18. 제17항에 있어서, 상기 제1 기준 셀 강유전체 캐패시터 및 상기 제2 기준 셀 강유전체 캐패시터에는 상보적인 데이타가 저장되어 있는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  19. 제17항에 있어서, 상기 제1 및 제2 기준 셀 액세스 트랜지스터들은 각각 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  20. 제13항에 있어서, 상기 제2 기준 셀은
    제1 및 제2 드레인/소스들 및 게이트를 가지며, 그 자신의 제1 드레인/소스가 상기 제4 비트 라인에 연결되어 있고 그 자신의 게이트가 상기 제2 기준 워드 라인에 연결되어 있는 제1 기준 셀 트랜지스터;
    제1 및 제2 드레인/소스들 및 게이트를 가지며, 그 자신의 제1 드레인/소스가 상기 제4 비트 라인에 연결되어 있고 그 자신의 게이트가 상기 제2 기준 워드 라인에 연결되어 있는 제2 기준 셀 트랜지스터;
    한끝이 상기 제1 기준 셀 트랜지스터의 제2 드레인/소스에 연결되어 있고 다른 끝이 상기 제3 비트 라인에 연결되어 있는 제1 기준 셀 강유전체 캐패시터; 및
    한끝이 상기 제2 기준 셀 트랜지스터의 제2 드레인/소스에 연결되어 있고 다른 끝이 상기 제3 비트 라인에 연결되어 있는 제2 기준 셀 강유전체 캐패시터를 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  21. 제19항에 있어서, 상기 제1 기준 셀 강유전체 캐패시터 및 상기 제2 기준 셀 강유전체 캐패시터에는 상보적인 데이타가 저장되어 있는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  22. 제20항에 있어서, 상기 제1 및 제2 기준 셀 액세스 트랜지스터들은 각각 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  23. 제1 및 제2 상부 비트 라인들;
    제1 및 제2 상부 워드 라인들;
    제1 및 제2 상부 기준 워드 라인들;
    각각 상호 직렬로 연결되어 있는 하나의 액세스 트랜지스터 및 강유전체 캐패시터로 구성되는 것으로, 그 안에 포함되는 액세스 트랜지스터의 게이트는 대응되는 상기 상부 워드 라인에 연결되는 제1 및 제2 상부 동작 메모리 셀들;
    각각 2개의 기준 셀 트랜지스터들 및 2개의 기준 셀 강유전체 캐패시터들로 구성되는 것으로, 하나의 기준 셀 트랜지스터와 하나의 기준 셀 강유전체 캐패시터가 상기 제1 및 제2 상부 비트 라인들 사이에 상호 직렬로 연결되고 각 기준 셀 트랜지스터들의 게이트들은 대응되는 상기 상부 기준 워드 라인에 연결되어 있으며, 상호 대칭적으로 상기 제1 및 제2 상부 비트 라인들 사이에 연결되는 제1 및 제2 상부 기준 셀들;
    제1 및 제2 하부 비트 라인들;
    제1 및 제2 하부 워드 라인들;
    제1 및 제2 하부 기준 워드 라인들;
    각각 상호 직렬로 연결되어 있는 하나의 액세스 트랜지스터 및 강유전체 캐패시터로 구성되는 것으로, 그 안에 포함되는 액세스 트랜지스터의 게이트는 대응되는 상기 하부 워드 라인에 연결되는 제1 및 제2 하부 동작 메모리 셀들;
    각각 2개의 기준 셀 트랜지스터들 및 2개의 기준 셀 강유전체 캐패시터들로 구성되는 것으로, 하나의 기준 셀 트랜지스터와 하나의 기준 셀 강유전체 캐패시터가 상기 제1 및 제2 하부 비트 라인들 사이에 상호 직렬로 연결되고 각 기준 셀 트랜지스터들의 게이트들은 대응되는 상기 하부 기준 워드 라인에 연결되어 있으며, 상호 대칭적으로 상기 제1 및 제2 하부 비트 라인들 사이에 연결되는 제1 및 제2 하부 기준 셀들을 구비하며,
    상기 제1 상부 동작 메모리 셀에 대한 데이타 읽기/쓰기 동작시에는 상기 제1 상부 워드 라인이 액티브되고, 상기 제1 상부 비트 라인으로 데이타 신호가 입/출력되고 상기 제1 하부 비트 라인으로 반전 데이타 신호가 입/출력되며, 상기 제2 상부 비트 라인으로 플레이트 전압이 인가되며, 상기 제1 하부 기준 셀이 액티베이션되며;
    상기 제2 상부 메모리 셀에 대한 데이타 읽기/쓰기 동작시에는 상기 제2 상부 워드 라인이 액티브되고, 상기 제2 상부 비트 라인으로 데이타 신호가 입/출력되고 상기 제2 하부 비트 라인으로 반전 데이타 신호가 입/출력되며, 상기 제1 상부 비트 라인으로 플레이트 전압이 인가되며, 상기 제2 하부 기준 셀이 액티베이션되며;
    상기 제1 하부 메모리 셀에 대한 데이타 읽기/쓰기 동작시에는 상기 제1 하부 워드 라인이 액티브되고, 상기 제1 하부 비트 라인으로 데이타 신호가 입/출력되고 상기 제1 상부 비트 라인으로 반전 데이타 신호가 입/출력되며, 상기 제2 하부 비트 라인으로 플레이트 전압이 인가되고, 상기 제1 상부 기준 셀이 액티베이션되며;
    상기 제2 하부 메모리 셀에 대한 데이타 읽기/쓰기 동작시에는 상기 제2 하부 워드 라인이 액티브되고, 상기 제2 하부 비트 라인으로 데이타 신호가 입/출력되고 상기 제2 상부 비트 라인으로 반전 데이타 신호가 입/출력되며, 상기 제1 하부 비트 라인으로 플레이트 전압이 인가되며, 상기 제2 상부 기준 셀이 더미 셀로 작용하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  24. 제23항에 있어서, 상기 제1 및 제2 상부 비트 라인들 사이에 연결되어 있는 상부 비트 라인 등화기; 및
    상기 제1 및 제2 하부 비트 라인들 사이에 연결되어 있는 하부 비트 라인 등화기를 더 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  25. 제23항에 있어서, 상기 상부 비트 라인 등화기는 상기 제1 상부 비트 라인과 상기 제2 상부 비트 라인 사이에 그 자신의 드레인 및 소스가 연결되어 있고 그 자신의 게이트에는 상부 비트 라인 등화기 인에이블 신호(REQT)가 인가되는 NMOS 트랜지스터로 구성되어 있는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  26. 제24항에 있어서, 상기 하부 비트 라인 등화기는 상기 제1 하부 비트 라인과 상기 제2 하부 비트 라인 사이에 그 자신의 드레인 및 소스가 연결되어 있고 그 자신의 게이트에는 하부 비트 라인 등화기 인에이블 신호(REQB)가 인가되는 NMOS 트랜지스터로 구성되어 있는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  27. 제23항에 있어서, 상부 센스 앰프 라인 및 하부 센스 앰프 라인; 및
    상기 상부 센스 앰프 라인과 상기 하부 센스 앰프 라인에 결합되어 그에 나타나는 전압 차를 증폭하는 센스 증폭기를 더 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  28. 제27항에 있어서, 제1 및 제2 컬럼 선택 신호들이 각각 상기 제1 및 제2 상부 동작 메모리 셀들을 액세스하기 위한 것이라고 할 때,
    상기 제1 상부 비트 라인과 상기 상부 센스 앰프 라인 사이에 연결되어 있으며 제1 컬럼 선택 신호가 액티브인 경우 턴-온되는 제1 전송 게이트; 및
    상기 제2 상부 비트 라인과 상기 상부 센스 앰프 라인 사이에 연결되어 있으며 제2 컬럼 선택 신호가 액티브인 경우에 턴-온되는 제2 전송 게이트로 구성되는 상부 비트 라인 선택 스위치를 더 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  29. 제27항에 있어서, 제1 및 제2 컬럼 선택 신호들이 각각 상기 제1 및 제2 하부 동작 메모리 셀들을 액세스하기 위한 것이라고 할 때,
    상기 제1 하부 비트 라인과 상기 하부 센스 앰프 라인 사이에 연결되어 있으며 제1 컬럼 선택 신호가 액티브인 경우 턴-온되는 제1 전송 게이트; 및
    상기 제2 하부 비트 라인과 상기 하부 센스 앰프 라인 사이에 연결되어 있으며 제2 컬럼 선택 신호가 액티브인 경우에 턴-온되는 제2 전송 게이트로 구성되는 하부 비트 라인 선택 스위치를 더 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  30. 제23항에 있어서, 제1 및 제2 컬럼 선택 신호들이 각각 상기 제1 및 제2 상부 동작 메모리 셀들을 액세스하기 위한 것이라고 할 때,
    플레이트 전압 라인;
    상기 제1 상부 비트 라인과 상기 플레이트 전압 라인 사이에 연결되어 있으며 제2 컬럼 선택 신호가 액티브인 경우 턴-온되는 제1 전송 게이트; 및
    상기 제2 상부 비트 라인과 상기 플레이트 전압 라인 사이에 연결되어 있으며 제1 컬럼 선택 신호가 액티브인 경우에 턴-온되는 제2 전송 게이트로 구성되는 상부 플레이트 라인 선택 스위치를 더 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  31. 제23항에 있어서, 제1 및 제2 컬럼 선택 신호들이 각각 상기 제1 및 제2 하부 동작 메모리 셀들을 액세스하기 위한 것이라고 할 때,
    플레이트 전압 라인;
    상기 제1 하부 비트 라인과 상기 플레이트 전압 라인 사이에 연결되어 있으며 제2 컬럼 선택 신호가 액티브인 경우 턴-온되는 제1 전송 게이트; 및
    상기 제2 하부 비트 라인과 상기 플레이트 전압 라인 사이에 연결되어 있으며 제1 컬럼 선택 신호가 액티브인 경우에 턴-온되는 제2 전송 게이트로 구성되는 하부 플레이트 라인 선택 스위치를 더 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  32. 제23항에 있어서, 상기 제1 상부 비트 라인 상에 연결되어 있으며, 상기 제1 상부 동작 메모리 셀, 제2 상부 동작 메모리 셀 및 상기 제1 하부 동작 메모리 셀중 어느 하나에 대하여 데이타 읽기/쓰기 동작이 이루어지는 경우에는 턴-온되고, 상기 제2 하부 동작 메모리 셀에 대한 액세스 동작이 이루어지는 경우에는 턴-오프되는 제1 전송 게이트; 및
    상기 제2 상부 비트 라인 상에 연결되어 있으며, 상기 제1 상부 동작 메모리 셀, 제2 상부 동작 메모리 셀 및 상기 제2 하부 동작 메모리 셀중 어느 하나에 대하여 데이타 읽기/쓰기 동작이 이루어지는 경우에는 턴-온되고, 상기 제1 하부 동작 메모리 셀에 대한 액세스 동작이 이루어지는 경우에는 턴-오프되는 제2 전송 게이트로 구성되는 상부 고립 스위치를 더 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  33. 제23항에 있어서, 상기 제1 하부 비트 라인 상에 연결되어 있으며, 상기 제1 하부 동작 메모리 셀, 제2 하부 동작 메모리 셀 및 상기 제1 상부 동작 메모리 셀중 어느 하나에 대하여 데이타 읽기/쓰기 동작이 이루어지는 경우에는 턴-온되고, 상기 제2 상부 동작 메모리 셀에 대한 액세스 동작이 이루어지는 경우에는 턴-오프되는 제1 전송 게이트; 및
    상기 제2 하부 비트 라인 상에 연결되어 있으며, 상기 제1 하부 동작 메모리 셀, 제2 하부 동작 메모리 셀 및 상기 제2 상부 동작 메모리 셀중 어느 하나에 대하여 데이타 읽기/쓰기 동작이 이루어지는 경우에는 턴-온되고, 상기 제1 상부 동작 메모리 셀에 대한 액세스 동작이 이루어지는 경우에는 턴-오프되는 제2 전송 게이트로 구성되는 하부 고립 스위치를 더 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  34. 제23항에 있어서, 그 자신의 드레인이 상기 제1 상부 비트 라인에 연결되어 있고 그 자신의 소스가 접지되어 있으며 그 자신의 게이트로 비트 라인 프리차지 인에이블 신호가 인가되는 제1 NMOS 트랜지스터; 및
    그 자신의 드레인이 상기 제2 상부 비트 라인에 연결되어 있고 그 자신의 소스가 접지되어 있으며 그 자신의 게이트로 비트 라인 프리차지 인에이블 신호가 인가되는 제2 NMOS 트랜지스터로 구성되는 상부 비트 라인 프리차저를 더 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  35. 제23항에 있어서, 그 자신의 드레인이 상기 제1 하부 비트 라인에 연결되어 있고 그 자신의 소스가 접지되어 있으며 그 자신의 게이트로 비트 라인 프리차지 인에이블 신호가 인가되는 제1 NMOS 트랜지스터; 및
    그 자신의 드레인이 상기 제2 하부 비트 라인에 연결되어 있고 그 자신의 소스가 접지되어 있으며 그 자신의 게이트로 비트 라인 프리차지 인에이블 신호가 인가되는 제2 NMOS 트랜지스터로 구성되는 하부 비트 라인 프리차저를 더 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  36. 제23항에 있어서, 상부 데이타 입/출력 라인 및 하부 데이타 입/출력 라인;
    제1 및 제2 상부 트랜지스터로 구성되는 상부 데이타 입출력 스위치; 및
    제1 및 제2 하부 트랜지스터로 구성되는 하부 데이타 입출력 스위치를 더 구비하는 것으로,
    상기 제1 상부 트랜지스터는 그 자신의 제1 드레인/소스가 상기 상부 데이타 입/출력 라인에 연결되어 있고 그 자신의 제2 드레인/소스가 상기 제1 상부 비트 라인에 연결되어 있으며, 그 자신의 게이트로 제1 데이타 입/출력 스위치 신호가 인가되고;
    상기 제2 상부 트랜지스터는 그 자신의 제1 드레인/소스가 상기 상부 데이타 입/출력 라인에 연결되어 있고 그 자신의 제2 드레인/소스가 상기 제2 상부 비트 라인에 연결되어 있으며, 그 자신의 게이트로 제2 데이타 입/출력 스위치 신호가 인가되고;
    상기 제1 하부 트랜지스터는 그 자신의 제1 드레인/소스가 상기 하부 데이타 입/출력 라인에 연결되어 있고 그 자신의 제2 드레인/소스가 상기 제1 하부 비트 라인에 연결되어 있으며, 그 자신의 게이트로 제1 데이타 입/출력 스위치 신호가 인가되고;
    상기 제2 하부 트랜지스터는 그 자신의 제1 드레인/소스가 상기 하부 데이타 입/출력 라인에 연결되어 있고 그 자신의 제2 드레인/소스가 상기 제2 하부 비트 라인에 연결되어 있으며, 그 자신의 게이트로 제2 데이타 입/출력 스위치 신호가 인가되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  37. 제36항에 있어서, 외부에서 인가되는 컬럼 어드레스를 디코딩하여 상기 제1 및 제2 데이타 입/출력 스위치 신호를 발생하는 컬럼 디코더를 더 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  38. 제23항에 있어서, 외부에서 인가되는 로우 어드레스를 디코딩하여 상기 제1 및 제2 상부 워드 라인들과 상기 제1 및 제2 하부 워드 라인들중 어느 하나를 선택적으로 액티브시키는 로우 어드레스 디코더를 더 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  39. 제23항에 있어서, 상기 제1 상부 동작 메모리 셀에 대한 읽기 동작에서는 상기 제1 하부 기준 워드 라인을 액티브시키고,
    상기 제2 상부 동작 메모리 셀에 대한 읽기 동작에서는 상기 제2 하부 기준 워드 라인을 액티브시키며,
    상기 제1 하부 동작 메모리 셀에 대한 읽기 동작에서는 상기 제1 상부 기준 워드 라인을 액티브시키고,
    상기 제2 하부 동작 메모리 셀에 대한 읽기 동작에서는 상기 제2 상부 기준 워드 라인을 액티브시키는 기준 워드 라인 구동 신호들을 발생하는 제어 신호 발생부를 더 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  40. 제39항에 있어서, 상기 제어 신호 발생부는 외부에서 인가되는 로우 어드레스의 최상위 비트와 컬럼 어드레스의 최하위 비트에 근거하여 상기 기준 워드 라인 구동 신호들을 발생하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  41. 제23항에 있어서, 상기 제1 상부 동작 메모리 셀에 대한 데이타 읽기 동작 후에, 상기 제1 하부 기준 셀에 포함되는 기준 셀 강유전체 캐패시터들의 양단에 기준 데이타 신호 및 반전 기준 데이타 신호를 각각 기입하는 기준 셀 데이타 기입 제어 수단을 더 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  42. 제41항에 있어서, 상기 기준 셀 데이타 기입 제어 수단은
    제1 컬럼 선택 신호와 상부 기준 셀 데이타 게이트 신호(RFPRST)를 입력하는 NAND 게이트;
    상기 NAND 게이트의 출력을 반전하는 인버터;
    상기 인버터의 출력이 하이 레벨인 경우에 턴-온되어 기준 셀 데이타 신호를 상기 제1 하부 기준 셀에 포함되는 기준 셀 강유전체 캐패시터중 어느 하나에 기입되도록 전달하는 제1 전송 게이트; 및
    상기 인버터의 출력이 하이 레벨인 경우에 턴-온되어 반전 기준 셀 데이타 신호를 상기 제1 하부 기준 셀에 포함되는 기준 셀 강유전체 캐패시터중 나머지 하나에 기입되도록 전달하는 제2 전송 게이트를 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  43. 제23항에 있어서, 상기 제2 상부 동작 메모리 셀에 대한 데이타 읽기 동작 후에, 상기 제2 하부 기준 셀에 포함되는 기준 셀 강유전체 캐패시터들의 양단에 기준 데이타 신호 및 반전 기준 데이타 신호를 각각 기입하는 기준 셀 데이타 기입 제어 수단을 더 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  44. 제43항에 있어서, 상기 기준 셀 데이타 기입 제어 수단은
    제2 컬럼 선택 신호와 상부 기준 셀 데이타 게이트 신호(RFPRST)를 입력하는 NAND 게이트;
    상기 NAND 게이트의 출력을 반전하는 인버터;
    상기 인버터의 출력이 하이 레벨인 경우에 턴-온되어 기준 셀 데이타 신호를 상기 제2 하부 기준 셀에 포함되는 기준 셀 강유전체 캐패시터중 어느 하나에 기입되도록 전달하는 제1 전송 게이트; 및
    상기 인버터의 출력이 하이 레벨인 경우에 턴-온되어 반전 기준 셀 데이타 신호를 상기 제2 하부 기준 셀에 포함되는 기준 셀 강유전체 캐패시터중 나머지 하나에 기입되도록 전달하는 제2 전송 게이트를 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  45. 제23항에 있어서, 상기 제1 하부 동작 메모리 셀에 대한 데이타 읽기 동작 후에, 상기 제1 상부 기준 셀에 포함되는 기준 셀 강유전체 캐패시터들의 양단에 기준 데이타 신호 및 반전 기준 데이타 신호를 각각 기입하는 기준 셀 데이타 기입 제어 수단을 더 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  46. 제45항에 있어서, 상기 기준 셀 데이타 기입 제어 수단은
    제1 컬럼 선택 신호와 하부 기준 셀 데이타 게이트 신호(RFPRSB)를 입력하는 NAND 게이트;
    상기 NAND 게이트의 출력을 반전하는 인버터;
    상기 인버터의 출력이 하이 레벨인 경우에 턴-온되어 기준 셀 데이타 신호를 상기 제1 상부 기준 셀에 포함되는 기준 셀 강유전체 캐패시터중 어느 하나에 기입되도록 전달하는 제1 전송 게이트; 및
    상기 인버터의 출력이 하이 레벨인 경우에 턴-온되어 반전 기준 셀 데이타 신호를 상기 제1 상부 기준 셀에 포함되는 기준 셀 강유전체 캐패시터중 나머지 하나에 기입되도록 전달하는 제2 전송 게이트를 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  47. 제23항에 있어서, 상기 제2 하부 동작 메모리 셀에 대한 데이타 읽기 동작 후에, 상기 제2 상부 기준 셀에 포함되는 기준 셀 강유전체 캐패시터들의 양단에 기준 데이타 신호 및 반전 기준 데이타 신호를 각각 기입하는 기준 셀 데이타 기입 제어 수단을 더 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  48. 제47항에 있어서, 상기 기준 셀 데이타 기입 제어 수단은
    제2 컬럼 선택 신호와 하부 기준 셀 데이타 게이트 신호(RFPRSB)를 입력하는 NAND 게이트;
    상기 NAND 게이트의 출력을 반전하는 인버터;
    상기 인버터의 출력이 하이 레벨인 경우에 턴-온되어 기준 셀 데이타 신호를 상기 제2 상부 기준 셀에 포함되는 기준 셀 강유전체 캐패시터중 어느 하나에 기입되도록 전달하는 제1 전송 게이트; 및
    상기 인버터의 출력이 하이 레벨인 경우에 턴-온되어 반전 기준 셀 데이타 신호를 상기 제2 상부 기준 셀에 포함되는 기준 셀 강유전체 캐패시터중 나머지 하나에 기입되도록 전달하는 제2 전송 게이트를 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  49. 하나의 액세스 트랜지스터 및 하나의 강유전체 캐패시터로 구성되어 있는 동작 메모리 셀과 2개의 기준 셀 액세스 트랜지스터들 및 2개의 기준 셀 강유전체 캐패시터들로 구성되는 기준 셀을 포함하는 불휘발성 강유전체 메모리 장치에서 데이타 읽기 동작을 수행하는 방법에 있어서,
    외부에서 인가되는 어드레스에 근거하여, 상기 동작 메모리 셀에 연결되어 있는 한 쌍의 비트 라인들중 어느 하나를 데이타 라인으로 지정하고 다른 하나를 플레이트 라인으로 지정하며, 상기 기준 셀에 연결되어 있는 한 쌍의 비트 라인들중 어느 하나를 반전 데이타 라인으로 지정하고 다른 하나를 플레이트 라인으로 지정하는 단계;
    상기 플레이트 라인으로 플레이트 전압을 인가하여 상기 데이타 라인 및 상기 반전 데이타 라인에 차지 쉐어링이 일어나도록 하는 단계;
    상기 차지 쉐어링 결과로 상기 데이타 라인 및 반전 데이타 라인에 나타나는 전압 차를 증폭시키는 단계; 및
    상기 데이타 라인 및 반전 데이타 라인의 전압을 출력하는 단계를 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동 방법.
  50. 제49항에 있어서, 상기 기준 셀에 연결되어 있는 플레이트 라인을 전기적으로 2 부분으로 나누는 단계; 및
    상기 2 부분중 기준 셀에 전기적으로 접속되지 않은 부분과 상기 반전 데이타 라인을 전기적으로 결합시키어 반전 데이타 라인의 비트 라인 캐패시턴스를 2배로 증가시키는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동 방법.
  51. 제49항에 있어서, 상기 데이타 라인, 반전 데이타 라인 및 플레이트 라인을 지정하는 단계는 외부에서 인가되는 로우 어드레스의 최상위 비트와 컬럼 어드레스의 최하위 비트에 따라 수행되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동 방법.
  52. 각각 하나의 액세스 트랜지스터 및 하나의 강유전체 캐패시터로 구성되어 있는 복수의 동작 메모리 셀들과 각각 2개의 기준 셀 액세스 트랜지스터들 및 2개 기준 셀 강유전체 캐패시터들로 구성되어 있는 복수의 기준 셀들을 가지는 불휘발성 강유전체 메모리 장치를 구동하는 방법에 있어서,
    외부에서 인가되는 어드레스에 따라 복수의 비트 라인들중 데이타 라인, 반전 데이타 라인을 지정하는 단계;
    외부에서 인가되는 어드레스에 따라 복수의 비트 라인들중 플레이트 라인들을 지정하는 단계;
    데이타 라인, 반전 데이타 라인 및 플레이트 라인들을 플로우팅시키는 단계;
    상기 액세스 트랜지스터 및 상기 기준 셀 액세스 트랜지스터를 선택적으로 액티브시키는 단계;
    플레이트 라인을 통하여 선택된 동작 메모리 셀 및 기준 셀에 플레이트 전압을 인가하는 단계; 및
    데이타 라인 및 반전 데이타 라인에 유기된 전압을 센싱하는 단계를 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동 방법.
  53. 제52항에 있어서, 상기 기준 셀에 연결되어 있는 플레이트 라인을 전기적으로 2 부분으로 나누는 단계; 및
    상기 2 부분중 기준 셀에 전기적으로 접속되지 않은 부분과 상기 반전 데이타 라인을 전기적으로 결합시키어 반전 데이타 라인의 비트 라인 캐패시턴스를 2배로 증가시키는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동 방법.
  54. 제52항에 있어서, 상기 데이타 라인 및 반전 데이타 라인을 지정하는 단계 및 상기 플레이트 라인들을 지정하는 단계는 외부에서 인가되는 로우 어드레스의 최상위 비트와 컬럼 어드레스의 최하위 비트에 따라 수행되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동 방법.
  55. 하나의 액세스 트랜지스터 및 하나의 강유전체 캐패시터로 구성되어 있는 동작 메모리 셀과 2개의 기준 셀 액세스 트랜지스터들 및 2개의 기준 셀 강유전체 캐패시터들로 구성되는 기준 셀을 포함하는 불휘발성 강유전체 메모리 장치에서 데이타 쓰기 동작을 수행하는 방법에 있어서,
    외부에서 인가되는 어드레스에 근거하여, 상기 동작 메모리 셀에 연결되어 있는 한 쌍의 비트 라인들중 어느 하나를 데이타 라인으로 지정하고 다른 하나를 플레이트 라인으로 지정하며, 상기 기준 셀에 연결되어 있는 한 쌍의 비트 라인들중 어느 하나를 반전 데이타 라인으로 지정하고 다른 하나를 플레이트 라인으로 지정하는 단계; 및
    기입하고자 하는 데이타 신호 및 반전 데이타 신호를 상기 데이타 라인 및 상기 반전 데이타 라인으로 인가하는 단계;
    상기 데이타 라인 및 상기 반전 데이타 라인의 전압 차를 증폭시키는 단계;
    상기 플레이트 라인들로 플레이트 전압을 인가하는 단계; 및
    상기 데이타 라인, 반전 데이타 라인 및 플레이트 라인들을 접지 레벨로 프리차징시키는 단계를 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동 방법.
  56. 제55항에 있어서, 상기 데이타 라인 및 반전 데이타 라인을 지정하는 단계 및 상기 플레이트 라인들을 지정하는 단계는 외부에서 인가되는 로우 어드레스의 최상위 비트와 컬럼 어드레스의 최하위 비트에 따라 수행되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동 방법.
  57. 각각 하나의 액세스 트랜지스터 및 하나의 강유전체 캐패시터로 구성되어 있는 복수의 동작 메모리 셀들과 각각 2개의 기준 셀 액세스 트랜지스터들 및 2개 기준 셀 강유전체 캐패시터들로 구성되어 있는 복수의 기준 셀들을 가지는 불휘발성 강유전체 메모리 장치를 구동하는 방법에 있어서,
    외부에서 인가되는 어드레스에 따라 복수의 비트 라인들중 데이타 라인, 반전 데이타 라인을 지정하는 단계;
    외부에서 인가되는 어드레스에 따라 복수의 비트 라인들중 플레이트 라인들을 지정하는 단계;
    접지 레벨로 프리차징되어 있는 상기 데이타 라인, 반전 데이타 라인, 플레이트 라인들을 플로우팅시키는 단계;
    상기 데이타 라인 및 반전 데이타 라인으로 데이타 신호 및 반전 데이타 신호를 인가하는 단계;
    상기 데이타 라인 및 반전 데이타 라인의 전압 차를 증폭시키는 단계;
    선택된 동작 메모리 셀의 액세스 트랜지스터를 턴-온시키는 단계;
    상기 플레이트 라인들로 플레이트 전압을 인가하는 단계;
    상기 데이타 라인, 반전 데이타 라인 및 플레이트 라인들을 접지 레벨로 프리차징시키는 단계; 및
    상기 선택된 액세스 트랜지스터를 턴-오프시키는 단계를 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동 방법.
  58. 제57항에 있어서, 상기 데이타 라인 및 반전 데이타 라인을 지정하는 단계 및 상기 플레이트 라인들을 지정하는 단계는 외부에서 인가되는 로우 어드레스의 최상위 비트와 컬럼 어드레스의 최하위 비트에 따라 수행되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동 방법.
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