KR100597629B1

KR100597629B1 - 강유전체 메모리 장치 및 그에 따른 구동방법

Info

Publication number: KR100597629B1
Application number: KR1020030094383A
Authority: KR
Inventors: 전병길
Original assignee: 삼성전자주식회사
Priority date: 2003-12-22
Filing date: 2003-12-22
Publication date: 2006-07-07
Also published as: JP2005182978A; US7426130B2; KR20050062716A; US20050135143A1; CN1637929B; CN1637929A

Abstract

본 발명은 강유전체 메모리 장치 및 그에 따른 구동방법에 관한 것으로, 본 발명에 따른 강유전체 메모리 장치는, 워드라인에 게이트가 연결되어 워드라인 인에이블 신호에 의해 동작이 제어되며, 소오스 및 드레인 단자 중 어느 하나의 단자에는 항상 일정레벨의 고정 전압이 인가되는 하나의 액세스 트랜지스터와, 상기 액세스 트랜지스터의 나머지 단자와 비트라인 사이에 연결되는 하나의 강유전체 커패시터로 구성되는 메모리 셀을 적어도 하나 이상 구비함을 특징으로 한다. 또한, 상기 메모리 셀을 기본으로 하여 반복적으로 배열되는 셀 어레이구조를 갖는 것을 특징으로 한다. 또한, 고집적화에 적합하고 소비전력이 적은 워드라인 드라이버를 구비하는 강유전체 메모리 장치를 가지는 것을 특징으로 한다. 그리고, 상기 강유전체 메모리 장치의 구동방법은, 전원전압의 레벨을 갖는 워드라인 인에이블 신호를 발생시키기 위한 구동 방법 및 데이터를 리드하기 위한 구동방법과 라이트하기 위한 구동방법을 나타내고 있다. 본 발명에 따르면, 고집적화에 적합하고 동작속도가 빠르며, 소비전력이 감소되고 안정된 리드 및 라이트 동작이 가능해진다.

강유전체, 메모리 셀, 리드, 라이트, 플레이트 라인, 워드라인 드라이버

Description

강유전체 메모리 장치 및 그에 따른 구동방법{Ferroelectric Random Access memory device and driving method therefore}

도 1은 일반적인 강유전 물질의 히스테리시스 커브(curve)곡선

도 2는 종래의 일반적인 강유전체 메모리 셀 어레이를 구성하는 메모리 셀을 나타낸 회로도

도 3은 종래의 개방형(open) 비트라인 구조를 가지는 강유전체 메모리 셀 어레이의 회로도

도 4는 종래의 접힘형(folded) 비트라인 구조를 가지는 강유전체 메모리 셀 어레이의 회로도

도 5는 종래의 강유전체 메모리 장치에서의 워드라인 드라이버를 나타낸 회로도

도 6는 본 발명의 일 실시예에 따른 강 유전체 메모리 장치에서의 메모리 셀 어레이를 구성하는 메모리 셀 구조를 나타낸 회로도

도 7은 본 발명의 일 실시예에 따른 메모리 셀 어레이 구조를 나타낸 회로도

도 8은 본 발명의 일 실시예에 따른 접힘형 구조의 메모리 셀 어레이의 회로도

도 9는 본 발명의 일 실시예에 따른 두 개의 셀이 소오스 또는 드레인영역을 공유하는 개방형 구조의 메모리 셀 어레이의 회로도

도 10은 본발명의 일 실시예에 따른 네 개의 메모리 셀이 소오스 또는 드레인영역을 공유하는 개방형 구조의 메모리 셀 어레이의 회로도

도 11은 본 발명의 일 실시예에 따른 강유전체 메모리 장치의 워드라인 드라이버를 나타낸 회로도

도 12는 본 발명의 일 실시예에 따른 리드 및 라이트 동작을 수행하는 강유전체 메모리 장치의 개략적 회로도.

도 13은 상기 도 12에서의 라이트 동작시의 동작 타이밍도

도 14는 상기 도 12에서의 리드 동작시의 동작 타이밍도

*도면의 주요 부분에 대한 부호의 설명*

100 : 메모리 셀 C101 : 강유전체 커패시터

N101 : 액세스 트랜지스터 BLi, BLi+1 : 비트라인

WLi, WLi+1 : 워드라인 SAEN : 센스앰프 인에이블 신호

본 발명은 강유전체 메모리 장치 및 그에 따른 구동방법에 관한 것으로, 더욱 구체적으로는, 고 집적화에 적합하도록 구성된 셀 어레이 또는 워드라인 드라이버를 구비하는 강유전체 메모리 장치 및 데이터의 리드/라이트를 수행하기 위한 구동방법에 관한 것이다.

최근에 강유전체(Ferroelectric) 박막을 커패시터의 유전막에 사용함으로써 DRAM(Dynamic Random Access Memory) 장치에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 장치의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리(Ferroelectric Random Access Memory; FeRAM)는 비휘발성 메모리 장치(Non-volatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 고속 액세스가 가능하며 전력을 덜 소비하고 충격에 대한 강도가 있다. 따라서, 휴대용 컴퓨터, 셀룰라 폰 및 게임기 등, 파일 저장 및 검색 기능을 갖는 다양한 전자 기기 및 장비에서 주기억장치로서, 혹은 음성이나 이미지를 기록하기 위한 기록매체로서 사용될 것으로 예상되고 있다.

상기 강유전체 메모리장치에서, 강유전체 커패시터와 액세스 트랜지스터로 구성된 메모리 셀은 강유전체 커패시터(Ferroelectric Capacitor)의 전기적 분극 상태에 따라 논리적 상태를 갖는 데이터인 '1' 또는 '0'를 저장한다. 강유전체 커패시터의 양단에 전압이 인가될 때, 전계(electric field)의 방향에 따라 강유전 물질이 분극(polarization)되고, 상기 강유전 물질의 분극 상태가 변하는 스위칭 쓰레솔드 전압(switching threshold voltage)을 강제 전압(coercive voltage)이라 한다. 그리고, 메모리 셀에 저장된 데이터를 리드(read)하기 위해서, 강유전체 커패시터의 양 전극들 사이에 전위차가 발생하도록 전압을 인가하여 비트라인에 여기되는 전하량의 변화로 메모리 셀에 저장된 데이터의 상태가 감지된다.

도 1은 일반적인 강유전 물질의 히스테리시스 커브(hysteresis curve)를 나타낸 것이다. 상기 히스테리시스 커브에서 X축은 상기 강유전 물질에 인가되는 전압, 즉 강유전체 커패시터의 두 개의 전극 중, 플레이트 라인에 연결되는 쪽의 전극을 양의 전극으로 하고 다른 쪽 전극을 음의 전극으로 가정하여 커패시터 양단에 인가되는 전압을 나타낸 것이고, Y축은 상기 강유전 물질의 자발 분극(spontaneous polarization)에 따라 그것의 표면에 유기되는 전하의 양 즉, 분극도(μC/㎠)를 나타낸다.

도 1에 도시된 바와 같이, 접지 전압(Vss 또는 0V)이 인가되어서 강유전 물질로 아무런 전계가 인가되지 않으면 분극이 발생되지 않는다. 강유전체 커패시터 양단의 전압이 양(plus)의 방향으로 증가될 때, 분극도(또는 전하량)는 영(zero)으로부터 양의 분극 영역 내의 상태점(A)까지 증가한다. 상태점(A)에서, 분극은 한 방향으로 발생되고, 상태점(A)에서의 분극도는 최대 값에 이르게 된다. 이때, 분극도 즉, 강유전 물질이 보유하는 전하의 양은 +Qs로 표시된다. 이후, 커패시터 양단의 전압이 다시 접지전압(Vss)까지 떨어지더라도, 분극도는 영(zero)까지 낮아지지 않고 상태점(B)에 잔류하게 된다. 이와 같은 잔류 분극에 따라서 강유전 물질이 보유하는 전하의 양 즉, 잔류 분극도는 +Qr로 표시된다. 다음, 커패시터 양단의 전압이 음의 방향으로 증가하면, 분극도는 상태점(B)로부터 음의 전하 분극 영역 내의 상태점(C)로 변한다. 상태점(C)에서, 강유전 물질은 상태점(A)에서의 분극 방향에 반대가 되는 방향으로 분극된다. 이때의 분극도는 -Qs로 표시된다. 이후, 커패시터 양단의 전압이 다시 접지전압(Vss)까지 떨어지더라도, 분극도는 영(zero)까지 떨어지지 않고 상태점(D)에 잔류하게 된다. 이때의 잔류 분극도는 -Qr로 표시된다. 커패시터 양단에 인가되는 전압의 크기가 다시 한 번 양의 방향으로 증가하게 되면, 강유전 물질의 분극도는 상태점(D)에서 상태점(A)로 변한다.

상기한 바와 같이, 전계를 발생하기 위한 전압이 두 전극 사이에 강유전 물질이 삽입된 강유전체 커패시터로 한 번 인가되면, 이후 상기 전극들이 플로팅 상태(floating state)로 설정되더라도 자발 분극에 따른 분극 방향은 유지된다. 자발 분극으로 인한 강유전 물질의 표면 전하(surface charge)는 누설 등에 의해 자연적으로 손실되지 않는다. 분극도가 영(zero)이 되도록 반대 방향으로 전압이 인가되지 않는다면, 분극 방향은 그대로 유지된다.

상기 강유전체 커패시터에 양(plus)의 방향으로 전압이 인가되었다가 제거되면, 상기 강유전체 커패시터를 구성하는 강유전 물질의 잔류 분극은 +Qr 의 상태로 된다. 또한, 상기 강유전체 커패시터에 음의 방향으로 전압이 인가되었다가 제거될 경우에는, 상기 강유전 물질의 잔류분극은 -Qr 상태가 된다. 여기서, 잔류 분극이 +Qr의 상태에 있을 때의 논리 상태가 데이터 '0'을 나타낸다고 가정하면, 잔류 분극이 -Qr의 상태에 있을 때의 논리 상태는 데이터 '1'을 나타낸다.

도 2는 종래의 일반적인 강유전체 메모리 장치에서의 메모리 셀 어레이를 구성하는 메모리 셀을 나타낸 것이다.

도 2에 도시된 바와 같이, 메모리 셀은 하나의 액세스 트랜지스터(N1)와 하나의 강유전체 커패시터(C1)로 구성된다. 액세스 트랜지스터(N1)는 강유전체 커패시터(C1)의 하나의 전극과 비트라인(BL) 사이에 각각 연결된 두 개의 단자들, 즉 소오스 단자와 드레인 단자를 가지며, 워드라인(WL)에 게이트가 연결된다. 하나의 전극이 상기 액세스 트랜지스터(N1)에 연결된 강유전체 커패시터(C1)의 다른 전극은 플레이트 라인(PL)에 연결된다.

상기한 메모리 셀 들이 복수 개로 행과 열로 배열되는 셀 어레이를 구비하는 강유전체 메모리 장치에서의 리드 및 라이트 동작은 상술한 바와 같은 분극 반전에 의하여 이루어진다. 따라서, 강유전체 메모리의 동작속도는 분극 반전시간에 의해 결정되고, 분극 반전 속도는 커패시터의 면적, 강유전체 박막의 두께, 인가전압 등에 따라서 결정된다.

도 3 및 도 4는 종래의 강유전체 메모리에서의 셀 어레이의 회로도를 나타낸 것이다. 도 3은 개방형(open or shared) 비트라인 구조를 가지는 강유전체 메모리 셀 어레이의 회로도를 나타낸 것이고, 도 4는 접힘형(folded) 비트라인 구조를 가지는 강유전체 메모리 셀 어레이의 회로도를 나타낸 것이다.

도 3 및 도 4에 도시된 바와 같이, 강유전체의 셀 어레이 구조는, 강유전성 물질을 유전체로 사용하는 데이터 저장용 커패시터를 사용하는 것을 제외하고는 DRAM(Dynamic Random Access Memory)의 셀 어레이 구조와 유사하다. 즉 메모리 셀의 데이터를 센싱하는 비트라인 구조에 따라 개방형과 접힘형으로 분류된다.

제 3도의 개방형 비트라인 구조에서는 워드라인(WLi)에 게이트가 연결된 트 랜지스터(N2)가 비트라인(BLi)과 강유전체 커패시터(C2)사이에 연결되어 구성된 메모리 셀(10)이 매트릭스(matrix) 형태로 배열되어 있다. 동일한 비트라인에 연결된 메모리 셀 들은 서로 다른 플레이트 라인(PLi,PLi+1)에 각각 연결된다. 이와 달리, 제 4도의 접힘형 비트라인 구조에서는, 인접한 두 개의 비트라인(BLi,BLi+1)에 각각 하나의 메모리 셀이 연결되고 워드라인(WLi,WLi+1)에 각각 연결된 메모리 셀들로 구성되고, 상기 메모리 셀 들을 구성하는 강유전체 커패시터(C3) 들이 하나의 플레이트 라인에 공통으로 연결되어 있는 어레이 유닛(20)이 매트릭스 형태로 배열되어 집적도 면에서 유리하다.

상기와 같은 개방형 구조의 다른 일 예가, 찰스. 엠(Charles M. C. Tan)을 발명자로 하여 에일런트 테크널러지 주식회사(Agilent Technologies Inc.)에게 특허 허여된 미국 등록특허번호 제6,137,711호에 개시되어 있다. 또한, 상기 접힘형 구조의 일 예는 김 재환(Jae Whan Kim)을 발명자로 하여 현대전자 주식회사(Hyundai Electronics Inc.)에게 특허 허여된 미국 등록 특허번호 제6,151,243호에 개시되어 있다.

도 5는 종래의 강유전체 메모리 장치에 이용되는 워드라인 드라이버 회로를 나타낸 것이다.

도 5에 도시된 바와 같이, 상기 워드라인 드라이버 회로는 4개의 트랜지스터와 제어신호들로 구성된다. 워드라인 디코딩 신호(MWL)가 전원전압(VCC)에 의해 동작되는 트랜지스터(N4)를 통하여 트랜지스터(N5)의 게이트로 전달되어 상기 트랜지스터(N5)를 동작시킨다. 상기 트랜지스터(N5)는 전원전압보다 높은 레벨을 가지는 외부 전원전압(VPP)을 워드라인에 전달한다. 상기 워드라인(WL)에는 제어신호(WL_PDB)에 의해 동작되는 방전용 트랜지스터(N7)가 연결되어 있다.

상기 워드라인 드라이버가 동작되기 전에는 도 5에 도시된 모든 제어 신호들은 제어신호(WL_PDB)를 제외하고 접지전압(Vss)이다. 동작이 시작되면, 우선 워드라인 디코딩 신호(MWL)는 전원전압(VCC)으로 인가된다. 따라서 상기 트랜지스터(N4)와 상기 트랜지스터(N5)사이의 노드전압은 전원전압(VCC)에서 상기 트랜지스터(N4)의 문턱전압(Vth)을 뺀 만큼의 전압(VCC-Vth)으로 상승된다. 잠시 후에 제어신호(WL_DRV)가 외부 전원전압 레벨(VPP)로 인가되면, 트랜지스터(N5)의 드레인과 게이트 사이의 커패시턴스 때문에 상기 노드 전압은 VCC-Vth+VPP로 승압(boosted)된다. 그러면, 트랜지스터(N5)는 충분한 게이트 전압(VCC-Vth+VPP)를 가지므로 상기 제어신호(WL_DRV)를 통하여 충분한 전류를 워드라인(WL)에 공급하게 되어 워드라인(WL) 전압은 외부전원 전압 레벨(VPP)에 도달한다. 따라서, 워드라인(WL)과 연결된 메모리 셀의 액세스 트랜지스터를 외부 전원전압(VPP)인 워드라인 인에이블(enable) 신호에 의하여 동작시키게 된다.

다음으로, 종래의 강유전체 메모리 장치에 있어서 리드 및 라이트 동작을, 상기 도 1 및 도 2를 참조하여 이하에서 설명하기로 한다. 우선, 리드 동작을 설명하기 위하여, 분극 상태가 상태점(D)에 있는 강유전체 커패시터(C1)에 데이터 '1'이 저장되어 있다고 가정하자. 비트라인(BL)이 접지전압(Vss)으로 설정되어 있는 상태에서 워드라인 인 에이블(enable)신호가 워드 라인(WL)으로 인가됨에 따라 액세스 트랜지스터(N1)가 턴 온 된다. 그리고, 강유전체 커패시터(C1)의 양의 전극에 연결된 플레이트 라인으로 전원전압(VCC)이 상기 강유전체 커패시터(C1)에 인가되면, 강유전체 커패시터(C1)의 분극은 상태점(D)에서 상태점(A)로 변화된다. 이 상태 천이에 해당하는 전하(dQ1)은 액세스 트랜지스터(N1)를 통해 비트라인(BL)에 전달된다. 전하 전달(charge transfer)은 비트라인(BL)에 접속된 감지 회로, 예를 들면 센스앰프(sense amplifier) 등에 의해서 감지 증폭되어 검출되며, 그것은 데이터 값 '1'이 메모리 셀에서 리드되었음을 의미한다. 상기 센스앰프의 증폭 작용에 의하여 비트라인(BL) 전압이 상기 전원전압(VCC)으로 상승하게 되고, 이에 따라 상기 강유전체 커패시터(C1)의 분극은 상태점(A)에서 상태점(B)로 변화한다.

메모리 셀로부터 데이터 '1'을 리드한 후, 비트 라인(BL) 상의 동일한 데이터 '1'은 상기 플레이트 라인(PL)에 인가된 전압을 제거함으로서, 상태점(B)로부터 상태점(C)로 역 상태 천이(reverse state transient)을 수반하게 된다. 그리고, 상기 비트라인(BL) 전압을 접지전압(Vss)으로 설정함에 의하여 상태점(C)에서 상태점(D)으로 변하게 되어 데이터 '1'을 재저장(restore)하게 된다.

반면에, 분극 상태가 상태점(B)에 있는 강유전체 커패시터(C1)에 데이터 '0'이 저장된 경우, 워드라인 인에이블 신호가 워드 라인(WL)으로 인가됨에 따라 액세스 트랜지스터(N1)가 턴 온(turn on)되고 상기 강유전체 커패시터(C1)의 양의 전극에 연결된 플레이트 라인으로 전원전압(VCC)이 인가되면, 상기 강유전체 커패시터(C1)의 분극은 상태점(B)에서 상태점(A)으로 변한다. 이 상태 천이에 해당하는 전하(dQ0)는 액세스 트랜지스터(N1)을 통해 비트 라인(BL)에 전달된다. 전하 전달은 비트 라인(BL)과 접속된 감지 회로, 예를 들면 센스 앰프 등에 의해서 감지 증폭되어 검출되며, 이것은 데이터 값 '0'이 메모리 셀로부터 리드됨을 의미한다.

상기 센스 앰프의 증폭작용에 의하여 상기 비트라인(BL)의 전압이 접지전압(Vss)으로 설정되게 되고, 이후 플레이트 라인(PL)의 전압을 제거함에 의하여 상기 강유전체 커패시터(C1)의 분극은 상태점(A)에서 상태점(B)로 변하게 되어 데이터 '0' 의 논리 상태가 유지된다.

다음으로 라이트 동작은, 강유전체 커패시터(C1)에 데이터 '1'을 저장하고자 한다면, 전원전압(VCC)이 비트라인(BL)을 통하여 상기 강유전체 커패시터(C1)에 인가되었다가 제거되면, 상기 강유전체 커패시터(C1)의 분극은 상태점(C)를 통해 상태점(D)로 변한다. 상기 상태점(D)에 분극이 형성되어 있는 상태가 데이터'1'을 저장한 상태가 된다. 그리고, 강유전체 커패시터(C1)에 데이터 '0'을 저장하고자 한다면, 플레이트 라인(PL)을 통해 강유전체 커패시터(C1)에 전원전압(VCC)이 인가되었다가 제거되면, 상기 강유전체 커패시터(C1)의 분극은 상태점(A)을 통해 상태점(B)으로 변한다. 상기 상태점(B)에 분극이 형성되어 있는 상태가 데이터 '0'을 저장한 상태가 되는 것이다.

종래 강유전체 메모리 장치의 일반적인 구조 및 동작은, 쉐필드 이튼(S. Sheffield Eaton, Jr)을 발명자로 하여 램트론 코퍼레이션(Ramtron Corporation)에게 특허 허여된 미국특허번호 제4,873,664호 및 윌리엄 에프 크라우스(William F. Kraus)외 다수를 발명자로 하여 램트론 인터내셔널 코퍼레이션(Ramtron International Corporation)에게 특허 허여된 미국특허번호 제5,978,251호 등에 개시되어 있다.

상술한 바와 같은 종래의 강유전체 메모리 장치에 있어서, 고집적 강유전체 메모리 장치를 제조하기 위해서는 하나의 플레이트 라인에 보다 많은 메모리 셀이 연결되는 것이 이상적이다. 그러나, 강유전체 커패시터는 커패시턴스(capacitance)가 크기 때문에, 큰 커패시턴스를 갖는 커패시터를 동작하기 위해서는 큰 용량의 펄스(pulse)가 필요하다. 따라서, 상기 큰 용량의 펄스로 인하여 플레이트 라인에 시정수 딜레이(RC delay)가 발생된다. 이로 인하여, 하나의 플레이트 라인에 연결될 수 있는 메모리 셀의 개수가 제한적이다. 이는 고집적 강유전체 메모리에서 보다 많은 플레이트 라인 드라이버(Plate Line Driver)가 필요한 원인이 되어 메모리 칩 사이즈가 커지게 되고 소비전력이 증가되며, 동작시간도 길어지는 단점이 있다. 또한, 상술한 종래의 워드라인 드라이버는 많은 트랜지스터와 여러 제어신호들에 의해 동작되므로 고집적화에 부적합하고 전력소비가 많으며, 소비전력이 증가하는 문제점이 있다. 그리고, 상술한 리드 및 라이트 동작은 플레이트 라인 전압과 비트라인 전압에 의해서 제어되므로 하나의 시간구간에서 데이터 '1' 또는 '0'을 쓸 수 없어 동작시간이 길어지는 문제점이 발생된다.

따라서, 본 발명의 목적은 종래기술의 문제점을 극복할 수 있는 강유전체 메모리 장치 및 그에 따른 구동방법을 제공하는 데 있다.

본 발명의 다른 목적은 고집적화에 적합한 강유전체 메모리 장치 및 그에 따른 구동방법을 제공하는 데 있다.

본 발명의 또 다른 목적은 동작 속도를 향상시키며 소비전력을 감소시킬 수 있는 강유전체 메모리 장치 및 그에 따른 구동방법을 제공하는 데 있다.

본 발명의 또 다른 목적은 안정된 리드 및 라이트 동작을 수행할 수 있는 강유전체 메모리 장치 및 그에 따른 구동방법을 제공하는 데 있다

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 강유전체 메모리 장치는, 워드라인에 게이트가 연결되어 워드라인 인에이블 신호에 의해 동작이 제어되며, 소오스 및 드레인 단자 중 어느 하나의 단자에는 항상 일정레벨의 고정 전압이 인가되는 하나의 액세스 트랜지스터와, 상기 액세스 트랜지스터의 나머지 단자와 비트라인 사이에 연결되는 하나의 강유전체 커패시터로 구성되는 메모리 셀을 적어도 하나 이상 구비함을 특징으로 한다.

상기 액세스 트랜지스터는, 제1단자가 상기 비트라인에 제1전극이 연결된 강유전체 커패시터의 제2전극에 연결되고, 제2단자가 플레이트 라인에 연결되며, 게이트가 워드라인에 연결될 수 있다.

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 양상에 따라, 본 발명에 따른 강유전체 메모리 장치는, 메모리 셀 들로 구성되는 어레이 유닛을 복수 개로 구비하여, 어레이 유닛들이 행과 열로 반복적으로 배열되어 매트릭스 구조를 이루는 메모리 셀 어레이를 가지는 강 유전체 반도체 메모리 장치에 있어서: 메모리 셀 들로 구성되는 어레이 유닛을 복수 개로 구비하여, 어레이 유닛들이 행과 열로 반복적으로 배열되어 매트릭스 구조를 이루는 메모리 셀 어레이를 가지는 강유전체 메모리 장치에 있어서: 상기 어레이 유닛은, 제1워드라인 인에이블 신호에 의해 동작이 제어되며, 소오스 및 드레인 단자 중 어느 하나의 단자에는 항상 일정레벨의 고정 전압이 인가되는 제1액세스 트랜지스터와, 제1비트라인과 상기 제1액세스 트랜지스터 사이에 연결되는 제1강유전체 커패시터로 구성되는 제1메모리 셀과; 제2워드라인 인에이블 신호에 의해 동작이 제어되며, 소오스 및 드레인 단자 중 하나의 단자에는 항상 상기 고정 전압이 인가되는 제2액세스 트랜지스터와, 제2비트라인과 상기 제2액세스 트랜지스터 사이에 연결되는 제2강유전체 커패시터로 구성되며, 상기 제1메모리 셀과 인접되는 제2메모리 셀로 구성됨을 특징으로 한다.
상기 고정전압은 제1메모리 셀 및 상기 제2메모리 셀에 공통 연결된 하나의 플레이트 라인을 통하여 인가될 수 있으며, 상기 제1액세스 트랜지스터의 제1단자가 상기 제1비트라인에 제1전극이 연결된 제1강유전체 커패시터의 제2전극에 연결되고, 상기 제2액세스 트랜지스터의 제1단자가 상기 제2비트라인에 제1전극이 연결된 제2강유전체 커패시터의 제2전극에 연결되며, 상기 제1액세스 트랜지스터의 제2단자와 상기 제2액세스 트랜지스터의 제2단자는 서로 공통되고 공유되어 상기 플레이트라인에 연결될 수 있다.

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상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 양상에 따라, 본 발명에 따른 강유전체 메모리 장치는, 메모리 셀 들로 구성되는 어레이 유닛을 복수 개로 구비하여, 상기 어레이 유닛들이 행과 열로 반복적으로 배열되어 매트릭스 구조를 이루는 메모리 셀 어레이를 가지는 강유전체 메모리 장치에 있어서: 상기 어레이 유닛은, 제1워드라인 인에이블 신호에 의해 동작이 제어되며 소오스 및 드레인 단자 중 어느 하나의 단자에는 항상 일정레벨의 고정 전압이 인가되는 제1액세스 트랜지스터와, 하나의 비트라인과 상기 제1액세스 트랜지스터 사이에 연결되는 제1강유전체 커패시터로 구성되는 제1메모리 셀과; 제2워드라인 인에이블 신호에 의해 동작이 제어되며 소오스 및 드레인 단자 중 어느 하나의 단자에는 항상 상기 고정 전압이 인가되는 제2액세스 트랜지스터와, 상기 제1메모리 셀이 연결된 상기 하나의 비트라인과 상기 제2액세스 트랜지스터 사이에 연결되는 제2강유전체 커패시터로 구성되어, 상기 제1메모리 셀과 인접되는 제2메모리 셀로 구성된다.
상기 고정전압은 제1메모리 셀 및 상기 제2메모리 셀에 공통 연결된 하나의 플레이트 라인을 통하여 인가될 수 있다. 또한, 상기 제1액세스 트랜지스터의 제1단자가 상기 하나의 비트라인에 제1전극이 연결된 제1강유전체 커패시터의 제2전극에 연결되고, 상기 제2액세스 트랜지스터의 제1단자가, 상기 하나의 비트라인에 제1전극이 연결된 제2강유전체 커패시터의 제2전극에 연결되며, 상기 제1액세스 트랜지스터의 제2단자와 상기 제2액세스 트랜지스터의 제2단자는 서로 공통되고 공유되어 상기 플레이트라인에 연결될 수 있다.

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상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 양상에 따라, 본 발명에 따른 강유전체 메모리 장치는, 메모리 셀 들로 구성되는 어레이 유닛을 복수 개로 구비하여, 어레이 유닛들이 행과 열로 반복적으로 배열되어 매트릭스 구조를 이루는 메모리 셀 어레이를 가지는 강 유전체 반도체 메모리 장치에 있어서: 상기 어레이 유닛은, 제1워드라인 인에이블 신호에 의해 동작이 제어되며 소오스 및 드레인 단자 중 어느 하나의 단자에 항상 일정레벨의 고정 전압이 인가되는 제1액세스 트랜지스터와, 제1비트라인과 상기 제1액세스 트랜지스터 사이에 연결되는 제1강유전체 커패시터로 구성되는 제1메모리 셀과; 상기 제1워드라인 인에이블 신호에 의해 동작이 제어되며 소오스 및 드레인 단자 중 어느 하나의 단자에는 항상 상기 고정 전압이 인가되는 제2액세스 트랜지스터와, 제2비트라인과 상기 제2액세스 트랜지스터 사이에 연결되는 제2강유전체 커패시터로 구성되며, 상기 제1메모리 셀과 인접되는 제2메모리 셀과; 제2워드라인 인에이블 신호에 의해 동작이 제어되며 소오스 및 드레인 단자 중 어느 하나의 단자에는 항상 상기 고정 전압이 인가되는 제3액세스 트랜지스터와, 상기 제1비트라인과 상기 제3액세스 트랜지스터 사이에 연결되는 제3강유전체 커패시터로 구성되며, 상기 제1메모리 셀 및 상기 제2메모리 셀과 인접되는 제3메모리 셀과; 상기 제2워드라인 인에이블 신호에 의해 동작이 제어되며 소오스 및 드레인 단자 중 어느 하나의 단자에는 항상 상기 고정 전압이 인가되는 제4액세스 트랜지스터와, 상기 제2비트라인과 상기 제4액세스 트랜지스터 사이에 연결되는 제4강유전체 커패시터로 구성되며, 상기 제1 메모리 셀 내지 제3메모리 셀과 인접되는 제4메모리 셀로 구성된다.
상기 고정전압은 상기 제1메모리 셀 내지 상기 제4메모리 셀에 공통 연결된 하나의 플레이트 라인을 통하여 인가될 수 있다.

삭제

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 양상에 따라, 본 발명에 따른 강유전체 메모리 장치는, 워드라인에 게이트가 연결되는 액세스 트랜지스터와, 상기 액세스 트랜지스터와 비트라인 사이에 연결되는 강유전체 커패시터로 구성되어지는 적어도 하나 이상의 메모리 셀과; 인가되는 워드라인 인에이블 신호에 응답하는 스위칭 소자를 통하여, 메인 워드라인 전압을 상기 워드라인에 전달함에 의하여 상기 메모리 셀의 액세스 트랜지스터를 동작시키는 워드라인 드라이버를 구비한다.

상기 워드라인에는, 인가되는 워드라인 디스에이블 신호에 응답하여 상기 워드라인을 방전시켜 디스에이블시키기 위한 방전용 소자가 더 연결될 수 있다.

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 양상(aspect)에 따라, 본 발명에 따른 강유전체 메모리 장치의 구동방법은, 복수 개의 메모리 셀 들로 구성되어 매트릭스 구조를 이루는 메모리 셀 어레이를 가지는 강유전체 메모리 장치에서, 데이터를 라이트 하기 위한 구동방법에 있어서: 메모리 셀들을 구성하는 액세스 트랜지스터들의 소오스 및 드레인 단자 중 어느 하나인 제1단자에는 항상 일정레벨의 고정전압이 인가되어 있는 상태에서, 워드라인 인에이블 신호에 의해 이들 중 적어도 하나 이상의 액세스 트랜지스터가 선택되는 단계와; 선택된 액세스 트랜지스터를 통하여 상기 고정전압이, 비트라인과 상기 액세스 트랜지스터의 제2단자 사이에 연결된 강유전체 커패시터에 인가되도록 하여, 상기 비트라인 상에 상기 강유전체 커패시터에 저장된 데이터에 대응되는 전압이 인가되는 단계와; 상기 비트라인 상에 인가된 전압을 센스 앰프에서 감지 증폭하는 단계; 라이트 하고자 하는 데이터에 대응되는 전압을 상기 비트라인 상에 인가함에 의하여 데이터를 상기 강유전체 커패시터에 저장하는 단계; 및 상기 워드 라인을 디스에이블시키고 비트라인을 접지전압으로 설정하는 단계를 포함한다.

상기 고정전압은 플레이트 라인을 통하여 전원전압의 1/2배의 레벨로 인가될 수 있다.

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 양상(aspect)에 따라, 본 발명에 따른 강유전체 메모리 장치에서의 구동방법은, 복수 개의 메모리 셀 들로 구성되어 매트릭스 구조를 이루는 메모리 셀 어레이를 가지는 강유전체 메모리 장치에서, 저장된 데이터를 리드하기 위한 구동방법에 있어서: 메모리 셀들을 구성하는 액세스 트랜지스터들의 소오스 및 드레인 단자 중 어느 하나인 제1단자에는 항상 일정레벨의 고정전압이 인가되어 있는 상태에서, 워드라인 인에이블 신호에 의해 이들 중 적어도 하나 이상의 액세스 트랜지스터가 선택되는 단계와; 선택된 액세스 트랜지스터를 통하여 상기 고정전압이, 비트라인과 상기 액세스 트랜지스터의 제2단자 사이에 연결된 강유전체 커패시터에 인가되도록 하여 상기 비트라인 상에 상기 강유전체 커패시터에 저장된 데이터에 대응되는 전압이 인가되는 단계와; 상기 비트라인 상에 인가된 전압을 센스 앰프에서 감지 증폭하여 출력하는 단계; 및 상기 워드 라인을 디스에이블시키고 비트라인을 접지전압으로 설정하는 단계를 포함한다.

상기한 장치적, 방법적 구성에 따르면, 강유전체 메모리의 고집적화에 도움이 되고 동작속도를 향상시킬 수 있으며, 소비전력을 감소시키고 안정된 리드 및 라이트 동작을 수행할 수 있다.

이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 도 6 내지 도 14을 참조로 설명되어질 것이다.

도 6는 본 발명의 일 실시예에 따른 강 유전체 반도체 메모리 장치에서의 메모리 셀 어레이를 구성하는 메모리 셀 구조를 나타낸 것이다.

도 6에 도시된 바와 같이, 상기 메모리 셀은 하나의 액세스 트랜지스터(N101)와, 하나의 강유전체 커패시터(C101)로 구성된다. 강유전체 커패시터(C101)는 제1전극이 비트라인(BL)에 연결되고, 제2전극이 액세스 트랜지스터(N101)의 제1단자에 연결된다. 또한, 액세스 트랜지스터(N101)는 제1단자가 강유전체 커패시터(C101)의 제2전극에 연결되며, 제2단자가 플레이트 라인(PL)에 연결되고, 게이트가 워드라인(WL)에 연결되는 구조로 되어있다.

상기 메모리 셀 구조는 종래 기술의 강유전체 메모리에서의 셀 어레이를 구성하는 메모리 셀과는 달리 구성된 것으로, 상기 액세스 트랜지스터(N101)는 워드라인(WL)을 통해 인가되는 워드라인 인에이블 신호에 의해 동작된다. 또한, 플레이트 라인(PL)에는 고정전압이 인가되는 것이 바람직하나 종래와 같이 펄스(pulse)가 인가될 수도 있다. 상기 고정전압은 전원전압(VCC)의 1/2배의 레벨인 것이 바람직하다.

이하에서는 상기 플레이트 라인에 전원전압(VCC)의 1/2배의 레벨의 고정전압이 인가되는 경우만을 가정하여 설명하기로 한다.

도 7은 도 6에서 도시된 것과 같은 구조를 갖는 메모리 셀들이 행과 열로 배열된 메모리 셀 어레이 구조의 일 실시예를 나타낸 것이다.

도 7에 도시된 바와 같이, 복수개의 워드라인 들(WLi,WLi+1), 복수개의 비트라인 들(BLi,BLi+1,BLi+2) 및 복수 개의 메모리 셀 들이 행과 열로 반복적으로 배열되어 매트릭스 구조를 이루는 형태로 셀 어레이가 이루어져 있다.

상기 메모리 셀 어레이를 구성하는 메모리 셀(200)들은 도 6에서 설명한 바와 같이, 하나의 액세스 트랜지스터(N201)와 하나의 강유전체 커패시터(C201)로 구성된다. 상기 강유전체 커패시터(C201)는 제1전극이 비트라인(BL)에 연결되고, 제2전극이 상기 액세스 트랜지스터(N201)의 제1단자에 연결된다. 또한, 상기 액세스 트랜지스터(N201)는 제1단자가 상기 강유전체 커패시터(C201)의 제2전극에 연결되며, 제2단자가 플레이트 라인(PL)에 연결되고, 게이트가 워드라인(WL)에 연결되는 구조로 되어있다.

상기 메모리 셀 어레이는 행 방향과 열 방향으로 배열된 각각의 메모리 셀이 행 방향으로 배열된 워드라인 들(WLi,WLi+1)과 열 방향으로 배열된 비트라인 들(BLi,BLi+1,BLi+2)에 연결되어 매트릭스 구조를 이룬다. 하나의 비트라인(BL)을 공유하는 일부 메모리 셀들이 각각의 워드라인 들(WLi,WLi+1)과 독립적으로 연결된 구조로 되어 있으며, 하나의 워드라인을 공유하는 메모리 셀 들이 각각 다른 비트라인 들과 독립적으로 연결된다. 여기서, 고정 전압이 인가되는 플레이트 라인(PL)은 메모리 셀로 이루어진 메모리 블록(block)마다 각각 독립적으로 연결될 수 있다. 또한, 메모리 셀 어레이를 구성하는 모든 메모리 셀 들을 연결하는 하나의 공통 플레이트 라인을 구성하여 연결될 수도 있다. 또한, 상기 하나의 비트라인(BL) 또는 워드라인(WL)을 공유하는 메모리 셀 들이 하나의 플레이트 라인(PL)을 공유할 수도 있다. 상기 플레이트 라인(PL)에 인가되는 고정 전압은 전원전압(VCC)의 1/2배가 될 수 있다.

도 8은 본 발명의 일 실시예에 따른 접힘형 구조의 메모리 셀 어레이를 나타낸 것이다.

도 8에 도시된 바와 같이, 제1메모리 셀(301) 및 제2메모리 셀(302)로 구성된 어레이 유닛(300)이 복수 개로 행과 열로 배열되어 있다.

상기 메모리 셀 어레이는 행 방향과 열 방향으로 배열된 복수 개의 각각의 어레이 유닛(300)이 행 방향으로 배열된 워드라인 들(WLi,WLi+1,WLi+2,WLi+3)과 열 방향으로 배열된 비트라인 들(BLi,BLi+1,BLi+2,BLi+3)에 연결되어 반복적으로 배열되는 매트릭스 구조를 이루는 형태로 구성된다.

상기 어레이 유닛(300)을 구성하는 제1메모리 셀(301) 및 제2 메모리 셀(302)은 서로 인접되며, 워드라인 인에이블 신호에 의해 동작되는 액세스 트랜지스터(N301, N302)와, 비트라인과 상기 액세스 트랜지스터 사이에 연결되는 강유전체 커패시터(C301,C302)로 구성된다.

상기 제1메모리 셀(301)을 구성하는 제1강유전체 커패시터(C301)는 제1전극이 제1비트라인(BLi)에 연결되고, 제2전극이 제1액세스 트랜지스터(N301)의 제1단자에 연결된다. 또한, 제1액세스 트랜지스터(N301)는 제1단자가 제1강유전체 커패시터(C301)의 제2전극에 연결되며, 게이트가 제1워드라인(WLi)에 연결되는 구조로 되어있다.

상기 제2메모리 셀(302)을 구성하는 제2강유전체 커패시터(C302)는 제1전극이 제2비트라인(BLi+1)에 연결되고, 제2전극이 제2액세스 트랜지스터(N302)의 제1단자에 연결된다. 또한, 제2액세스 트랜지스터(N302)는 제1단자가 제2강유전체 커패시터(C302)의 제2전극에 연결되며, 게이트가 제2워드라인(WLi+1)에 연결되는 구조로 되어있다.

상기의 제1메모리 셀(301)을 구성하는 제1액세스 트랜지스터(N301)의 제2단자와 제2메모리 셀(302)을 구성하는 제2액세스 트랜지스터(N302)의 제2단자는 서로 공통되고 공유되어 고정 플레이트 전압(VCC/2)이 인가되는 플레이트 라인(PL)에 연결된다.

상기 플레이트 라인(PL)과 어레이 유닛(300)의 관계는, 상기 각각의 어레이 유닛들이 하나의 플레이트 라인을 공유하여 연결되거나, 각각의 어레이 유닛들에 독립적으로 연결될 수 있으며, 그 외 다른 연결방법이 이용될 수 있다.

도 9는 본 발명의 일 실시예에 따른 두 개의 셀이 소오스 또는 드레인영역을 공유하는 개방형 구조의 메모리 셀 어레이 구조를 나타낸 것이다

도 9에 도시된 바와 같이, 제1메모리 셀(401) 및 제2메모리 셀(402)로 구성 된 어레이 유닛(400)이 복수 개로 행과 열로 배열되어 있다.

상기 메모리 셀 어레이는 행 방향과 열 방향으로 배열된 각각의 어레이 유닛(400)이 행 방향으로 배열된 워드라인 들(WLi,WLi+1,WLi+2,WLi+3)과 열 방향으로 배열된 비트라인 들(BLi,BLi+1,BLi+2)에 연결되어 반복적으로 매트릭스 구조를 이루는 형태로 구성된다.

상기 어레이 유닛(400)을 구성하는 제1메모리 셀(401) 및 제2메모리 셀(402)은 서로 인접되며, 워드라인 인에이블 신호에 의해 동작되는 액세스 트랜지스터 들(N401, N402)과, 비트라인과 상기 각각의 액세스 트랜지스터 사이에 연결되는 강유전체 커패시터 들(C401,C402)로 구성된다.

상기 제1메모리 셀(401)을 구성하는 제1강유전체 커패시터(C401)는 제1전극이 하나의 비트라인(BLi)에 연결되고, 제2전극이 제1액세스 트랜지스터(N401)의 제1단자에 연결된다. 또한, 제1액세스 트랜지스터(N401)는 제1단자가 제1강유전체 커패시터(C401)의 제2전극에 연결되며, 게이트가 제1워드라인(WLi)에 연결되는 구조로 되어있다.

상기 제2메모리 셀(402)을 구성하는 제2강유전체 커패시터(C402)는 제1전극이 상기 비트라인(BLi)에 연결되고, 제2전극이 제2액세스 트랜지스터(N402)의 제1단자에 연결된다. 또한, 제2액세스 트랜지스터(N402)는 제1단자가 제2강유전체 커패시터(C402)의 제2전극에 연결되며, 게이트가 제2워드라인(WLi+1)에 연결되는 구조로 되어있다.

상기의 제1메모리 셀(401)을 구성하는 제1액세스 트랜지스터(N401)의 제2단 자와 제2메모리 셀(402)을 구성하는 제2액세스 트랜지스터(N402)의 제2단자는 서로 공통되고 공유되어 고정 플레이트 전압(VCC/2)이 인가되는 플레이트 라인(PLi)에 연결된다.

상기 플레이트 라인(PL)과 어레이 유닛(400)과의 관계는, 상기 각각의 어레이 유닛들이 하나의 플레이트 라인에 공유되어 연결되거나, 각각의 어레이 유닛들에 독립적으로 연결될 수 있으며, 그 외에 다른 연결 방법이 사용될 수 있다.

도 10은 본 발명의 일 실시예에 따른 네 개의 메모리 셀이 소오스 또는 드레인영역을 공유하는 개방형 구조의 메모리 셀 어레이 구조를 나타낸 것이다

도 10에 도시된 바와 같이, 제1메모리 셀(501), 제2메모리 셀(502), 제3메모리 셀(503) 및 제4메모리 셀(504)로 구성된 어레이 유닛(500)이 복수 개로 행과 열로 배열되어 있다.

상기 메모리 셀 어레이는 행 방향과 열 방향으로 배열된 각각의 어레이 유닛(500)이 행 방향으로 배열된 워드라인 들(WLi,WLi+1,WLi+2,WLi+3)과 열 방향으로 배열된 비트라인 들(BLi,BLi+1,BLi+2,BLi+3)에 연결되어 반복적으로 매트릭스 구조를 이루는 형태로 구성된다.

상기 어레이 유닛(500)을 구성하는 제1메모리 셀(501), 제2메모리 셀(502), 제3메모리 셀(503) 및 제4메모리 셀(504)은 서로 인접되며, 워드라인 인에이블 신호에 의해 동작되는 액세스 트랜지스터 들(N501,N502,N503,N504)과, 비트라인 들과 상기 각각의 액세스 트랜지스터 사이에 연결되는 강유전체 커패시터 들(C501,C502,C503,C504)로 구성된다.

상기 제1메모리 셀(501)을 구성하는 제1강유전체 커패시터(C501)는 제1전극이 제1비트라인(BLi)에 연결되고, 제2전극이 제1액세스 트랜지스터(N501)의 제1단자에 연결된다. 또한, 제1액세스 트랜지스터(N501)는 제1단자가 제1강유전체 커패시터(C501)의 제2전극에 연결되며, 게이트가 제1워드라인(WLi)에 연결되는 구조로 되어있다.

상기 제2메모리 셀(502)을 구성하는 제2강유전체 커패시터(C502)는 제1전극이 제2비트라인(BLi+1)에 연결되고, 제2전극이 제2액세스 트랜지스터(N502)의 제1단자에 연결된다. 또한, 제2액세스 트랜지스터(N502)는 제1단자가 제2강유전체 커패시터(C502)의 제2전극에 연결되며, 게이트가 제1워드라인(WLi)에 연결되는 구조로 되어있다.

상기 제3메모리 셀(503)을 구성하는 제3강유전체 커패시터(C503)는 제1전극이 제1비트라인(BLi)에 연결되고, 제2전극이 제3액세스 트랜지스터(N503)의 제1단자에 연결된다. 또한, 제3액세스 트랜지스터(N503)는 제1단자가 제3강유전체 커패시터(C503)의 제2전극에 연결되며, 게이트가 제2워드라인(WLi+1)에 연결되는 구조로 되어있다.

상기 제4메모리 셀(504)을 구성하는 제4강유전체 커패시터(C504)는 제1전극이 제2비트라인(BLi+1)에 연결되고, 제2전극이 제4액세스 트랜지스터(N504)의 제1단자에 연결된다. 또한, 제4액세스 트랜지스터(N504)는 제1단자가 제4강유전체 커패시터(C504)의 제2전극에 연결되며, 게이트가 제2워드라인(WLi+1)에 연결되는 구조로 되어있다.

상기의 제1메모리 셀(501)을 구성하는 제1액세스 트랜지스터(N501)의 제2단자와 제3메모리 셀(503)을 구성하는 제3액세스 트랜지스터(N503)의 제2단자는 서로 공통되고 공유된다. 또한, 상기의 제2메모리 셀(502)을 구성하는 제2액세스 트랜지스터(N502)의 제2단자와 제4메모리 셀(504)을 구성하는 제3액세스 트랜지스터(N504)의 제2단자는 서로 공통되고 공유되어, 제1메모리 셀(501) 및 제3메모리 셀(503)을 구성하는 제1액세스 트랜지스터(N501) 및 제3액세스 트랜지스터(N503)의 공통 제2단자와 공통되거나 공유되어 플레이트 전압(VCC/2)이 인가되는 플레이트 라인에 연결된다.

상기 플레이트 라인과 어레이 유닛(500)과의 관계는, 상기 각각의 어레이 유닛들이 하나의 플레이트 라인에 공유되어 연결되거나, 각각의 어레이 유닛들에 독립적으로 연결될 수 있으며, 그 외에 다른 연결 방법이 사용될 수 있다.

도 11은 본 발명의 일 실시예에 따른 강유전체 메모리 장치를 구성하는 워드라인 드라이버의 회로도를 나타낸 것이다.

도 11에 도시된 바와 같이, 상기 워드라인 드라이버 회로는, 워드라인 디코딩회로(미도시)와 연결된 메인 워드라인(MWL)과 워드라인(WL) 사이에 연결되어 워드라인 인에이블 신호(WL_PD)에 의해 동작되는 스위칭 소자인 트랜지스터(N601)와, 상기 워드라인(WL)에 연결되고 워드라인 디스에이블 신호(WL_PDB)에 의해 동작되는 방전용 트랜지스터(N602)로 구성된다. 또한, 상기 워드라인(WL)에는 도 6에 도시된 것과 같은 구조의 메모리 셀이 연결될 수 있으며, 종래의 도 2에 도시된 것과 같은 구조의 메모리 셀이 연결될 수 있다. 상기 메모리 셀에 연결된 플레이트 라인에는 고정전압(VCC/2) 또는 펄스가 인가될 수 있다.

상기 워드라인 드라이버를 구동시키는 전압은 외부 전원전압(VPP)과 내부 전원 전압인 전원전압(VCC)이 사용되는 데, 상기 외부전원 전압(VPP)은 상기 전원전압(VCC) 보다 더 높은 레벨을 가진다. 바람직하기로는, 상기 외부 전원전압(VPP)은 상기 전원전압(VCC)의 1.5배만큼 더 높은 레벨을 가질 수 있다.

상기 메모리 셀을 구성하는 강유전체 커패시터의 강유전 물질은 완전분극되는데 필요한 전압이 전원전압(VCC)보다 낮은 전압이라고 가정한다. 바람직하게는, 전원전압의 1/2배 레벨을 갖는 전압(VCC/2)일 수 있다.

상기 워드라인 드라이버가 대기 상태 일 때는 메인 워드라인(MWL) 전압 및 워드라인 인에이블 신호(WL_PD)는 접지전압(Vss)으로 설정되고, 워드라인 디스에이블 신호(WL_PDB)가 전원전압(VCC)으로 설정되어 상기 방전용 트랜지스터(N602)를 동작시킴에 의해 상기 워드라인(WL)을 디스에이블 시킨다. 리드 또는 라이트 등의 동작을 수행하고자 할 경우에는, 우선 워드라인 디코딩 회로에서 전원전압(VCC)의 레벨을 가지는 워드라인 디코딩 신호가 메인 워드라인(MWL)에 인가된다. 동시에, 상기 워드라인 디스에이블 신호(WL_PDB)가 접지전압(Vss)로 설정됨에 의하여 상기 워드라인(WL)의 방전이 중단된다. 그리고, 워드라인 인에이블 신호(WL_PD)가 외부 전원전압 레벨(VPP)로 인가되면, 상기 스위칭 트랜지스터(N601)가 턴 온 되어 상기 워드라인(WL)으로 전원전압(VCC) 레벨을 갖는 상기 메인 워드라인(MWL)의 전압이 전달된다. 상기 워드라인(WL)으로 전달되는 전압은 상기 워드라인에 연결된 메모리 셀을 구성하는 액세스 트랜지스터를 동작시키게 된다. 다음으로, 요구되는 동작이 모두 수행되면, 모든 신호는 다시 접지전압(Vss)으로 설정되고 워드라인 디스에이블 신호(WL_PDB) 만이 전원전압(VCC)으로 설정되어 워드라인(WL)을 방전시키는 과정을 통해 상기 워드라인을 디스에이블 시킨다.

상술한 워드라인 드라이버에서는 메모리 셀을 구성하는 액세스 트랜지스터를 통하여 강유전체 커패시터로 인가되는 전압이 전원전압(VCC) 레벨을 가질 필요가 없기 때문에 워드라인의 전압이 외부 전원전압(VPP) 레벨을 가질 필요가 없는 것이다. 따라서, 본 발명의 일 실시예에 따른 워드라인 드라이버는, 종래와 달리 두 개의 트랜지스터로 간단히 구성할 수 있어 고집적화에 유리하며, 동작속도도 빠르고 소비 전력이 적은 장점을 가진다.

도 12은 도 7에서의 셀 어레이 구조를 일 예로 하여, 본 발명에서의 센스 앰프가 연결된 메모리 셀 어레이를 가지는 강유전체 메모리 장치에서의 리드 또는 라이트 동작을 설명하기 위한 회로도를 개략적으로 나타낸 것이고, 도 13은 상기 도 12의 회로도에서의 라이트 동작시의 동작 타이밍도를 나타낸 것이며, 도 14는 상기 도 12의 리드 동작시의 동작 타이밍도를 나타낸 것이다. 상기 강유전체 메모리 장치에서의 셀 어레이 구조는, 도 7내지 도 10에서 나타낸 셀 어레이 구조는 물론 다양한 형태의 셀 어레이 구조가 사용될 수 있다.

도 12에 도시된 바와 같이, 개략적인 셀 어레이는 대응하는 행들을 따라서 복수 개의 워드 라인들(WLi, WLi+1), 플레이트 전압(PL) 및 대응하는 열들을 따라서 복수 개의 비트 라인들(BLi,BLi+1)이 나타난다.

상기 셀 어레이를 구성하는 메모리 셀(100)은 하나의 액세스 트랜지스터(N101)와 한 개의 강유전체 커패시터(C101)를 직렬 접속하여 구성된다. 상기 강유전체 커패시터(C101)와 연결되지 않은 상기 액세스 트랜지스터의 다른 쪽 도전형 영역은 고정 전압(VCC/2)이 인가되는 플레이트 라인 또는 펄스 발생기와 연결될 수 있으며, 게이트는 워드라인(WLi)과 연결된다. 또한, 상기 액세스 트랜지스터(N101)와 연결되지 않은 상기 강유전체 커패시터(C101)의 다른 쪽 전극은 비트라인(BLi)과 연결된다.

센스 앰프는 비트라인에 연결되어 센스 앰프 인에이블 신호(SAEN)에 의해 동작되어 비트라인의 전압 레벨을 감지 증폭하는 동작을 수행한다.

상기 메모리 셀을 구성하는 강유전체 커패시터의 강유전 물질은 완전분극되는데 필요한 전압이 전원전압(VCC)보다 낮은 전압이라고 가정한다. 바람직하게는, 전원전압의 1/2배 레벨을 갖는 전압(VCC/2)일 수 있다. 이하에서는, 상기 강유전체 커패시터(C101)를 구성하는 강유전 물질이 완전히 분극되도록 하는 전압이 전원전압(VCC)의 1/2배의 전압(VCC/2)이라고 가정한다.

우선, 메모리 셀 어레이 내의 복수개의 메모리 셀 중 하나의 메모리 셀(100)에 데이터 '1' 또는 '0'을 라이트 하고자 하는 경우의 상기 메모리 장치의 라이트 동작을 도 12 및 도 13의 동작 타이밍도를 참고로 하여 설명하고자 한다.

도 12 및 도 13에 도시된 바와 같이, 라이트 동작의 초기에는, 비트 라인 프리차아지 회로(미도시)에 의해 비트 라인 전압(BL)이 접지전압(Vss 또는 0V)으로 설정되도록 한다. 또한, 플레이트 라인의 전압(PL)은 고정전압으로 설정되는 데, 예를 들면, 전원전압(VCC)의 1/2배로 설정된다(구간'Ⅰ' ).

워드라인 드라이버에서 인가되는 워드라인 전압(WL)이 전원전압(VCC)으로 인 에이블(enable)되면, 상기 워드라인 전압(WL)에 의해 상기 메모리 셀(100)을 구성하는 액세스 트랜지스터(N101)가 턴 온 되고, 노드(Va)가 상기 플레이트 전압(PL)과 동일한 레벨의 전압인 상기 고정전압(VCC/2)으로 상승된다. 그리고, 메모리 셀(100)에 저장된 데이터의 감지가 수행된다(구간'Ⅱ'). 구간 'Ⅱ' 동안에는, 선택된 워드 라인(WLi)에 대응하는 강유전체 커패시터(C101)의 강유전 물질이 완전히 분극되도록 하는 VCC/2 레벨의 전압인 고정전압(VCC/2)이 상기 강유전체 커패시터 (C101)로 인가된다. 메모리 셀(100)에 데이터 '0'이 저장되어 있으면, 도 1의 히스테리시스 커브에서, 강유전체 커패시터(C101)의 분극도는 상태점(B)로부터 상태점(A)로 변화한다. 이와 같은 상태 천이에 해당되는 전하(dQ0)에 해당되는 전압(VD0)이 상기 강유전체 커패시터(C101)로부터 비트라인(BLi) 상으로 여기된다. 상기 데이터 '0'에 대응되는 전압(VD0)은 상기 접지전압(Vss)에 근접한 레벨을 가진다. 반면에, 상기 메모리 셀(100)에 데이터 '1'이 저장되어 있으면, 강유전체 커패시터(C101)의 분극도는 상태점(D)에서 상태점(A)로 변화한다. 따라서, 상기 강유전체 커패시터(C101)로부터 비트라인(BLi) 상으로 이 상태 천이에 해당하는 전하(dQ1)가 여기된다. 결국, 데이터 '1'이 저장되어 있으면 비트 라인(BLi) 상의 전압(BL)은 접지전압(Vss)보다 상태 천이에 해당하는 전하(dQ1)로 인한 전압(VD1, 예컨대, 약 100mV)만큼 상승된다.

구간 'Ⅲ' 동안에는, 센스 앰프 인에이블 신호(SAEN)에 의해 센스 앰프가 동작되어 상기 비트라인(BLi) 레벨(VD0,VD1)을 감지 증폭한다. 즉, 상기와 같은 강유 전 물질의 분극으로 인해 비트 라인(BLi) 상의 변화된 전압은 상기 접지전압(Vss)보다 높은 소정의 기준 전압(VREF, 예컨대, 50mV)과 비교된다. 이때, 비트 라인 (BLi) 상의 상기 변화된 전압(VD0)이 상기 기준 전압(VREF)보다 낮으면, 상기 비트라인 전압(BL)은 접지전압(Vss)으로 설정되어 상기 강유전체 커패시터(C101)로 상기 기준 전압(VREF)보다 낮은 접지전압(Vss) 레벨의 전압이 인가되는 반면에, 상기 비트 라인 (BLi) 상의 상기 변화된 전압(VD1)이 상기 기준 전압(VREF)보다 높으면 상기 강유전체 커패시터(C101)로 상기 강유전체 커패시터(C101)의 분극을 변화시키면서 상기 기준 전압(VREF)보다는 높은 소정의 전압(예를 들면, VCC))이 인가된다.

결국, 데이터 '0'이 저장되어 있으면, 도 1에 도시된 히스테리시스 커브에서, 상기 강유전체 커패시터(C101)의 분극도는 상태점(A)를 그대로 유지하고, 데이터 '1'이 저장되어 있으면, 상기 강유전체 커패시터(C101)의 분극도는 상태점(A)에서 상태점(C)로 변화하게 된다.

구간 'Ⅳ'에서는 실질적인 라이트 동작이 수행된다. 이 구간에서는 외부로부터 데이터 입출력 회로(미도시)를 통해 입력된 데이터(DIN0,DIN1)에 대응하는 전압(예를 들면, 데이터 '0'에 대응되는 전압은 Vss 이고 데이터 '1'에 대응되는 전압은 VCC 라고 가정하자.)이 인가된다. 이와 동시에, 상기 데이터 '0'에 대응되는 전압(Vss) 또는 데이터 '1'에 대응되는 전압(VCC)이 상기 선택된 비트 라인(BLi) 상으로 전달된다. 이때, 메모리 셀(100)에 데이터 '0'을 라이트 하는 경우, 상기 선택된 비트 라인 상에는 데이터 '0'에 대응되는 전압(Vss)이 인가되고, 데이터 '1'을 라이트 하는 경우에는 선택된 비트 라인 상에 데이터 '1'에 대응되는 전압(VCC)이 인가된다. 따라서, 구간 'Ⅳ' 에서는 상기 메모리 셀(100)에 데이터 '1'이 라이트되는 경우 상기 강유전체 커패시터(C101)의 분극도는 상태점(C)에 위치하고, 데이터 '0'이 라이트 되는 경우에는 상태점(A)에 위치한다.

상기와 같은 본 발명의 일실시예에 따른 라이트 동작은 종래와 달리, 비트라인의 전압(BL)의 레벨을 가지고 상기 강유전체 커패시터의 분극도를 제어할 수 있으므로 하나의 시간 구간('Ⅳ')에서 데이터 '1' 또는 데이터 '0'을 라이트 할 수 있어 동작 속도의 향상을 도모 할 수 있다.

다음으로 구간 'Ⅴ'에서는 워드라인(WLi)를 디스에이블(disable)시킨 후에 센스앰프를 디스에이블(disable)시키고, 다음으로 비트라인 전압(BL)을 접지 전압(Vss)으로 설정한다. 즉, 데이터 '1'을 라이트 한 경우에 있어서, 상기 메모리 셀(100)에서 고정전압(VCC/2)로 차아징(charging)된 노드(Va)는 워드라인(WLi)을 디스에이블시킴에 의해 플로팅(floating)된다. 다음으로 비트라인 전압(BL)을 접지전압으로 설정하면 비트라인 전압이 데이터 '1'에 대응되는 전압(VCC)에서 접지전압(Vss)으로 천이할 때 상기 강유전체 커패시터로 인하여 커플링(coupling)이 발생되어, 상기 강유전체 커패시터(C101)의 양단에 인가된 전위차의 역전을 방지할 수 있다. 따라서, 데이터를 라이트하는 경우에서의 안정된 동작을 행할 수 있게 된다.

앞에서 설명된 구간 'Ⅱ'에서 강유전체 커패시터(C101)가 연결된 노드(Va)의 전압(VCC/2)으로 인하여 데이터 '0'을 저장하고 있는 강유전체 커패시터(C101)의 분극도는 상태점(B)에서 상태점(A)로 변화하고, 데이터 '1'을 저장하고 있는 강유전체 커패시터(C101)의 분극도는 상태점(D)으로부터 상태점(A)로 변화한다. 이것은 선택된 하나의 워드 라인을 공유하는 모든 메모리 셀들에도 발생된다. 그 결과, 데이터 '1'을 저장하고 있던 비선택된 강유전체 커패시터의 데이터가 원래의 상태로 복원되도록 하는 재 저장(restore) 동작이 필요하다. 이러한 메모리 셀들은 상기 도 13의 구간 'Ⅲ' 'Ⅳ' 'Ⅴ'의 시간 구간에서 재 저장 동작이 이루어진다.

이상과 같은 라이트 동작을 수행한 후 모든 신호는 대기 상태로 설정되게 된다(구간'Ⅵ'). 그리고, 구간 'Ⅵ' 이후에는 데이터 '1'이 라이트 된 경우의 강유전체 커패시터의 분극도는 상태점(D)에 위치하고, 데이터 '0'이 라이트 된 경우에는 상태점(B)에 위치한다. 이로써, 데이터의 라이트 동작이 완료된다.

다음으로, 메모리 셀 어레이 내의 복수개의 메모리 셀 중 하나의 메모리 셀(100)에 저장된 데이터 '1' 또는 '0'을 리드 하고자 하는 경우의 상기 메모리 장치의 리드 동작을 도 12 및 도 14의 동작 타이밍 도를 참고로 하여 설명하고자 한다.

도 12 및 도 14에 도시된 바와 같이, 리드 동작의 초기에는, 비트 라인 프리차아지 회로로부터 비트 라인(BLi)이 접지전압(Vss또는 0V)으로 설정된다. 또한, 플레이트 전압은 고정전압으로 설정되는 데, 예를 들면, 전원전압(VCC)의 1/2배로 설정된다(구간'Ⅰ' ).

구간 'Ⅱ' 동안에는, 선택된 워드 라인(WLi)에 대응하는 강유전체 커패시터(C101)의 강유전 물질이 완전히 분극되도록 하는 VCC/2 레벨의 전압인 고정전압(VCC/2)이 상기 강유전체 커패시터 (C101)로 인가된다. 메모리 셀(100)에 데이터 '0'이 저장되어 있으면, 도 1의 히스테리시스 커브에서, 강유전체 커패시터(C101)의 분극도는 상태점(B)로부터 상태점(A)로 변화한다. 이와 같은 상태 천이에 해당되는 전하(dQ0)에 해당되는 전압(VD0)이 상기 강유전체 커패시터(C101)로부터 비트라인(BLi) 상으로 여기된다. 상기 데이터 '0'에 대응되는 전압(VD0)은 상기 접지전압(Vss)에 근접한 레벨을 가진다. 반면에, 상기 메모리 셀(100)에 데이터 '1'이 저장되어 있으면, 강유전체 커패시터(C101)의 분극도는 상태점(D)로부터 상태점(A)로 변화한다. 따라서, 상기 강유전체 커패시터(C101)로부터 비트라인(BLi) 상으로 이 상태 천이에 해당하는 전하(dQ1)가 여기된다. 결국, 데이터 '1'이 저장되어 있으면 비트 라인(BLi) 상의 전압(BL)은 접지전압(Vss)보다 상태 천이에 해당하는 전하(dQ1)로 인한 전압(VD1, 예컨대, 약 100mV)만큼 상승된다.

구간 'Ⅲ' 동안에는, 센스 앰프 인에이블 신호(SAEN)에 의해 센스 앰프가 동작되어 상기 비트라인(BLi) 레벨(VD0,VD1)을 감지 증폭한다. 즉, 상기와 같은 강유전 물질의 분극으로 인해 비트 라인(BLi) 상의 변화된 전압은 상기 접지전압(Vss)보다 높은 소정의 기준 전압(VREF, 예컨대, 50mV)과 비교된다. 이때, 비트 라인 (BLi) 상의 상기 변화된 전압(VD0)이 상기 기준 전압(VREF)보다 낮으면, 상기 비트라인 전압(BL)은 접지전압(Vss)으로 설정되어 상기 강유전체 커패시터(C101)로 상기 기준 전압(VREF)보다 낮은 접지전압(Vss) 레벨의 전압이 인가되는 반면에, 상기 비트 라인 (BLi) 상의 상기 변화된 전압(VD1)이 상기 기준 전압(VREF)보다 높으면 상기 강유전체 커패시터(C101)로 상기 강유전체 커패시터(C101)의 분극을 변화시키면서 상기 기준 전압(VREF)보다는 높은 소정의 전압(예를 들면, VCC))이 인가된다.

구간 'Ⅵ'에서는 상기 센스 앰프에서 증폭된 데이터 '1'에 대응되는 전압(VCC) 또는 데이터 '0'에 대응되는 전압(Vss)에 해당되는 데이터(DOUT0,DOUT1)는 데이터 입/출력 회로를 통해 외부로 출력된다.

구간 'Ⅴ'에서는 워드라인(WLi)를 디스에이블(disable)시킨 후에 센스앰프를 디스에이블(disable)시키고 다음으로 비트라인 전압(BL)을 접지 전압(Vss)으로 설정한다. 데이터 '1'을 리드 한 경우에 있어서, 상기 메모리 셀(100)에서 고정전압(VCC/2)으로 차아징(charging)된 노드(Va)는 상기 워드라인(WLi)을 디스에이블시킴으로써 플로팅(floating)된다. 다음으로 비트라인 전압(VBL)을 접지전압으로 설정하면 비트라인 전압(BL)이 데이터 '1'에 대응되는 전압(VCC)에서 접지전압(Vss)으로 천이할 때 상기 강유전체 커패시터로 인하여 커플링(coupling)이 발생되어 상기 강유전체 커패시터(C101)의 양단에 인가된 전위차의 역전을 방지할 수 있다.

앞에서 설명된 구간 'Ⅱ'에서 강유전체 커패시터(C101)가 연결된 노드(Va)의 전압(VCC/2)으로 인하여 데이터 '0'을 저장하고 있는 강유전체 커패시터(C101)의 분극도는 상태점(B)에서 상태점(A)로 변화하고, 데이터 '1'을 저장하고 있는 강유전체 커패시터(C101)의 분극도는 상태점(D)으로부터 상태점(A)로 변화한다. 이것은 선택된 하나의 워드 라인을 공유하는 모든 메모리 셀 들에도 발생된다. 그 결과, 데이터 '1'을 저장하고 있던 비선택된 강유전체 커패시터의 데이터가 원래의 상태로 복원되도록 하는 재 저장(restore) 동작이 필요하다. 이러한 메모리 셀들은 상기 도 14의 'Ⅲ' 'Ⅳ' 'Ⅴ'의 시간 구간에서 재 저장 동작이 이루어진다.

이상과 같은 리드 동작을 수행한 후 모든 신호는 대기 상태로 설정되게 된다(구간'Ⅵ'). 그리고, 구간 'Ⅵ' 이후에는 데이터 '1'이 리드 된 경우의 강유전체 커패시터의 분극도는 상태점(D)에 위치하고, 데이터 '0'이 리드 된 경우에는 상태점(B)에 위치한다. 이로써, 데이터 리드 동작이 완료된다.

본 발명의 일 실시예에서는, 도 1의 히스테리시스 루프의 상태점(B)에 데이터 '0'이 대응되고, 상태점(D)에 데이터 '1'이 대응하는 경우를 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의하여, 용이하게 상태점(B)에 데이터 '1'이 대응되도록 하고 상태점(D)에 데이터 '0'이 대응되도록 할 수 있다는 것은 명백한 것이다.

상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 회로의 내부 구성을 변경하거나, 회로의 내부 구성 소자들을 다른 등가적 소자들로 대치할 수 있음은 명백하다.

이상 설명한 바와 같이, 본 발명에 따르면, 플레이트 라인에 펄스를 인가함에 없이 고정전압을 인가함에 의하여, 강유전체 메모리 장치에 연결되는 플레이트 라인의 수를 줄여 고집적에 적합한 강유전체 메모리장치를 구현할 수 있다. 또한, 속도 저하의 원인이 되는 펄스 형태의 신호가 줄어들어 동작 속도가 향상될 수 있다. 또한, 워드라인 드라이버를 간략하게 구성할 수 있어, 고집적화에 도움이 될 뿐 아니라 소비전력 감소 및 동작속도 향상에 기여할 수 있는 효과가 있다.

리드 및 라이트 동작 수행시에 안정된 동작을 수행할 수 있으며 하나의 시간대에서 데이터 '1'또는 데이터 '0'을 라이트 할 수 있어 동작속도가 개선되고, 워드라인을 디스에이블 시킨 후에 비트라인을 접지전압으로 설정함에 의하여 강유전체 커패시터의 양 전극에 설정되는 전위차의 역전을 방지하여 안정된 리드 및 라이트 동작을 수행할 수 있다.

Claims

강유전체 메모리 장치에 있어서:

워드라인에 게이트가 연결되어 워드라인 인에이블 신호에 의해 동작이 제어되며, 소오스 및 드레인 단자 중 어느 하나의 단자에는 항상 일정레벨의 고정 전압이 인가되는 하나의 액세스 트랜지스터와,

상기 액세스 트랜지스터의 나머지 단자와 비트라인 사이에 연결되는 하나의 강유전체 커패시터로 구성되는 메모리 셀을 적어도 하나 이상 구비함을 특징으로 하는 강유전체 메모리 장치.
제1항에 있어서,

상기 액세스 트랜지스터는, 제1단자가 상기 비트라인에 제1전극이 연결된 강유전체 커패시터의 제2전극에 연결되고, 제2단자가 항상 일정레벨의 고정전압이 인가되는 플레이트 라인에 연결되며, 게이트가 워드라인에 연결됨을 특징으로 하는 강유전체 메모리 장치.
제2항에 있어서,

상기 플레이트 라인을 통하여 인가되는 상기 고정전압은 전원전압의 1/2배의 레벨을 가지는 전압임을 특징으로 하는 강유전체 메모리 장치.
제3항에 있어서,

상기 적어도 하나 이상의 메모리 셀들은 하나의 공통 플레이트 라인을 공유함을 특징으로하는 강유전체 메모리 장치.
메모리 셀 들로 구성되는 어레이 유닛을 복수 개로 구비하여, 어레이 유닛들이 행과 열로 반복적으로 배열되어 매트릭스 구조를 이루는 메모리 셀 어레이를 가지는 강유전체 메모리 장치에 있어서:

상기 어레이 유닛은, 제1워드라인 인에이블 신호에 의해 동작이 제어되며, 소오스 및 드레인 단자 중 어느 하나의 단자에는 항상 일정레벨의 고정 전압이 인가되는 제1액세스 트랜지스터와, 제1비트라인과 상기 제1액세스 트랜지스터 사이에 연결되는 제1강유전체 커패시터로 구성되는 제1메모리 셀과;

제2워드라인 인에이블 신호에 의해 동작이 제어되며, 소오스 및 드레인 단자 중 하나의 단자에는 항상 상기 고정 전압이 인가되는 제2액세스 트랜지스터와, 제2비트라인과 상기 제2액세스 트랜지스터 사이에 연결되는 제2강유전체 커패시터로 구성되며, 상기 제1메모리 셀과 인접되는 제2메모리 셀로 구성됨을 특징으로 하는 강 유전체 메모리 장치.
제5항에 있어서,

상기 고정전압은 제1메모리 셀 및 상기 제2메모리 셀에 공통 연결된 하나의 플레이트 라인을 통하여 인가됨을 특징으로 하는 강유전체 메모리 장치.
제6항에 있어서,

상기 제1액세스 트랜지스터의 제1단자가 상기 제1비트라인에 제1전극이 연결된 제1강유전체 커패시터의 제2전극에 연결되고, 상기 제2액세스 트랜지스터의 제1단자가 상기 제2비트라인에 제1전극이 연결된 제2강유전체 커패시터의 제2전극에 연결되며, 상기 제1액세스 트랜지스터의 제2단자와 상기 제2액세스 트랜지스터의 제2단자는 서로 공통되고 공유되어 상기 플레이트라인에 연결됨을 특징으로 하는 강유전체 메모리 장치.
제7항에 있어서,

상기 플레이트 라인을 통하여 인가되는 상기 고정전압은 전원전압의 1/2배의 레벨을 가지는 전압임을 특징으로 하는 강유전체 반도체 메모리 장치.
메모리 셀 들로 구성되는 어레이 유닛을 복수 개로 구비하여, 상기 어레이 유닛들이 행과 열로 반복적으로 배열되어 매트릭스 구조를 이루는 메모리 셀 어레이를 가지는 강유전체 메모리 장치에 있어서:

상기 어레이 유닛은, 제1워드라인 인에이블 신호에 의해 동작이 제어되며 소오스 및 드레인 단자 중 어느 하나의 단자에는 항상 일정레벨의 고정 전압이 인가되는 제1액세스 트랜지스터와, 하나의 비트라인과 상기 제1액세스 트랜지스터 사이에 연결되는 제1강유전체 커패시터로 구성되는 제1메모리 셀과;

제2워드라인 인에이블 신호에 의해 동작이 제어되며 소오스 및 드레인 단자 중 어느 하나의 단자에는 항상 상기 고정 전압이 인가되는 제2액세스 트랜지스터와, 상기 제1메모리 셀이 연결된 상기 하나의 비트라인과 상기 제2액세스 트랜지스터 사이에 연결되는 제2강유전체 커패시터로 구성되어, 상기 제1메모리 셀과 인접되는 제2메모리 셀로 구성됨을 특징으로 하는 강유전체 메모리 장치.
제9항에 있어서,

상기 고정전압은 제1메모리 셀 및 상기 제2메모리 셀에 공통 연결된 하나의 플레이트 라인을 통하여 인가됨을 특징으로 하는 강유전체 메모리 장치.
제9항에 있어서,

상기 고정전압은 상기 제1메모리 셀 및 상기 제2메모리 셀에 서로 독립적으로 연결된 각각의 플레이트 라인들을 통하여 서로 독립적으로 인가됨을 특징으로 하는 강유전체 메모리 장치.
제10항에 있어서,

상기 제1액세스 트랜지스터의 제1단자가 상기 하나의 비트라인에 제1전극이 연결된 제1강유전체 커패시터의 제2전극에 연결되고, 상기 제2액세스 트랜지스터의 제1단자가, 상기 하나의 비트라인에 제1전극이 연결된 제2강유전체 커패시터의 제2전극에 연결되며, 상기 제1액세스 트랜지스터의 제2단자와 상기 제2액세스 트랜지스터의 제2단자는 서로 공통되고 공유되어 상기 플레이트라인에 연결됨을 특징으로 하는 강유전체 메모리 장치.
제11항 또는 제12항에 있어서,

상기 플레이트 라인을 통하여 인가되는 상기 고정전압은 전원전압의 1/2배의 레벨을 가지는 전압임을 특징으로 하는 강유전체 반도체 메모리 장치.
메모리 셀 들로 구성되는 어레이 유닛을 복수 개로 구비하여, 어레이 유닛들이 행과 열로 반복적으로 배열되어 매트릭스 구조를 이루는 메모리 셀 어레이를 가지는 강유전체 메모리 장치에 있어서:

상기 어레이 유닛은, 제1워드라인 인에이블 신호에 의해 동작이 제어되며 소오스 및 드레인 단자 중 어느 하나의 단자에 항상 일정레벨의 고정 전압이 인가되는 제1액세스 트랜지스터와, 제1비트라인과 상기 제1액세스 트랜지스터 사이에 연결되는 제1강유전체 커패시터로 구성되는 제1메모리 셀과;

상기 제1워드라인 인에이블 신호에 의해 동작이 제어되며 소오스 및 드레인 단자 중 어느 하나의 단자에는 항상 상기 고정 전압이 인가되는 제2액세스 트랜지스터와, 제2비트라인과 상기 제2액세스 트랜지스터 사이에 연결되는 제2강유전체 커패시터로 구성되며, 상기 제1메모리 셀과 인접되는 제2메모리 셀과;

제2워드라인 인에이블 신호에 의해 동작이 제어되며 소오스 및 드레인 단자 중 어느 하나의 단자에는 항상 상기 고정 전압이 인가되는 제3액세스 트랜지스터와, 상기 제1비트라인과 상기 제3액세스 트랜지스터 사이에 연결되는 제3강유전체 커패시터로 구성되며, 상기 제1메모리 셀 및 상기 제2메모리 셀과 인접되는 제3메모리 셀과;

상기 제2워드라인 인에이블 신호에 의해 동작이 제어되며 소오스 및 드레인 단자 중 어느 하나의 단자에는 항상 상기 고정 전압이 인가되는 제4액세스 트랜지스터와, 상기 제2비트라인과 상기 제4액세스 트랜지스터 사이에 연결되는 제4강유전체 커패시터로 구성되며, 상기 제1 메모리 셀 내지 제3메모리 셀과 인접되는 제4메모리 셀로 구성됨을 특징으로 하는 강유전체 메모리 장치.
제14항에 있어서,

상기 고정전압은 상기 제1메모리 셀 내지 상기 제4메모리 셀에 공통 연결된 하나의 플레이트 라인을 통하여 인가됨을 특징으로 하는 강유전체 메모리 장치.
제15항에 있어서,

상기 플레이트 라인을 통하여 인가되는 상기 고정전압은 전원전압의 1/2배의 레벨을 가지는 전압임을 특징으로 하는 강유전체 반도체 메모리 장치.
강유전체 메모리 장치에 있어서:

워드라인에 게이트가 연결되는 액세스 트랜지스터와, 상기 액세스 트랜지스터와 비트라인 사이에 연결되는 강유전체 커패시터로 구성되는 적어도 하나 이상의 메모리 셀과:

인가되는 워드라인 인에이블 신호에 응답하는 스위칭 소자를 통하여, 메인 워드라인 전압을 상기 워드라인에 전달함에 의하여 상기 메모리 셀의 액세스 트랜지스터를 동작시키는 워드라인 드라이버를 구비함을 특징으로 하는 강유전체 메모리 장치.
제17항에 있어서,

상기 워드라인에는, 워드라인 디스에이블 신호에 응답하여 상기 워드라인을 방전시켜 디스에이블시키기 위한 방전용 소자가 더 연결됨을 특징으로 하는 강유전체 메모리 장치.
제18항에 있어서,

상기 메인 워드라인 전압 및 상기 워드라인의 전압은 전원전압(VCC)레벨을 가짐을 특징으로 하는 강유전체 메모리 장치.
제19항에 있어서,

상기 메모리 셀을 구성하는 상기 액세스 트랜지스터는, 제1단자가 상기 비트라인에 제1전극이 연결된 상기 강유전체 커패시터의 제2전극에 연결되고, 제2단자가 상기 플레이트 라인에 연결됨을 특징으로 하는 강유전체 메모리 장치.
제20항에 있어서,

상기 워드라인 인에이블 신호는 외부 전원전압(VPP) 레벨을 가짐을 특징으로 하는 강유전체 메모리장치.
복수 개의 메모리 셀 들로 구성되어 매트릭스 구조를 이루는 메모리 셀 어레이를 가지는 강유전체 메모리 장치에서, 데이터를 라이트 하기 위한 구동방법에 있어서:

메모리 셀들을 구성하는 액세스 트랜지스터들의 소오스 및 드레인 단자 중 어느 하나인 제1단자에는 항상 일정레벨의 고정전압이 인가되어 있는 상태에서, 워드라인 인에이블 신호에 의해 이들 중 적어도 하나 이상의 액세스 트랜지스터가 선택되는 단계;

선택된 액세스 트랜지스터를 통하여 상기 고정전압이, 비트라인과 상기 액세스 트랜지스터의 제2단자 사이에 연결된 강유전체 커패시터에 인가되도록 하여, 상기 비트라인 상에 상기 강유전체 커패시터에 저장된 데이터에 대응되는 전압이 인가되는 단계;

상기 비트라인 상에 인가된 전압을 센스 앰프에서 감지 증폭하는 단계;

라이트 하고자 하는 데이터에 대응되는 전압을 상기 비트라인 상에 인가함에 의하여 데이터를 상기 강유전체 커패시터에 저장하는 단계; 및

상기 워드 라인을 디스에이블시키고 비트라인을 접지전압으로 설정하는 단계를 포함함을 특징으로 하는 구동방법.
제22항에 있어서,

상기 고정전압은 상기 액세스 트랜지스터의 제1단자에 연결된 플레이트 라인을 통하여 인가됨을 특징으로 하는 구동방법.
제23항에 있어서,

상기 고정 전압은 전원전압의 1/2배의 레벨을 가짐을 특징으로 하는 구동방법.
복수 개의 메모리 셀 들로 구성되어 매트릭스 구조를 이루는 메모리 셀 어레이를 가지는 강유전체 메모리 장치에서, 저장된 데이터를 리드하기 위한 구동방법에 있어서:

메모리 셀들을 구성하는 액세스 트랜지스터들의 소오스 및 드레인 단자 중 어느 하나인 제1단자에는 항상 일정레벨의 고정전압이 인가되어 있는 상태에서, 워드라인 인에이블 신호에 의해 이들 중 적어도 하나 이상의 액세스 트랜지스터가 선택되는 단계;

선택된 액세스 트랜지스터를 통하여 상기 고정전압이, 비트라인과 상기 액세스 트랜지스터의 제2단자 사이에 연결된 강유전체 커패시터에 인가되도록 하여 상기 비트라인 상에 상기 강유전체 커패시터에 저장된 데이터에 대응되는 전압이 인가되는 단계;

상기 비트라인 상에 인가된 전압을 센스 앰프에서 감지 증폭하여 출력하는 단계; 및

상기 워드 라인을 디스에이블시키고 비트라인을 접지전압으로 설정하는 단계를 포함함을 특징으로 하는 구동방법.
제25항에 있어서,

상기 고정전압은 플레이트 라인을 통하여 인가됨을 특징으로 하는 구동방법.
제26항에 있어서,

상기 고정 전압은 전원전압의 1/2배의 레벨을 가짐을 특징으로 하는 구동방법.