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KR100234877B1 - 강유전체 랜덤 억세스 반도체 메모리 장치 및 그 동작 방법 - Google Patents

강유전체 랜덤 억세스 반도체 메모리 장치 및 그 동작 방법 Download PDF

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KR100234877B1
KR100234877B1 KR1019970000671A KR19970000671A KR100234877B1 KR 100234877 B1 KR100234877 B1 KR 100234877B1 KR 1019970000671 A KR1019970000671 A KR 1019970000671A KR 19970000671 A KR19970000671 A KR 19970000671A KR 100234877 B1 KR100234877 B1 KR 100234877B1
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voltage
capacitor
ferroelectric
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전병길
정연배
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윤종용
삼성전자주식회사
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Abstract

여기에 개시되는 반도체 메모리 장치는 강유전체 커패시터들을 갖는 메모리 셀들과, 상기 강유전체 커패시터가 완전히 분극되도록 하는 펄스 전압을 상기 강유전체 커패시터들로 인가하는 펄스 발생 회로와, 각 분극된 커패시터들의 분극 방향이 반전되지 않도록 하는 적당한 전압을 상기 각 커패시터들로 인가하는 감지 회로로 구성되고, 강유전체 커패시터의 히스테리시스 그래프의 한 전하 분극 영역에서만 2 진 데이터를 저장한다. 이와 같은 동작 방법에 의하면, 도메인 스위칭이 일으나지 않으므로 장치의 내구성이 상당히 증가되고, 워드 라인으로 펌핑된 신호를 제공할 필요가 없으므로 전력 소모가 감소된다.

Description

강유전체 랜덤 억세스 반도체 메모리 장치 및 그 동작 방법
본 발명은 반도체 메모리 장치(semiconductor memory device) 및 그 동작 방법에 관한 것으로, 더 구체적으로는 강유전체 메모리 셀들(ferroelectric memory cells)을 갖는 강유전체 RAM(randomn access memory) 장치 및 그 동작 방법에 관한 것이다.
지금까지의 메모리 시스템 설계는, 그것의 응용에 따라서, DRAM(dynamic RAM), SRAM(static RAM), 플래시 메모리(flash memory) 등과 같은 반도체 메모리 장치들로부터 자기 디스크(magnetic disc)에 이르는 다양한 메모리 장치들을 조합해서 수행되었다. 바꾸어 말하면, 지금까지는, 단일 메모리를 사용하여 어떤 시스템(예컨대, 개인용 컴퓨터 시스템)의 모든 메모리 공간을 지원한다는 것은 대단히 어려운 일이었다.
특히, 반도체 메모리 분야에서는 고밀도(high density), 고속 기입/독출, 억세스 시간(access time), 저소비전력(low power consumption)을 만족시키는 장치의 개발이 오래전부터 요청되어 왔는 데, 종래의 제품들의 연장선상에서는 반드시 어떤 제약이 존재하였다.
종래의 문제점들을 근본적이고 통일되게 해결할 가능성을 지닌 반도체 메모리 기술이 바로 강유전체 메모리 기술이다("A New Memory Technology Is About to Hit The Market", Electronics, pp. 32, Feb. 4, 1988. : "An Experimental 512-bit Nonvolatile Memory with Ferroelectric Storage Cell", IEEE Journal of Solid-State Circuits, vol. 23, No. 5, pp. 1171∼1175, Oct. 1988.)
잘 알려져 있는 바와 같이, 강유전 물질(ferroelectric material)은 자발 분극 특성(spontaneous polarization charateristic)을 갖고 있다. 상기 자발 분극의 방향은 전계(electric field)의 방향에 따라서 제어된다. 대표적인 강유전 물질로서는 ABO3형 페로부스카이트 결정을 들 수 있다. 예컨대, PbZrO3분자에서, 그것의 중앙에 위치하는 금속 원자 즉, 지르코늄(Zr)은 인가된 전계의 방향에 따라 2 개의 안정점들을 가지며, 변위(變位)된 후에 전계를 제거하더라도 안정점에 위치하게 된다. 그 결과, 강유전 물질의 전계와 분극도(degree of polarization)는 히스테리시스(hysterisis) 특성을 보인다.
이와 같은 강유전 물질의 히스테리시스 특성을 이용한 반도체 메모리 장치들 중의 하나가 강유전체 RAM(이하, 'FRAM'이라 함) 장치이다. FRAM 장치는 쌍 안정점들의 분극도들을 2 진 데이터에 대응시키므로 비휘발성 저장 특성을 가지며, 아주 빠른 분극 반전 속도(nano second 이하)를 이용해서 고속 기입 및 독출을 행한다.
도 1에는 전형적인 FRAM의 메모리 셀이 도시되어 있다. 도 1을 참조하면, FRAM의 메모리 셀은, DRAM의 메모리 셀과 마찬가지로, 1 트랜지스터/1 커패시터의 셀 구조를 가진다. 이와 같이, 강유전체 메모리 셀은 하나의 전하 전달 트랜지스터(charge transfer transistor) (TF)와 강유전체 커패시터 (CF) 만을 구비하므로 대용량화가 가능하다. FRAM의 메모리 셀에서, 커패시터 (CF)의 두 전극들 사이에는 강유전 물질이 삽입되어 있다. 강유전체 커패시터 (CF)의 한 전극 즉, 플레이트 전극의 전위는 통상적으로 비트 라인들의 논리적 "1" 및 "0" 레벨들에 대응하는 전위들 간의 중간 레벨로 설정된다. 전하 전달 트랜지스터 (TF)는 강유전체 커패시터 (CF)의 다른 전극과 비트 라인 (BL) 사이에 접속된다. 상기 전달 트랜지스터 (TF)의 게이트는 워드 라인 (WL)에 접속된다.
마이크로컨트롤러(microcontroller) 또는 ASIC(application-specific integrated circuit) 등에 온-칩(on-chip)의 비휘발성 메모리를 집적하는 것은 시스템 설계자의 희망중 상당히 큰 부분을 차지한다. EEPROM(electrically erasable and programmable read only memory)이나 플래시 메모리의 제조 공정은 마이크로컨트롤러나 ASIC의 그것과 차이가 크고, DRAM이나 SRAM을 이용하면 버퍼가 필요한 점 등의 어려운 부분이 많다. 하지만, 도 1에 도시된 바와 같이, FRAM의 트랜지스터 층은 일반적인 CMOS 공정으로 제조되기 때문에 다른 메모리들에 비해 집적화에 유리하다.
도 2는 종래의 강유전체 커패시터의 히스테리시스 I-V 스위칭 루프를 보여주는 그래프이다. 상기 그래프의 횡좌표(abscissa)는 상기 커패시터의 두 전극들 사이의 전위차 즉, 커패시터 양단의 전압(Volts)을 나타내고, 종좌표(ordinate)는 상기 강유전 물질의 자발 분극에 따라 그것의 표면에 유기되는 전하의 양 즉, 분극도(μC/㎠)를 나타낸다.
0V의 전압이 인가되어서 강유전 물질로 아무런 전계가 인가되지 않으면, 대체로, 분극 도메인들(domains of polarization)은 불균일하고 분극이 발생되지 않는다. 전압이 양의 방향(positive direction)으로 증가될 때, 분극도(즉, 전하량)는 0(zero)으로부터 양의 전하 분극 영역(positive charge polarization domain) 내의 점 A까지 증가한다. 점 A에서, 모든 도메인들은 한 방향으로 분극되고, 점 A에서의 분극도는 최대값에 이르게 된다. 이때, 분극도 즉, 강유전 물질이 보유하는 전하의 양은 Qs로 표시되고, 인가된 전압의 크기가 동작 전압 (Vcc)이다. 이후, 전압이 다시 0V까지 떨어지더라도, 분극도는 0까지 낮아지지 않고 점 B에 잔류하게 된다. 이와 같은 잔류 분극에 따라서 강유전 물질이 보유하는 전하의 양 즉, 잔류 분극도는 Qr로 표시된다. 다음, 전압이 음의 방향(negative direction)으로 증가하면, 분극도는 점 B로부터 음의 전하 분극 영역(negative charge polarization domain) 내의 점 C로 변한다(도 2에서 곡선 21). 점 C에서, 강유전 물질의 모든 도메인들이 점 A에서의 분극 방향에 반대가 되는 방향으로 분극된다. 이때, 분극도는 -Qs로 표시되고, 인가된 전압의 크기는 -Vcc이다. 이후, 전압이 다시 0V까지 떨어지더라도, 분극값은 0까지 낮아지지 않고 점 D에 잔류하게 된다. 이때의 잔류 분극도는 -Qr로 표시된다. 인가되는 전압의 크기가 다시 한 번 양의 방향으로 증가하게 되면, 강유전 물질의 분극도는 점 D에서 점 A로 변한다.
상기한 바와 같이, 전계를 발생하기 위한 전압이 두 전극 사이에 강유전 물질이 삽이된 강유전체 커패시터로 한 번 인가되면, 상기 전극들이 플로팅 상태(floating state)로 설정되더라도 자발 분극에 따른 분극 방향이 유지된다. 자발 분극으로 인한 강유전 물질의 표면 전하(surface charge)는 누설(leakage) 등에 의해 자연적으로 손실되지 않는다. 분극도가 0이 되도록 반대 방향으로 전압이 인가되지 않는다면, 분극 방향은 그대로 유지된다.
FRAM의 독출/기입은 위에서 기술한 바와 같은 분극 반전(polarization reversion)에 의해 수행된다. 따라서, FRAM의 동작 속도는 분극 반전 시간에 의해 결정된다. 강유전체 커패시터의 분극 반전 속도는 커패시터의 면적, 강유전체 박막의 두께, 인가 전압 등에 따라서 결정되나, 통상 ns 단위이다. 이는 μs 단위의 독출/기입 시간을 갖는 EEPROM이나 플래시 메모리와 비교할 때 휠씬 빠른 속도로 동작가능함을 의미한다.
다음에는 FRAM의 기입 및 독출 동작에 대해 상세히 설명한다. 종래의 FRAM 기술에서는, 강유전체 커패시터의 히스테리시스 루프의 점 B와 점 D에 2 진 데이터가 대응하도록 한다. 구체적으로, 점 B에 논리적 '1'의 데이터가 대응되고, 점 D에 논리적 '0'의 데이터가 대응된다.
다시 도 1을 참조하여, FRAM 장치의 기입 및 독출 동작들의 초기에, 셀에 저장된 데이터의 감지(sensing)가 수행된다. 이 구간 동안에는, 먼저, 선택된 비트 라인 (BL) 상에는 0V의 전압(또는 Vss)이 인가된다. 이어, 선택된 워드 라인 (WL)에 의해 전하 전달 트랜지스터 (TF)가 '온'되어서 비트 라인 (BL) 상의 0V의 전압이 강유전체 커패시터 (CF)의 한 전극에 인가되고, 상기 커패시터 (CF)의 다른 전극에는 소정의 폭을 갖는 Vcc 레벨의 펄스가 인가된다. 이때, 상기 커패시터 (CF)에 논리적 '1'의 데이터가 저장되어 있다면, 상기 커패시터 (CF)의 분극도는 점 B에서 점 C를 통해 점 D로 변한다. 이 경우, 상기 커패시터 (CF)로부터 비트 라인 (BL) 상으로 dQ 만큼의 전하가 전달되어서 비트 라인 (BL)의 전압이 상승한다. 반면, 상기 커패시터 (CF)에 논리적 '0'의 데이터가 저장되어 있다면, 상기 커패시터 (CF)의 분극도는 점 D에서 점 C로 변한 다음 다시 점 D로 회귀한다. 이런 경우에는, 비트 라인 (BL)의 전압이 변화하지 않는다. 다음, 잘 알려진 감지 회로(도시되지 않음)에 의해 비트 라인 (BL)의 전압은 소정의 기준 전압 (REF)와 비교된다. 이때, 비트 라인 (BL)의 전압이 상기 기준 전압 (REF)보다 높으면 상기 감지 회로에 의해 비트 라인 (BL)의 전압은 동작 전압 레벨(즉, Vcc 레벨)까지 상승하는 반면에, 비트 라인 (BL)의 전압이 상기 기준 전압 (REF)보다 낮으면 상기 감지 회로에 의해 비트 라인 (BL)의 전압은 다시 0V로 강하한다.
위와 같은 데이터 감지가 완료된 후, 실질적인 데이터의 기입 및 독출이 수행된다. 먼저, 실질적인 데이터 기입이 이루어지는 구간에서는, 데이터 라인(도시되지 않음) 상에 Vcc 레벨의 전압(논리적 '1') 또는 0V의 전압(논리적 '0')이 인가된다. 이어, 잘 알려진 열 디코더(도시되지 않음)에 의해 상기 데이터 라인 상의 전압이 대응하는 비트 라인 (BL) 상으로 전달된다. 그로부터 소정의 시간 후에, 강유전체 커패시터 (CF)로 펄스가 인가된다. 이때, 강유전체 커패시터 (CF)의 분극도는 점 B 또는 점 D로 이동함으로써 셀에는 논리적 '1' 또는 논리적 '0'의 데이터가 기입된다. 여기서, 주의해야 할 것은 논리적 '1'의 데이터(점 B에서의 Qr의 분극도)를 저장하고 있는 셀에 대한 상기한 바와 같은 감지 동작이 한 번 수행되면 즉, 논리적 '1'의 데이터를 저장하고 있는 강유전체 커패시터 (CF)로 펄스가 한 번 인가되면, 강유전체 커패시터 (CF)의 히스테리시스 특성에 따라 거기에 저장된 데이터는 논리적 '0'의 데이터(점 D에서의 -Qr의 분극도)로 변경되어 버린다. 따라서, 기입 동작이 완료되기 전에, 비선택된 셀의 강유전체 커패시터 (CF)의 데이터 상태를 원래의 상태로 복원하는 것이 필요하다. 이와 같은 데이터 복원은 통상 '재기입(rewrite or restore)'라 불리운다. 이를 위하여, 감지 동작이 수행된 셀의 강유전체 커패시터 (CF)로 다시 소정의 폭을 갖는 Vcc 레벨의 펄스를 한 번 더 인가한다. 이로써, 비선택된 셀의 커패시터 (CF)의 분극도는 점 D의 -Qr(논리적 '0')에서 점 B의 Qr(논리적 '1')로 복원된다.
다음, 실질적인 독출이 이루어지는 구간에서는, 데이터 감지에 따른 비트 라인 (BL) 상의 데이터가 외부로 그대로 출력된다. 이 동작 동안에도, 논리적 '1'의 데이터(Qr)를 저장하고 있는 셀에 대한 감지 동작이 한 번 수행되면 강유전체 커패시터 (CF)에 저장된 데이터는 논리적 '0'의 데이터(-Qr)로 변경되어 버린다. 따라서, 독출 동작이 완료되기 전에, 감지 동작이 수행된 강유전체 커패시터 (CF)로 다시 소정의 폭을 갖는 Vcc 레벨의 펄스를 한 번 더 인가한다. 이로써, 독출된 커패시터의 분극도(-Qr)는 점 B의 분극도(Qr)로 복원된다.
그러나, 위와 같은 종래의 FRAM 기술에서는, 하나의 기입/독출 사이클 동안에 강유전체 커패시터의 분극의 극성이 항상 바뀌는 '도메인 스위칭(domain switching)'이 발생된다. 따라서, 기입/독출 사이클이 반복될 경우, 강유전 물질의 피로(fatigue)로 인해 상기 강유전 물질의 영구 분극도가 감소한다. 결국, 이것은 FRAM 장치의 내구성(endurance)이 낮아지는 결과를 가져 온다. 또한, 종래에는, 독출/기입의 감지 구간 동안에 감지된 셀 데이터가 동작 전압(Vcc)으로 증폭되기 때문에 워드 라인으로는 상기 동작 전압보다 높은 전압(펌핑된 전압이)인가되어야 했다. 따라서, 별도의 승압 회로가 필요하고, 전력 소모가 많았다.
본 발명의 목적은 향상된 내구성을 갖는 FRAM(ferroelectric randomn access memory) 장치 및 그것의 동작 방법을 제공하는 것이다.
본 발명의 다른 목적은 저전력 소모의 FRAM 장치를 제공하는 것이다.
도 1은 강유전체 커패시터를 갖는 메모리 셀의 등가 회로도;
도 2는 종래 기술에 따른 강유전체 커패시터의 히스테리시스 I-V 스위칭 루프를 보여주는 그래프;
도 3은 본 발명의 실시예에 따른 강유전체 랜덤 억세스 메모리 장치(FRAM)의 회로도;
도 4는 본 발명에 따른 강유전체 커패시터의 히스테리시스 I-V 스위칭 루프의 일 예를 보여주는 그래프;
도 5는 도 4의 스위칭 루프가 사용되는 FRAM의 기입 동작을 보여주는 타이밍도;
도 6은 도 4의 스위칭 루프가 사용되는 FRAM의 독출 동작을 보여주는 타이밍도;
도 7은 본 발명에 따른 강유전체 커패시터의 히스테리시스 I-V 스위칭 루프의 다른 예를 보여주는 그래프;
도 8은 도 7의 스위칭 루프가 사용되는 FRAM의 기입 동작을 보여주는 타이밍도;
도 9는 도 4의 스위칭 루프가 사용되는 FRAM의 독출 동작을 보여주는 타이밍도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 메모리 셀 어레이 40 : 래치형 감지 회로
90 : 주 감지 및 기입 구동 회로 100 : 데이터 입/출력 회로
상기 목적들을 달성하기 위해, 본 발명의 일 특징에 따른 반도체 메모리 장치는: 메모리 셀들의 어레이와; 상기 각 메모리 셀들은 두 전극들 사이에 삽입된 강유전 물질을 갖는 커패시터를 구비하고; 상기 강유전 물질의 모든 도메인들이 소정의 방향으로 완전히 분극되도록 하는 제 1 극성의 펄스 전압을 상기 메모리 셀들 중의 선택된 것들의 커패시터들로 인가하는 수단 및; 상기 커패시터들 각각의 상기 분극된 강유전 물질의 분극 방향이 반전되지 않도록 하는 제 2 극성의 전압을 상기 커패시터들로 인가하는 수단을 포함하고; 상기 각 강유전체 커패시터의 한 전하 분극 영역에서만 2 진 데이터의 기입/독출을 수행한다.
본 발명의 다른 특징에 따르면, 전류 통로와 제어 단자를 갖는 스위칭 소자와, 두 개의 전극들과 상기 전극들 사이에 삽입된 강유전 물질을 갖는 커패시터를 구비하되; 상기 스위치 소자의 상기 전류 통로는 비트 라인과 상기 커패시터의 상기 두 전극들 중의 어느 하나 사이에 전기적으로 접속되고 상기 스위치 소자의 상기 제어 단자는 워드 라인에 전기적으로 접속되는 메모리 셀에/로부터 2 진 데이터를 기입/독출하는 방법은: 상기 비트 라인 상으로 소정의 프리챠지 전압을 인가하는 단계와; 상기 메모리 셀이 선택될 때 상기 강유전 물질이 소정의 방향으로 완전히 분극되도록 하는 제 1 극성의 펄스 전압을 상기 커패시터로 인가하는 단계와; 상기 강유전 물질의 분극으로 인해 변화된 상기 비트 라인 상의 전압과 상기 프리챠지 전압보다 높은 소정의 기준 전압을 비교하고, 상기 비트 라인 상의 상기 변화된 전압이 상기 기준 전압보다 낮을 때 상기 커패시터로 상기 기준 전압보다 낮은 제 2 극성의 소정의 제 1 전압을 인가하고, 상기 비트 라인 상의 상기 변화된 전압이 상기 기준 전압보다 높을 때 상기 커패시터로 그것의 극성을 변경시키지 않으면서 상기 기준 전압보다는 높은 상기 제 2 극성의 소정의 제 2 전압을 인가하는 단계 및; 상기 커패시터로 상기 제 1 극성의 상기 펄스 전압을 인가하는 단계를 포함한다.
본 발명의 또 다른 특징에 따르면, 반도체 메모리 장치는: 복수 개의 메모리 셀들과; 상기 각 메모리 셀은 두 전극들 사이에 삽입된 강유전 물질을 갖는 커패시터를 구비하고; 상기 강유전 물질의 모든 도메인들이 소정의 방향으로 완전히 분극되도록 하는 제 1 극성의 전압을 상기 메모리 셀들 중의 선택된 것들의 커패시터들로 인가하는 수단 및; 상기 커패시터들 각각의 상기 분극된 강유전 물질의 분극 방향이 반전되지 않도록 하는 제 2 극성의 펄스 전압을 상기 커패시터들로 인가하는 수단을 포함하여; 상기 각 강유전체 커패시터의 한 전하 분극 영역에서만 2 진 데이터의 기입/독출을 수행한다.
본 발명의 또 다른 특징에 따르면, 전류 통로와 제어 단자를 갖는 스위칭 소자와, 두 개의 전극들과 상기 전극들 사이에 삽입된 강유전 물질을 갖는 커패시터를 구비하되; 상기 스위치 소자의 상기 전류 통로는 비트 라인과 상기 커패시터의 상기 두 전극들 중의 어느 하나 사이에 전기적으로 접속되고 상기 스위치 소자의 상기 제어 단자는 워드 라인에 전기적으로 접속되는 메모리 셀에/로부터 2 진 데이터를 기입/독출하는 방법은: 상기 커패시터로 제 1 극성의 소정의 제 1 전압을 인가하여 상기 커패시터가 완전히 분극되도록 하는 단계와; 상기 커패시터의 분극으로 인해 변화된 상기 비트 라인 상의 전압과 소정의 기준 전압을 비교하고, 상기 비트 라인 상의 상기 변화된 전압이 상기 기준 전압보다 낮을 때 상기 커패시터로 상기 기준 전압보다 낮은 상기 제 1 극성의 소정의 제 2 전압을 인가하고, 상기 비트 라인 상의 상기 변화된 전압이 상기 기준 전압보다 높을 때 상기 커패시터로 상기 기준 전압보다 높은 상기 제 1 극성의 소정의 제 3 전압을 인가하는 단계 및; 상기 커패시터로 그것의 극성을 변경시키지 않으면서 상기 기준 전압보다 낮은 제 2 극성의 펄스 전압을 인가하는 단계를 포함한다.
이제부터는 첨부된 도면들을 참조하여 본 발명에 따른 FRAM 장치의 실시예들을 상세히 설명한다.
[제 1 실시예]
본 실시예에 따른 신규한 FRAM 장치에서는, 강유전체 커패시터의 전하 분극의 극성 또는 강유전 물질의 분극 방향이 변경되지 않는 하나의 전하 분극 영역 내에서만 논리적 '1' 및 '0'의 데이터가 저장된다. 도 3을 참조하면, 본 실시예의 FRAM은 Vcc 레벨의 펄스 신호를 발생하는 펄스 발생 회로 (30)과 Vk 레벨의 감지 구동 신호를 발생하는 회로 (50)을 구비하고 있으며, 도 4에 도시된 바와 같이, 강유전체 커패시터의 히스테리시스 그래프의 음의 전하 분극 영역에서, 점 B′ 및 점 D에 2 진 데이터가 대응되도록 한다. 따라서, 본 실시예의 FRAM의 기입/독출 동작 동안에, 선택된 비트 라인 (BLj)로부터 강유전체 커패시터로는 상기 커패시터의 전하 분극의 극성을 변경하지 않는 전압 (Vk)가 인가된다.
도 5에 도시된 바와 같이, 본 실시예의 FRAM에서는, 메모리 셀에 저장된 데이터를 인식하기 위해, 플레이트 라인을 통해 강유전체 커패시터로 동작 전압(Vcc) 레벨의 펄스 전압을 인가하여 상기 커패시터로부터 비트 라인 (BLj) 상으로 데이터가 전달되도록 한 다음에, 이어지는 감지 구간 (t1-t2)에서, 비트 라인이 상기 커패시터의 분극 방향이 반전되지 않는 범위 내의 전압 레벨 (Vk)까지 발전되도록 한다. 한편, 기입 동작 동안, 논리적 '1'의 데이터에 해당하는 Vcc 레벨의 신호가 비트 라인 (BLj) 상에 인가되면, 그 신호는 Vk 레벨의 신호로 변환된 후에 강유전체 커패시터로 인가된다.
이와 같이, 본 실시예에 따르면, 강유전체 커패시터의 히스테리시스 그래프의 음의 전하 분극 영역에만 2 진 데이터가 저장되기 때문에, 도메인 스위칭이 일으나지 않는다. 따라서, FRAM 장치의 내구성이 상당히 증가된다. 또한, 본 실시예의 FRAM에서는, 워드 라인 (WLi)로 펌핑된 신호를 제공할 필요가 없으므로 장치의 구성이 간단해 지고, 전력 소모가 감소된다.
다시, 도 3으로 돌아가서, 본 실시예의 FRAM 장치는 메모리 셀 어레이 (10)과, 행 디코더 회로(row decoder circuit) (20), 펄스 발생 회로 (30), 래치 감지 회로(latch sense circuit) (40), 감지 구동 레벨 발생 회로 (50), 기준 레벨 발생 회로 (60), 열 디코더 회로(column decoder circuit) (70), 열 선택 회로(column selection circuit) (80), 주 감지 및 기입 구동 회로(main sense & write drive circuit) (90) 및, 데이터 입/출력 회로(data input/output circuit) (100)을 구비하고 있다. 상기 도면에는 도시되어 있지 않으나, 본 실시예의 FRAM 장치는 각 비트 라인들이 소정의 프리챠지 전압으로 설정되도록 하는 잘 알려진 비트 라인 프리챠지 회로(bit line precharge circuit)를 더 구비하고 있다.
도 3에 도시된 바와 같이, 행들과 열들을 규정하는 기판 상의 셀 어레이 영역 (10)에서는 대응하는 행들을 따라서 m 개의 워드 라인들 (WL1)∼(WLm) 및 m 개의 플레이트 라인들 (PL1)∼(PLm)이 각각 신장한다. 또, 대응하는 열들을 따라서 n 개의 비트 라인들 (BL1)∼(BLn)이 신장한다. m 개의 워드 라인들 (WL1)∼(WLm)과 n 개의 비트 라인들 (BL1)∼(BLn)이 교차하는 점들에는 m×n 개의 강유전체 메모리 셀들이 매트릭스 형태로 형성된다.
각 메모리 셀은 하나의 전하 전달 트랜지스터 (Tij)(여기서, i=1∼m, j=1∼n)와 강유전체 커패시터 (Cij)로 구성된다. 커패시터 (Cij)의 두 전극들 사이에는 강유전 물질이 삽입되어 있다. 전하 전달 트랜지스터 (Tij)의 전류 통로(current path) 즉, 드레인-소오스 채널(drain-source channel)은 대응하는 강유전체 커패시터 (Cij)의 한 전극과 대응하는 비트 라인 (BLj) 사이에 접속된다. 상기 전달 트랜지스터 (Tij)의 게이트는 대응하는 워드 라인 (WLi)에 접속된다. 상기 강유전체 커패시터 (Cij)의 다른 전극은 대응하는 플레이트 라인 (PLi)에 접속된다. 구체적인 예를 들면, 메모리 셀 (MC11)에서, 전하 전달 트랜지스터 (T11)의 전류 통로는 강유전체 커패시터 (C11)의 한 전극과 비트 라인 (BL1) 사이에 접속되고, 그것의 게이트는 워드 라인 (WL1)에 접속된다. 또한, 상기 강유전체 커패시터 (C11)의 다른 전극은 대응하는 플레이트 라인 (PL1)에 접속된다.
다시 도 3을 참조하면, 워드 라인들 (WL1)∼(WLm)은 행 디코더 회로 (20)에 접속되고, 플레이트 라인들 (PL1)∼(PLm)은 펄스 발생 회로 (30)에 접속된다. 상기 펄스 발생 회로 (30)은 워드 라인이 선택될 때 상기 선택된 워드 라인에 대응하는 플레이트 라인 상으로 강유전 물질의 모든 분극 도메인들이 소정의 방향으로 완전히 분극되도록 하는 전압 레벨의 펄스 신호를 인가한다.
각 비트 라인들 (BL1)∼(BLn)의 한 끝은 래치 감지 회로 (40)에 접속되고, 다른 한 끝은 열 선택 회로 (80)에 접속된다. 상기 감지 회로 (40)은 도시된 바와 같이 감지 구동 레벨 발생 회로 (50)으로부터의 2 개의 감지 구동 라인들 (SAP) 및 (SAN) 그리고 기준 레벨 발생 회로 (60)으로부터의 n 개의 기준 레벨 공급 라인들 (REF1)∼(REFn)과 접속되며, n 개의 래치 감지 증폭기들(latch sense amplifiers)로 구성된다.
각 래치 감지 증폭기는, 도 3에 도시된 바와 같이, 2 개의 CMOS 회로들로 구성된다. PMOS 트랜지스터 (P1)과 NMOS 트랜지스터 (N1)으로 구성되는 CMOS 회로에서, 상기 트랜지스터들 (P1) 및 (N1)의 전류 통로들은 감지 구동 라인들 (SAP)와 (SAN) 사이에 직렬로 접속되고, 그들의 게이트들은 대응하는 기준 레벨 공급 라인 (REFj)(여기서, j=1∼n)에 공통적으로 접속된다. PMOS 트랜지스터 (P2)와 NMOS 트랜지스터 (N2)로 구성되는 CMOS 회로에서, 상기 트랜지스터들 (P2) 및 (N2)의 전류 통로들 역시 감지 구동 라인들 (SAP)와 (SAN) 사이에 직렬로 접속되고, 그들의 게이트들은 대응하는 비트 라인 (BLj)(여기서, j=1∼n)에 공통적으로 접속된다. 상기 감지 구동 라인들 (SAP)와 (SAN) 상에는 감지 구동 레벨 발생 회로 (50)으로부터의 2 개의 상보적인 감지 구동 신호들이 각각 인가된다. 각 감지 구동 신호의 하이 레벨은 Vk 레벨이고 로우 레벨은 Vss 레벨이다.
열 선택 회로(column selector circuit) (80)은, 잘 알려져 있는 바와 같이, n 개의 NMOS 트랜지스터들(도시되지 않음)을 구비한다. 상기 각 선택 트랜지스터들의 전류 통로는 대응하는 비트 라인 (BLj)와 대응하는 데이터 라인 (DLy)(여기서, y=1∼k) 사이에 접속된다. 상기 각 선택 트랜지스터들은 열 디코더 회로 (70)으로부터의 각 열 선택 신호들 (Y1)∼(Yn)에 의해 턴-온/오프된다.
주 감지 및 기입 구동 회로 (90) 및 데이터 입/출력 회로 (100)은 잘 알려져 있는 것들이므로 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4에 도시된 그래프는 본 실시예에 따른 FRAM의 강유전체 커패시터의 히스테리시스 I-V 스위칭 루프를 보여주고 있다. 상기 그래프의 횡좌표는 상기 커패시터의 두 전극들 사이의 전위차 즉, 커패시터 양단의 전압을 나타내고, 종좌표는 상기 강유전 물질의 자발 분극에 따라 그것의 표면에 유기되는 전하의 양 즉, 분극도(μC/㎠)를 나타낸다.
0V의 전압이 인가되어서 강유전 물질로 아무런 전계가 인가되지 않으면, 대체로, 분극 도메인들은 불균일하고 분극이 발생되지 않는다. 전압이 양의 방향으로 점 A＇의 Vk 레벨까지 증가하더라도 강유전 물질의 분극도(즉, 전하량)는 0(Q0)이다. 이후, 전압이 다시 0V까지 떨어지면, 분극도는 점 B＇으로 이동한다. 다음, 전압이 음의 방향으로 증가하면, 분극도는 점 B＇으로부터 점 C로 변한다. 이때, 인가된 전압의 크기는 -Vcc이다. 이후, 전압이 다시 0V까지 떨어지더라도, 분극값은 0까지 낮아지지 않고 점 D에 잔류하게 된다. 인가되는 전압의 크기가 다시 한 번 양의 방향으로 Vk 레벨까지 증가하면, 강유전 물질의 분극도는 점 D에서 점 A＇으로 변한다. 이후, 전압이 다시 0V까지 떨어지면, 분극도는 다시 점 B＇으로 이동한다.
본 실시예의 FRAM에서, 도 4에 도시된 강유전체 커패시터의 히스테리시스 루프의 점 B＇에 논리적 '1'의 데이터가 대응하도록 하고, 점 D에 논리적 '0'의 데이터가 대응하도록 한다.
〈기입 동작〉
도 5는 본 실시예에 따른 FRAM의 기입 동작의 타이밍도이다. 도 5를 참조하면, 기입 사이클의 초기에, 비트 라인 프리챠지 회로(도시되지 않음)으로부터 비트 라인 (BLj) 상으로 Vss 레벨 또는 0V의 프리챠지 전압이 인가된다. 여기서는, 설명의 편의상, 비트 라인으로부터 강유전체 커패시터로 인가되는 전압을 양(+) 극성의 전압이라 하고, 플레이트 라인으로부터 커패시터로 인가되는 전압을 음(-) 극성의 전압이라 한다.
이어, 워드 라인 (WLi)이 선택되면, 셀에 저장된 데이터의 감지가 수행된다(t0∼t2). 구체적으로, 구간 (t0)∼(t1) 동안에는, 선택된 워드 라인 (WLi)에 대응하는 각 커패시터들 (Ci1)∼(Cin)의 강유전 물질이 완전히 분극되도록 하는 Vcc 레벨의 펄스 전압이 대응하는 플레이트 라인 (PLi)를 통해 각 커패시터 (Cij)로 인가된다. 이로써, 분극된 강유전 물질의 양의 전하 분극 영역은 비트 라인 (BLj) 쪽으로 그리고 그것의 음의 전하 분극 영역은 플레이트 라인 (PLi) 쪽으로 배열된다. 이때, 메모리 셀 (MCij)에 논리적 '0'의 데이터가 저장되어 있으면, 도 4에 도시된 바와 같이, 강유전체 커패시터 (Cij)의 분극도(즉, 전하량)는 점 D로부터 점 C로 이동한 후 다시 점 D로 복귀하므로 상기 커패시터로부터 비트 라인 (BLj) 상으로는 아무런 전하도 전달되지 않는다. 결국, 상기 셀에 논리적 '0'의 데이터가 저장되어 있으면, 감지 구간 동안, 비트 라인 (BLj) 상의 전압은 프리챠지 전압 (Vss)과 동일하다. 반면에, 상기 메모리 셀 (MCij)에 논리적 '1'의 데이터가 저장되어 있으면, 강유전체 커패시터 (Cij)의 분극도(즉, 전하량)는 점 B＇으로부터 점 C를 통해 점 D로 이동하므로 상기 커패시터로부터 비트 라인 (BLj) 상으로 dQ1의 전하가 전달된다. 결국, 논리적 '1'의 데이터가 저장되어 있으면 비트 라인 (BLj) 상의 전압은 프리챠지 전압 (Vss)보다 dQ1으로 인한 전압(예컨대, 약 100mV)만큼 더 상승된다.
이와 같은 강유전 물질의 분극으로 인해 비트 라인 (BLj) 상의 변화된 전압은 상기 프리챠지 전압 (Vss)보다 높은 소정의 기준 전압(예컨대, 50mV)과 비교된다(t1∼t2). 이때, 비트 라인 (BLj) 상의 상기 변화된 전압이 상기 기준 전압보다 낮으면 상기 커패시터 (Cij)로 상기 기준 전압보다 낮은 Vss 레벨의 전압이 인가되는 반면에, 상기 비트 라인 (BLj) 상의 상기 변화된 전압이 상기 기준 전압보다 높으면 상기 커패시터 (Cij)로 그것의 극성을 변경시키지 않으면서 상기 기준 전압보다는 높은 소정의 전압 (Vk)(도 4 참조)가 인가된다.
다음, 실질적인 기입 동작이 수행된다(t2∼t5). 이 기입 구간에서는, 외부로부터 데이터 입출력 회로 (100)를 통해 입력된 데이터에 대응하는 Vss 전압(논리적 '0') 또는 Vcc 전압(논리적 '1')이 각 데이터 입출력 라인들 (DIO0)∼(DIOk) 상에 인가된다. 이와 동시에, 열 디코더 (70)으로부터의 열 선택 신호들 (Y1)∼(Yn)에 의해 열 선택 회로 (80)이 구동되면, 각 데이터 입출력 라인들 (DIO0)∼(DIOk) 상의 Vss 전압 또는 Vcc 전압이 기입 구동 회로 (90)을 통해 선택된 비트 라인들 상으로 전달된다. 이때, 래치 감지 회로 (40)에 의해, 메모리 셀로 논리적 '0'의 데이터를 기입하는 경우 선택된 비트 라인 상에는 Vss가 인가되고, 논리적 '1'의 데이터를 기입하는 경우에는 선택된 비트 라인 상에는 Vk가 인가된다. 따라서, 구간 t2∼t3에서, 논리적 '1'의 데이터가 기입되는 경우 커패시터의 분극도는 점 A＇에 위치하고, 논리적 '0'의 데이터가 기입되는 경우 점 D에 위치한다.
하지만, 위와 같은 기입 사이클에서, 선택된 하나의 워드 라인과 관련된 모든 메모리 셀들 (MCi1)∼(MCin)에 데이터가 항상 기입되는 것은 아니다. 다시 말해, 상기 메모리 셀들 (MCi1)∼(MCin) 중에서 몇몇 비트 라인들에 의해 선택된 메모리 셀들에만 데이터가 기입되는 경우가 있다.
앞에서 설명된 구간 (t0)∼(t1)에서, 음 극성의 펄스 전압이 상기 커패시터 (Cij)로 인가될 때, 논리적 '0'의 데이터를 저장하고 있는 커패시터 (Cij)의 분극도는 점 B＇에 머물러 있으나, 논리적 '1'의 데이터를 저장하고 있는 커패시터 (Cij)의 분극도는 점 B＇으로부터 점 D로 이동한다. 이것은 선택된 하나의 워드 라인과 관련된 모든 메모리 셀들 (MCi1)∼(MCin) 중의 비선택된 셀들에서도 발생된다. 그 결과, 논리적 '1'의 데이터를 저장하고 있던 비선택된 커패시터 (Cij)의 데이터가 원래의 상태로 복원되도록 하는 재기입 동작이 필요하다. 이를 위해, 커패시터들로는 플레이트 라인을 통해 Vcc 레벨의 펄스 전압(즉, 음 극성의 펄스 전압)이 다시 한 번 더 인가된다(t3∼t4).
시간 t5이후에는, 논리적 '1'의 데이터가 기입된 경우 커패시터의 분극도는 점 B＇에 위치하고, 논리적 '0'의 데이터가 기입된 경우 점 D에 위치한다. 이로써, 데이터 기입 사이클이 완료된다.
〈독출 동작〉
도 6은 본 실시예에 따른 FRAM의 독출 동작의 타이밍도이다. 도 6을 참조하면, 도 5의 타이밍과 동일하게, 각 비트 라인들 (BL1)∼(BLn) 상으로 Vss 레벨의 프리챠지 전압이 인가된 후, 선택된 워드 라인에 연결된 셀 커패시터들 (Ci1)∼(Cin)의 강유전 물질이 소정의 방향으로 완전히 분극되도록 하는 음 극성의 펄스 전압이 플레이트 라인을 통해 인가된다(t0∼t1).
이어, 상기 강유전 물질의 분극으로 인해 변화된 상기 각 비트 라인들 (BL1)∼(BLn) 상의 전압(약 100mV)은 상기 프리챠지 전압(Vss)보다 약간 높은 소정의 기준 전압(약 50mV)이 비교된다(t1∼t2). 이때, 상기 비트 라인 상의 상기 변화된 전압이 상기 기준 전압보다 낮으면 즉, 각 커패시터에 논리적 '0'의 데이터가 저장되어 있으면 래치 감지 회로 (40)에 의해 각 비트 라인들은 Vss 전압으로 발전되고, 상기 각 비트 라인 상의 상기 변화된 전압이 상기 기준 전압보다 높으면 즉, 각 커패시터에 논리적 '1'의 데이터가 저장되어 있으면 각 비트 라인들은 Vk 전압으로 발전된다. 이와 같은 각 비트 라인들 상의 전압은 열 선택 회로 (80)을 통해 주 감지 회로 (90)로 전달된다. 상기 주 감지 회로 (90)는 각 비트 라인들로부터의 Vk 전압을 Vcc 전압으로 증폭한다. 상기 주 감지 회로 (90)에 의해 증폭된 데이터는 데이터 입/출력 회로 (100)를 통해 외부로 출력된다.
전술한 기입 사이클에서와 마찬가지로, 이 독출 사이클에서도, 선택된 하나의 워드 라인과 관련된 모든 메모리 셀들 (MCi1)∼(MCin)로부터 모든 데이터가 항상 독출되는 것은 아니다. 다시 말해, 상기 메모리 셀들 (MCi1)∼(MCin) 중에서 몇몇 비트 라인들에 의해 선택된 메모리 셀들로부터 데이터가 독출되는 경우가 있다.
앞에서 설명된 구간 (t0)∼(t1)에서, 음 극성의 펄스 전압이 상기 커패시터 (Cij)로 인가될 때, 논리적 '0'의 데이터를 저장하고 있는 커패시터 (Cij)의 분극도는 점 B＇에 머물러 있으나, 논리적 '1'의 데이터를 저장하고 있는 커패시터 (Cij)의 분극도는 점 B＇으로부터 점 D로 이동한다. 이것은 선택된 하나의 워드 라인과 관련된 모든 메모리 셀들 (MCi1)∼(MCin) 중의 비선택된 셀들에서도 발생된다. 그 결과, 논리적 '1'의 데이터를 저장하고 있던 비선택된 커패시터 (Cij)의 데이터가 원래의 상태로 복원되도록 재기입하는 것이 필요하다. 이를 위해, 비선택된 커패시터로는 플레이트 라인을 통해 Vcc 레벨의 펄스 전압(즉, 음 극성의 펄스 전압)이 다시 한 번 더 인가된다(t3∼t4)
이 실시예에서는, 도 4의 히스테리시스 루프의 점 B＇에 논리적 '1'의 데이터가 대응하고 점 D에 논리적 '0'의 데이터가 대응하는 경우를 설명하였지만, 감지 스킴(sensing scheme)을 변경하는 것에 의해 점 B＇에 논리적 '0'의 데이터가 대응하도록 하고 점 D에 논리적 '1'의 데이터가 대응하도록 할 수 있다는 것이 잘 이해될 것이다.
[제 2 실시예]
본 실시예에 따른 FRAM 장치는 Vk 레벨의 펄스를 발생하는 펄스 발생 회로(도 3의 30 참조)와, Vcc 레벨의 한 감지 구동 신호와 Vss 레벨의 다른 한 감지 구동 신호를 발생하는 감지 구동 레벨 발생 회로 (도3의 50 참조)를 구비하는 것을 제외하고는, 앞의 실시예에 따른 장치와 동일한 구성을 가진다. 따라서, 본 실시예에 따른 장치의 구성에 대한 상세한 설명을 생략한다. 본 실시예에서는, 앞의 실시예와는 달리, 강유전체 커패시터의 히스테리시스 그래프의 양의 전하 분극 영역에만 2 진 데이터가 대응되도록 한다. 따라서, 본 실시예의 FRAM의 기입/독출 동작 동안에, 선택된 비트 라인 (BLj)로부터 강유전체 커패시터로는 상기 커패시터의 전하 분극의 극성을 변경하지 않는 전압 (-Vk)가 인가된다.
이와 같이, 본 실시예에 따르면, 강유전체 커패시터의 히스테리시스 그래프의 양의 전하 분극 영역에만 2 진 데이터가 저장되기 때문에, 도메인 스위칭이 일으나지 않는다. 그 결과, FRAM 장치의 내구성이 상당히 증가된다. 또한, 본 실시예의 FRAM에서는, 워드 라인 (WLi)로 펌핑된 신호를 제공할 필요가 없으므로 전력 소모가 감소된다.
도 7에 도시된 그래프는 본 실시예에 따른 FRAM의 강유전체 커패시터의 히스테리시스 I-V 스위칭 루프를 보여주고 있다. 상기 그래프의 횡좌표는 상기 커패시터의 두 전극들 사이의 전위차를 나타내고, 종좌표는 상기 강유전 물질의 자발 분극에 따라 그것의 표면에 유기되는 전하의 양 즉, 분극도(μC/㎠)를 나타낸다.
0V의 전압이 인가되어서 강유전 물질로 아무런 전계가 인가되지 않으면, 대체로, 분극 도메인들은 불균일하고 분극이 발생되지 않는다. 전압이 양의 방향으로 증가될 때, 분극도(즉, 전하량)는 0으로부터 양의 전하 분극 영역 내의 점 A까지 증가한다. 점 A에서, 모든 도메인들은 한 방향으로 분극되고, 점 A에서의 분극도는 최대값에 이르게 된다. 이때, 커패시터로 인가된 전압의 크기는 Vcc이다. 이후, 전압이 다시 0V까지 떨어지더라도, 분극도는 0까지 낮아지지 않고 점 B에 잔류하게 된다. 다음, 전압이 음의 방향으로 Vk 레벨까지 증가하면, 분극도는 점 B로부터 점 C＇으로 변한다. 이후, 전압이 다시 0V까지 떨어지더라도, 분극값은 0까지 낮아지지 않고 점 D＇에 잔류하게 된다. 이후, 전압이 다시 양의 방향으로 Vcc까지 증가하면, 강유전 물질의 분극도는 점 D＇로부터 점 A로 변한다. 전압이 다시 0V까지 떨어지면, 분극도는 점 B로 이동한다.
본 실시예의 FRAM에서, 도 7에 도시된 강유전체 커패시터의 히스테리시스 루프의 점 B에 논리적 '1'의 데이터가 대응하도록 하고, 점 D＇에 논리적 '0'의 데이터가 대응하도록 한다.
〈기입 동작〉
도 8은 본 실시예에 따른 FRAM의 기입 동작의 타이밍도이다. 도 8을 참조하면, 기입 사이클의 초기에, 잘 알려진 비트 라인 프리챠지 회로(도시되지 않음)로부터 비트 라인 (BLj)(j=1∼n) 상으로 Vcc 레벨의 프리챠지 전압이 인가된다. 이어, 워드 라인 (WLi)(i=1∼m)이 선택되면, 셀에 저장된 데이터의 감지가 수행된다(t0∼t1). 선택된 워드 라인 (WLi)에 대응하는 각 커패시터들 (Ci1)∼(Cin)의 강유전 물질이 완전히 분극되도록 하는 Vcc 전압이 각 비트 라인을 통해 각 커패시터 (Cij)로 인가된다.
래치 감지 회로 (40)은 위와 같은 강유전 물질의 분극으로 인해 비트 라인 (BLi) 상의 변화된 전압을 소정의 기준 전압과 비교한다(t0∼t1). 이때, 비트 라인 (BLj) 상의 상기 변화된 전압이 상기 기준 전압보다 낮으면 상기 감지 회로 (40)은 상기 커패시터 (Cij)로 Vss 레벨의 전압을 인가하는 반면에, 상기 비트 라인 (BLj) 상의 상기 변화된 전압이 상기 기준 전압보다 높으면 Vcc 전압을 인가한다.
다음, 실질적인 기입 동작이 수행된다(t2∼t4). 이 기입 구간에서는, 외부로부터 데이터 입출력 회로 (100)를 통해 입력된 데이터에 대응하는 Vss 전압(논리적 '0') 또는 Vcc 전압(논리적 '1')이 각 데이터 입출력 라인들 (DIO0)∼(DIOk) 상에 인가된다. 이와 동시에, 열 디코더 (70)으로부터의 열 선택 신호들 (Y1)∼(Yn)에 의해 열 선택 회로 (80)이 구동되면, 각 데이터 입출력 라인들 (DIO0)∼(DIOk) 상의 Vss 전압 또는 Vcc 전압이 기입 구동 회로 (90)을 통해 선택된 비트 라인들 상으로 전달된다. 따라서, 구간 t2∼t3에서, 논리적 '0'의 데이터가 기입되는 경우 커패시터의 분극도는 점 D＇에 위치하고, 논리적 '1'의 데이터가 기입되는 경우 점 B에 위치한다.
하지만, 위와 같은 기입 사이클에서, 선택된 하나의 워드 라인과 관련된 모든 메모리 셀들 (MCi1)∼(MCin)에 데이터가 항상 기입되는 것은 아니다. 다시 말해, 상기 메모리 셀들 (MCi1)∼(MCin) 중에서 몇몇 비트 라인들에 의해 선택된 메모리 셀들에만 데이터가 기입되는 경우가 있다.
앞에서 설명된 구간 (t0)∼(t1)에서, 데이터 감지가 수행될 때, 논리적 '1'의 데이터를 저장하고 있는 커패시터 (Cij)의 분극도는 점 B에 머물러 있으나, 논리적 '0'의 데이터를 저장하고 있는 커패시터 (Cij)의 분극도는 점 D＇으로부터 점 B로 이동한다. 이것은 선택된 하나의 워드 라인과 관련된 모든 메모리 셀들 (MCi1)∼(MCin) 중의 비선택된 셀들에서도 발생된다. 그 결과, 논리적 '0'의 데이터를 저장하고 있던 비선택된 커패시터 (Cij)의 데이터가 원래의 상태로 복원되도록 하는 재기입 동작이 필요하다. 이를 위해, 커패시터들로는 플레이트 라인을 통해 Vk 레벨의 펄스 전압(즉, 음 극성의 펄스 전압)이 다시 한 번 더 인가된다(t2∼t3).
시간 t4이후에는, 논리적 '0'의 데이터가 기입된 경우 커패시터의 분극도는 점 D＇에 위치하고, 논리적 '1'의 데이터가 기입된 경우 점 B에 위치한다. 이로써, 데이터 기입 사이클이 완료된다.
〈독출 동작〉
도 9는 본 실시예에 따른 FRAM의 독출 동작의 타이밍도이다. 도 9를 참조하면, 도 8의 타이밍과 동일하게, 각 비트 라인 (BLj) 상으로 Vcc 전압을 인가하여 선택된 워드 라인 (WLi)에 대응하는 각 커패시터들 (Ci1)∼(Cin)이 완전히 분극되도록 한다. 이로써, 분극된 강유전 물질의 음의 전하 분극 영역은 비트 라인 (BLj) 쪽으로 그리고 그것의 양의 전하 분극 영역은 플레이트 라인 (PLi) 쪽으로 배열된다. 이때, 메모리 셀 (MCij)에 논리적 '1'의 데이터가 저장되어 있으면, 강유전체 커패시터 (Cij)의 분극도(즉, 전하량)는 도 7의 점 B로부터 점 A로 이동한 후 다시 점 B로 복귀하고, 비트 라인 (BLj)으로부터 상기 커패시터로 dQ1의 전하가 전달되어서 상기 비트 라인 라인의 전위가 약간 낮아진다. 반면에, 상기 메모리 셀 (MCij)에 논리적 '0'의 데이터가 저장되어 있으면, 강유전체 커패시터 (Cij)의 분극도(즉, 전하량)는 점 D＇으로부터 점 A를 통해 점 B로 이동하므로 비트 라인 (BLi)으로부터 커패시터로 dQ0의 전하가 전달된다. 결국, 셀에 논리적 '0'의 데이터가 저장되어 있으면 대응하는 비트 라인 (BLi) 상의 전압은 프리챠지 전압 (Vcc)보다 dQ0으로 인한 전압만큼 더 강하한다.
다음, 각 비트 라인 상의 전압과 소정의 기준 전압을 비교한다(t0∼t1). 이때, 각 비트 라인 상의 상기 전압이 상기 기준 전압보다 낮을 때 상기 커패시터로 접지 전압을 인가하고, 각 비트 라인 상의 전압이 상기 기준 전압보다 높을 때 각 커패시터로 Vcc 전압을 인가한다(t1∼t2). 이후, 재기입을 위해, 선택된 워드 라인에 대응하는 플레이트 라인 상으로 강유전체 커패시터의 극성을 변경시키지 않는 Vk 레벨의 펄스 전압을 인가한다(t2∼t3). 이로써, 독출 사이클이 종료된다.
이 실시예에서는, 도 7의 히스테리시스 루프의 점 B에 논리적 '1'의 데이터가 대응하고 점 D＇에 논리적 '0'의 데이터가 대응하는 경우를 설명하였지만, 감지 스킴을 변경하는 것에 의해 점 B에 논리적 '0'의 데이터가 대응하도록 하고 점 D＇에 논리적 '1'의 데이터가 대응하도록 할 수 있다는 것이 잘 이해될 것이다.
이상과 같은 본 발명에 따르면, 강유전체 커패시터의 히스테리시스 그래프의 한 전하 분극 영역에서만 2 진 데이터가 저장되기 때문에, 도메인 스위칭이 일으나지 않는다. 따라서, FRAM 장치의 내구성이 상당히 증가된다. 또한, 본 발명의 FRAM 장치에서는, 워드 라인으로 펌핑된 신호를 제공할 필요가 없으므로 장치의 구성이 간단해 지고, 전력 소모가 감소된다.

Claims (22)

  1. 행들과 열들을 규정하는 기판과; 상기 행들 중의 대응하는 것들을 따라 신장하는 복수 개의 워드 라인들과; 상기 행들 중의 대응하는 것들을 따라 신장하는 복수 개의 플레이트 라인들과; 상기 열들을 따라 신장하는 복수 개의 비트 라인들과; 상기 기판 상에 매트릭스 형태로 형성된 메모리 셀들의 어레이와; 상기 각 메모리 셀은, 두 개의 단자들과 제어 단자를 갖는 스위치 소자와, 두 전극들과 상기 전극들 사이에 삽입된 강유전 물질을 갖는 커패시터를 구비하고; 상기 스위치 소자의 상기 두 단자들 중 하나는 상기 비트 라인들 중의 대응하는 하나에 전기적으로 접속되고 다른 하나는 상기 커패시터의 상기 두 전극들 중의 어느 하나와 접속되며 상기 스위치 소자의 상기 제어 단자는 상기 워드 라인들 중의 대응하는 하나에 전기적으로 접속되고, 상기 커패시터의 다른 한 전극은 상기 플레이트 라인들 중의 대응하는 하나에 접속되며; 상기 각 비트 라인들이 소정의 프리챠지 전위로 설정되도록 하는 수단과; 상기 워드 라인들 중의 적어도 하나가 선택될 때, 상기 적어도 하나의 선택된 워드 라인에 대응하는 적어도 하나의 플레이트 라인 상으로 상기 강유전 물질의 모든 도메인들이 소정의 방향으로 완전히 분극되도록 하는 소정의 제 1 전위의 펄스를 인가하는 수단과 ; 각각이 상기 프리챠지 전위와 소정의 제 2 전위 중 어느 하나로 설정되는 두 개의 상보적인 구동 신호들을 발생하는 수단과; 상기 프리챠지 전위와 상기 적어도 하나의 플레이트 라인 상으로 상기 펄스가 인가될 때 상기 각 커패시터로부터 상기 스위치 소자를 통해 상기 각 비트 라인으로 전달되는 전하의 양에 따라 결정되는 상기 각 비트 라인의 전위 사이의 소정의 제 3 전위의 기준 신호를 발생하는 수단 및; 상기 각 비트 라인들 상의 전위를 상기 제 3 전위와 비교하고, 그 결과에 따라서 상기 각 비트 라인들이 상기 구동 신호들 중의 어느 하나의 전위로 발전되도록 하는 수단을 포함하되; 상기 구동 신호들에 의해 발전된 상기 각 비트 라인들 상의 전압이 대응하는 스위치 수단을 통해 상기 분극된 강유전체 물질을 갖는 대응하는 커패시터로 인가될 때 상기 강유전 물질의 분극 방향이 반전되지 않는 강유전체 랜덤 억세스 메모리 장치.
  2. 제 1 항에 있어서, 상기 제 1 전위는 상기 프리챠지 전위 및 제 2 전위보다 높은 강유전체 랜덤 억세스 메모리 장치.
  3. 제 1 항에 있어서, 상기 제 1 전위는 상기 프리챠지 전위 및 제 2 전위보다 낮은 강유전체 랜덤 억세스 메모리 장치.
  4. 제 1 방향으로 신장하는 복수 개의 워드 라인과; 상기 제 1 방향에 수직하는 제 2 방향으로 신장하는 복수 개의 비트 라인들과; 상기 워드 라인들과 상기 비트 라인들의 교차점들에 각각 배치되고, 각각이 강유전체 커패시터를 갖는 복수 개의 메모리 셀들과; 상기 각 비트 라인들을 소정의 제 1 전압 레벨로 프리챠지하는 수단과; 상기 메모리 셀들 중의 선택된 것들의 각 강유전체 커패시터들의 한 전극으로 소정의 제 2 전압 레벨의 펄스를 인가하여 상기 강유전체 커패시터들이 완전히 분극되도록 하는 수단과; 각각이 상기 제 1 전압 레벨 및 소정의 제 3 전압 레벨들 중의 어느 하나로부터 다른 하나로 변하는 두 개의 상보적인 구동 신호들을 발생하는 수단과; 상기 펄스의 인가에 따라 변화된 상기 각 비트 라인들 상의 전압 레벨과 소정의 기준 전압 레벨을 비교하고, 그 결과에 따라서 상기 각 비트 라인들의 전압 레벨이 상기 구동 신호들 중의 어느 한 신호의 전압 레벨과 실질적으로 동일해지도록 하는 수단 및; 상기 워드 라인들 중의 대응하는 것들의 전압 레벨들에 따라서 상기 각 비트 라인들 상의 전압이 상기 각 강유전체 커패시터의 다른 한 전극으로 인가되도록 하는 수단을 포함하되; 상기 각 비트 라인들 상의 상기 전압에 의해 상기 각 강유전체 커패시터의 극성이 변경되지 않는 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 각 강유전체 커패시터의 양의 전하 분극 영역에만 2 진 데이터를 저장하는 반도체 메모리 장치.
  6. 제 4 항에 있어서, 상기 각 강유전체 커패시터의 음의 전하 분극 영역에만 2 진 데이터를 저장하는 반도체 메모리 장치.
  7. 두 개의 단자들을 갖고 워드 라인 상의 전압 레벨에 따라 온/오프되는 스위치 소자와, 두 전극들 사이에 삽입된 강유전 물질을 갖는 커패시터를 구비하되; 상기 스위치 소자의 상기 전극들 중의 어느 하나는 비트 라인과 전기적으로 접속되고 다른 하나는 상기 커패시터의 상기 전극들 중의 어느 하나와 접속되며, 상기 커패시터의 상기 전극들 중의 다른 하나는 플레이터 라인에 접속되는 메모리 셀에/로부터 2 진 데이터를 기입/독출하는 방법에 있어서: 상기 비트 라인 상으로 접지 전압을 인가하는 단계와; 상기 워드 라인이 선택될 때 상기 플레이트 라인 상으로 펄스 형태의 전원 전압을 인가하여 상기 커패시터가 완전히 분극되도록 하는 단계와; 상기 비트 라인 상의 전압과 소정의 기준 전압을 비교하고, 상기 비트 라인 상의 상기 전압이 상기 기준 전압보다 낮을 때 상기 커패시터로 상기 접지 전압을 인가하고, 상기 비트 라인 상의 상기 전압이 상기 기준 전압보다 높을 때 상기 커패시터로 그것의 극성을 변경시키지 않으면서 상기 기준 전압보다는 높은 소정의 Vk 전압을 인가하는 단계 및; 상기 플레이트 라인 상으로 상기 펄스 형태의 상기 전원 전압을 인가하는 단계를 포함하는 메모리 셀의 데이터 기입/독출 방법.
  8. 제 7 항에 있어서, 상기 Vk 전압은 상기 강유전 물질이 0의 분극도를 갖도록 하는 전압인 메모리 셀의 데이터 기입/독출 방법.
  9. 메모리 셀들의 어레이와; 상기 각 메모리 셀들은 두 전극들 사이에 삽입된 강유전 물질을 갖는 커패시터를 구비하고; 상기 강유전 물질의 모든 도메인들이 소정의 방향으로 완전히 분극되도록 하는 제 1 극성의 펄스 전압을 상기 메모리 셀들 중의 선택된 것들의 커패시터들로 인가하는 수단 및; 상기 커패시터들 각각의 상기 분극된 강유전 물질의 분극 방향이 반전되지 않도록 하는 제 2 극성의 전압을 상기 커패시터들로 인가하는 수단을 포함하여; 상기 각 강유전체 커패시터의 한 전하 분극 영역에서만 2 진 데이터의 기입/독출을 수행하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 각 강유전체 커패시터의 양의 전하 분극 영역에만 상기 2 진 데이터를 저장하는 반도체 메모리 장치.
  11. 제 9 항에 있어서, 상기 각 강유전체 커패시터의 음의 전하 분극 영역에만 상기 2 진 데이터를 저장하는 반도체 메모리 장치.
  12. 전류 통로와 제어 단자를 갖는 스위칭 소자와, 두 개의 전극들과 상기 전극들 사이에 삽입된 강유전 물질을 갖는 커패시터를 구비하되; 상기 스위치 소자의 상기 전류 통로는 비트 라인과 상기 커패시터의 상기 두 전극들 중의 어느 하나 사이에 전기적으로 접속되고 상기 스위치 소자의 상기 제어 단자는 워드 라인에 전기적으로 접속되는 메모리 셀에/로부터 2 진 데이터를 기입/독출하는 방법에 있어서: 상기 비트 라인 상으로 소정의 프리챠지 전압을 인가하는 단계와; 상기 메모리 셀이 선택될 때 상기 강유전 물질이 소정의 방향으로 완전히 분극되도록 하는 제 1 극성의 펄스 전압을 상기 커패시터로 인가하는 단계와; 상기 강유전 물질의 분극으로 인해 변화된 상기 비트 라인 상의 전압과 상기 프리챠지 전압보다 높은 소정의 기준 전압을 비교하고, 상기 비트 라인 상의 상기 변화된 전압이 상기 기준 전압보다 낮을 때 상기 커패시터로 상기 기준 전압보다 낮은 제 2 극성의 소정의 제 1 전압을 인가하고, 상기 비트 라인 상의 상기 변화된 전압이 상기 기준 전압보다 높을 때 상기 커패시터로 그것의 극성을 변경시키지 않으면서 상기 기준 전압보다는 높은 상기 제 2 극성의 소정의 제 2 전압을 인가하는 단계 및; 상기 커패시터로 상기 제 1 극성의 상기 펄스 전압을 인가하는 단계를 포함하는 메모리 셀의 데이터 기입/독출 방법.
  13. 제 12 항에 있어서, 상기 제 2 전압은 상기 강유전 물질이 0의 분극도를 갖도록 하는 전압인 메모리 셀의 데이터 기입/독출 방법.
  14. 제 1 방향으로 신장하는 복수 개의 워드 라인들과; 상기 워드 라인들과 평행하게 신장하는 복수 개의 플레이트 라인들과; 상기 제 1 방향에 수직하는 제 2 방향으로 신장하는 복수 개의 비트 라인들과; 복수 개의 메모리 셀들의 어레이와; 상기 각 메모리 셀은, 두 개의 단자들과 제어 단자를 갖는 스위치 소자와, 두 전극들과 상기 전극들 사이에 삽입된 강유전 물질을 갖는 커패시터를 구비하고; 상기 스위치 소자의 상기 두 단자들 중 하나는 상기 비트 라인들 중의 대응하는 하나에 전기적으로 접속되고 다른 하나는 상기 커패시터의 상기 두 전극들 중의 어느 하나와 접속되며 상기 스위치 소자의 상기 제어 단자는 상기 워드 라인들 중의 대응하는 하나에 전기적으로 접속되고, 상기 커패시터의 다른 한 전극은 상기 플레이트 라인들 중의 대응하는 하나에 접속되며; 상기 각 비트 라인들이 상기 강유전 물질을 완전히 분극시키는 소정의 프리챠지 전위로 설정되도록 하는 수단과; 각각이 상기 프리챠지 전위와 소정의 제 1 전위 중 어느 하나로 설정되는 두 개의 상보적인 구동 신호들을 발생하는 수단과; 상기 프리챠지 전위와 상기 강유전 물질이 분극될 때 상기 각 비트 라인으로부터 대응하는 스위치 소자를 통해 대응하는 커패시터로 전달되는 전하의 양에 따라 결정되는 상기 각 비트 라인의 전위 사이의 소정의 제 2 전위의 기준 신호를 발생하는 수단과; 상기 워드 라인들 중의 적어도 하나가 선택될 때, 상기 각 비트 라인들 상의 전위를 상기 제 2 전위와 비교하고, 그 결과에 따라서 상기 각 비트 라인들이 상기 구동 신호들 중의 어느 하나의 전위로 설정되도록 하는 수단 및; 상기 적어도 하나의 선택된 워드 라인에 대응하는 적어도 하나의 플레이트 라인 상으로 상기 강유전 물질의 분극 방향이 반전되지 않도록 하는 소정의 제 3 전위의 펄스를 인가하는 수단을 포함하여; 상기 강유전체 커패시터의 한 전하 분극 영역에서만 2 진 데이터의 기입/독출을 수행하는 강유전체 랜덤 억세스 메모리 장치.
  15. 제 14 항에 있어서, 상기 펄스에 의해 상기 강유전 물질이 0의 분극도를 갖는 강유전체 랜덤 억세스 메모리 장치.
  16. 두 개의 단자들을 갖고 워드 라인 상의 전압 레벨에 따른 온/오프되는 스위치 소자와, 두 전극들 사이에 삽입된 강유전 물질을 갖는 커패시터를 구비하되; 상기 스위치 소자의 상기 전극들 중의 어느 하나는 비트 라인과 전기적으로 접속되고 다른 하나는 상기 커패시터의 상기 전극들 중의 어느 하나와 접속되며, 상기 커패시터의 상기 전극들 중의 다른 하나는 플레이터 라인에 접속되는 메모리 셀에/로부터 2 진 데이터를 기입/독출하는 방법에 있어서: 상기 비트 라인 상으로 전원 전압을 인가하여 상기 커패시터가 완전히 분극되도록 하는 단계와; 상기 비트 라인 상의 전압과 소정의 기준 전압을 비교하고, 상기 비트 라인 상의 상기 전압이 상기 기준 전압보다 낮을 때 상기 커패시터로 상기 접지 전압을 인가하고, 상기 비트 라인 상의 상기 전압이 상기 기준 전압보다 높을 때 상기 커패시터로 상기 전원 전압을 인가하는 단계 및; 상기 플레이트 라인 상으로 상기 커패시터의 극성을 변경시키지 않으면서 상기 기준 전압보다 낮은 펄스 형태의 소정의 Vk 전압을 인가하는 단계를 포함하는 데이터 기입/독출 방법.
  17. 제 16 항에 있어서, 상기 Vk 전압은 상기 강유전 물질이 0의 분극도를 갖도록 하는 전압인 메모리 셀의 데이터 기입/독출 방법.
  18. 복수 개의 메모리 셀들과; 상기 각 메모리 셀은 두 전극들 사이에 삽입된 강유전 물질을 갖는 커패시터를 구비하고; 상기 강유전 물질의 모든 도메인들이 소정의 방향으로 완전히 분극되도록 하는 제 1 극성의 전압을 상기 메모리 셀들 중의 선택된 것들의 커패시터들로 인가하는 수단 및; 상기 커패시터들 각각의 상기 분극된 강유전 물질의 분극 방향이 반전되지 않도록 하는 제 2 극성의 펄스 전압을 상기 커패시터들로 인가하는 수단을 포함하여; 상기 각 강유전체 커패시터의 한 전하 분극 영역에서만 2 진 데이터의 기입/독출을 수행하는 반도체 메모리 장치.
  19. 제 18 항에 있어서, 상기 각 강유전체 커패시터의 양의 전하 분극 영역에만 상기 2 진 데이터를 저장하는 반도체 메모리 장치.
  20. 제 18 항에 있어서, 상기 각 강유전체 커패시터의 음의 전하 분극 영역에만 상기 2 진 데이터를 저장하는 반도체 메모리 장치.
  21. 전류 통로와 제어 단자를 갖는 스위칭 소자와, 두 개의 전극들과 상기 전극들 사이에 삽입된 강유전 물질을 갖는 커패시터를 구비하되; 상기 스위치 소자의 상기 전류 통로는 비트 라인과 상기 커패시터의 상기 두 전극들 중의 어느 하나 사이에 전기적으로 접속되고 상기 스위치 소자의 상기 제어 단자는 워드 라인에 전기적으로 접속되는 메모리 셀에/로부터 2 진 데이터를 기입/독출하는 방법에 있어서: 상기 커패시터로 제 1 극성의 소정의 제 1 전압을 인가하여 상기 커패시터가 완전히 분극되도록 하는 단계와; 상기 커패시터의 분극으로 인해 변화된 상기 비트 라인 상의 전압과 소정의 기준 전압을 비교하고, 상기 비트 라인 상의 상기 변화된 전압이 상기 기준 전압보다 낮을 때 상기 커패시터로 상기 기준 전압보다 낮은 상기 제 1 극성의 소정의 제 2 전압을 인가하고, 상기 비트 라인 상의 상기 변화된 전압이 상기 기준 전압보다 높을 때 상기 커패시터로 상기 기준 전압보다 높은 상기 제 1 극성의 소정의 제 3 전압을 인가하는 단계 및; 상기 커패시터로 그것의 극성을 변경시키지 않으면서 상기 기준 전압보다 낮은 제 2 극성의 펄스 전압을 인가하는 단계를 포함하는 메모리 셀의 데이터 기입/독출 방법.
  22. 제 21 항에 있어서, 상기 펄스 전압은 상기 강유전 물질이 0의 분극도를 갖도록 하는 전압인 메모리 셀의 데이터 기입/독출 방법.
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