KR102593949B1 - 이미지 센서 - Google Patents
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Abstract
이미지 센서가 제공된다. 이미지 센서는 복수 개의 제 1 광전 변환 소자들 및 상기 제 1 광전 변환 소자들과 인접한 복수 개의 제 2 광전 변환 소자들을 포함하는 광전 변환층; 상기 광전 변환층 상에 배치되며, 복수 개의 마이크로 렌즈들을 포함하는 마이크로 렌즈 어레이; 및 상기 광전 변환층과 상기 마이크로 렌즈 어레이 사이에 배치되며, 상기 제 1 광전 변환 소자들에 각각 대응하는 복수 개의 오프닝들을 갖는 차광막을 포함하되, 상기 마이크로 렌즈들 각각은, 평면적 관점에서, 상기 제 1 광전 변환 소자들 중 적어도 하나 및 상기 제 2 광전 변환 소자들 중 적어도 하나와 중첩될 수 있다.
Description
본 발명은 이미지 센서에 관한 것으로서, 보다 상세하게는 전기적 특성이 보다 향상된 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근들어 컴퓨터 산업과 통신 산업의 발달에 따라 스마트 폰, 웨어러블(wearable) 기기, 디지털 카메라, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
이미지 센서로는 전하 결합 소자(CCD: Charge Coupled Device) 및 CMOS 이미지 센서가 있다. 이 중, CMOS 이미지 센서는 구동 방식이 간편하고, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 따라서, CMOS 이미지 센서는 기술 개발과 함께 고해상도가 구현 가능함에 따라 그 사용이 급격히 늘어나고 있다.
본원 발명이 해결하고자 하는 과제는 보다 향상된 전기적 특성을 갖는 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 이미지 센서는 복수 개의 제 1 광전 변환 소자들 및 상기 제 1 광전 변환 소자들과 인접한 복수 개의 제 2 광전 변환 소자들을 포함하는 광전 변환층; 상기 광전 변환층 상에 배치되며, 복수 개의 마이크로 렌즈들을 포함하는 마이크로 렌즈 어레이; 및 상기 광전 변환층과 상기 마이크로 렌즈 어레이 사이에 배치되며, 상기 제 1 광전 변환 소자들에 각각 대응하는 복수 개의 오프닝들을 갖는 차광막을 포함하되, 상기 마이크로 렌즈들 각각은, 평면적 관점에서, 상기 제 1 광전 변환 소자들 중 적어도 하나 및 상기 제 2 광전 변환 소자들 중 적어도 하나와 중첩될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 이미지 센서는 복수 개의 제 1 광전 변환 소자들 및 복수 개의 제 2 광전 변환 소자들을 포함하는 반도체 기판; 및 상기 반도체 기판 상에 배치되며, 상기 제 1 광전 변환 소자들에 각각 대응하는 복수 개의 오프닝들을 갖는 차광막을 포함하되, 상기 제 2 광전 변환 소자들 각각은, 평면적 관점에서, 서로 인접하는 상기 오프닝들 사이에 배치될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 이미지 센서는 복수 개의 행들 및 복수 개의 열들을 따라 배열된 복수 개의 단위 픽셀들을 포함하는 픽셀 어레이로서, 상기 단위 픽셀들 각각은 적어도 하나의 수광 픽셀 및 적어도 하나의 기준 픽셀을 포함하는 것; 및 상기 픽셀 어레이를 덮으며, 서로 이격되어 배열되는 복수 개의 오프닝들을 갖는 차광막을 포함하되, 상기 오프닝들은 상기 단위 픽셀들의 상기 수광 픽셀들 각각에 대응하여 배치될 수 있다.
본 발명의 실시예들에 따르면, 기준 신호를 제공하는 기준 픽셀들의 수가 증가되므로, 센싱 픽셀들에서 입사광에 비례하여 출력되는 전기적 신호를 처리할 때 보다 정확한 기준 신호를 제공할 수 있다. 또한, 기준 픽셀들이 픽셀 어레이 영역에서 센싱 픽셀들과 함께 배치되므로, 이미지 센서를 보다 소형화할 수 있다.
나아가, 본 발명의 실시예들에 따른 이미지 센서는 전자 장치에 탑재되어 인증된 사용자에게 서비스를 제공하기 위해 지문 검출의 기능을 수행할 수 있다. 이미지 센서가 소형화될 수 있으므로 전자 장치에서 이미지 센서가 차지하는 면적이 감소될 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 회로도이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 개략적인 평면도이다.
도 4는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 이미지 센서의 단면도들로서, 도 4의 I-I' 선을 따라 자른 단면들이다.
도 6은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 7은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 6의 II-II' 선을 따라 자른 단면이다.
도 8a 내지 도 8d는 본 발명의 다양한 실시예들에 따른 이미지 센서의 평면도들이다.
도 9는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 10은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 9의 III-III' 선을 따라 자른 단면이다.
도 11a 및 도 11b는 본 발명의 다양한 실시예들에 따른 이미지 센서의 평면도들이다.
도 12는 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 11a 및 도 11b의 IV-IV' 선을 따라 자른 단면이다.
도 13a 및 도 13b는 본 발명의 다양한 실시예들에 따른 이미지 센서의 평면도들이다.
도 14는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 15은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 14의 V-V' 선을 따라 자른 단면이다.
도 16는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 17은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 16의 VI-VI' 선을 따라 자른 단면이다.
도 18은 본 발명의 실시예들에 따른 이미지 센서를 포함하는 전자 장치를 도시한다.
도 19는 본 발명의 실시예들에 따른 이미지 센서를 포함하는 전자 장치의 개략적인 블록도이다.
도 20은 본 발명의 실시예들에 따른 이미지 센서를 포함하는 전자 장치의 일부를 나타내는 단면도이다.
도 21은 도 20에 도시된 전자 장치를 보다 상세히 도시하는 도면이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 회로도이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 개략적인 평면도이다.
도 4는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 이미지 센서의 단면도들로서, 도 4의 I-I' 선을 따라 자른 단면들이다.
도 6은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 7은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 6의 II-II' 선을 따라 자른 단면이다.
도 8a 내지 도 8d는 본 발명의 다양한 실시예들에 따른 이미지 센서의 평면도들이다.
도 9는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 10은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 9의 III-III' 선을 따라 자른 단면이다.
도 11a 및 도 11b는 본 발명의 다양한 실시예들에 따른 이미지 센서의 평면도들이다.
도 12는 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 11a 및 도 11b의 IV-IV' 선을 따라 자른 단면이다.
도 13a 및 도 13b는 본 발명의 다양한 실시예들에 따른 이미지 센서의 평면도들이다.
도 14는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 15은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 14의 V-V' 선을 따라 자른 단면이다.
도 16는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 17은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 16의 VI-VI' 선을 따라 자른 단면이다.
도 18은 본 발명의 실시예들에 따른 이미지 센서를 포함하는 전자 장치를 도시한다.
도 19는 본 발명의 실시예들에 따른 이미지 센서를 포함하는 전자 장치의 개략적인 블록도이다.
도 20은 본 발명의 실시예들에 따른 이미지 센서를 포함하는 전자 장치의 일부를 나타내는 단면도이다.
도 21은 도 20에 도시된 전자 장치를 보다 상세히 도시하는 도면이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 이미지 센서에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다.
도 1을 참조하면, 이미지 센서는 액티브 픽셀 센서 어레이(10; Active Pixel Sensor array), 행 디코더(row decoder; 2), 행 드라이버(row driver; 3), 열 디코더(column decoder; 4), 타이밍 발생기(timing generator; 5), 상관 이중 샘플러(CDS: Correlated Double Sampler; 6), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 7) 및 입출력 버퍼(I/O buffer; 8)를 포함한다.
액티브 픽셀 센서 어레이(1)는 2차원적으로 배열된 복수의 단위 픽셀들을 포함하며, 광 신호를 전기적 신호로 변환한다. 액티브 픽셀 센서 어레이(1)는 행 드라이버(3)로부터 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 변환된 전기적 신호는 상관 이중 샘플러(6)에 제공된다.
행 드라이버(3)는 행 디코더(2)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호들을 액티브 픽셀 센서 어레이(1)로 제공한다. 단위 픽셀들이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
타이밍 발생기(5)는 행 디코더(2) 및 열 디코더(4)에 타이밍(timing) 신호 및 제어 신호를 제공한다.
상관 이중 샘플러(CDS; 6)는 액티브 픽셀 센서 어레이(1)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링한다. 상관 이중 샘플러(6)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(ADC; 7)는 상관 이중 샘플러(6)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
입출력 버퍼(8)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(4)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 디지털 신호를 출력한다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 회로도이다.
도 2를 참조하면, 단위 픽셀(P)은 트랜스퍼 트랜지스터(TX) 및 로직 트랜지스터들(RX, SX, DX)을 포함한다. 여기서, 로직 트랜지스터들은 리셋 트랜지스터(RX; reset transistor), 선택 트랜지스터(SX; selection transistor), 및 소오스 팔로워 트랜지스터(AX; source follower transistor) 또는 증폭 트랜지스터를 포함할 수 있다.
트랜스퍼 트랜지스터(TX)는 트랜스퍼 게이트 전극(TG), 광전 변환 소자(PD) 및 전하 검출 노드(FD; 즉, 플로팅 확산 영역(Floating Diffusion region))을 포함할 수 있다.
광전 변환 소자(PD)는 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 실시예들에서, 광전 변환 소자(PD)는 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 사용될 수 있다.
트랜스퍼 트랜지스터(TX)은 광전 변환 소자(PD)에 축적된 전하를 전하 저장 노드(FD)로 전송한다. 트랜스퍼 트랜지스터(TX)은 전하 전송 라인(TG)을 통해 제공되는 전하 전송 신호에 의해 제어될 수 있다.
전하 저장 노드(FD)는 광전 변환 소자(PD)에서 생성된 전하를 전송 받아 누적적으로 저장할 수 있으며, 전하 저장 노드(FD)에 축적된 광전하들의 양에 따라 소오스 팔로워 트랜지스터(AX)의 게이트 전극의 전위가 달라질 수 있다.
리셋 트랜지스터(RX)는 전하 저장 노드(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 상세하게, 리셋 트랜지스터(RX)의 게이트 전극은 리셋 신호가 제공되는 리셋 신호 라인(RG)와 연결될 수 있다. 리셋 트랜지스터(RX)의 드레인은 전하 저장 노드(FD)와 연결되며, 리셋 트랜지스터(RX)의 소오스는 전원 전압(VDD)에 연결될 수 있다. 리셋 신호에 의해 리셋 트랜지스터(RX)가 턴 온되면, 리셋 트랜지스터(RX)의 소오스와 연결된 전원 전압(VDD)이 전하 저장 노드(FD)로 전달될 수 있다. 즉, 리셋 트랜지스터(RX)가 턴 온될 때, 전하 저장 노드(FD)에 축적된 광전하들이 배출되어 전하 저장 노드(FD)가 리셋될 수 있다.
소오스 팔로워 트랜지스터(AX)는 전하 저장 노드(FD)에서의 전위 변화를 증폭하고 선택 트랜지스터(SX)를 통해 증폭된 또는 픽셀 신호를 출력 라인(VOUT)으로 출력할 수 있다. 소오스 팔로워 트랜지스터(AX)는 게이트 전극으로 입력되는 광 전하량에 비례하여 소오스-드레인 전류를 발생시키는 소오스 팔로워 버퍼 증폭기(source follower buffer amplifier)일 수 있다. 소오스 팔로워 트랜지스터(AX)의 게이트 전극은 전하 저장 노드(FD)에 연결되며, 소오스 팔로워 트랜지스터(AX)의 드레인은 전원 전압(VDD)에 연결되고, 소오스 팔로워 트랜지스터(AX)의 소오스는 선택 트랜지스터(SX)의 드레인과 연결될 수 있다.
선택 트랜지스터(SX)는 행 단위로 읽어낼 단위 픽셀들을 선택할 수 있다. 선택 트랜지스터(SX)의 선택 게이트 전극은 선택 신호를 제공하는 선택 라인(SG)에 연결될 수 있다. 선택 신호에 의해 선택 트랜지스터(SX)가 턴 온될 때, 소오스 팔로워 트랜지스터(AX)의 소오스 단자에서 출력되는 픽셀 신호가 출력 라인(VOUT)으로 출력될 수 있다.
한편, 도 2에 도시된 실시예에 따르면, 단위 픽셀(P)이 4개의 트랜지스터 구조로 이루어진 경우를 도시하고 있으나, 단위 픽셀은 3개의 트랜지스터 구조, 5개의 트랜지스터 구조 또는 4개의 트랜지스터 구조와 유사한 포토게이트 구조로 구성될 수도 있다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 3을 참조하면, 이미지 센서는 픽셀 어레이 영역(R1), 제어 회로 영역(R 2), 및 패드 영역(R3)을 포함한다.
픽셀 어레이 영역(R1)에 행들 및 열들을 따라 2차원적으로 배열된 복수 개의 단위 픽셀들(P)이 배치될 수 있다. 픽셀 어레이 영역(R1) 단위 픽셀들(P)에서 입사광(incident light)에 의해 발생된 전기적 신호가 출력될 수 있다.
실시예들에서, 단위 픽셀들(P)은 센싱 픽셀들 및 기준 픽셀들을 포함할 수 있다. 센싱 픽셀들은 입사광을 전기적 신호로 변환할 수 있다. 기준 픽셀들은 빛이 입사되지 않는 단위 픽셀에서 발생되는 전기적 신호를 출력할 수 있다.
제어 회로 영역(R2)은 픽셀 어레이 영역(R1) 둘레에 배치될 수 있으며, 제어 회로 영역(R2)에 픽셀 어레이 영역(R1)의 단위 픽셀들(P)을 제어하는 제어 회로들(미도시)이 배치될 수 있다. 일 예로, 도 1을 참조하여 설명된 행 디코더(2), 행 드라이버(3), 열 디코더(4), 타이밍 발생기(5), 상관 이중 샘플러(6), 아날로그 디지털 컨버터(7), 및 입출력 버퍼(6)와 같은 제어 회로들이 제어 회로 영역(R2)에 배치될 수 있다.
패드 영역(R3)에 제어 신호들 및 광전 신호 등을 입출력하는데 이용되는 복수의 도전 패드들(CP)이 배치될 수 있다. 패드 영역(R3)은 외부 소자들과의 전기적 접속이 용이하도록 이미지 센서의 가장자리 부분(edge portion)에 배치될 수 있다.
도 4는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 5a 및 도 5b는 본 발명의 실시예들에 따른 이미지 센서의 단면도들로서, 도 4의 I-I' 선을 따라 자른 단면들이다.
도 4 및 도 5a를 참조하면, 본 발명의 실시예들에 따른 이미지 센서는 광전 변환층(10), 리드아웃 회로층(20), 차광막(30), 컬러 필터층(40), 및 마이크로 렌즈 어레이(50)를 포함할 수 있다.
실시예들에서, 광전 변환층(10)은, 수직적 관점에서, 리드아웃 회로층(20)과 차광막(30) 사이에 배치될 수 있다. 차광막(30)은, 수직적 관점에서, 광전 변환층(10)과 마이크로 렌즈 어레이(50) 사이에 배치될 수 있다. 컬러 필터층(40)은, 수직적 관점에서, 차광막(30)과 마이크로 렌즈 어레이(50) 사이에 배치될 수 있다.
광전 변환층(10)은 반도체 기판(100) 및 반도체 기판(100) 내에 제공된 광전 변환 영역들(110a, 110b)을 포함한다. 반도체 기판(100)은 서로 대향하는 제 1 면(100a; 또는 전면) 및 제 2 면(100b; 또는 후면)을 가질 수 있다. 광전 변환 영역들(110a, 110b)은 제 1 도전형의 반도체 기판(100)과 반대인 제 2 도전형(예를 들어, n형)의 불순물들이 도핑된 불순물 영역들일 수 있다. 외부에서 입사된 광은 광전 변환 영역들(110a, 110b)에서 전기적 신호로 변환될 수 있다.
리드아웃 회로층(20)이 반도체 기판(100)의 제 1 면(100a) 상에 배치될 수 있다. 리드아웃 회로층(20)은 광전 변환층(10)과 연결되는 리드아웃 회로들(예를 들어, MOS 트랜지스터들)을 포함할 수 있다. 광전 변환층(10)에서 변환된 전기적 신호는 리드아웃 회로층(20)에서 신호 처리될 수 있다. 보다 상세하게, 반도체 기판(100)의 제 1 면(100a) 상에 MOS 트랜지스터들 및 MOS 트랜지스터들에 연결되는 연결 배선들(215)이 배치될 수 있다. 연결 배선들(215)은 층간 절연막들(210)을 개재하여 적층될 수 있으며, 서로 다른 레벨에 위치하는 연결 배선들(215)은 콘택 플러그들을 통해 서로 연결될 수 있다.
차광막(30)이 반도체 기판(100)의 제 2 면(100b) 전체를 덮도록 배치될 수 있다. 다시 말해, 차광막(30)은 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)으로 연장되는 플레이트 형태를 가질 수 있다. 나아가, 차광막(30)은 광전 변환 영역들(110a, 110b) 중 일부들을 노출시키는 오프닝들(OP)을 가질 수 있다. 차광막(30)의 오프닝들(OP)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 서로 이격되어 배열될 수 있다.
컬러 필터층(40)은 차광막(30) 상에 차례로 적층된 제 1 컬러 필터층(321), 제 2 컬러 필터층(323), 및 제 3 컬러 필터층(325)을 포함할 수 있다. 제 1, 제 2, 및 제 3 컬러 필터층들(321, 323, 325)을 서로 다른 색을 가질 수 있으며, 3가지 색이 혼합되어 검정(black)색을 띌 수 있다.
마이크로 렌즈 어레이(50)는 외부에서 입사되는 빛을 집광하는 복수 개의 마이크로 렌즈들(ML)을 포함할 수 있다. 마이크로 렌즈들(ML)은 서로 교차하는 제 1 및 제 2 방향들(D1, D2)을 따라 2차원적으로 배열될 수 있다.
보다 상세하게, 반도체 기판(100)은 제 1 도전형(예를 들어, p형) 벌크(bulk) 실리콘 기판 상에 제 1 도전형 에피택셜층이 형성된 기판일 수 있으며, 이미지 센서의 제조 공정상 벌크 실리콘 기판이 제거되어 p형 에피택셜층만 잔류하는 기판일 수 있다. 또한, 반도체 기판(100)은 제 1 도전형의 웰을 포함하는 벌크 반도체 기판일 수 있다.
반도체 기판(100)은 픽셀 분리 구조체(103)에 의해 정의되는 복수 개의 픽셀 영역들(Px1, Px2)을 포함할 수 있다. 복수 개의 픽셀 영역들(Px1, Px2)은 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다.
픽셀 분리 구조체(103)는, 평면적 관점에서, 픽셀 영역들(Px1, Px2) 각각을 둘러쌀 수 있다. 상세하게, 픽셀 분리 구조체(103)는 제 1 방향(D1)을 따라 서로 나란하게 연장되는 복수 개의 제 1 픽셀 분리막들(103a) 및 제 1 픽셀 분리막들(103a)을 가로질러 제 2 방향(D2)을 따라 서로 나란하게 연장되는 제 2 픽셀 분리막들(103b)을 포함할 수 있다.
제 1 픽셀 분리막들(103a)은 제 2 방향(D2)을 따라 제 1 간격(W1)으로 서로 이격될 수 있으며, 제 2 픽셀 분리막들(103b)은 제 1 방향(D1)을 따라 제 1 간격(W1)으로 서로 이격될 수 있다. 실시예들에서, 픽셀 영역들(Px1, Px2) 각각의 폭(W1)은 서로 인접하는 제 1 또는 제 2 픽셀 분리막들(103a, 103b) 간의 간격(W1)에 해당할 수 있다.
픽셀 분리 구조체(103)는 반도체 기판(100; 예를 들어, 실리콘)보다 굴절률이 낮은 절연 물질로 형성될 수 있으며, 하나 또는 복수 개의 절연막들을 포함할 수 있다. 예를 들어, 픽셀 분리 구조체(103)는 실리콘 산화막, 실리콘 질화막, 언도우프트 폴리실리콘막, 공기(air) 또는 이들의 조합으로 이루어질 수 있다. 이러한 픽셀 분리 구조체(103)는 반도체 기판(100)의 제 1 면(100a) 및/또는 제 2 면(100b)을 패터닝하여 깊은 트렌치를 형성한 후, 깊은 트렌치 내에 절연 물질을 매립하여 형성될 수 있다.
픽셀 분리 구조체(103)는, 수직적 관점에서, 반도체 기판(100)의 제 1 면(100a)에서 제 2 면(100b)으로 수직적으로 연장될 수 있으며, 반도체 기판(100)의 제 2 면(100b)과 이격될 수 있다. 다시 말해, 픽셀 분리 구조체(103)의 수직적 두께는 반도체 기판(100)의 수직적 두께보다 작을 수 있다. 이와 달리, 픽셀 분리 구조체(103)는 반도체 기판(100)을 관통할 수도 있다. 즉, 픽셀 분리 구조체(103)의 수직적 두께는 반도체 기판(100)의 수직적 두께와 실질적으로 동일할 수도 있다. 다른 예로, 픽셀 분리 구조체(103)는 제 1 도전형의 반도체 기판(100) 내에 제 1 도전형의 불순물을 도핑하여 형성된 불순물 영역일 수도 있다.
실시예들에 따르면, 픽셀 분리 구조체(103)에 의해 정의된 픽셀 영역들(Px1, Px2)은 복수 개의 제 1 픽셀 영역들(Px1) 및 복수 개의 제 2 픽셀 영역들(Px2)을 포함할 수 있다.
제 1 픽셀 영역들(Px1)은 입사광에 비례하여 발생된 전기적 신호를 출력하는 센싱 픽셀들일 수 있다. 제 1 픽셀 영역들(Px1)에서 출력되는 전기적 신호는 광전 신호뿐만 아니라 노이즈 신호를 포함할 수 있다.
제 2 픽셀 영역들(Px2)은 빛이 입사되지 않는 상태에서 열 발생 등에 의해 생성되는 전자들에 의해 발생된 전기적 신호들(즉, 기준(reference) 신호)를 출력하는 기준 픽셀 영역들(Px1, Px2)일 수 있다. 제 2 픽셀 영역들(Px2)에서 출력되는 기준 신호는 제 1 픽셀 영역들(Px1)에서 출력되는 전기적 신호의 기준값으로 제공될 수 있다. 제 2 픽셀 영역들(Px2)에서 발생된 기준 신호는 정확성을 위하여 제 2 픽셀 영역들(Px2)의 단위 픽셀들에서 출력된 전기적 신호들의 평균값일 수 있다. 실시예들에 따르면, 제 2 픽셀 영역들(Px2)에서 발생된 기준 신호는 정확도를 높이기 위해 제 2 픽셀 영역들(Px2)의 개수가 변경될 수 있다. 일 예로, 제 2 픽셀 영역들(Px2)의 개수가 제 1 픽셀 영역들(Px1)의 수보다 많을 수 있다. 구체적으로, 1개의 제 1 픽셀 영역(Px1)과 3개의 제 2 픽셀 영역들(Px1)이 하나의 픽셀 그룹을 구성할 수 있으며, 복수 개의 픽셀 그룹들이 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다.
반도체 기판(100)의 픽셀 영역들(Px1, Px2) 내에 광전 변환 영역들(110a, 110b)이 각각 제공될 수 있다. 광전 변환 영역들(110a, 110b) 각각은, 평면적 관점에서, 픽셀 분리 구조체(103)에 의해 둘러싸일 수 있다. 실시예들에 따르면, 광전 변환 영역들(110a, 110b)은 제 1 픽셀 영역들(Px1)에 제공된 제 1 광전 변환 영역들(110a) 및 제 2 픽셀 영역들(Px2)에 제공된 제 2 광전 변환 영역들(110b)을 포함할 수 있다. 제 1 및 제 2 광전 변환 영역들(110a, 110b)은 실질적으로 동일한 구조 및 물질을 가질 수 있다.
상세하게, 제 1 및 제 2 광전 변환 영역들(110a, 110b)은 제 1 도전형의 반도체 기판(100)과 반대의 제 2 도전형을 갖는 불순물들을 반도체 기판(100) 내에 이온 주입하여 형성될 수 있다. 제 1 도전형의 반도체 기판(100)과 제 2 도전형의 제 1 및 제 2 광전 변환 영역들(110a, 110b)의 접합(junction)에 의해 포토다이오드들이 형성될 수 있다.
각각의 픽셀 영역들(Px1, Px2)에서, 반도체 기판(100)의 제 1 면(100a) 상에 트랜스퍼 게이트 전극들(TG)이 배치되며, 도 2를 참조하여 설명한 리드아웃 회로들이 함께 제공될 수 있다.
트랜스퍼 게이트 전극(TG)은, 평면적 관점에서, 각 픽셀 영역의 중심 부분에 위치할 수 있다. 트랜스퍼 게이트 전극(TG)의 일부는 반도체 기판 내에 배치될 수 있으며, 트랜스퍼 게이트 전극(TG)과 반도체 기판(100) 사이에는 게이트 절연막이 개재될 수 있다.
트랜스퍼 게이트 전극(TG) 일측의 반도체 기판(100) 내에 플로팅 확산 영역(FD)이 제공될 수 있다. 플로팅 확산 영역(FD)은 반도체 기판과 반대의 불순물을 이온 주입하여 형성될 수 있다. 예를 들어, 플로팅 확산 영역(FD)은 n형 불순물 영역일 수 있다.
층간 절연막들(210)이 반도체 기판(100)의 제 1 면(100a) 상에 적층될 수 있으며, 층간 절연막들(210)은 리드아웃 회로들을 구성하는 MOS 트랜지스터들 및 트랜스퍼 게이트 전극(TG)을 덮을 수 있다. 층간 절연막들은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
각각의 층간 절연막들(210) 상에 연결 배선들(215)이 배치될 수 있으며, 연결 배선들(215)은 콘택 플러그들을 통해 리드아웃 회로들과 전기적으로 연결될 수 있다.
반도체 기판(100)의 제 2 면(100b) 상에 버퍼 절연막(310)이 배치될 수 있다. 버퍼 절연막(310)은 반도체 기판(100)의 제 2 면(100b)에 존재하는 결함에 의해 생성된 전하들(즉, 전자 혹은 정공)이 광전 변환 영역들(110a, 110b)로 이동하는 것을 방지할 수 있다. 버퍼 절연막(310)은 단일막 또는 다층막을 포함할 수 있다. 버퍼 절연막(310)은 알루미늄 산화물 및/또는 하프늄 산화물과 같은 금속 산화물을 포함할 수 있다.
차광막(30)이 버퍼 절연막(310) 상에 배치될 수 있다. 차광막(30)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 연장되는 플레이트 형태를 갖되, 제 1 픽셀 영역들(Px1), 즉, 제 1 광전 변환 영역들(110a)에 대응하여 오프닝들(OP)을 가질 수 있다. 차광막(30)의 오프닝들(OP)은, 평면적 관점에서, 제 1 광전 변환 영역들(110a)의 일부분들과 각각 중첩될 수 있다. 즉, 차광막(30)의 오프닝들(OP)을 통해 제 1 광전 변환 영역들(110a)로 빛이 입사될 수 있다.
차광막(30)은, 제 1 광전 변환 영역들(110a) 상에서 제 2 광전 변환 영역들(110b) 상으로 제 1 방향(D1) 및 제 2 방향(D2)을 따라 연속적으로 연장될 수 있다. 즉, 차광막(30)은, 평면적 관점에서 제 2 광전 변환 영역들(110b)과 완전히 중첩될 수 있다. 차광막(30)은 오프닝들(OP)을 제외한 전체에서 반도체 기판(100)의 제 2 면(100b)으로 입사되는 빛을 반사 및 차단시킬 수 있다. 즉, 제 2 광전 변환 영역들(110b)로 입사되는 빛이 차단될 수 있다. 차광막(30)은 예를 들어, 텅스텐 또는 알루미늄과 같은 금속 물질로 이루어질 수 있다. 실시예들에서, 차광막(30)의 오프닝들(OP)은 사각 형태를 갖는 것으로 도시하였으나, 원형일 수도 있다.
차광막(30)의 오프닝들(OP)은 제 1 방향(D1) 및 제 2 방향(d2)을 따라 서로 이격되어 배치될 수 있다. 오프닝들(OP) 각각의 중심은 제 1 픽셀 영역의 중심 또는 제 1 광전 변환 영역의 중심에 정렬(align)될 수 있다.
실시예들에서, 오프닝들(OP)의 폭은 제 1 광전 변환 영역들(110a)로 입사되는 광의 입사각이 일정 입사각 보다 커지지 않도록 조절될 수 있으며, 이에 따라, 근접하는 물체의 촬상이 가능할 수 있다. 상세하게, 오프닝들(OP)의 폭(W2)은 픽셀 영역들(Px1, Px2)의 폭(W1)보다 작을 수 있으며, 서로 인접하는 오프닝들(OP) 간의 간격보다 작을 수 있다. 오프닝들(OP)의 폭(W2)은 차광막(30)과 광전 변환 영역들(110a, 110b) 간의 수직적 거리, 차광막(30)과 마이크로 렌즈들(ML) 간의 수직적 거리, 및 마이크로 렌즈들(ML)의 곡률에 따라 최적화될 수 있다.
일 예로, 차광막(30)의 오프닝들(OP)은, 평면적 관점에서, 제 1 방향(D1) 및 제 2 방향(D2)을 따라 제 2 픽셀 영역들(Px2) 사이에 각각 배치될 수 있다. 또한, 차광막(30)의 오프닝들(OP)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 일정한 간격으로 이격될 수 있다. 다시 말해, 평면적 관점에서, 제 1 픽셀 영역들(Px1) 각각의 둘레에 제 2 픽셀 영역들(Px2)이 배치될 수 있다.
차광막(30) 상에 컬러 필터층(40)이 배치될 수 있다. 컬러 필터층(40)은 차광막(30)처럼 반도체 기판(100)의 제 2 면(100b) 전체를 덮되 차광막(30)의 오프닝들(OP)을 노출시킬 수 있다. 보다 상세하게, 컬러 필터층(40)은 앞서 설명한 것처럼, 차례로 적층된 제 1 컬러 필터층(321), 제 2 컬러 필터층(323), 및 제 3 컬러 필터층(325)을 포함할 수 있다. 제 1 컬러 필터층(321)은 차광막(30)의 오프닝들(OP)에 대응하는 제 1 개구들을 가질 수 있다. 여기서, 제 1 컬러 필터층(321)의 제 1 개구들의 내벽들은 차광막(30)의 오프닝들(OP)의 내벽들에 수직적으로 정렬될 수 있다. 제 2 및 제 3 컬러 필터층들(323, 325) 또한 차광막(30)의 오프닝들(OP)에 대응하는 제 2 개구들을 가질 수 있으며, 제 2 및 제 3 컬러 필터층들(323, 325)의 제 2 개구들의 폭은 오프닝들(OP)의 폭(W2)보다 클 수 있다.
일 예로, 제 1 컬러 필터층(321)은 녹색 컬러 필터층일 수 있으며, 제 2 컬러 필터층(323)은 적색 컬러 필터층일 수 있으며, 제 3 컬러 필터층(325)은 청색 컬러 필터층일 수 있다. 이와 달리, 제 1 컬러 필터층(321)은 시안(cyan), 컬러 필터층일 수 있으며, 제 2 컬러 필터층(323)은 마젠타(magenta) 컬러 필터층일 수 있으며, 제 3 컬러 필터층(325)은 황색(yellow) 컬러 필터층일 수 있다. 다른 예로, 컬러 필터층(40)에서 제 2 및 제 3 컬러 필터층들(323, 325)은 생략될 수도 있으며, 제 1 컬러 필터층(321)만 포함할 수 있다.
한편, 도 5b에 도시된 바와 같이, 차광막(30) 상에서 컬러 필터층이 생략될 수 있으며, 평탄 절연막(330)이 차광막(30)을 직접 덮을 수 있다.
계속해서 도 5a를 참조하면, 평탄 절연막(330)이 컬러 필터층(40) 상에 배치될 수 있으며, 차광막(30)의 오프닝들(OP) 및 제 1 내지 제 3 컬러 필터층들(321, 323, 325)의 개구들을 채울 수 있다. 평탄 절연막(330)은 광감도를 향상시키기 위해 실리콘 산화물보다 굴절률이 큰 물질로 형성될 수 있다. 평탄 절연막(330)은 예를 들어, 약 1.4 내지 약 4.0의 굴절률을 갖는 물질로 형성될 수 있다. 평탄 절연막(330)은 예를 들어, Al2O3, CeF3, HfO2, ITO, MgO, Ta2O5, TiO2, ZrO2, Si, Ge, ZnSe, ZnS 또는 PbF2 등이 사용될 수 있다. 이와 달리, 평탄 절연막(330)은 고굴절률의 유기물로 형성될 수도 있으며, 예를 들어, 실록산 수지(Siloxane Resin), BCB(Benzocyclobutene), polyimide 계열, acryl 계열, Parylene C, PMMA(Poly(methyl methacrylate)), PET(Polyethylene terephthalate) 등이 사용될 수 있다. 또한, 평탄 절연막(330)은 예를 들어, strontium titanate(SrTiO3), polycarbonate, glass, bromine, sapphire, cubic zirconia, potassium Niobate(KNbO3), moissanite(SiC), gallium(III) phosphide(GaP), gallium(III) arsenide(GaAs) 등으로 형성될 수도 있다.
평탄 절연막(330) 상에 복수 개의 마이크로 렌즈들(ML)이 제 1 및 제 2 방향들(D1, D2)을 따라 2차원적으로 배열될 수 있다. 마이크로 렌즈들(ML) 각각은 제 1 광전 변환 영역들(110a)에 대응하여 배치될 수 있다. 마이크로 렌즈들(ML)은 위로 볼록한 형태를 가지며 소정의 곡률 반경을 가질 수 있다. 마이크로 렌즈들(ML)는 이미지 센서로 입사하는 빛의 경로를 변경시켜 차광막(30)의 오프닝들(OP)로 빛을 집광시킬 수 있다. 마이크로 렌즈들(ML)는 광투과성 수지로 형성될 수 있다.
실시예들에 따르면, 마이크로 렌즈들(ML)은 차광막(30)의 오프닝들(OP)에 각각 대응하여 배치될 수 있다. 마이크로 렌즈들(ML)의 중심은 입사광이 차광막(30)의 오프닝들(OP)로 집광될 수 있도록 차광막(30)의 오프닝들(OP)의 중심들에 정렬될 수 있다. 마이크로 렌즈들(ML)은 차광막(30)의 오프닝들(OP)의 폭(W2)보다 큰 직경(W3)을 가질 수 있다. 마이크로 렌즈들(ML3)의 직경(W3)은 각 픽셀 영역(Px1, Px2)의 폭(W1)보다 클 수 있다. 일 예로, 마이크로 렌즈들(ML3)의 직경(W3)은 각 픽셀 영역(Px1, Px2)의 폭(W1)의 약 2배일 수 있다.
일 예에서, 마이크로 렌즈들(ML) 각각은, 평면적 관점에서, 제 1 광전 변환 영역들(110a)과 완전히 중첩될 수 있으며, 제 2 광전 변환 영역들(110b)과 부분적으로 중첩될 수 있다. 다시 말해, 마이크로 렌즈들(ML) 간의 경계가 제 2 광전 변환 영역들(110b) 상에 배치될 수 있다.
실시예들에서, 마이크로 렌즈들(ML)의 곡률은 차광막(30)의 오프닝들(OP)의 폭(W2), 차광막(30)과 광전 변환 영역들(110a, 110b) 간의 수직적 거리, 및 차광막(30)과 마이크로 렌즈들(ML) 간의 수직적 거리에 따라 최적화될 수 있다.
이하, 도 6 내지 도 17을 참조하여 본 발명의 다양한 실시예들에 따른 이미지 센서에 대해 설명하기로 한다. 설명의 간략함을 위해, 도 4, 도 5a, 및 도 5b를 참조하여 설명된 구성들에 대하여는 동일한 참조번호가 제공되며, 동일한 기술적 특징들에 대한 설명은 생략하고 차이점들에 대해 설명하기로 한다.
도 6은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 7은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 6의 II-II' 선을 따라 자른 단면이다.
도 6 및 도 7을 참조하면, 앞서 설명한 것처럼, 제 1 픽셀 영역들(Px1) 각각의 둘레에 제 2 픽셀 영역들(Px2)이 배치될 수 있다. 차광막(30)의 오프닝들(OP)이, 평면적 관점에서, 지그재그 형태로 배열될 수 있다. 다시 말해, 짝수 열의 오프닝들(OP)과 홀수 열의 오프닝들(OP)이 어긋나게 배열될 수 있다. 이에 따라, 제 1 방향(D1)으로 인접하는 오프닝들(OP)의 간격과 제 2 방향(D2)으로 인접하는 오프닝들(OP) 간의 간격이 다를 수 있다. 차광막(30)의 오프닝들(OP)에 각각 대응하는 마이크로 렌즈들(ML) 또한 지그재그 형태로 배열될 수 있다. 마이크로 렌즈들(ML) 각각은 제 1 광전 변환 영역(110a)과 완전히 중첩될 수 있으며 제 2 광전 변환 영역들(110b)과 부분적으로 중첩될 수 있다.
도 8a 내지 도 8d는 본 발명의 다양한 실시예들에 따른 이미지 센서의 평면도들이다.
도 8a 및 도 8b를 참조하면, 이미지 센서는 픽셀 분리 구조체(103)에 의해 정의된 복수 개의 제 1 픽셀 영역들(Px1) 및 제 2 픽셀 영역들(Px2)을 포함할 수 있다. 반도체 기판(100) 상의 차광막(30)은 제 1 픽셀 영역들(Px1) 각각에 대응하여 오프닝들(OP)을 가질 수 있다. 나아가, 제 1 픽셀 영역들(Px1)의 개수와 제 2 픽셀 영역들(Px2)의 개수가 동일하게 제공될 수 있다. 앞서 설명한 것처럼, 제 1 픽셀 영역들(Px1)은 차광막(30)의 오프닝들(OP)을 통해 빛이 입사되는 센싱 픽셀들일 수 있으며, 제 2 픽셀 영역들(Px2)은 차광막(30)에 의해 빛이 차단되는 기준 픽셀들일 수 있다.
도 8a를 참조하면, 2개의 제 1 픽셀 영역들(Px1)과 2개의 제 2 픽셀 영역들(Px2)이 하나의 픽셀 그룹(PG)을 구성할 수 있으며, 제 1 픽셀 영역들(Px1)은 서로 대각선 방향으로 인접할 수 있으며, 제 2 픽셀 영역들(Px2)이 서로 대각선 방향으로 인접할 수 있다. 이러한 복수 개의 픽셀 그룹들(PG)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 마이크로 렌즈들(ML) 각각은 각 픽셀 그룹(PG)의 중심에 정렬될 수 있다. 즉, 각각의 마이크로 렌즈(ML)가 2개의 오프닝들(OP)과 중첩될 수 있다.
도 8b를 참조하면, 2개의 제 1 픽셀 영역들(Px1)과 2개의 제 2 픽셀 영역들(Px2)이 하나의 픽셀 그룹(PG)을 구성할 수 있다. 제 1 방향(D1)으로 서로 인접하는 제 2 픽셀 영역들(Px2) 사이에 2개의 제 1 픽셀 영역들(Px1)이 배치될 수 있으며, 제 2 방향(D2)으로 인접하는 제 2 픽셀 영역들(Px2) 사이에 1개의 제 1 픽셀 영역(Px1)이 배치될 수 있다.
도 8c 및 도 8d를 참조하면, 3개의 제 1 픽셀 영역들(Px1)과 1개의 제 2 픽셀 영역들(Px2)이 하나의 픽셀 그룹(PG)을 구성할 수 있으며, 복수 개의 픽셀 그룹들(PG)이 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 이 실시예에서 제 1 픽셀 영역들(Px1)의 개수가 제 2 픽셀 영역들(Px2)의 개수보다 많을 수 있다. 마이크로 렌즈들(ML)은 픽셀 그룹들(PG) 각각에 대응하여 배치될 수 있다.
도 8c를 참조하면, 홀수 행에서 제 1 픽셀 영역들(Px1)의 개수와 짝수 행에서 제 2 픽셀 영역들(Px2)의 개수가 다를 수 있다. 또한, 제 2 픽셀 영역들(Px2) 각각의 둘레에 제 1 픽셀 영역들(Px1)이 배치될 수 있다. 여기서, 마이크로 렌즈들(ML) 각각은 3개의 오프닝들(OP)과 중첩될 수 있다.
도 8d를 참조하면, 제 1 방향(D1) 또는 제 2 방향(D2)으로 인접하는 제 1 픽셀 영역들(Px1) 사이에 2개의 제 2 픽셀 영역들(Px2)이 배치될 수 있다.
도 9는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 10은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 9의 III-III' 선을 따라 자른 단면이다.
도 9 및 도 10을 참조하면, 이미지 센서는 픽셀 분리 구조체(103)에 의해 정의된 복수 개의 제 1 픽셀 영역들(Px1) 및 제 2 픽셀 영역들(Px2)을 포함할 수 있으며, 제 1 방향(D1)을 따라 제 1 및 제 2 픽셀 영역들(Px1, Px2)이 번갈아 배열될 수 있으며, 제 2 방향(D2)을 따라 제 1 및 제 2 픽셀 영역들(Px1, Px2)이 번갈아 배열될 수 있다.
차광막(30)의 오프닝들(OP)이 제 1 픽셀 영역들(Px1) 각각에 대응하여 배치될 수 있다. 제 2 광전 변환 영역들(110b) 각각은 제 1 방향(D1) 및 제 2 방향(D2)으로 인접하는 오프닝들(OP) 사이에 배치될 수 있다.
마이크로 렌즈들(ML)은 마이크로 렌즈들(ML)의 중심들이 오프닝들(OP)의 중심들에 정렬되도록 배치될 수 있다. 마이크로 렌즈들(ML) 각각은, 평면적 관점에서, 각 제 1 픽셀 영역(Px1)에 제공된 제 1 광전 변환 영역(110a)과 완전히 중첩될 수 있다. 마이크로 렌즈들(ML)은 각 픽셀 영역(Px1, Px2)의 폭(도 4의 W1 참조)의 약 2배보다 작은 직경을 가질 수 있다.
도 11a 및 도 11b는 본 발명의 다양한 실시예들에 따른 이미지 센서의 평면도들이다. 도 12는 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 11a 및 도 11b의 IV-IV' 선을 따라 자른 단면이다.
도 11a, 도 11b, 및 도 12를 참조하면, 마이크로 렌즈들(ML)이 픽셀 영역들(Px1, Px2) 각각에 대응하여 배치될 수 있다. 즉, 마이크로 렌즈들(ML)의 직경은 각 픽셀 영역(Px1, Px2)의 폭(도 4의 W1 참조)과 실질적으로 동일하거나 작을 수 있다. 또한, 마이크로 렌즈들(ML)의 중심들이 오프닝들(OP)의 중심들에 정렬될 수 있다. 제 2 광전 변환 영역들(110b) 각각은 제 1 방향(D1) 및 제 2 방향(D2)으로 인접하는 오프닝들(OP) 사이에 배치될 수 있다.
도 11a를 참조하면, 제 1 방향(D1)을 따라 제 1 및 제 2 픽셀 영역들(Px1, Px2)이 번갈아 배열될 수 있으며, 제 2 방향(D2)을 따라 제 1 및 제 2 픽셀 영역들(Px1, Px2)이 번갈아 배열될 수 있다. 도 11b를 참조하면, 제 2 픽셀 영역들(Px2) 각각의 둘레에 제 1 픽셀 영역들(Px1)이 배치될 수 있다.
도 13a 및 도 13b는 본 발명의 다양한 실시예들에 따른 이미지 센서의 평면도들이다.
도 13a 및 도 13b를 참조하면, 4개의 제 1 픽셀 영역들(Px1)이 하나의 제 1 픽셀 그룹(PG1)을 구성할 수 있으며, 4개의 제 2 픽셀 영역들(Px2)이 하나의 제 2 픽셀 그룹(PG2)을 구성할 수 있다. 나아가, 마이크로 렌즈들(ML)이 제 1 및 제 2 픽셀 영역들(Px1, Px2) 각각에 대응하여 배치될 수 있다. 즉, 마이크로 렌즈들(ML)의 직경은 각 픽셀 영역(Px1, Px2)의 폭(도 4의 W1 참조)과 실질적으로 동일하거나 작을 수 있다.
도 13a를 참조하면, 하나의 제 2 픽셀 그룹(PG2) 둘레에 복수 개의 제 1 픽셀 그룹들(PG1)이 제공될 수 있다. 다시 말해, 복수 개의 제 1 픽셀 그룹들(PG1)이 평면적 관점에서, 하나의 제 2 픽셀 그룹(PG2)을 둘러쌀 수 있다.
도 13b를 참조하면, 제 1 방향(D1)을 따라 제 1 픽셀 그룹들(PG1)과 제 2 픽셀 그룹들(PG2)이 번갈아 배열될 수 있으며, 제 2 방향(D2)을 따라 제 1 픽셀 그룹들(PG1)과 제 2 픽셀 그룹들(PG2)이 번갈아 배열될 수 있다.
도 14는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 15은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 14의 V-V' 선을 따라 자른 단면이다.
도 14 및 도 15에 도시된 실시예에 따르면, 이미지 센서에서 제 2 픽셀 영역들(Px2)의 수가 제 1 픽셀 영역들(Px1)의 수보다 많을 수 있다. 상세하게, 도 14 및 도 15를 참조하면, 3x3 픽셀 영역들이 하나의 픽셀 그룹(PG)을 구성할 수 있으며, 복수 개의 픽셀 그룹들(PG)이 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 여기서, 하나의 픽셀 그룹(PG)은 1개의 제 1 픽셀 영역(Px1)을 포함할 수 있으며, 차광막(30)은 제 1 픽셀 영역들(Px1)에 각각 대응하여 오프닝들(OP)을 가질 수 있다. 일 예에서, 제 1 또는 제 2 방향(D1, D2)으로 서로 인접하는 오프닝들(OP) 사이에 2개의 제 2 광전 변환 영역들(110b)이 배치될 수 있다.
마이크로 렌즈들(ML)은 픽셀 그룹들(PG) 각각에 대응하여 배치될 수 있으며, 마이크로 렌즈들(ML)의 중심들이 오프닝들(OP)의 중심들에 정렬될 수 있다. 나아가, 마이크로 렌즈들(ML)의 직경은 각 픽셀 영역(Px1, Px2) 폭(도 4의 W1)의 약 2배 보다 클 수 있다.
도 16는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 17은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 16의 VI-VI' 선을 따라 자른 단면이다.
도 16 및 도 17을 참조하면, 3x3 픽셀 영역들이 하나의 픽셀 그룹(PG)을 구성할 수 있으며, 복수 개의 픽셀 그룹들(PG)이 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 여기서, 하나의 픽셀 그룹(PG)은 4개의 제 1 픽셀 영역들(Px1)을 포함할 수 있으며, 마이크로 렌즈들(ML) 각각은 4개의 제 1 픽셀 영역들(Px1)과 중첩되도록 배치될 수 있다.
도 18은 본 발명의 실시예들에 따른 이미지 센서를 포함하는 전자 장치를 도시한다.
도 18을 참조하면, 전자 장치(1000)는 패널(1100) 및 패널(1100)의 일부 영역(PA) 아래에 제공되는 이미지 센서를 포함할 수 있다. 예시적인 실시 예에서, 전자 장치(1000)는 스마트폰, 태블릿, 컴퓨터 등과 같은 개인용 휴대 단말기 또는 이동식 전자 장치일 수 있다. 이미지 센서는 앞서 설명된 실시예들에 따른 이미지 센서로서, 사용자의 지문을 감지하고, 감지된 지문을 기반으로 인증 동작을 수행할 수 있다. 즉, 이미지 센서는 사용자 인증 기능을 제공하는 지문 감지 센서 또는 지문 인식 센서일 수 있다.
패널(1100)은 사용자와의 인터페이싱을 제공할 수 있다. 예를 들어, 사용자는 패널(1100)을 통해 전자 장치(1000)에서 제공되는 다양한 정보를 볼 수 있다. 또는 사용자는 패널(1100)을 통해 전자 장치(1000)에 다양한 정보를 입력할 수 있다. 이를 위하여, 패널(1100)은 사용자의 터치를 감지하기 위한 터치 패널 또는 사용자에게 정보를 표시하기 위한 디스플레이 패널을 포함할 수 있다.
전자 장치(1000)는 인증된 사용자에게 서비스를 제공하기 위해 지문 검출의 기능을 수행할 수 있다. 전자 장치(1000)는 사용자의 지문에 관한 정보를 수집 및 저장할 수 있다. 전자 장치(1000)는 저장된 지문 정보에 기초하여 인증되는 사용자에게만 서비스를 제공할 수 있다. 전자 장치(1000)는 사용자의 지문을 검출하기 위해, 패널(1100)의 하부에 배치되는 이미지 센서를 이용할 수 있다.
전자 장치(1000)의 사용자는 객체를 통해 전자 장치(1000)에 접촉할 수 있다. 예로서, 객체는 사용자의 손가락을 포함할 수 있다. 전자 장치(1000)는 패널(1005) 상의 객체의 접촉(Contact) 또는 근접(Proximity)에 응답하여, 객체를 인식할 수 있다.
패널(1100)의 일부 영역(PA)에 사용자의 손가락이 일부 영역(PA)으로 접촉 또는 근접할 때, 이미지 센서는 일부 영역(PA)에 접촉 또는 근접한 손가락의 지문과 관련되는 이미지를 획득할 수 있다. 전자 장치(1000)는 획득된 이미지에 기초하여, 일부 영역(PA)에 접촉 또는 근접한 손가락의 지문이 인증된 사용자의 지문인지 여부를 판별할 수 있다.
도 19는 본 발명의 실시예들에 따른 이미지 센서를 포함하는 전자 장치의 개략적인 블록도이다.
도 19를 참조하면, 전자 장치(1000)는 터치 센서 패널(1110), 터치 프로세서(1112), 디스플레이 패널(1120), 디스플레이 드라이버(1122), 메인 프로세서(1130), 메모리(1140), 및 이미지 센서(100)를 포함할 수 있다.
터치 센서 패널(1110)은 객체(예컨대, 사용자의 손가락)의 접촉 또는 근접을 감지할 수 있다. 예로서, 터치 센서 패널(1110)은 객체의 접촉 또는 근접에 응답하여, 감지 신호를 생성할 수 있다. 몇몇 실시 예에서, 터치 센서 패널(1110)은 열(Row)들 및 행(Column)들을 따라 형성되는 복수의 감지 커패시터를 포함할 수 있다.
터치 프로세서(1112)는 터치 센서 패널(1110)로부터 출력되는 감지 신호에 기초하여, 객체의 접촉 또는 근접에 관한 동작을 처리할 수 있다. 일 예로, 감지 신호가 특정 어플리케이션의 실행 또는 동작과 관련되는 경우, 터치 프로세서(1112)는 그 특정 어플리케이션이 실행되거나 동작하도록 메인 프로세서(1130)로 명령을 출력할 수 있다.
디스플레이 패널(1120)는 이미지를 표시하기 위해, 열들 및 행들을 따라 배열되는 복수의 픽셀을 포함할 수 있다. 디스플레이 패널(1120)의 각 픽셀은 이미지를 형성하는 특정 색상의 빛을 방출(Emit)하도록 구성될 수 있다. 복수의 픽셀이 함께 빛을 방출함에 따라, 디스플레이 패널(1120)은 의도된 이미지를 표시할 수 있다. 도면에 터치 센서 패널(1110)과 디스플레이 패널(1120)이 별개로 도시되어 있으나, 터치 센서 패널(1110) 및 디스플레이 패널(1120)은 하나의 패널로 구현될 수도 있다.
디스플레이 드라이버(1122)는 디스플레이 패널(1120)을 구동시킬 수 있다. 디스플레이 드라이버(1202)는 메인 프로세서(1130)의 명령에 응답하여, 의도된 이미지가 표시되도록 디스플레이 패널(1120)의 각 픽셀을 구동할 수 있다.
메인 프로세서(1130)는 전자 장치(1000)의 기능들을 제공하기 위해 다양한 산술/논리 연산을 수행/처리할 수 있다. 메인 프로세서(1130)는 마이크로프로세서(microprocessor), 중앙 처리 장치 (central processing unit(CPU))를 포함할 수 있다. 메인 프로세서(1130)는 어드레스 버스(Address bus), 제어 버스(Control bus) 및 데이터 버스(Data bus)를 통하여 터치 프로세서(1112), 디스플레이 드라이버(1122), 메모리(1140), 및 이미지 센서(100)와 통신을 수행할 수 있다.
메모리(1140)는 전자 장치(1000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리(1140)는 DRAM(dynamic random access memory(RAM)), 모바일(mobile) DRAM, SRAM(static RAM), 또는 플래시 메모리(Flash Memory) 등을 포함할 수 있다.
이미지 센서(100)는 디스플레이 패널(1120)로부터 방출되는 빛에 기초하여, 디스플레이 패널(1120)의 일부 영역(PA) 상의 객체에 관한 이미지 신호(예컨대, 손가락의 지문을 지시하는 이미지를 형성하기 위한 신호)를 생성/출력할 수 있다.
도 20은 본 발명의 실시예들에 따른 이미지 센서를 포함하는 전자 장치의 일부를 나타내는 단면도이다. 도 21은 도 20에 도시된 전자 장치를 보다 상세히 도시하는 도면이다.
도 20 및 도 21을 참조하면, 전자 장치(1000)는 디스플레이 패널(1120), 이미지 센서 패키지(100P), 및 보드(1000S)를 포함할 수 있다.
디스플레이 패널(1120)은 하나 또는 다수의 칼라들을 갖는 빛을 발광하여 디스플레이 동작을 수행하는 OLED(Organic Light-Emitting Diode)를 포함하는 OLED 디스플레이 패널일 수 있다. 그러나, 본 발명은 이에 제한되지 않으며, LCD 디스플레이 패널 등 다양한 종류의 디스플레이 패널이 이용될 수 있다.
이미지 센서 패키지(100P)는, 패키지 기판(100S) 및 패키지 기판(100S) 상에 실장된 이미지 센서(100)를 포함할 수 있다. 이미지 센서 패키지(100P)는 접착제(150)에 의해 디스플레이 패널 아래에 부착될 수 있다.
패키지 기판(100S)은 인쇄회로기판(PCB)일 수 있으며, 패키지 기판(100S)의 하면에 복수의 솔더볼들(SB)이 부착될 수 있다. 패키지 기판(100S)의 상면에 솔더볼과 전기적으로 접속된 접속 패드들이 형성될 수 있다. 패키지 기판(100S)의 접속 패드들은 관통 비아를 통해 이미지 센서(100)의 리드아웃 회로층(20)과 전기적으로 연결될 수 있다. 이에 따라, 입사광에 의해 이미지 센서(100)에서 출력되는 전기적 신호가 패키지 기판(100S)의 솔더 볼들(SB)을 통해 다른 외부 장치들(예를 들어, 메인 프로세서)로 전달될 수 있다.
이미지 센서(100)는 앞서 설명한 것처럼, 복수의 센싱 픽셀들(P1) 및 기준 픽셀들(P2)을 포함할 수 있다. 지문(FP)에 반사된 빛이 마이크로 렌즈 어레이(50)를 통해 입사될 수 있으며, 차광층(30)의 개구들을 통해 센싱 픽셀들(P1)로 입사될 수 있다.
센싱 픽셀들(P1)은 지문(FP)의 서로 다른 영역에 의해 반사된 빛을 센싱하며, 센싱된 빛에 대응하는 전기 신호를 출력할 수 있다. 센싱 픽셀들(P1)은 지문(FP)의 융선(ridge)에 반사된 빛에 대응하는 전기 신호를 발생하거나, 융선 사이의 골(valley)에 반사된 빛에 대응하는 전기 신호를 발생할 수 있다. 빛이 반사된 지문(FP)의 형태에 따라 광전 변환 소자에서 센싱된 빛의 양은 달라질 수 있으며, 센싱된 빛의 양에 따라 서로 다른 레벨을 갖는 전기 신호가 생성될 수 있다. 즉, 센싱 픽셀들(P1)로부터 출력되는 전기적 신호는 각각 명암 정보(또는, 이미지 정보)를 포함할 수 있으며, 센싱 픽셀들(P1) 및 기준 픽셀들(P2)로부터 출력되는 전기적 신호를 기초로 신호 처리를 통해 각 센싱 픽셀들(P1)에 대응하는 영역이 융선인지 또는 골인지가 판단될 수 있으며, 판단된 정보를 조합함으로써 전체적인 지문 이미지가 구성될 수 있다.
보드(1000S)는 스마트 폰 등의 PCB와 같은 마더 보드(mother board)에 해당할 수 있으며, 이미지 센서 패키지(100P)가 보드(1000S)와 연결됨에 따라 이미지 센서 패키지(100P)는 칩 온 보드(chip on board) 형태로 실장될 수 있다.
또한, 이미지 센서 패키지(100P)의 일 면에 형성된 연결 단자들을 통해 이미지 데이터가 보드(1000S)로 제공될 수 있으며, 일 실시예에 따라 이미지 데이터는 이미지 센서 패키지(100P)의 일 면에 제공된 솔더볼들(SB)을 통해 보드(1000S)로 이미지 데이터를 제공할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 복수 개의 제 1 광전 변환 소자들 및 상기 제 1 광전 변환 소자들과 인접한 복수 개의 제 2 광전 변환 소자들을 포함하는 광전 변환층;
상기 광전 변환층 상에 배치되며, 복수 개의 마이크로 렌즈들을 포함하는 마이크로 렌즈 어레이;
상기 광전 변환층과 상기 마이크로 렌즈 어레이 사이에 배치되며, 상기 제 1 광전 변환 소자들에 각각 대응하는 복수 개의 오프닝들을 갖는 차광막; 및
상기 차광막 상에 배치된 컬러 필터층, 상기 컬러 필터층은 복수 개의 개구들을 포함하되,
상기 마이크로 렌즈들 각각은, 평면적 관점에서, 상기 제 1 광전 변환 소자들 중 적어도 하나 및 상기 제 2 광전 변환 소자들 중 적어도 하나와 중첩되고,
상기 오프닝들의 내벽들 및 상기 개구들의 내벽들을 수직적으로 정렬되는 이미지 센서. - 제 1 항에 있어서,
상기 마이크로 렌즈들 중심들은 상기 오프닝들의 중심들에 각각 정렬되는 이미지 센서. - 제 1 항에 있어서,
상기 오프닝들 각각은 상기 마이크로 렌즈들의 직경보다 작은 폭을 갖는 이미지 센서. - 제 1 항에 있어서,
상기 오프닝들의 폭은 서로 인접하는 상기 오프닝들 간의 간격보다 작은 이미지 센서. - 제 1 항에 있어서,
상기 차광막은 상기 제 1 광전 변환 소자들 상에서 상기 제 2 광전 변환 소자들 상으로 연속적으로 연장되는 이미지 센서. - 제 1 항에 있어서,
상기 제 2 광전 변환 소자들 각각은, 평면적 관점에서, 서로 인접하는 오프닝들 사이에 배치되는 이미지 센서. - 제 1 항에 있어서,
상기 제 1 광전 변환 소자들 각각은 서로 인접하는 상기 제 2 광전 변환 소자들 사이에 배치되는 이미지 센서. - 제 1 항에 있어서,
상기 제 1 및 제 2 광전 변환 소자들은 서로 교차하는 제 1 방향 및 제 2 방향을 따라 배열되되,
상기 제 1 광전 변환 소자들 중 하나는 상기 제 1 방향으로 인접하는 상기 제 2 광전 변환 소자들 사이와 상기 제 2 방향으로 인접하는 상기 제 2 광전 변환 소자들 사이에 배치되는 이미지 센서. - 제 1 항에 있어서,
상기 광전 변환층 내에 배치되며, 평면적 관점에서, 상기 제 1 및 제 2 광전 변환 소자들 각각을 둘러싸는 픽셀 분리 구조체를 더 포함하는 이미지 센서. - 제 9 항에 있어서,
상기 픽셀 분리 구조체는 제 1 방향으로 서로 나란하게 연장되는 복수 개의 제 1 부분들 및 상기 제 1 부분들을 가로질러 제 2 방향으로 연장되는 복수 개의 제 2 부분들을 포함하는 이미지 센서. - 제 10 항에 있어서,
상기 마이크로 렌즈들의 직경은 상기 픽셀 분리 구조체의 상기 제 1 부분들 간의 간격보다 큰 이미지 센서. - 제 1 항에 있어서,
상기 컬러 필터층은 차례로 적층된 제 1 컬러 필터층, 제 2 컬러 필터층, 및 제 3 컬러 필터층을 더 포함하는 이미지 센서.
- 복수 개의 제 1 광전 변환 소자들 및 복수 개의 제 2 광전 변환 소자들을 포함하는 반도체 기판;
상기 반도체 기판 상에 배치되며, 상기 제 1 광전 변환 소자들에 각각 대응하는 복수 개의 오프닝들을 갖는 차광막; 및
상기 차광막 상에 배치된 컬러 필터층, 상기 컬러 필터층은 차례로 적층된 제1 컬러 필터층, 제2 컬러 필터층 및 제3 컬러 필터층을 포함하되,
상기 제 2 광전 변환 소자들 각각은, 평면적 관점에서, 서로 인접하는 상기 오프닝들 사이에 배치되고,
상기 제1 컬러 필터층은 상기 오프닝들에 대응되는 제1 개구들을 가지며,
상기 제2 및 제3 컬러 필터층들 각각은 상기 오프닝들에 대응되는 제2 개구들을 가지며,
상기 제2 개구의 폭은 상기 오프닝의 폭보다 큰 이미지 센서. - 제 13 항에 있어서,
상기 오프닝들 각각은, 평면적 관점에서, 상기 제 1 광전 변환 소자의 일부와 중첩되는 이미지 센서. - 제 13 항에 있어서,
상기 오프닝들 각각의 폭은 상기 오프닝들 간의 간격보다 작은 이미지 센서. - 제 13 항에 있어서,
상기 차광막 상에 배치된 복수 개의 마이크로 렌즈들을 포함하는 마이크로 렌즈 어레이를 더 포함하되,
상기 마이크로 렌즈들은 상기 제 1 광전 변환 소자들 각각에 대응하여 배치되는 이미지 센서. - 제 16 항에 있어서,
상기 마이크로 렌즈들 중심들은 상기 오프닝들의 중심들에 각각 정렬되는 이미지 센서. - 제 16 항에 있어서,
상기 마이크로 렌즈들 각각은, 평면적 관점에서, 상기 제 2 광전 변환 소자들 중 일부들과 중첩되는 이미지 센서. - 제 16 항에 있어서,
상기 마이크로 렌즈들 사이의 경계는 상기 제 2 광전 변환 소자들 상에 위치하는 이미지 센서.
- 복수 개의 행들 및 복수 개의 열들을 따라 배열된 복수 개의 단위 픽셀들을 포함하는 픽셀 어레이로서, 상기 단위 픽셀들 각각은 적어도 하나의 수광 픽셀 및 적어도 하나의 기준 픽셀을 포함하는 것;
상기 픽셀 어레이를 덮으며, 서로 이격되어 배열되는 복수 개의 오프닝들을 갖는 차광막을 포함하되, 상기 오프닝들은 상기 단위 픽셀들의 상기 수광 픽셀들 각각에 대응하여 배치되고;
상기 차광막 상에 배치된 컬러 필터층, 상기 컬러 필터층은 복수 개의 개구들을 포함하고; 및
상기 컬러 필터층 상의 평탄 절연막을 포함하되,
상기 평탄 절연막은 상기 오프닝들 내부 및 상기 개구들 내부를 채우는 이미지 센서.
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