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KR102517379B1 - 반도체 패키지의 제조 방법 - Google Patents

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KR102517379B1
KR102517379B1 KR1020200018400A KR20200018400A KR102517379B1 KR 102517379 B1 KR102517379 B1 KR 102517379B1 KR 1020200018400 A KR1020200018400 A KR 1020200018400A KR 20200018400 A KR20200018400 A KR 20200018400A KR 102517379 B1 KR102517379 B1 KR 102517379B1
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release layer
semiconductor chip
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박진우
이석현
장재권
전광재
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삼성전자주식회사
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Abstract

반도체 패키지의 제조 방법이 제공된다. 반도체 패키지의 제조 방법은, 제1 캐리어 기판 상에 제1 이형층(first release layer)을 형성하고, 제1 이형층 상에, 제1 이형층의 상면의 적어도 일부를 노출시키는 개구부를 포함하는 제2 이형층을 형성하고, 제2 이형층 상에, 제2 이형층의 상면을 따라 연장되는 배리어층을 형성하고, 배리어층 상에, 복수의 배선과 복수의 배선을 감싸는 절연층을 포함하는 재배선층을 형성하고, 재배선층 상에 재배선층과 전기적으로 연결되는 제1 반도체 칩을 실장하고, 제1 반도체 칩 상에 제2 캐리어 기판을 부착하고, 제1 캐리어 기판을 제거하고, 제1 이형층과 제2 이형층을 레이저를 이용하여 제거하고, 배리어층을 제거하고, 재배선층의 제2 이형층이 제거된 위치에 솔더볼을 부착하는 것을 포함하고, 제1 이형층, 제2 이형층 및 절연층은 감광성 절연 물질을 포함한다.

Description

반도체 패키지의 제조 방법{Method for fabricating semiconductor package}
발명은 반도체 패키지의 제조 방법에 관한 것이다.
최근 고성능의 소자 구현이 요구되면서, 반도체 칩 사이즈의 증가 및 그에 따른 반도체 패키지 사이즈가 증가하고 있다. 반면, 전자 장치의 슬림화 경향에 따라 반도체 패키지의 두께는 오히려 감소하고 있다.
반도체 패키징은 반도체 칩(또는 반도체 다이)과 전자 기기를 전기적으로 연결하기 위해 반도체 칩을 포장하는 공정이다. 반도체 칩의 사이즈가 작아짐에 따라, 재배선층(redistribution layer)을 이용하여 반도체 칩 바깥쪽에 반도체 패키지의 입출력 단자를 배치하는 팬 아웃 웨이퍼 레벨 패키지(FOWLP: Fan-Out Wafer Level Package)형 반도체 패키지가 제안되었다. FOWLP형 반도체 패키지는 패키징 공정이 간단하고 얇은 두께를 구현할 수 있어, 소형화 및 박형화에 유리하며 열적 특성 및 전기적 특성이 우수한 이점이 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 패키지를 제조할 수 있는 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지의 제조 방법은, 제1 캐리어 기판 상에, 제1 두께를 가지는 제1 부분과 제1 두께보다 두꺼운 제2 두께를 가지는 제2 부분을 포함하는 이형층(release layer)을 형성하고, 이형층 상에 배리어층을 형성하고, 배리어층 상에 복수의 배선과 복수의 배선을 감싸는 절연층을 포함하는 재배선층을 형성하고, 재배선층 상에 재배선층과 전기적으로 연결되는 반도체 칩을 실장하고, 재배선층 상에 반도체 칩을 감싸는 몰딩층을 형성하고, 몰딩층 상에 제2 캐리어 기판을 부착하고, 제1 캐리어 기판을 제거하고, 이형층을 제거하고, 배리어층을 제거하고, 배리어층과 이형층의 제2 부분이 제거되어 노출된 재배선층 상에 솔더볼을 부착하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지의 제조 방법은, 제1 캐리어 기판 상에 제1 이형층을 형성하고, 제1 이형층 상에, 제1 이형층의 상면의 적어도 일부를 노출시키는 개구부를 포함하는 제2 이형층을 형성하고, 제2 이형층 상에, 제2 이형층의 상면을 따라 연장되는 배리어층을 형성하고, 배리어층 상에, 복수의 배선과 복수의 배선을 감싸는 절연층을 포함하는 재배선층을 형성하고, 재배선층 상에 재배선층과 전기적으로 연결되는 제1 반도체 칩을 실장하고, 제1 반도체 칩 상에 제2 캐리어 기판을 부착하고, 제1 캐리어 기판을 제거하고, 제1 이형층과 제2 이형층을 레이저를 이용하여 제거하고, 배리어층을 제거하고, 재배선층의 제2 이형층이 제거된 위치에 솔더볼을 부착하는 것을 포함하고, 제1 이형층, 제2 이형층 및 절연층은 감광성 절연 물질을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 패키지 제조 방법은, 제1 캐리어 기판 상에 제1 이형층(first release layer)을 형성하고, 제1 이형층 상에, 제1 이형층의 상면의 적어도 일부를 노출시키는 제1 개구부를 포함하는 제2 이형층을 형성하고, 제2 이형층 상에, 제2 이형층의 상면을 따라 연장되는 배리어층을 형성하고, 배리어층 상에, 배리어층의 상면의 적어도 일부를 노출시키고 제1 개구부와 오버랩되지 않는 제2 개구부를 포함하는 제1 절연층을 형성하고, 제1 절연층 상에, 복수의 배선과 복수의 배선을 감싸는 제2 절연층을 포함하는 재배선층을 형성하고, 재배선층 상에 반도체 칩을 실장하고, 재배선층 상에 반도체 칩을 감싸는 몰딩층을 형성하고, 몰딩층 상에 제2 캐리어 기판을 부착하고 제1 캐리어 기판을 제거하고, 제1 이형층 및 제2 이형층을 레이저를 이용하여 제거하고, 배리어층을 제거하고, 제2 이형층이 제거된 위치에 솔더볼을 형성하고, 제2 캐리어 기판을 제거하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 방법에 의해 제조된 반도체 패키지를 설명하기 위한 도면이다.
도 2는 도 1의 S1 영역을 확대한 확대도이다.
도 3 내지 도 12는 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 13 및 도 14는 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 15 내지 도 18은 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 19는 본 발명의 다른 몇몇 실시예들에 따른 반도체 패키지의 제조 방법에 의해 제조된 반도체 패키지를 설명하기 위한 도면이다.
도 20은 본 발명의 다른 몇몇 실시예들에 따른 반도체 패키지의 제조 방법에 의해 제조된 반도체 패키지를 설명하기 위한 도면이다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 방법에 의해 제조된 반도체 패키지를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 방법에 의해 제조된 반도체 패키지는 재배선층(100), 제1 반도체 칩(200), 제1 몰딩층(300) 및 솔더볼(500)을 포함할 수 있다.
재배선층(100)은 서로 마주보는 제1 면(100a)과 제2 면(100b)을 포함할 수 있다. 예를 들어, 제1 면(100a)은 제2 방향(D2)을 기준으로 재배선층(100)의 상면일 수 있고, 제2 면(100b)은 제2 방향(D2)을 기준으로 재배선층(100)의 하면일 수 있다.
재배선층(100)은 전극 패드(134), 전극 패드 지지층(130), 복수의 배선(136, 146, 156, 174), 복수의 비아(142, 152) 및 복수의 절연층(132, 140, 150, 160, 170)을 포함할 수 있다.
전극 패드 지지층(130)은 재배선층(100)의 제2 면(100b)에 형성될 수 있다. 전극 패드 지지층(130)은 제2 방향(D2)으로 이격되어 배치될 수 있다. 전극 패드 지지층(130)은 절연 물질을 포함할 수 있다. 전극 패드 지지층(130)은 예를 들어, 감광성 절연 물질(PID: Photo Imageable Dielectric)을 포함할 수 있다. 전극 패드 지지층(130)은 예를 들어, 에폭시(epoxy) 또는 폴리이미드(polyimide)를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
전극 패드(134)는 재배선층(100)의 제2 면(100b)에 형성될 수 있다. 전극 패드(134)는 전극 패드 지지층(130)에 포함될 수 있다. 전극 패드(134)는 전극 패드 지지층(130) 내에 제1 방향(D1)으로 이격되어 배치될 수 있다. 전극 패드(134)의 하면은 전극 패드 지지층(130)의 하면보다 상측에 위치할 수 있다. 이하 도 2를 참조하여 자세히 설명한다.
전극 패드(134)와 복수의 배선(136, 146, 156, 174)은 제1 방향(D1)을 따라 연장될 수 있다. 전극 패드(134)와 복수의 배선(136, 146, 156, 174)은 제1 방향(D1)으로 이격될 수 있다. 여기서 제1 방향(D1)은 제2 방향(D2)과 수직인 방향을 의미할 수 있다.
복수의 배선(136, 146, 156, 174)은 전극 패드(134) 상에 재배선층(100)의 제2 면(100b)으로부터 제1 면(100a)으로 순차적으로 적층될 수 있다. 복수의 배선(136, 146, 156, 174)은 제2 방향(D2)으로 이격될 수 있다. 예를 들어, 전극 패드(134) 상에 제1 배선(136)이 형성될 수 있고, 제1 배선(136) 상에 제2 배선(146)이 형성될 수 있고, 제2 배선(146) 상에 제3 배선(156)이 형성될 수 있고, 제3 배선(156) 상에 제4 배선(174)이 형성될 수 있다. 즉, 복수의 배선(136, 146, 156, 174)은 서로 다른 레벨에 형성될 수 있다.
복수의 배선(136, 146, 156, 174)은 다양한 기능을 수행하는 패턴을 포함할 수 있다. 복수의 배선(136, 146, 156, 174)은 예를 들어, 그라운드(ground) 패턴, 파워(power) 패턴 및 신호(signal) 패턴 등을 포함할 수 있다. 신호 패턴은, 예를 들어, 데이터 전기 신호와 같은 그라운드 신호 및 파워 신호 등을 제외한 다양한 전기 신호를 입출력할 수 있다.
복수의 비아(142, 152)는 제1 면(100a)으로부터 제2 면(100b)을 향함에 따라, 그 폭이 증가할 수 있다. 복수의 배선(136, 146, 156, 174)은 복수의 비아(142, 152)를 통해 전기적으로 연결될 수 있다. 복수의 비아(142, 152)는 서로 다른 레벨에 형성된 복수의 배선(136, 146, 156, 174)을 상호 연결할 수 있다. 예를 들어, 제1 비아(142)는 제2 절연층(140)을 관통하여 제1 배선(136)과 제2 배선(146)을 연결할 수 있다. 제2 비아(152)는 제3 절연층(150)을 관통하여 제2 배선(146)과 제3 배선(156)을 연결할 수 있다.
전극 패드(134), 복수의 배선(136, 146, 156, 174) 및 복수의 비아(142, 152)는 도전성 물질을 포함할 수 있다. 전극 패드(134)는 복수의 배선(136, 146, 156, 174) 및 복수의 비아(142, 152)와 동일한 물질을 포함할 수 있다. 전극 패드(134), 복수의 배선(136, 146, 156, 174) 및 복수의 비아(142, 152)는 예를 들어, 구리(Cu)일 수 있으나 이에 한정되는 것은 아니다. 전극 패드(134), 복수의 배선(136, 146, 156, 174) 및 복수의 비아(142, 152)는 또 다른 예를 들어, 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
복수의 절연층(132, 140, 150, 160, 170)은 복수의 배선(136, 146, 156, 174)과 복수의 비아(142, 152)를 감쌀 수 있다. 즉, 복수의 배선(136, 146, 156, 174)과 복수의 비아(142, 152)는 복수의 절연층(132, 140, 150, 160, 170)내에 형성될 수 있다. 예를 들어, 제1 절연층(132) 내에 제1 배선(136)이 형성될 수 있다.
복수의 절연층(132, 140, 150, 160, 170)은 절연 물질을 포함할 수 있다. 복수의 절연층(132, 140, 150, 160, 170)은 전극 패드 지지층(130)과 동일한 물질을 포함할 수 있다. 즉 복수의 절연층(132, 140, 150, 160, 170)은 예를 들어, 감광성 절연 물질을 포함할 수 있다. 복수의 절연층(132, 140, 150, 160, 170)은 예를 들어, 에폭시(epoxy) 또는 폴리이미드(polyimide)를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도면에 도시된 복수의 배선(136, 146, 156, 174), 복수의 비아(142, 152) 및 복수의 절연층(132, 140, 150, 160, 170)은 예시일 뿐, 복수의 배선(136, 146, 156, 174), 복수의 비아(142, 152) 및 복수의 절연층(132, 140, 150, 160, 170) 각각의 개수, 위치, 두께 또는 배열은 이에 한정되지 아니하며 다양할 수 있다.
제1 반도체 칩(200)은 재배선층(100)의 제1 면(100a) 상에 실장될 수 있다. 재배선층(100)은 제1 반도체 칩(200)과 중첩되는 팬-인(fan-in) 영역과 비중첩 되는 팬-아웃(fan-out)영역, 즉, 중첩되는 영역을 제외한 나머지 영역을 포함할 수 있다. 즉, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 팬-아웃 반도체 패키지(FOWLP)일 수 있다. 도면 상 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 팬-아웃 반도체 패키지를 도시하였으나, 이에 한정되는 것은 아니며, 웨이퍼 레벨 패키지(WLP)일 수 있다.
제1 반도체 칩(200)은 로직 칩 또는 메모리 칩일 수 있다. 제1 반도체 칩(200)은 CPU(Central Processing Unit), GPU(Graphic Processing Unit), FPGA(Field-Programmable Gate Array), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서(AP: Application Processor)일 수 있고, ADC(Analog-Digital Converter) 또는 ASIC(Application-Specific IC) 등의 로직 칩일 수도 있으나, 이에 제한되는 것은 아니다. 또 다른 예를 들어, 제1 반도체 칩(200)은, 휘발성 메모리(예를 들어, DRAM) 또는 비휘발성 메모리(예를 들어, ROM 또는 플래시 메모리) 등의 메모리 칩일 수도 있다. 또한, 제1 반도체 칩(200)은 로직 칩이 조합되어 구성되거나 메모리 칩이 조합되어 구성될 수 있으며, 로직 칩과 메모리 칩이 조합되어 구성될 수 있다.
제1 반도체 칩(200)은 제1 연결 패드(210)를 포함할 수 있다. 제1 연결 패드(210)는 제1 반도체 칩(200) 내의 하면에 배치될 수 있다. 그러나 이에 제한되지 않고, 제1 연결 패드(210)는 제1 반도체 칩(200)으로부터 재배선층(100)의 제1 면(100a)으로 전부 돌출되거나 일부만 돌출될 수 있다. 제1 연결 패드(210)는 제1 방향(D1)으로 이격되어 형성될 수 있다.
제1 연결 패드(210)는 제1 반도체 칩(200) 내에 형성되는 전기적인 회로와 전기적으로 연결될 수 있다. 제1 연결 패드(210)는 도전성 물질을 포함할 수 있다. 제1 연결 패드(210)는 예를 들어, 알루미늄(Al) 등과 같은 금속 물질을 포함할 수 있다.
제1 연결 단자(180)는 제1 연결 패드(210) 상에 형성될 수 있다. 제1 연결 단자(180)는 재배선층(100)의 제1 면(100a)과 제1 연결 패드(210) 사이에 배치될 수 있다. 제1 연결 단자(180)는 재배선층(100)의 제1 면(100a)에 노출된 제4 배선(174)과 접촉할 수 있다. 제1 연결 단자(180)는 제1 연결 패드(210)와 접촉할 수 있다. 제1 연결 단자(180)는 제1 반도체 칩(200)과 재배선층(100)을 전기적으로 연결할 수 있다.
제1 연결 단자(180)는 예를 들어, 솔더 볼(solder ball), 솔더 범프(solder bump), 또는 이들의 조합일 수 있다. 본 도면에서는 제1 연결 단자(180)가 볼의 형태를 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 연결 단자(180)는 예를 들어, 주석(Sn), 인듐(In), 납(Pb), 아연(Zn), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 안티모니(Sb), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 몰딩층(300)은 제1 반도체 칩(200)의 측면과 상면을 모두 덮을 수 있다. 제1 몰딩층(300)은 제1 반도체 칩(200)의 측면과 상면을 감쌀 수 있고, 제1 반도체 칩(200)과 재배선층의 제1 면(100a) 사이에 배치될 수 있다. 제1 몰딩층(300)은 제1 연결 단자(180)를 감쌀 수 있고, 이웃하는 제1 연결 단자(180) 사이를 채울 수 있다. 제1 몰딩층(300)의 측면은 재배선층(100)의 측면과 동일 평면을 이룰 수 있다.
본 도면에서는 제1 몰딩층(300)이 제1 반도체 칩(200)의 상면을 덮는 것으로 도시하였지만, 제1 몰딩층(300)의 상면은 제1 반도체 칩(200)의 상면과 동일 평면을 이룰 수 있다. 즉, 제1 몰딩층(300)의 상면은 평탄화 공정에 의해 일부 식각될 수 있고, 제1 반도체 칩(200)의 상면을 노출시킬 수 있다.
제1 몰딩층(300)은 예를 들어, 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound) 또는 이종 이상의 실리콘 하이브리드 물질을 포함할 수 있다.
솔더볼(500)은 재배선층(100)의 제2 면(100b) 상에 배치될 수 있다. 솔더볼(500)은 재배선층(100)의 제2 면(100b)으로부터 볼록하게 돌출될 수 있다. 솔더볼(500)은 재배선층(100)의 제2 면(100b)에 노출된 전극 패드(134)와 접촉할 수 있다. 따라서 솔더볼(500)은 재배선층(100)과 전기으로 연결될 수 있다. 또한 반도체 패키지는 솔더볼(500)을 통해 외부 장치와 전기적으로 연결될 수 있다.
본 도면에서는 솔더볼(500)의 제1 방향(D1)으로의 폭이 전극 패드(134)의 제1 방향(D1)으로의 폭과 동일하게 도시되어 있지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 솔더볼(500)의 제1 방향(D1)으로의 폭은 전극 패드(134)의 제1 방향(D1)으로의 폭보다 클 수도 있고, 작을 수도 있다.
도면에 도시된 솔더볼(500)의 개수, 모양, 크기 및 배열은 이에 한정되지 아니하며 다양할 수 있다. 솔더볼(500)은 제1 연결 단자(180)와 크기 또는 모양이 실질적으로 동일할 수 있고 본 도면에 도시된 바와 같이 다를 수 있다. 예를 들어, 솔더볼(500)은 제1 연결 단자(180)보다 크기가 클 수 있다.
솔더볼(500)은 전극 패드 지지층(130) 상에 배치될 수 있다. 솔더볼(500)의 적어도 일부는 전극 패드 지지층(130)과 접할 수 있다. 즉, 솔더볼(500)의 적어도 일부는 재배선층(100) 내에 배치될 수 있다.
솔더볼(500)은 예를 들어, 주석(Sn), 인듐(In), 납(Pb), 아연(Zn), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 안티모니(Sb), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 한정되는 것은 아니다.
도 2는 도 1의 S1 영역을 확대한 확대도이다.
도 2를 참조하면, 전극 패드(134)는 제1 배선(136) 상에 배치될 수 있다. 재배선층(100)의 제2 면(100b)로부터 전극 패드(134)까지 제2 방향(D2)으로의 높이는 제1 높이(H1)일 수 있다. 재배선층(100)의 제2 면(100b)로부터 제1 배선(136)까지 제2 방향(D2)으로의 높이는 제2 높이(H2)일 수 있다. 제2 높이(H2)는 제1 높이(H1)보다 클 수 있다.
즉, 전극 패드(134)는 제1 배선(136)으로부터 재배선층(100)의 제2 면(100b)을 향해 돌출될 수 있다. 전극 패드(134)는 재배선층(100)의 제2 면(100b)과 동일 평면을 이루지 않고, 재배선층(100)의 제2 면(100b)보다 제2 방향(D2)으로 상측에 배치될 수 있다.
전극 패드 지지층(130)의 하면은 재배선층(100)의 제2 면(100b)과 동일 평면을 이룰 수 있다. 전극 패드 지지층(130)은 전극 패드(134)의 측면, 제1 배선(136)의 하면 및 제1 절연층(132)의 하면과 접할 수 있다. 즉, 전극 패드 지지층(130)은 제2 방향(D2)으로 제2 높이(H2)를 가질 수 있다.
재배선층(100)의 제2 면(100b)은 적어도 하나의 트랜치(100t)를 포함할 수 있다. 트랜치(100t)는 전극 패드 지지층(130)과 전극 패드(134)에 의해 정의될 수 있다. 트랜치(100t)는 전극 패드(134)의 적어도 일부와 전극 패드 지지층(130)으 적어도 일부를 노출시킬 수 있다. 트랜치(100t)의 제2 방향(D2)으로의 깊이는 제1 높이(H1)일 수 있다.
솔더볼(500)은 트랜치(100t)의 상에 배치될 수 있다. 솔더볼(500)은 트랜치(100t)에 의해 노출된 전극 패드(134) 상에 배치될 수 있다. 솔더볼(500)은 전극 패드(134)와 접할 수 있다.
솔더볼(500)은 재배선층(100) 내에 배치되는 영역과 재배선층(100) 외에 배치되는 영역을 포함할 수 있다. 또한, 솔더볼(500)의 적어도 일부는 전극 패드 지지층(130)과 접할 수 있다. 전극 패드 지지층(130)은 솔더볼(500)의 적어도 일부를 감쌀 수 있다. 솔더볼(500)은 전극 패드 지지층(130)과 접하는 영역과 전극 패드 지지층(130)이 접하지 않는 영역을 포함할 수 있다.
따라서, 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 방법에 의해 제조된 반도체 패키지는 후술할 칩 라스트 공정에 의해 제조되지만, 솔더볼(500)의 적어도 일부가 재배선층(100)의 내부에 배치될 수 있다. 즉, 솔더볼(500)의 적어도 일부가 전극 패드 지지층(130)에 의해 감싸질 수 있어, 솔더볼(500)과 전극 패드(134)의 접합 신뢰성이 개선 또는 향상될 수 있다.
도 3 내지 도 12는 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 3 내지 도 12를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 방법에 대하여 설명한다.
도 3을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 방법은, 제1 캐리어 기판(105) 상에 제1 이형층(112, first release layer)이 형성될 수 있다.
제1 캐리어 기판(105)은 예를 들어, 유리 기판일 수 있다. 제1 캐리어 기판(105)은 또 다른 예를 들어, 실리콘, 금속, 플라스틱 또는 세라믹 등을 포함할 수 있으나, 본 발명의 기술적 사상은 이에 제한되는 것은 아니다.
제1 이형층(112)은 제1 캐리어 기판(105)에 접할 수 있다. 제1 이형층(112)은 제1 캐리어 기판(105) 상에 컨포멀하게 형성될 수 있다. 제1 이형층(112)의 제2 방향(D2)의 두께는 제1 두께(t1)일 수 있다. 제1 이형층(112)은 증착 또는 코팅 공정에 의해 형성될 수 있다.
제1 이형층(112)은 감광성 절연 물질(PhotoImageable Dielectric; PID)을 포함할 수 있다. 감광성 절연재는 포토리소그래피(photolithography) 공정이 가능하며, 웨이퍼 레벨에서 제조될 수 있다. 이에 따라 제1 이형층(112)은 보다 얇게 형성될 수 있으며, 후술되는 복수의 배선(136, 146, 156, 174) 및 비아(142, 152)들은 보다 미세한 피치(pitch)로 형성될 수 있다.
제1 이형층(112)은 예를 들어, 접착층(미도시)에 의해 제1 캐리어 기판(105) 상에 형성될 수 있다. 즉, 접착층이 제1 캐리어 기판(105)과 제1 이형층(112) 사이에 더 개재될 수 있다. 접착층은 단일층 또는 복수의 층으로 구성될 수 있다. 접착층은 예를 들어, 제1 캐리어 기판(105)과 함께 제거될 수 있는 폴리머 기반 물질 라이트-투 히트 컨버젼(Light To Heat Conversion; LTHC))을 포함할 수 있다. 접착층은 또 다른 예를 들어 티타늄(Ti)을 포함할 수 있다.
도 4를 참조하면, 제2 이형층(114)은 제1 이형층(112) 상에 형성될 수 있다. 제2 이형층(114)은 제1 이형층(112)의 적어도 일부를 노출시킬 수 있다. 제2 이형층(114)은 제1 이형층(112)의 상면의 적어도 일부를 노출시키는 제1 개구부(114o)를 포함할 수 있다.
제2 이형층(114)은 예를 들어, 제1 이형층(112)과 동일한 물질을 포함할 수 있다. 따라서, 제1 캐리어 기판(105) 상에 제1 두께(t1)를 갖는 제1 영역과 제2 두께(t2)를 갖는 제2 부분을 포함하는 이형층(110)이 형성될 수 있다. 이형층(110)은 제1 이형층(112)과 제2 이형층(114)을 포함할 수 있다. 여기서 제2 두께(t2)는 제1 두께(t1)와 제3 두께(t3)를 합한 값일 수 있다.
제2 이형층(114)은 감광성 절연 물질을 포함할 수 있다. 제2 이형층(114)은 예를 들어, 증착 또는 코딩 코팅 공정에 의해 제2 방향(D2)으로 제3 두께(t3)를 갖도록 형성될 수 있다. 그 후, 제1 개구부(114o)는 노광 및 현상 공정에 의해 형성될 수 있다. 여기서 제3 두께(t3)는 예를 들어, 3μm 이상 8 μm 이하일 수 있으나, 본 발명은 이에 제한되는 것은 아니다.
도 5를 참조하면, 배리어층(120)이 이형층(110) 상에 형성될 수 있다. 배리어층(120)은 이형층(110)의 상면을 따라 연장될 수 있다. 배리어층(120)은 제2 이형층(114)과 제1 개구부(114o) 상에 컨포멀하게 형성될 수 있다. 배리어층(120)은 제2 이형층(114)의 상면과 측면을 덮을 수 있다. 배리어층(120)은 제1 개구부(115
)에 의해 노출된 제1 이형층(112)의 상면을 덮을 수 있다.
배리어층(120)은 금속 물질을 포함할 수 있다. 배리어층(120)은 예를 들어 구리(Cu)를 포함할 수 있다. 배리어층(120)은 또 다른 예를 들어, 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
배리어층(120)은 예를 들어, 물리적 기상 증착법(PVD), 스퍼터링(Sputtering), 화학적 기상 증착법(CVD) 등의 방법을 이용하여 형성될 수 있지만, 이에 제한되는 것은 아니다.
이어서, 도 6을 참조하면, 전극 패드 지지층(130)이 배리어층(120) 상에 형성될 수 있다. 전극 패드 지지층(130)은 배리어층(120)의 적어도 일부를 노출시킬 수 있다. 전극 패드 지지층(130)은 배리어층(120)의 상면의 적어도 일부를 노출시키는 제2 개구부(130o)를 포함할 수 있다. 제2 개구부(130o)는 제1 개구부(114o)와 중첩되지 않을 수 있다. 즉, 제2 개구부(130o)는 제1 개구부(114o) 상에 형성되지 않을 수 있다. 제2 개구부(130o)는 제2 이형층(114) 상에 형성된 배리어층(120)의 상면을 노출시킬 수 있다.
전극 패드 지지층(130)은 이형층(110)과 동일한 물질을 포함할 수 있다. 전극 패드 지지층(130)은 예를 들어, 감광성 절연 물질을 포함할 수 있다.
도 7을 참조하면, 전극 패드 지지층(130) 상에 제1 절연층(132)이 형성될 수 있다. 제1 절연층(132)은 전극 패드 지지층(130)과 동일한 물질을 포함할 수 있다. 제1 절연층(132)은 포토리소그래피 공정에 의해 패터닝될 수 있다.
도 8을 참조하면, 전극 패드(134)와 제1 배선(136)이 전극 패드 지지층(130)과 제1 절연층(132) 상에 형성될 수 있다.
전극 패드(134)와 제1 배선(136)은 동일한 도전 물질을 포함할 수 있다. 전극 패드(134)와 제1 배선(136)은 배리어층(120)과 동일한 물질을 포함할 수 있다. 배리어층(120)은 구리(Cu)를 포함할 수 있다. 즉, 전극 패드(134)와 제1 배선(136)은 배리어층(120)을 씨드층(seed layer)으로 하여 형성될 수 있다. 또 다른 예를 들어, 전극 패드(134)와 제1 배선(136)은 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
전극 패드(134)와 제1 배선(136)은 전기 도금에 의해 형성될 수 있다. 전극 패드(134)와 제1 배선(136)은 다마신(damascene) 공정을 통하여 동시에 형성될 수 있다.
제1 배선(136)은 CMP(Chemical Mechanical Polishing)공정에 의해 일부 식각될 수 있다. 제1 배선(136)은 제1 절연층(132)의 상면과 동일한 레벨에 위치할 수 있다.
도 9를 참조하면, 전극 패드 지지층(130), 전극 패드(134), 제1 배선(136) 및 제1 절연층(132)을 포함하는 재배선층(100)이 배리어층(120) 상에 형성될 수 있다. 재배선층(100)은 전극 패드(134), 전극 패드 지지층(130), 복수의 배선(136, 146, 156, 174), 복수의 비아(142, 152) 및 복수의 절연층(132, 140, 150, 160, 170)을 포함할 수 있다.
전극 패드(134), 복수의 배선(136, 146, 156, 174) 및 복수의 비아(142, 152)은 동일한 물질을 포함할 수 있다. 복수의 절연층(132, 140, 150, 160, 170)은 전극 패드 지지층(130)과 동일한 물질을 포함할 수 있다. 복수의 절연층(132, 140, 150, 160, 170)은 예를 들어, 감광성 절연 물질을 포함할 수 있다. 복수의 절연층(132, 140, 150, 160, 170)은 포토리소그래피 공정에 의해 패터닝될 수 있다.
이어서, 제1 반도체 칩(200)이 재배선층(100)의 제1 면(100a)에 실장될 수 있다. 제1 연결 단자(180)는 재배선층(100)과 제1 반도체 칩(200) 사이에 배치될 수 있다. 제1 연결 단자(180)는 제4 배선(174)과 제1 연결 패드(210) 사이에 배치될 수 있다. 제1 연결 단자(180)는 제4 배선(174)과 제1 연결 패드(210)와 접촉할 수 있다. 제1 반도체 칩(200)은 제1 연결 단자(180)를 통해 재배선층(100)과 전기적으로 연결될 수 있다.
즉, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법은 재배선층(100)이 형성된 후 제1 반도체 칩(200)이 형성되는 칩 라스트(Chip Last) 방식으로 진행될 수 있다.
이어서, 제1 몰딩층(300)은 제1 반도체 칩(200)을 덮도록 형성될 수 있다. 제1 몰딩층(300)은 제1 반도체 칩(200)의 측면과 상면을 감쌀 수 있고, 제1 반도체 칩(200)과 재배선층의 제1 면(100a) 사이에 배치될 수 있다. 제1 몰딩층(300)은 제1 연결 단자(180)를 감쌀 수 있고, 이웃하는 제1 연결 단자(180) 사이를 채울 수 있다.
본 도면에서는 제1 몰딩층(300)이 제1 반도체 칩(200)의 상면을 덮는 것으로 도시하였지만, 제1 몰딩층(300)의 상면은 제1 반도체 칩(200)의 상면과 동일 평면을 이룰 수 있다.
도 10을 참조하면, 제2 캐리어 기판(400)은 제1 몰딩층(300) 상에 부착될 수 있다. 제2 캐리어 기판(400)은 제1 캐리어 기판(105)과 서로 마주보는 면에 배치될 수 있다. 예를 들어, 제2 캐리어 기판(400)과 제1 몰딩층(300) 사이에 접착층(도시되지 않음)이 더 형성될 수 있다. 접착층은 예를 들어, 제2 캐리어 기판(400)과 함께 제거될 수 있는 폴리머 기반 물질 라이트-투 히트 컨버젼(Light To Heat Conversion; LTHC))을 포함할 수 있다. 또는, 접착층은 예를 들어 에폭시 기반 열-릴리즈 물질, 자외선(UV) 접착제 등을 포함할 수 있다.
제2 캐리어 기판(400)은 예를 들어, 실리콘, 금속, 유리, 플라스틱, 세라믹 등을 포함할 수 있다. 제2 캐리어 기판(400)은 제1 캐리어 기판(105)과 동일한 물질을 포함하는 캐리어일 수 있다. 또는 제2 캐리어 기판(400)은 테이프일 수 있다.
이어서, 반도체 패키지의 상하를 반전시킬 수 있다. 그 후, 제1 캐리어 기판(105)이 반도체 패키지로부터 제거될 수 있다. 제1 이형층(112)이 노출될 수 있다. 제1 캐리어 기판(105)은 레이저를 이용하여 제거될 수 있다.
도 11을 참조하면, 제1 이형층(112)과 제2 이형층(114)이 제거될 수 있다.
제1 이형층(112) 상에 광 또는 레이저가 조사될 수 있다. 제1 이형층(112)과 제2 이형층(114)은 레이저를 이용하여 제거할 수 있다. 예를 들어 제1 이형층(112)과 제2 이형층(114)은 레이저 어블레이션(laser ablation)에 의해 제거될 수 있다.
이 때 레이저를 이용한 제1 캐리어 기판(105), 제1 이형층(112) 및 제2 이형층(114)의 제거는 배리어층(120)을 스톱 레이어(stop layer)로 하여 수행될 수 있다. 또한 배리어층(120)은 레이저 조사 시, 레이저가 전극 패드(134), 전극 패드 지지층(130), 복수의 배선(136, 146, 156, 174), 복수의 비아(142, 152) 및 복수의 절연층(132, 140, 150, 160, 170)을 포함하는 재배선층을 투과하는 것을 방지할 수 있다. 따라서 배리어층(120)은 제1 캐리어 기판(105), 제1 이형층(112) 및 제2 이형층(114)의 제거 과정에서 재배선층이 손상되는 것을 방지할 수 있다.
도 12를 참조하면, 배리어층(120)이 제거될 수 있다. 따라서 전극 패드(134)의 적어도 일부가 노출될 수 있다. 즉, 전극 패드 지지층(130)과 전극 패드(134)에 의해 정의되는 트렌치(100t)가 형성될 수 있다. 트렌치(100t)는 제2 이형층(114)이 제거된 위치에 형성될 수 있다. 트렌치(100t)는 제1 이형층(112)과 제2 이형층(114)이 제거됨으로써 형성될 수 있다.
이어서 도 1을 참조하면, 솔더볼(500)은 트렌치(100t) 상에 형성될 수 있다. 솔더볼(500)은 트렌치(100t) 내에 형성될 수 있다. 솔더볼(500)의 적어도 일부는 전극 패드 지지층(130)과 접촉할 수 있다. 따라서 솔더볼(500)과 전극 패드(134)의 접합 신뢰성이 개선 또는 향상될 수 있다.
솔더볼(500)은 트렌치(100t)에 의해 노출된 전극 패드(134)와 접할 수 있다. 솔더볼(500)은 복수의 배선(136, 146, 156, 174)과 전기적으로 연결될 수 있다.
이어서 소잉(sawing) 공정을 수행하고 제2 캐리어 기판(400)을 제거하여 도 1에 도시된 반도체 패키지가 제조될 수 있다.
도 13 및 도 14는 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 3 및 도 4와 다른 점을 중심으로 설명한다.
도 13을 참조하면, 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지의 제조 방법은 제1 캐리어 기판(105) 상에 이형층(110)이 형성될 수 있다.
이형층(110)은 제1 캐리어 기판(105)에 접할 수 있다. 이형층(110)은 제1 두께(t1)를 가지는 제1 부분(110_1)과 제2 두께(t2)를 가지는 제2 부분(110_2)을 제1 방향(D1)으로 이격되어 배치될 수 있다. 즉, 제1 부분(110_1)은 서로 이웃하는 제2 부분(110_2) 사이에 배치될 수 있고, 제2 부분(110_2)은 서로 이웃하는 제1 부분(110_1) 사이에 배치될 수 있다.
제1 두께(t1)는 제2 두께(t2)보다 작을 수 있다. 즉, 제2 부분(110_2)은 제1 캐리어 기판(105)의 상면으로부터 돌출될 수 있다. 제2 부분(110_2)의 상면은 제1 부분(110_1)의 상면보다 상측에 배치될 수 있다. 제1 두께(t1)와 제2 두께(t2)의 차이는 예를 들어, 3μm 이상 8 μm 이하일 수 있으나, 본 발명은 이에 제한되는 것은 아니다.
이형층(110)은 감광성 절연 물질을 포함할 수 있다. 이형층(110)은 포토리소그래피 공정에 의해 제1 부분(110_1)과 제2 부분(110_2)을 포함하도록 형성될 수 있다.
도 14를 참조하면, 배리어층(120)은 이형층(110) 상에 형성될 수 있다. 배리어층(120)은 이형층(110)의 상면을 따라 제1 방향(D1)으로 연장될 수 있다. 배리어층(120)은 이형층(110) 상에 컨포멀하게 형성될 수 있다. 이어서, 도 6 내지 도 12에 도시된 공정을 순차적으로 수행한 후, 도 1에 도시된 반도체 패키지가 제조될 수 있다.
도 15 내지 도 18은 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 15를 참조하면, 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지의 제조 방법은 도 3 내지 도 9에 도시된 공정을 순차적으로 수행한 후, 제1 몰딩층(300)을 제2 방향(D2)으로 관통하는 관통 비아(310)가 형성될 수 있다. 관통 비아(310)는 제1 반도체 칩(200)의 측면에 형성될 수 있다. 관통 비아(310)는 노출된 제4 배선(174) 상에 형성될 수 있다. 관통 비아(310)는 제4 배선(174)과 전기적으로 연결될 수 있다.
관통 비아(310)는 도전성 물질을 포함할 수 있다. 관통 비아(310)는 예를 들어, 복수의 배선(136, 146, 156, 174)과 동일한 물질을 포함할 수 있다. 관통 비아(310)는 예를 들어, 구리(Cu)를 포함할 수 있다. 관통 비아(310)는 또 다른 예를 들어, 탄소(C), 은(Ag), 코발트(Co), 탄탈륨(Ta), 인듐(In), 주석(Sn), 아연(Zn), 망간(Mn), 티타늄(Ti), 마그네슘(Mg), 크롬(Cr), 게르마늄(Ge), 스트론튬(Sr), 백금(Pt), 마그네슘(Mg), 알루미늄(Al) 또는 지르코늄(Zr) 중 적어도 하나를 포함할 수도 있다.
도 16을 참조하면, 제1 반도체 칩(200) 상에 제2 반도체 칩(600)이 실장될 수 있다. 제2 반도체 칩(600)은 로직 칩 또는 메모리 칩일 수 있다. 제2 반도체 칩(600)은 제2 연결 패드(610)를 포함할 수 있다. 제2 연결 패드(610)는 제2 반도체 칩(600) 내의 하면에 배치될 수 있다. 제2 연결 패드(610)는 제1 방향(D1)으로 이격되어 형성될 수 있다.
제2 연결 패드(610)는 제2 반도체 칩(600) 내에 형성되는 전기적인 회로와 전기적으로 연결될 수 있다. 제2 반도체 칩(600)은 도전성 물질을 포함할 수 있다. 제2 반도체 칩(600)은 예를 들어, 알루미늄(Al) 등과 같은 금속 물질을 포함할 수 있다.
제2 연결 단자(380)는 관통 비아(310)와 제2 연결 패드(610) 상에 형성될 수 있다. 제2 연결 단자(380)는 제2 반도체 칩(600)과 관통 비아(310)를 전기적으로 연결할 수 있다.
제2 연결 단자(380)는 예를 들어, 솔더 볼(solder ball), 솔더 범프(solder bump), 또는 이들의 조합일 수 있다. 본 도면에서는 제2 연결 단자(380)가 볼의 형태를 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 도면에 도시된 제2 연결 단자(380)의 개수, 모양, 크기 및 배열은 이에 한정되지 아니하며 다양할 수 있다. 제2 연결 단자(380)는 제1 연결 단자(180)와 크기 또는 모양이 실질적으로 동일할 수 있고, 본 도면에 도시된 바와 같이 다를 수 있다.
도 17을 참조하면, 제1 몰딩층(300) 상에 제2 몰딩층(700)이 형성될 수 있다. 제2 몰딩층(700)은 제1 몰딩층(300)의 상면을 감싸도록 형성될 수 있다. 제2 몰딩층(700)은 예를 들어, 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound) 또는 이종 이상의 실리콘 하이브리드 물질을 포함할 수 있다.
이어서, 제2 캐리어 기판(400)이 제2 몰딩층(700) 상에 부착될 수 있다.
이어서, 도 10 내지 도 12에 도시된 공정을 순차적으로 수행한 후, 도 18에 도시된 반도체 패키지가 제조될 수 있다.
구체적으로, 반도체 패키지의 상하를 반전시킬 수 있다. 제1 캐리어 기판(105), 제1 이형층(112) 및 제2 이형층(114)은 레이저를 이용하여 제거될 수 있다. 제2 이형층(114)이 제거된 위치에 솔더볼(500)이 형성될 수 있다.
도 19는 본 발명의 다른 몇몇 실시예들에 따른 반도체 패키지의 제조 방법에 의해 제조된 반도체 패키지를 설명하기 위한 도면이다.
도 19를 참조하면, 본 발명의 다른 몇몇 실시예들에 따른 반도체 패키지의 제조 방법에 의해 제조된 반도체 패키지는 도 3 내지 도 9, 도 15 내지 도 16 및 도 1에 도시된 공정을 순차적으로 수행하여 제1 반도체 칩(200)을 포함하는 제1 패키지가 형성되고, 제1 패키지 상에 제2 반도체 칩(15)을 포함하는 제2 패키지(10)가 형성될 수 있다.
제2 패키지(10)는 기판(11), 제2 연결 패드(12), 제3 연결 단자(13), 언더필재(14), 제2 반도체 칩(15) 및 제2 몰딩층(16)을 포함할 수 있다.
기판(11)은 예를 들어, PCB 기판 또는 세라믹 기판일 수 있다. 기판(11)은 또 다른 예를 들어, 인터포저(interposer)일 수 있다.
제2 연결 패드(12)는 제2 반도체 칩(15) 내의 하면에 배치될 수 있다. 제2 연결 패드(12)는 제1 방향(D1)으로 이격되어 형성될 수 있다. 제2 연결 패드(12)는 제2 반도체 칩(15) 내에 형성되는 전기적인 회로와 전기적으로 연결될 수 있다. 제2 반도체 칩(15)은 도전성 물질을 포함할 수 있다. 제2 반도체 칩(600)은 예를 들어, 알루미늄(Al) 등과 같은 금속 물질을 포함할 수 있다.
제2 연결 단자(380)는 관통 비아(310)와 제2 연결 패드(12) 상에 형성될 수 있다. 제2 연결 단자(380)는 제2 반도체 칩(600)과 관통 비아(310)를 전기적으로 연결할 수 있다.
제2 반도체 칩(15)은 기판(11)의 일면에 배치될 수 있다. 제2 반도체 칩(15)은 로직 칩 또는 메모리 칩일 수 있다. 제3 연결 단자(13)는 기판(11)과 제2 반도체 칩(15) 사이에 형성될 수 있다. 제3 연결 단자(13)는 기판(11) 상에 노출된 도전성 단자와 제2 반도체 칩(15)의 하면에 노출된 도전성 단자에 접할 수 있다. 제3 연결 단자(13)는 제1 연결 단자(180), 제2 연결 단자(380) 및 솔더볼(500)과 크기가 동일할 수 있고 본 도면에 도시된 바와 같이 다를 수 있다.
언더필재(14)는 기판(11)과 제2 반도체 칩(15) 사이의 빈 공간에 형성될 수 있다. 언더필재(14)는 이웃하는 제3 연결 단자(13) 사이를 채울 수 있다. 언더필재(14)는 제3 연결 단자(13)를 보호할 수 있다. 언더필재(14)는 제2 반도체 칩(15)이 흡수하게 되는 물리적 충격을 감소시킬 수 있다.
제2 몰딩층(16)은 기판(11) 상에 형성될 수 있다. 제2 몰딩층(16)은 제2 반도체 칩(15)의 상면과 측면 및 언더필재(14)의 측면을 감쌀 수 있다.
제2 패키지(10)는 제3 연결 단자(13) 및 관통 비아(310)를 통해 제1 반도체 칩(200)을 포함하는 제1 패키지와 전기적으로 연결될 수 있다.
도 20은 본 발명의 다른 몇몇 실시예들에 따른 반도체 패키지의 제조 방법에 의해 제조된 반도체 패키지를 설명하기 위한 도면이다.
도 20을 참조하면, 본 발명의 다른 몇몇 실시예들에 따른 반도체 패키지의 제조 방법에 의해 제조된 반도체 패키지는 도 3 내지 도 8에 도시된 공정을 순차적으로 수행한 후, 재배선층(100)의 제1 면(100a)에 연결 기판이 형성될 수 있다. 연결 기판은 예를 들어 PCB 기판일 수 있다. 연결 기판은 베이스층(320)과 서브 패드(312), 서브 배선(314) 및 서브 비아(316)를 포함할 수 있다.
서브 패드(312)는 연결 기판의 상면과 하면에 각각 배치될 수 있다. 서브 배선(314)은 베이스층(320) 사이에 개재될 수 있다. 서브 비아(316)는 베이스층(320)을 제2 방향(D2)으로 관통할 수 있다. 서브 비아(316)는 서브 패드(312)와 서브 배선(314) 상에 배치될 수 있다. 서브 패드(312)와 서브 배선(314)은 서브 비아(316)를 통해 전기적으로 연결될 수 있다.
서브 패드(312), 서브 배선(314) 및 서브 비아(316)는 도전성 물질을 포함할 수 있다. 서브 패드(312), 서브 배선(314) 및 서브 비아(316)는 예를 들어, 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
제1 반도체 칩(200)은 연결 기판 사이에 실장될 수 있다. 또는 제1 반도체 칩(200)이 재배선층 상에 실장된 후, 제1 반도체 칩(200)의 측면에 연결 기판이 형성될 수 있다.
이어서, 연결 기판과 제1 반도체 칩(200)의 측면과 상면을 덮는 제1 몰딩층(300)이 형성될 수 있다. 즉, 제1 반도체 칩(200)을 포함하는 제1 패키지가 형성될 수 있다. 제1 패키지 상에 제2 반도체 칩(15)을 포함하는 제2 패키지(10)가 형성될 수 있다. 제2 패키지(10)는 제3 연결 단자(13) 및 관통 비아(310)를 통해 제1 반도체 칩(200)을 포함하는 제1 패키지와 전기적으로 연결될 수 있다. 제2 패키지(10)는 도 19에서 설명한 바 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
105: 제1 캐리어 기판 110: 재배선층
110: 이형층 112: 제1 이형층
114: 제2 이형층 120: 배리어층
130: 전극 패드 지지층 136, 146, 156, 174: 배선
142, 152: 비아 200: 제1 반도체 칩
300: 제1 몰딩층 400: 제2 캐리어 기판
500: 솔더볼

Claims (10)

  1. 제1 캐리어 기판 상에, 제1 두께를 가지는 제1 부분과 상기 제1 두께보다 두꺼운 제2 두께를 가지는 제2 부분을 포함하는 이형층(release layer)을 형성하고,
    상기 이형층 상에 배리어층을 형성하고,
    상기 배리어층 상에 복수의 배선과 상기 복수의 배선을 감싸는 절연층을 포함하는 재배선층을 형성하고,
    상기 재배선층 상에 상기 재배선층과 전기적으로 연결되는 반도체 칩을 실장하고,
    상기 재배선층 상에 상기 반도체 칩을 감싸는 몰딩층을 형성하고,
    상기 몰딩층 상에 제2 캐리어 기판을 부착하고,
    상기 제1 캐리어 기판과 상기 이형층을 제거하고,
    상기 배리어층을 제거하고,
    상기 배리어층과 상기 이형층의 제2 부분이 제거되어 노출된 상기 재배선층 상에 솔더볼을 부착하는 것을 포함하는 반도체 패키지의 제조 방법.
  2. 제 1항에 있어서,
    상기 배리어층은 금속 물질을 포함하는 반도체 패키지의 제조 방법.
  3. 제 1항에 있어서,
    상기 배리어층은 상기 복수의 배선과 동일한 물질을 포함하는 반도체 패키지의 제조 방법.
  4. 제 1항에 있어서,
    상기 이형층을 형성하는 것은,
    상기 제1 캐리어 기판 상에, 상기 제1 두께를 가지는 제1 이형층을 형성하고,
    상기 제1 이형층 상에, 상기 제1 이형층의 적어도 일부를 노출시키는 개구부를 포함하며 제3 두께를 가지는 제2 이형층을 형성하는 것을 포함하고,
    상기 개구부는 상기 제1 부분에 형성되는 반도체 패키지의 제조 방법.
  5. 제 4항에 있어서,
    상기 제3 두께는 3μm 이상 8μm 이하인 반도체 패키지의 제조 방법.
  6. 제 1항에 있어서,
    상기 이형층은 상기 절연층과 동일한 물질을 포함하는 반도체 패키지의 제조 방법.
  7. 제1 캐리어 기판 상에 제1 이형층을 형성하고,
    상기 제1 이형층 상에, 상기 제1 이형층의 상면의 적어도 일부를 노출시키는 개구부를 포함하는 제2 이형층을 형성하고,
    상기 제2 이형층 상에, 상기 제2 이형층의 상면을 따라 연장되는 배리어층을 형성하고,
    상기 배리어층 상에, 복수의 배선과 상기 복수의 배선을 감싸는 절연층을 포함하는 재배선층을 형성하고,
    상기 재배선층 상에 상기 재배선층과 전기적으로 연결되는 제1 반도체 칩을 실장하고,
    상기 제1 반도체 칩 상에 제2 캐리어 기판을 부착하고,
    상기 제1 캐리어 기판, 상기 제1 이형층 및 상기 제2 이형층을 레이저를 이용하여 제거하고,
    상기 배리어층을 제거하고,
    상기 재배선층의 상기 제2 이형층이 제거된 위치에 솔더볼을 부착하는 것을 포함하고,
    상기 제1 이형층 및 상기 제2 이형층은 감광성 절연 물질을 포함하는 반도체 패키지의 제조 방법.
  8. 제 7항에 있어서,
    상기 재배선층 상에 상기 제1 반도체 칩을 실장한 후,
    상기 재배선층 상에 제1 반도체 칩을 감싸는 제1 몰딩층으로서, 제1 몰딩층을 관통하는 관통 비아를 포함하는 제1 몰딩층을 형성하고,
    상기 제1 몰딩층 상에 제2 반도체 칩을 실장하는 것을 더 포함하고,
    상기 제2 반도체 칩은, 상기 관통 비아를 통해 상기 재배선층과 전기적으로 연결되고,
    상기 제2 반도체 칩 상에, 상기 제2 캐리어 기판이 부착되는 반도체 패키지의 제조 방법.
  9. 제 7항에 있어서,
    상기 재배선층 상에 상기 제1 반도체 칩을 실장한 후,
    상기 재배선층 상에 제1 반도체 칩을 감싸고 그 내부를 관통하는 관통 비아를 포함하는 제1 몰딩층을 형성하고,
    상기 제1 몰딩층 상에, 기판과 상기 기판 상에 실장된 제2 반도체 칩과 상기 기판 상에 상기 제2 반도체 칩을 감싸는 제2 몰딩층을 포함하는 패키지가 실장되는 것을 더 포함하고,
    상기 제2 몰딩층 상에, 상기 제2 캐리어 기판이 부착되고,
    상기 관통 비아는, 복수의 서브 배선과 상기 복수의 서브 배선을 감싸는 서브 절연층을 포함하고,
    상기 제2 반도체 칩은, 상기 기판 및 상기 관통 비아를 통해 상기 재배선층과 전기적으로 연결되는 반도체 패키지의 제조 방법.
  10. 제1 캐리어 기판 상에 제1 이형층을 형성하고,
    상기 제1 이형층 상에, 상기 제1 이형층의 상면의 적어도 일부를 노출시키는 제1 개구부를 포함하는 제2 이형층을 형성하고,
    상기 제2 이형층 상에, 상기 제2 이형층의 상면을 따라 연장되고 금속 물질을 포함하는 배리어층을 형성하고,
    상기 배리어층 상에, 상기 배리어층의 상면의 적어도 일부를 노출시키고 상기 제1 개구부와 오버랩되지 않는 제2 개구부를 포함하는 전극 패턴 지지층을 형성하고,
    상기 전극 패턴 지지층 상에, 복수의 배선과 상기 복수의 배선을 감싸는 절연층을 포함하는 재배선층을 형성하고,
    상기 재배선층 상에 반도체 칩을 실장하고,
    상기 재배선층 상에 상기 반도체 칩을 감싸는 몰딩층을 형성하고,
    상기 몰딩층 상에 제2 캐리어 기판을 부착하고,
    상기 제1 캐리어 기판, 상기 제1 이형층 및 상기 제2 이형층을 레이저를 이용하여 제거하고,
    상기 배리어층을 제거하고,
    상기 제2 이형층이 제거된 위치에 솔더볼을 형성하고,
    상기 제2 캐리어 기판을 제거하는 것을 포함하되,
    상기 제1 이형층, 상기 제2 이형층 및 상기 절연층은 감광성 절연 물질을 포함하는 반도체 패키지의 제조 방법.
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