KR102428373B1 - 반도체 장치 - Google Patents
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Abstract
구리, 알루미늄, 금, 은, 몰리브덴 등을 사용하여 형성되는 배선의 가공 공정의 안정성을 높인다. 또는, 본 반도체막의 불순물 농도를 저감한다. 또는, 반도체 장치의 전기 특성을 향상시킨다. 산화물 반도체막과, 상기 산화물 반도체막에 접하는 산화물막과, 상기 산화물막에 접하는, 구리, 알루미늄, 금, 은, 몰리브덴 등을 사용하여 형성되는 한 쌍의 도전막을 갖는 트랜지스터에 있어서, 산화물막이 복수의 결정부를 갖고, 상기 복수의 결정부에 있어서, c축 배향성을 갖고, 또한 c축이 산화물 반도체막 또는 산화물막의 상면의 법선 벡터에 평행한 방향을 향하고 있다.
Description
트랜지스터를 갖는 반도체 장치 및 그 제작 방법에 관한 것이다.
액정 표시 장치나 발광 표시 장치로 대표되는 플랫 패널 디스플레이의 대부분에 사용되고 있는 트랜지스터는, 유리 기판 위에 형성된 아몰퍼스 실리콘, 단결정 실리콘 또는 다결정 실리콘 등의 실리콘 반도체에 의해 구성되어 있다. 또한, 상기 실리콘 반도체를 사용한 트랜지스터는 집적 회로(IC) 등에도 이용되고 있다.
최근, 실리콘 반도체 대신에, 반도체 특성을 나타내는 금속 산화물을 트랜지스터에 사용하는 기술이 주목받고 있다. 또한, 본 명세서 중에서는, 반도체 특성을 나타내는 금속 산화물을 산화물 반도체라 부르기로 한다.
예를 들면, 산화물 반도체로서, 산화아연 또는 In-Ga-Zn계 산화물을 사용한 트랜지스터를 제작하고, 상기 트랜지스터를 표시 장치의 화소의 스위칭 소자 등에 사용하는 기술이 개시되어 있다(특허문헌 1 및 특허문헌 2 참조).
또한, 플랫 패널 디스플레이의 대면적화 및 고정밀화에 수반하여, 구동 주파수가 높아짐과 함께, 배선의 저항 및 기생 용량이 증대되어, 배선 지연이 발생한다. 그 때문에, 배선 지연을 억제하기 위해서, 구리를 사용하여 배선을 형성하는 기술이 검토되고 있다(특허문헌 3).
그러나, 배선의 구성 원소인, 구리, 알루미늄, 금, 은, 몰리브덴 등은 가공하기 어렵고, 또한, 가공의 도중에 있어서 산화물 반도체막으로 확산되어 버린다는 문제가 있다.
배선의 구성 원소인, 구리, 알루미늄, 금, 은, 몰리브덴 등은 트랜지스터의 전기 특성의 불량의 원인으로 되는 불순물의 하나이다. 이 때문에, 상기 불순물이 산화물 반도체막에 혼입됨으로써, 당해 산화물 반도체막이 저저항화되어 버려, 경시 변화나 스트레스 시험에 의해, 트랜지스터의 전기 특성, 대표적으로는 임계값 전압의 변동량이 증대된다는 문제가 있다.
따라서, 본 발명의 일 형태는, 구리, 알루미늄, 금, 은, 몰리브덴 등을 사용하여 형성되는 배선의 가공 공정의 안정성을 높이는 것을 과제로 한다. 또는, 본 발명의 일 형태는, 산화물 반도체막의 불순물 농도를 저감하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 반도체 장치의 전기 특성을 향상시키는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 반도체 장치의 신뢰성을 향상시키는 것을 과제의 하나로 한다. 또한, 본 발명의 일 형태는, 반도체 장치의 고속 동작을 실현하는 것을 과제로 한다. 또한, 본 발명의 일 형태는, 반도체 장치의 전력 절약화를 실현하는 것을 과제로 한다. 또한, 본 발명의 일 형태는, 생산성이 우수한 반도체 장치를 실현하는 것을 과제로 한다. 또한, 본 발명의 일 형태는, 이들 과제 모두를 해결할 필요는 없는 것으로 한다.
본 발명의 일 형태는, 산화물 반도체막과, 상기 산화물 반도체막에 접하는 산화물막과, 상기 산화물막에 접하는, 구리, 알루미늄, 금, 은, 몰리브덴 등을 사용하여 형성되는 한 쌍의 도전막을 갖는 트랜지스터에 있어서, 산화물막이 복수의 결정부를 갖고, 상기 복수의 결정부에 있어서, c축 배향성을 갖고, 또한 c축이 산화물 반도체막 또는 산화물막의 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 특징으로 한다. 복수의 결정부를 갖고, 상기 복수의 결정부에 있어서, c축 배향성을 갖고, 또한 c축이 산화물 반도체막 또는 산화물막의 상면의 법선 벡터에 평행한 방향을 향하여 산화물막을, 산화물 반도체막과 한 쌍의 도전막 사이에 형성함으로써, 한 쌍의 도전막을 구성하는 금속 원소, 대표적으로는 구리, 알루미늄, 금, 은, 몰리브덴 등이, 산화물 반도체막으로 이동하는 것을 방지하는 것이 가능하다. 이 결과, 산화물 반도체막에 있어서, 구리, 알루미늄, 금, 은, 몰리브덴 등을 저감할 수 있다.
또한, 본 발명의 일 형태는, 산화물 반도체막과, 산화물 반도체막에 접하는 산화물막과, 산화물막에 접하는, 구리, 알루미늄, 금, 은 또는 몰리브덴을 갖는 한 쌍의 도전막과, 산화물 반도체막 또는 산화물막에 접하는 게이트 절연막과, 게이트 절연막을 개재하여, 산화물 반도체막 및 산화물막과 중첩되는 게이트 전극을 갖고, 산화물막은 복수의 결정부를 갖고, 상기 복수의 결정부에 있어서, c축 배향성을 갖고, 또한 c축이 산화물 반도체막 또는 산화물막의 상면의 법선 벡터에 평행한 방향을 향하고 있는 트랜지스터를 갖는 반도체 장치이다.
또한, 산화물막에 포함되는 복수의 결정부에 있어서, a축 및 b축의 배향은 불규칙하다. 또한, 한 쌍의 도전막은 단층 구조이어도 된다. 또는, 한 쌍의 도전막은 적층 구조이어도 된다. 또한, 한 쌍의 도전막이 적층 구조인 경우, 적어도 산화물막에 접하는 막에 있어서, 구리, 알루미늄, 금, 은 또는 몰리브덴을 갖는다.
또한, 상기 트랜지스터는 보텀 게이트형 트랜지스터이며, 게이트 전극 및 한 쌍의 도전막 사이에, 게이트 절연막, 산화물 반도체막 및 산화물막을 순서대로 갖고, 게이트 절연막은, 산화물 반도체막에 있어서 산화물막과 접하는 면과 반대면에서 접하는 산화물 절연막과, 게이트 전극 및 산화물 절연막과 접하는 질화물 절연막을 갖는다.
또한, 상기 트랜지스터는 톱 게이트형 트랜지스터이며, 산화물 반도체막 및 게이트 전극 사이에, 산화물막, 한 쌍의 도전막 및 게이트 절연막을 순서대로 갖고, 산화물 반도체막은 하지 절연막과 접하고, 하지 절연막은 산화물 반도체막에 있어서 산화물막과 접하는 면과 반대면에서 접하는 산화물 절연막과, 상기 산화물 절연막과 접하는 질화물 절연막을 갖는다.
또한, 한 쌍의 도전막에 있어서, 산화물막과 접하는 면과 반대면에 보호막을 가져도 된다.
보호막은 질화물 절연막이며, 대표적으로는 질화실리콘, 질화산화실리콘, 질화알루미늄 또는 질화산화알루미늄으로 형성되어도 된다.
또는, 보호막은 투광성을 갖는 도전막이며, 대표적으로는, 인듐 주석 산화물, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물 또는 산화실리콘을 포함하는 인듐 주석 산화물로 형성되어도 된다.
또는, 보호막은 In, Ga, 혹은 Zn을 포함하는 산화물막이며, 대표적으로는 In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Ga, Y, Zr, La, Ce 또는 Nd)로 형성된다.
본 발명의 일 형태에 의해, 구리, 알루미늄, 금, 은, 몰리브덴 등을 사용하여 형성되는 배선의 가공 공정의 안정성을 높일 수 있다. 또는, 본 발명의 일 형태에 의해, 산화물 반도체막을 사용한 반도체 장치 등에 있어서, 산화물 반도체막의 불순물을 저감할 수 있다. 또는, 본 발명의 일 형태에 의해, 산화물 반도체막을 사용한 반도체 장치에 있어서, 전기 특성을 향상시킬 수 있다. 또는, 본 발명의 일 형태에 의해, 산화물 반도체막을 사용한 반도체 장치에 있어서, 신뢰성을 향상시킬 수 있다. 또한, 본 발명의 일 형태에 의해, 반도체 장치의 고속 동작을 실현할 수 있다. 또한, 본 발명의 일 형태에 의해, 반도체 장치의 전력 절약화를 실현할 수 있다. 또한, 본 발명의 일 형태에 의해, 생산성이 우수한 반도체 장치를 실현할 수 있다.
도 1은 트랜지스터의 일 형태를 설명하는 상면도 및 단면도.
도 2는 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도.
도 3은 트랜지스터의 밴드 구조를 설명하는 도면.
도 4는 IGZO(111)의 계산 모델을 설명하는 도면.
도 5는 Cu의 확산 경로 및 활성 장벽을 설명하는 도면.
도 6은 Cu의 확산 경로 및 활성 장벽을 설명하는 도면.
도 7은 Cu의 확산 경로 및 활성 장벽을 설명하는 도면.
도 8은 Cu의 확산 경로 및 활성 장벽을 설명하는 도면.
도 9는 Cu의 활성 장벽을 설명하는 도면.
도 10은 ZnO의 계산 모델을 설명하는 도면.
도 11은 Cu의 확산 경로 및 활성 장벽을 설명하는 도면.
도 12는 Cu의 확산 경로 및 활성 장벽을 설명하는 도면.
도 13은 Cu의 활성 장벽을 설명하는 도면.
도 14는 트랜지스터의 일 형태를 설명하는 단면도.
도 15는 트랜지스터의 일 형태를 설명하는 단면도.
도 16은 트랜지스터의 일 형태를 설명하는 상면도 및 단면도.
도 17은 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도.
도 18은 반도체 장치의 일 형태를 설명하는 블록도 및 회로도.
도 19는 반도체 장치의 일 형태를 설명하는 상면도.
도 20은 반도체 장치의 일 형태를 설명하는 단면도.
도 21은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 22는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 23은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 24는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 25는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 26은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 27은 산화물 반도체의 극미 전자선 회절 패턴을 도시하는 도면.
도 28은 산화물 반도체의 불순물 분석 결과 및 XRD 분석 결과를 도시하는 도면.
도 29는 산화물 반도체의 불순물 분석 결과 및 XRD 분석 결과를 도시하는 도면.
도 30은 산화물 반도체의 불순물 분석 결과 및 XRD 분석 결과를 도시하는 도면.
도 31은 산화물 반도체의 불순물 분석 결과 및 XRD 분석 결과를 도시하는 도면.
도 32는 트랜지스터의 일 형태를 설명하는 단면도.
도 33은 트랜지스터의 일 형태를 설명하는 단면도.
도 2는 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도.
도 3은 트랜지스터의 밴드 구조를 설명하는 도면.
도 4는 IGZO(111)의 계산 모델을 설명하는 도면.
도 5는 Cu의 확산 경로 및 활성 장벽을 설명하는 도면.
도 6은 Cu의 확산 경로 및 활성 장벽을 설명하는 도면.
도 7은 Cu의 확산 경로 및 활성 장벽을 설명하는 도면.
도 8은 Cu의 확산 경로 및 활성 장벽을 설명하는 도면.
도 9는 Cu의 활성 장벽을 설명하는 도면.
도 10은 ZnO의 계산 모델을 설명하는 도면.
도 11은 Cu의 확산 경로 및 활성 장벽을 설명하는 도면.
도 12는 Cu의 확산 경로 및 활성 장벽을 설명하는 도면.
도 13은 Cu의 활성 장벽을 설명하는 도면.
도 14는 트랜지스터의 일 형태를 설명하는 단면도.
도 15는 트랜지스터의 일 형태를 설명하는 단면도.
도 16은 트랜지스터의 일 형태를 설명하는 상면도 및 단면도.
도 17은 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도.
도 18은 반도체 장치의 일 형태를 설명하는 블록도 및 회로도.
도 19는 반도체 장치의 일 형태를 설명하는 상면도.
도 20은 반도체 장치의 일 형태를 설명하는 단면도.
도 21은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 22는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 23은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 24는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 25는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 26은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 27은 산화물 반도체의 극미 전자선 회절 패턴을 도시하는 도면.
도 28은 산화물 반도체의 불순물 분석 결과 및 XRD 분석 결과를 도시하는 도면.
도 29는 산화물 반도체의 불순물 분석 결과 및 XRD 분석 결과를 도시하는 도면.
도 30은 산화물 반도체의 불순물 분석 결과 및 XRD 분석 결과를 도시하는 도면.
도 31은 산화물 반도체의 불순물 분석 결과 및 XRD 분석 결과를 도시하는 도면.
도 32는 트랜지스터의 일 형태를 설명하는 단면도.
도 33은 트랜지스터의 일 형태를 설명하는 단면도.
이하에서는, 본 발명의 실시 형태에 대하여 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시 형태 및 실시예의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 실시 형태 및 실시예에 있어서, 동일 부분 또는 마찬가지의 기능을 갖는 부분에는, 동일한 부호 또는 동일한 해치 패턴을 상이한 도면간에서 공통적으로 사용하고, 그 반복 설명은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에 있어서, 각 구성의 크기, 막의 두께 또는 영역은 명료화를 위해서 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되는 것은 아니다.
또한, 본 명세서에서 사용하는 제1, 제2, 제3 등의 용어는, 구성 요소의 혼동을 피하기 위해서 붙인 것이며, 수적으로 한정하는 것은 아니다. 그 때문에, 예를 들면 「제1」을 「제2」 또는 「제3」 등으로 적절히 치환하여 설명할 수 있다.
또한, 「소스」나 「드레인」의 기능은, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 교체되는 경우가 있다. 이 때문에, 본 명세서에 있어서는, 「소스」와 「드레인」이라는 용어는 교체하여 사용할 수 있는 것으로 한다.
또한, 전압이란 2점간에 있어서의 전위차를 말하고, 전위란 어떤 한 점에 있어서의 정전기장 안에 있는 단위 전하가 갖는 정전 에너지(전기적인 위치 에너지)를 말한다. 단, 일반적으로, 어떤 한 점에 있어서의 전위와 기준으로 되는 전위(예를 들면 접지 전위)의 전위차를, 간단히 전위 혹은 전압이라 부르고, 전위와 전압이 동의어로서 사용되는 경우가 많다. 이 때문에, 본 명세서에서는 특별히 지정하는 경우를 제외하고, 전위를 전압으로 바꿔 이해해도 되고, 전압을 전위로 바꿔 이해해도 되는 것으로 한다.
본 명세서에 있어서, 포토리소그래피 공정을 행한 후에 에칭 공정을 행하는 경우는, 포토리소그래피 공정에서 형성한 마스크는 제거하는 것으로 한다.
(실시 형태 1)
본 실시 형태에서는, 본 발명의 일 형태인 반도체 장치 및 그 제작 방법에 대하여 도면을 참조하여 설명한다.
산화물 반도체막을 사용한 트랜지스터에 있어서, 트랜지스터의 전기 특성의 불량으로 이어지는 결함의 일례로서 산소 결손이 있다. 예를 들면, 막 중에 산소 결손이 포함되어 있는 산화물 반도체막을 사용한 트랜지스터는, 임계값 전압이 마이너스 방향으로 변동하기 쉬워, 노멀리 온 특성으로 되기 쉽다. 이것은, 산화물 반도체막에 포함되는 산소 결손에 기인하여 전하가 발생하여, 저저항화되기 때문이다. 트랜지스터가 노멀리 온 특성을 가지면, 동작 시에 동작 불량이 발생하기 쉬워지거나, 또는 비동작 시의 소비 전력이 높아지는 등의 다양한 문제가 발생한다. 또한, 경시 변화나 스트레스 시험에 의해, 트랜지스터의 전기 특성, 대표적으로는 임계값 전압의 변동량이 증대된다는 문제가 있다.
산소 결손의 발생 원인의 하나로서, 트랜지스터의 제작 공정에 발생하는 대미지가 있다. 예를 들면, 산화물 반도체막 위에 플라즈마 CVD법 또는 스퍼터링법에 의해 절연막, 도전막 등을 형성할 때, 그 형성 조건에 따라서는 당해 산화물 반도체막에 대미지가 생기는 경우가 있다.
또한, 산소 결손에 한하지 않고, 절연막의 구성 원소인 실리콘이나 탄소 등의 불순물도, 트랜지스터의 전기 특성의 불량의 원인으로 된다. 또한, 예를 들면 제8세대 이상의 대면적 기판을 사용하여 트랜지스터를 제작하는 경우, 배선 지연을 억제하기 위해서, 구리, 알루미늄, 금, 은, 몰리브덴 등의 저저항 재료를 사용하여 배선을 형성한다. 그러나, 배선의 구성 원소인, 구리, 알루미늄, 금, 은, 몰리브덴 등도 트랜지스터의 전기 특성의 불량의 원인으로 되는 불순물의 하나이다. 이 때문에, 상기 불순물이 산화물 반도체막에 혼입됨으로써, 당해 산화물 반도체막이 저저항되어 버려, 경시 변화나 스트레스 시험에 의해, 트랜지스터의 전기 특성, 대표적으로는 임계값 전압의 변동량이 증대된다는 문제가 있다.
따라서, 본 실시 형태에서는, 산화물 반도체막을 갖는 트랜지스터를 구비하는 반도체 장치에 있어서, 채널 영역인 산화물 반도체막에의 산소 결손 및 산화물 반도체막의 불순물 농도를 저감하는 것을 과제의 하나로 한다.
한편, 시장에서 판매되고 있는 표시 장치는, 화면 크기가 대각 60인치 이상으로 대형화되는 경향이 있고, 또한, 대각 120인치 이상의 화면 크기도 고려한 개발이 행해지고 있다. 이 때문에, 표시 장치에 사용되는 유리 기판에 있어서는, 제8세대 이상의 대면적화가 진행되고 있다. 그러나, 대면적 기판을 사용하는 경우, 고온 처리, 예를 들면 450℃ 이상의 가열 처리를 하기 위해서 가열 장치가 대형이며 고가로 되어 버려, 생산 비용이 증대되어 버린다. 또한, 고온 처리를 행하면, 기판의 휨이나 수축이 발생해 버려, 수율이 저감되어 버린다.
따라서, 본 실시 형태에서는, 적은 가열 처리 공정수 및 대면적 기판을 사용해도 가능한 온도의 가열 처리를 사용하여, 반도체 장치를 제작하는 것을 과제의 하나로 한다.
도 1의 (a) 내지 도 1의 (c)에, 반도체 장치가 갖는 트랜지스터(60)의 상면도 및 단면도를 도시한다. 도 1에 도시한 트랜지스터(60)는, 채널 에치형 트랜지스터이다. 도 1의 (a)는 트랜지스터(60)의 상면도이고, 도 1의 (b)는 도 1의 (a)의 일점쇄선 A-B간의 단면도이며, 도 1의 (c)는 도 1의 (a)의 일점쇄선 C-D간의 단면도이다. 또한, 도 1의 (a)에서는, 명료화를 위해서, 기판(11), 트랜지스터(60)의 구성 요소의 일부(예를 들면, 게이트 절연막(17)), 산화물 절연막(23), 산화물 절연막(24), 질화물 절연막(25) 등을 생략하고 있다.
도 1의 (b) 및 도 1의 (c)에 도시한 트랜지스터(60)는, 기판(11) 위에 형성되는 게이트 전극(15)과, 기판(11) 및 게이트 전극(15) 위에 형성되는 게이트 절연막(17)과, 게이트 절연막(17)을 개재하여, 게이트 전극(15)과 중첩되는 다층막(20)과, 다층막(20)에 접하고, 전극으로서 기능하는 한 쌍의 도전막(이하, 한 쌍의 전극(21, 22)이라 칭하여 설명함)을 갖는다. 또한, 게이트 절연막(17), 다층막(20) 및 한 쌍의 전극(21, 22) 위에는, 산화물 절연막(23), 산화물 절연막(24) 및 질화물 절연막(25)으로 구성되는 보호막(26)이 형성된다.
본 실시 형태에 나타내는 트랜지스터(60)에 있어서, 다층막(20)은, 산화물 반도체막(18) 및 산화물막(19)을 갖는다. 또한, 산화물 반도체막(18)의 일부가 채널 영역으로서 기능한다. 또한, 산화물막(19)에 접하도록, 산화물 절연막(23)이 형성되어 있고, 산화물 절연막(23)에 접하도록 산화물 절연막(24)이 형성되어 있다. 즉, 산화물 반도체막(18)과 산화물 절연막(23) 사이에, 산화물막(19)이 형성되어 있다.
본 실시 형태에 있어서, 산화물막(19)은 CAAC(C Axis Aligned Crystalline) 산화물막을 사용하여 형성되는 것을 특징으로 한다. CAAC 산화물막의 상세에 관해서는 후술하지만, CAAC 산화물막은, 결정립계가 확인되지 않고, c축 배향성을 갖고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있다. 이 때문에, 산화물막(19)이 한 쌍의 전극(21, 22)을 구성하는 금속 원소, 예를 들면 구리, 알루미늄, 금, 은, 몰리브덴 등의 이동을 방지하는 막으로서 기능한다. 이 때문에, 한 쌍의 전극(21, 22)을 구성하는 금속 원소가 산화물 반도체막(18)으로 이동하기 어려워진다. 이 결과, 다층막(20)에 포함되는 산화물 반도체막(18)의 불순물을 저감할 수 있다. 또한, 전기 특성을 향상시킨 트랜지스터를 제작할 수 있다.
이하에, 트랜지스터(60)의 다른 구성의 상세에 대하여 설명한다.
기판(11)의 재질 등에 큰 제한은 없지만, 적어도, 후의 열처리에 견딜 수 있을 정도의 내열성을 갖고 있을 필요가 있다. 예를 들면, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(11)으로서 사용해도 된다. 또한, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용하는 것도 가능하고, 이들 기판 위에 반도체 소자가 설치된 것을 기판(11)으로서 사용해도 된다. 또한, 기판(11)으로서, 유리 기판을 사용하는 경우, 제6세대(1500㎜×1850㎜), 제7세대(1870㎜×2200㎜), 제8세대(2200㎜×2400㎜), 제9세대(2400㎜×2800㎜), 제10세대(2950㎜×3400㎜) 등의 대면적 기판을 사용함으로써 대형의 표시 장치를 제작할 수 있다.
또한, 기판(11)으로서, 가요성 기판을 사용하고, 가요성 기판 위에 직접 트랜지스터(60)를 형성해도 된다. 또는, 기판(11)과 트랜지스터(60) 사이에 박리층을 형성해도 된다. 박리층은, 그 위에 반도체 장치를 일부 혹은 전부 완성시킨 후, 기판(11)으로부터 분리하여, 다른 기판에 옮겨 적재하는 데 사용할 수 있다. 그때, 트랜지스터(60)는 내열성이 떨어지는 기판이나 가요성의 기판에도 옮겨 적재할 수 있다.
게이트 전극(15)은 크롬, 구리, 알루미늄, 금, 은, 몰리브덴, 탄탈륨, 티타늄, 텅스텐으로부터 선택된 금속 원소 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망간, 지르코늄 중 어느 하나 또는 복수로부터 선택된 금속 원소를 사용해도 된다. 또한, 게이트 전극(15)은, 단층 구조이어도, 2층 이상의 적층 구조로 해도 된다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화탄탈막 또는 질화텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소 중 하나 또는 복수를 조합한 합금막, 혹은 질화막을 사용해도 된다.
또한, 게이트 전극(15)은, 인듐 주석 산화물, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
또한, 게이트 전극(15)과 게이트 절연막(17) 사이에, In-Ga-Zn계 산화질화물막, In-Sn계 산화질화물막, In-Ga계 산화질화물막, In-Zn계 산화질화물막, Sn계 산화질화물막, In계 산화질화물막, 금속 질화막(InN, ZnN 등) 등을 형성해도 된다. 이들 막은 5eV 이상 또는 5.5eV 이상의 일함수를 갖고, 산화물 반도체의 전자 친화력보다도 큰 값이기 때문에, 산화물 반도체를 사용한 트랜지스터의 임계값 전압을 플러스로 시프트할 수 있어, 소위 노멀리 오프 특성의 스위칭 소자를 실현할 수 있다. 예를 들면, In-Ga-Zn계 산화질화물막을 사용하는 경우, 적어도 산화물 반도체막(18)보다 높은 질소 농도, 구체적으로는 7원자％ 이상의 In-Ga-Zn계 산화질화물막을 사용한다.
게이트 절연막(17)은, 게이트 전극(15)측에 형성되는 질화물 절연막(17a)과, 산화물 반도체막(18)에 접하는 산화물 절연막(17c)을 갖는다. 질화물 절연막(17a)은, 한쪽 면에 있어서 게이트 전극(15)과 접하고, 다른 쪽 면에 있어서 산화물 절연막(17c) 및 한 쌍의 전극(21, 22)과 접한다. 산화물 절연막(17c)은, 한쪽 면에 있어서 질화물 절연막(17a)과 접하고, 다른 쪽 면에 있어서 산화물 반도체막(18)과 접한다. 즉, 산화물 반도체막(18)의 측면은 산화물 절연막(17c)의 측면과 대략 일치한다.
질화물 절연막(17a)은 질화실리콘, 질화산화실리콘, 질화알루미늄, 질화산화 알루미늄 등을 사용하여 형성한다.
질화물 절연막(17a)은 단층 구조 또는 적층 구조로 할 수 있다. 적층 구조의 일례로서는, 결함이 적은 제1 질화물 절연막과, 수소 블로킹성이 높은 제2 질화물 절연막이, 게이트 전극(15)측으로부터 순서대로 적층되는 적층 구조로 할 수 있다. 결함이 적은 제1 질화물 절연막을 형성함으로써, 게이트 절연막(17)의 절연 내압을 향상시킬 수 있다. 또한, 수소 블로킹성이 높은 제2 질화물 절연막을 형성함으로써, 게이트 전극(15) 및 제1 질화물 절연막으로부터의 수소가 산화물 반도체막(18)으로 이동하는 것을 방지할 수 있다.
또는, 질화물 절연막(17a)은, 불순물의 블로킹성이 높은 제1 질화물 절연막과, 결함이 적은 제2 질화물 절연막과, 수소 블로킹성이 높은 제3 질화물 절연막이, 게이트 전극(15)측으로부터 순서대로 적층되는 적층 구조로 할 수 있다. 불순물의 블로킹성이 높은 제1 질화물 절연막을 형성함으로써, 게이트 전극(15)으로부터의 불순물, 대표적으로는, 수소, 질소, 알칼리 금속 또는 알칼리 토금속 등이 산화물 반도체막(18)으로 이동하는 것을 방지할 수 있다.
산화물 절연막(17c)은 산화실리콘, 산화질화실리콘, 산화알루미늄, 산화하프늄, 산화갈륨 또는 Ga-Zn계 금속 산화물 등을 사용하여 형성한다.
본 실시 형태에 있어서는, 게이트 절연막(17)은 한 쌍의 전극(21, 22)과 접하는 질화물 절연막(17a)과, 산화물 반도체막(18)과 접하는 산화물 절연막(17c)을 갖는다. 산화물 반도체막(18)이 게이트 절연막(17)과 접하기 때문에, 산화물 반도체막(18) 및 게이트 절연막(17)의 계면 준위 밀도를 저감할 수 있다. 또한, 한 쌍의 전극(21, 22)이 질화물 절연막(17a)과 접한다. 질화물 절연막(17a)은, 한 쌍의 전극(21, 22)의 산화를 방지하는 기능을 가짐과 함께, 한 쌍의 전극(21, 22)을 구성하는 금속 원소의 확산을 방지하는 기능을 갖는다. 이 때문에, 한 쌍의 전극(21, 22)이 질화물 절연막(17a)과 접함으로써, 한 쌍의 전극(21, 22)의 저항값의 상승을 방지함과 함께, 한 쌍의 전극(21, 22)의 확산에 의한 트랜지스터의 전기 특성의 저하를 방지할 수 있다.
게이트 절연막(17)의 두께는 5㎚ 이상 400㎚ 이하 또는 10㎚ 이상 300㎚ 이하 또는 50㎚ 이상 250㎚ 이하로 하면 된다.
산화물 반도체막(18)은, 대표적으로는, In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Ga, Y, Zr, La, Ce 또는 Nd)을 사용하여 형성한다. 또한, 산화물 반도체막(18)은 InMO3(ZnO)m(M은 Ga, Y, Zr, La, Ce 또는 Nd, m은 자연수)으로 나타내어지는 호모로가스 화합물을 사용하여 형성한다.
산화물 반도체막(18)이 In-M-Zn 산화물(M은 Ga, Y, Zr, La, Ce 또는 Nd)인 경우, In-M-Zn 산화물을 성막하기 위해서 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는 In≥M, Zn≥M을 만족시키는 것이 바람직하다. 이와 같은 스퍼터링 타깃의 금속 원소의 원자수비로서, In:M:Zn=1:1:1, In:M:Zn=3:1:2가 바람직하다. 또한, 성막되는 산화물 반도체막(18)의 원자수비는 각각 오차로서 상기의 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 플러스 마이너스 40％의 변동을 포함한다.
또한, 산화물 반도체막(18)이 In-M-Zn 산화물일 때, In과 M의 원자수 비율은, In이 25atomic％ 이상, M이 75atomic％ 미만, 또는 In이 34atomic％ 이상, M이 66atomic％ 미만으로 한다.
산화물 반도체막(18)은 에너지 갭이 2eV 이상, 또는 2.5eV 이상, 또는 3eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 사용함으로써 트랜지스터(60)의 오프 전류를 저감할 수 있다.
산화물 반도체막(18)의 두께는 3㎚ 이상 200㎚ 이하, 또는 3㎚ 이상 100㎚ 이하, 또는 3㎚ 이상 50㎚ 이하로 한다.
또한, 산화물 반도체막(18)으로서, 불순물 농도가 낮고, 결함 준위 밀도가 작은 산화물 반도체막을 사용함으로써, 더욱 우수한 전기 특성을 갖는 트랜지스터를 제작할 수 있어 바람직하다. 여기에서는, 불순물 농도가 낮고, 결함 준위 밀도가 작은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라 부른다.
고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는, 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있는 경우가 있다. 따라서, 당해 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 임계값 전압이 마이너스로 되는 전기 특성(노멀리 온이라고도 함)으로 되는 것이 적은 경우가 있다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 결함 준위 밀도가 작기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 전류가 현저하게 작아, 채널 폭이 1×106㎛이고 채널 길이 L이 10㎛인 소자라도, 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1V 내지 10V의 범위에 있어서, 오프 전류가, 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다.
따라서, 당해 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 전기 특성의 변동이 작아, 신뢰성이 높은 트랜지스터로 되는 경우가 있다. 또한, 산화물 반도체막의 트랩 준위에 포획된 전하는, 소실될 때까지 필요로 하는 시간이 길어, 마치 고정 전하와 같이 행동하는 경우가 있다. 그 때문에, 트랩 준위 밀도가 높은 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 전기 특성이 불안정해지는 경우가 있다. 불순물로서는 수소, 질소, 알칼리 금속 또는 알칼리 토금속 등이 있다.
또한, 산화물 반도체막(18)으로서, 후술하는 CAAC 산화물막과 마찬가지의 구조의 산화물 반도체막(이하, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)라 함)을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
산화물 반도체막에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물로 됨과 함께, 산소가 탈리한 격자(또는 산소가 탈리한 부분)에 산소 결손이 형성된다. 당해 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합함으로써, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되어 있는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성으로 되기 쉽다.
이 때문에, 산화물 반도체막(18)은 수소가 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체막(18)에 있어서, 2차 이온 질량 분석법(SIMS : Secondary Ion Mass Spectrometry)에 의해 얻어지는 수소 농도를, 5×1019atoms/㎤ 이하, 또는 1×1019atoms/㎤ 이하, 또는 5×1018atoms/㎤ 이하, 또는 1×1018atoms/㎤ 이하, 또는 5×1017atoms/㎤ 이하, 또는 1×1016atoms/㎤ 이하로 한다.
산화물 반도체막(18)에 있어서, 제14족 원소의 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체막(18)에 있어서 산소 결손량이 증가하여, n형화되어 버린다. 이 때문에, 산화물 반도체막(18)에 있어서의 실리콘이나 탄소의 농도 또는 산화물막(19)과, 산화물 반도체막(18)의 계면 근방의 실리콘이나 탄소의 농도(2차 이온 질량 분석법에 의해 얻어지는 농도)를 2×1018atoms/㎤ 이하, 또는 2×1017atoms/㎤ 이하로 한다.
또한, 산화물 반도체막(18)에 있어서, 2차 이온 질량 분석법에 의해 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를, 1×1018atoms/㎤ 이하 또는 2×1016atoms/㎤ 이하로 한다. 알칼리 금속 및 알칼리 토금속은, 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있어, 트랜지스터의 오프 전류가 증대되어 버리는 경우가 있다. 이 때문에, 산화물 반도체막(18)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다.
또한, 산화물 반도체막(18)에 질소가 포함되어 있으면, 캐리어인 전자가 발생하고, 캐리어 밀도가 증가하여, n형화되기 쉽다. 이 결과, 질소가 포함되어 있는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성으로 되기 쉽다. 따라서, 당해 산화물 반도체막에 있어서, 질소는 가능한 한 저감되어 있는 것이 바람직한, 예를 들면 2차 이온 질량 분석법에 의해 얻어지는 질소 농도는 5×1018atoms/㎤ 이하로 하는 것이 바람직하다.
또한, 산화물 반도체막(18)은, 예를 들면 비단결정 구조이어도 된다. 비단결정 구조는, 예를 들면 CAAC-OS, 다결정 구조, 후술하는 미결정 구조 또는 비정질 구조를 포함한다. 비단결정 구조에 있어서, 비정질 구조는 가장 결함 준위 밀도가 크고, CAAC-OS는 가장 결함 준위 밀도가 작다.
또한, 산화물 반도체막(18)이, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역의 2종 이상을 갖는 혼합막이어도 된다. 혼합막은, 예를 들면 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역을 갖는 단층 구조의 경우가 있다. 또한, 혼합막은, 예를 들면 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역을 갖는 적층 구조를 갖는 경우가 있다.
산화물막(19)은, 대표적으로는, In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Ga, Y, Zr, La, Ce 또는 Nd)이며, 또한 산화물 반도체막(18)보다도 전도대의 하단의 에너지가 진공 준위에 가깝고, 대표적으로는, 산화물막(19)의 전도대의 하단의 에너지와, 산화물 반도체막(18)의 전도대의 하단의 에너지의 차가, 0.05eV 이상, 0.07eV 이상, 0.1eV 이상 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하 또는 0.4eV 이하이다. 즉, 산화물막(19)의 전자 친화력과, 산화물 반도체막(18)의 전자 친화력의 차가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하 또는 0.4eV 이하이다.
산화물막(19)이 In-M-Zn 산화물(M은 Ga, Y, Zr, La, Ce 또는 Nd)인 경우, In-M-Zn 산화물을 성막하기 위해서 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는 M>In, Zn>0.5×M, 또한 Zn≥M을 만족시키는 것이 바람직하다. 이와 같은 스퍼터링 타깃의 금속 원소의 원자수비로서, In:Ga:Zn=1:3:2, In:Ga:Zn=1:3:3, In:Ga:Zn=1:3:4, In:Ga:Zn=1:3:5, In:Ga:Zn=1:3:6, In:Ga:Zn=1:3:7, In:Ga:Zn=1:3:8, In:Ga:Zn=1:3:9, In:Ga:Zn=1:3:10, In:Ga:Zn=1:4:3, In:Ga:Zn=1:4:4, In:Ga:Zn=1:4:5, In:Ga:Zn=1:4:6, In:Ga:Zn=1:4:7, In:Ga:Zn=1:4:8, In:Ga:Zn=1:4:9, In:Ga:Zn=1:4:10, In:Ga:Zn=1:5:3, In:Ga:Zn=1:5:4, In:Ga:Zn=1:5:5, In:Ga:Zn=1:5:6, In:Ga:Zn=1:5:7, In:Ga:Zn=1:5:8, In:Ga:Zn=1:5:9, In:Ga:Zn=1:5:10, In:Ga:Zn=1:6:4, In:Ga:Zn=1:6:5, In:Ga:Zn=1:6:6, In:Ga:Zn=1:6:7, In:Ga:Zn=1:6:8, In:Ga:Zn=1:6:9, In:Ga:Zn=1:6:10이 바람직하다. In-M-Zn 산화물을 성막하기 위해서 사용하는 스퍼터링 타깃의 금속 원소의 원자수비를 M>In, 또한 Zn≥M으로 함으로써, CAAC 산화물막을 형성할 수 있다. 또한, 상기 스퍼터링 타깃을 사용하여 성막된 산화물막(19)에 포함되는 금속 원소의 원자수비는 각각, 오차로서 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 플러스 마이너스 40％의 변동을 포함한다.
또한, 산화물막(19)은 CAAC 산화물막을 사용하여 형성되는 것을 특징으로 한다.
CAAC 산화물막은, 복수의 결정부를 갖는 산화물 반도체막의 하나이다. 또한, CAAC 산화물막에 포함되는 결정부는 c축 배향성을 갖는다. 평면 TEM(투과형 전자 현미경(Transmission Electron Microscope))상에 있어서, CAAC 산화물막에 포함되는 결정부의 면적이 2500㎚2 이상, 또는 5㎛2 이상, 또는 1000㎛2 이상이다. 또한, 단면 TEM상에 있어서, 상기 결정부를 50％ 이상, 또는 80％ 이상, 또는 95％ 이상 갖는 경우, CAAC 산화물막은 단결정에 가까운 물성의 박막으로 된다.
CAAC 산화물막을 TEM에 의해 관찰하면, 결정부끼리의 명확한 경계, 즉 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 그 때문에, CAAC 산화물막은, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC 산화물막을, 시료면과 개략 평행한 방향으로부터 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에 있어서, 금속 원자가 층 형상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은, CAAC 산화물막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC 산화물막의 피형성면 또는 상면과 평행하게 배열된다. 또한, 본 명세서에 있어서, 「평행」이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, 「수직」이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다.
한편, CAAC 산화물막을, 시료면과 개략 수직인 방향으로부터 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에 있어서, 금속 원자가 삼각형 형상 또는 육각형 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부간에서, 금속 원자의 배열에 규칙성은 보이지 않는다.
또한, CAAC 산화물막에 대하여, 전자선 회절을 행하면, 배향성을 나타내는 스폿(휘점)이 관측된다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC 산화물막의 결정부는 배향성을 갖고 있는 것을 알 수 있다.
CAAC 산화물막에 대하여, X선 회절(XRD : X-Ray Diffraction) 장치를 사용하여 구조 해석을 행하면, CAAC 산화물막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZn 산화물의 결정의 (00x)면(x는 정수)에 귀속되기 때문에, CAAC 산화물막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 개략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
한편, CAAC 산화물막에 대하여, c축에 개략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZn 산화물의 결정의 (110)면에 귀속된다. InGaZn 산화물의 단결정 산화물 반도체막이면, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 행하면, (110)면과 등가의 결정면에 귀속되는 피크가 6개 관찰된다. 이에 반해, CAAC 산화물막의 경우에는, 2θ를 56° 근방에 고정하여 φ 스캔한 경우라도, 명료한 피크가 나타나지 않는다.
이상으로부터, CAAC 산화물막에서는, 상이한 결정부간에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 갖고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 전술한 단면 TEM 관찰에서 확인된 층 형상으로 배열된 금속 원자의 각 층은 결정의 a-b면에 평행한 면이다.
또한, 결정부는, CAAC 산화물막을 성막하였을 때, 또는 가열 처리 등의 결정화 처리를 행하였을 때 형성된다. 상술한 바와 같이, 결정부의 c축은, CAAC 산화물막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들면 CAAC 산화물막의 형상을 에칭 등에 의해 변화시킨 경우, 결정부의 c축이 CAAC 산화물막의 피형성면 또는 상면의 법선 벡터와 평행하게 되지 않는 경우도 있다.
또한, CAAC 산화물막 중의 결정화도가 균일하지 않아도 된다. 예를 들면, CAAC 산화물막의 결정부가, CAAC 산화물막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다도 결정화도가 높아지는 경우가 있다. 또한, CAAC 산화물막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화되어, 부분적으로 결정화도가 상이한 영역이 형성되는 경우도 있다.
또한, CAAC 산화물막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방의 피크 외에, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는, CAAC 산화물막 중의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타내고 있다. CAAC 산화물막은, 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는 것이 바람직하다.
산화물막(19)을, 결정립계가 확인되지 않고, c축 배향성을 갖고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 CAAC 산화물막을 사용하여 형성함으로써, 산화물막(19)이 한 쌍의 전극(21, 22)을 구성하는 금속 원소, 예를 들면 구리, 알루미늄, 금, 은, 몰리브덴 등의 이동을 방지하는 막으로서 기능한다. 이 때문에, 한 쌍의 전극(21, 22)을 구성하는 금속 원소가, 산화물 반도체막(18)으로 이동하기 어려워진다. 이 결과, 다층막(20)에 포함되는 산화물 반도체막(18)의 불순물을 저감할 수 있다. 또한, 전기 특성을 향상시킨 트랜지스터를 제작할 수 있다.
산화물막(19)으로서, Ga, Y, Zr, La, Ce 또는 Nd를 In보다 높은 원자수비로 가짐으로써, 이하의 효과를 갖는 경우가 있다. (1) 산화물막(19)의 에너지 갭을 크게 한다. (2) 산화물막(19)의 전자 친화력을 작게 한다. (3) 외부로부터의 불순물의 확산을 저감한다. (4) 산화물 반도체막(18)과 비교하여, 절연성이 높아진다. 또한, Ga, Y, Zr, La, Ce 또는 Nd는 산소와의 결합력이 강한 금속 원소이기 때문에, Ga, Y, Zr, La, Ce 또는 Nd를 In보다 높은 원자수비로 가짐으로써, 산소 결손이 발생하기 어려워진다.
산화물막(19)이 In-M-Zn 산화물막일 때, In 및 M의 합을 100atomic％라 하였을 때, In과 M의 원자수 비율은, In이 50atomic％ 미만, M이 50atomic％ 이상, 또는 In이 25atomic％ 미만, M이 75atomic％ 이상으로 한다.
또한, 산화물 반도체막(18) 및 산화물막(19)이 In-M-Zn 산화물막(M은 Ga, Y, Zr, La, Ce 또는 Nd)인 경우, 산화물 반도체막(18)과 비교하여, 산화물막(19)에 포함되는 M(Ga, Y, Zr, La, Ce 또는 Nd)의 원자수비가 크고, 대표적으로는, 산화물 반도체막(18)에 포함되는 상기 원자와 비교하여, 1.5배 이상, 또는 2배 이상, 또는 3배 이상 높은 원자수비이다.
또한, 산화물 반도체막(18) 및 산화물막(19)이 In-M-Zn 산화물막(M은 Ga, Y, Zr, La, Ce 또는 Nd)인 경우, 산화물막(19)을 In:M:Zn=x1:y1:z1[원자수비], 산화물 반도체막(18)을 In:M:Zn=x2:y2:z2[원자수비]로 하면, y1/x1이 y2/x2보다도 크거나, 또는, y1/x1이 y2/x2보다도 1.5배 이상이다. 또는, y1/x1이 y2/x2보다도 2배 이상 크거나, 또는, y1/x1이 y2/x2보다도 3배 이상 크다. 이때, 산화물 반도체막에 있어서, y2가 x2 이상이면, 당해 산화물 반도체막을 사용한 트랜지스터에 안정된 전기 특성을 부여할 수 있기 때문에 바람직하다.
산화물 반도체막(18) 및 산화물막(19)으로서는, 캐리어 밀도가 낮은 산화물 반도체막 및 산화물막을 사용한다. 예를 들면, 산화물 반도체막(18) 및 산화물막(19)은, 캐리어 밀도가 1×1017개/㎤ 이하, 또는 1×1015개/㎤ 이하, 또는 1×1013개/㎤ 이하, 또는 1×1011개/㎤ 이하인 산화물 반도체막 및 산화물막을 사용한다.
또한, 이들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 임계값 전압 등)에 따라서 적절한 조성의 것을 사용하면 된다. 또한, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위해서, 산화물 반도체막(18)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
산화물막(19)은, 후에 형성하는 산화물 절연막(24)을 형성할 때의, 산화물 반도체막(18)에의 대미지 완화막으로서도 기능한다.
산화물막(19)의 두께는 3㎚ 이상 100㎚ 이하, 또는 3㎚ 이상 50㎚ 이하로 한다.
본 실시 형태에 나타내는 트랜지스터(60)는, 산화물막(19)이 CAAC 산화물막으로 형성된다. 이 때문에, 산화물막(19)은 외부로부터의 불순물의 확산을 저감하는 것이 가능하여, 한 쌍의 전극(21, 22)으로부터 산화물 반도체막(18)으로 이동하는 불순물량을 저감하는 것이 가능하다. 이 때문에, 구리, 알루미늄, 금, 은 또는 몰리브덴을 사용하여 한 쌍의 전극(21, 22)을 형성해도, 나아가, 한 쌍의 전극(21, 22)에 있어서, 산화물막(19)과 접하는 막이, 구리, 알루미늄, 금, 은, 몰리브덴 등의 저저항 재료를 사용하여 형성되어도, 한 쌍의 전극(21, 22)의, 구리, 알루미늄, 금, 은 또는 몰리브덴이 산화물막(19)을 통하여 산화물 반도체막(18)으로 이동하기 어렵다. 이 결과, 트랜지스터의 임계값 전압의 변동을 저감할 수 있다.
또한, 산화물 반도체막(18) 및 산화물 절연막(23) 사이에, 산화물막(19)이 형성되어 있다. 이 때문에, 산화물막(19)과 산화물 절연막(23) 사이에 있어서, 불순물 및 결함에 의해 트랩 준위가 형성되어도, 당해 트랩 준위와 산화물 반도체막(18) 사이에는 거리가 있다. 이 결과, 산화물 반도체막(18)을 흐르는 전자가 트랩 준위에 포획되기 어려워, 트랜지스터의 온 전류를 증대시키는 것이 가능함과 함께, 전계 효과 이동도를 높일 수 있다. 또한, 트랩 준위에 전자가 포획되면, 상기 전자가 마이너스의 고정 전하로 되어 버린다. 이 결과, 트랜지스터의 임계값 전압이 변동되어 버린다. 그러나, 산화물 반도체막(18)과 트랩 준위 사이에 거리가 있기 때문에, 트랩 준위에 있어서의 전자의 포획을 저감하는 것이 가능하여, 임계값 전압의 변동을 저감할 수 있다.
또한, 산화물막(19)은 산소 결손을 형성하기 어렵다.
이들 때문에, 산화물 반도체막(18)에 있어서의 불순물 농도 및 산소 결손량을 저감하는 것이 가능하다.
또한, 본 실시 형태에 나타내는 트랜지스터(60)에 있어서, 다층막(20)에 접하도록, 한 쌍의 전극(21, 22)이 형성되어 있다.
한 쌍의 전극(21, 22)은, 구리, 알루미늄, 금, 은, 몰리브덴 등의 저저항 재료를 포함하는 단체 금속, 또는 이것을 주성분으로 하는 화합물 또는 합금을, 단층 구조 또는 적층 구조로서 사용한다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 구리막의 단층 구조, 금막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에, 구리막, 은막 또는 금막을 적층하는 2층 구조 등이 있다. 또한, 한 쌍의 전극(21, 22)이 적층 구조인 경우, 산화물막(19)에 접하는 막이 구리, 알루미늄, 금, 은, 몰리브덴 등의 저저항 재료를 사용하여 형성된다.
한 쌍의 전극(21, 22)을, 구리, 알루미늄, 금, 은, 몰리브덴 등의 저저항 재료를 사용하여 형성함으로써, 대면적 기판을 사용하여, 배선 지연을 억제한 반도체 장치를 제작할 수 있다. 또한, 소비 전력을 저감한 반도체 장치를 제작할 수 있다.
산화물 절연막(23)은 산소를 투과하는 산화물 절연막이다. 또한, 산화물 절연막(23)은, 후에 형성하는 산화물 절연막(24)을 형성할 때의, 다층막(20)에의 대미지 완화막으로서도 기능한다.
산화물 절연막(23)으로서는, 두께가 5㎚ 이상 150㎚ 이하, 또는 5㎚ 이상 50㎚ 이하인 산화실리콘막, 산화질화실리콘막 등을 사용할 수 있다. 또한, 본 명세서 중에 있어서, 산화질화실리콘막이란, 그 조성으로서, 질소보다도 산소의 함유량이 많은 막을 가리키고, 질화산화실리콘막이란, 그 조성으로서, 산소보다도 질소의 함유량이 많은 막을 가리킨다.
또한, 산화물 절연막(23)은, 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의해, 실리콘의 댕글링 본드에 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 3×1017spins/㎤ 이하인 것이 바람직하다. 이것은, 산화물 절연막(23)에 포함되는 결함 밀도가 많으면, 당해 결함에 산소가 결합해 버려, 산화물 절연막(23)에 있어서의 산소의 투과량이 감소되어 버리기 때문이다.
또한, 산화물 절연막(23)과 다층막(20)의 계면에 있어서의 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의해, 다층막(20)의 결함에 유래하는g=1.93에 나타나는 신호의 스핀 밀도가 1×1017spins/㎤ 이하, 나아가 검출 하한 이하인 것이 바람직하다.
또한, 산화물 절연막(23)에 있어서는, 외부로부터 산화물 절연막(23)에 들어간 산소가 모두 산화물 절연막(23)의 외부로 이동하지 않고, 산화물 절연막(23)에 머무는 산소도 있다. 또한, 산화물 절연막(23)에 산소가 들어감과 함께, 산화물 절연막(23)에 포함되는 산소가 산화물 절연막(23)의 외부로 이동함으로써, 산화물 절연막(23)에 있어서 산소의 이동이 발생하는 경우도 있다.
산화물 절연막(23)으로서 산소를 투과하는 산화물 절연막을 형성하면, 산화물 절연막(23) 위에 형성되는, 산화물 절연막(24)으로부터 탈리하는 산소를, 산화물 절연막(23)을 통하여 산화물 반도체막(18)으로 이동시킬 수 있다.
산화물 절연막(23)에 접하도록 산화물 절연막(24)이 형성되어 있다. 산화물 절연막(24)은, 화학양론적 조성을 만족시키는 산소보다도 많은 산소를 포함하는 산화물 절연막을 사용하여 형성한다. 화학양론적 조성을 만족시키는 산소보다도 많은 산소를 포함하는 산화물 절연막은, 가열에 의해 산소의 일부가 탈리한다. 화학양론적 조성을 만족시키는 산소보다도 많은 산소를 포함하는 산화물 절연막은, TDS 분석에서, 산소 원자로 환산한 산소의 탈리량이 1.0×1018atoms/㎤ 이상 또는 3.0×1020atoms/㎤ 이상인 산화물 절연막이다.
산화물 절연막(24)으로서는, 두께가 30㎚ 이상 500㎚ 이하 또는 50㎚ 이상 400㎚ 이하인, 산화실리콘막, 산화질화실리콘막 등을 사용할 수 있다.
또한, 산화물 절연막(24)은 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의해, 실리콘의 댕글링 본드에 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 1.5×1018spins/㎤ 미만, 나아가 1×1018spins/㎤ 이하인 것이 바람직하다. 또한, 산화물 절연막(24)은, 산화물 절연막(23)과 비교하여 다층막(20)으로부터 이격되어 있기 때문에, 산화물 절연막(23)보다 결함 밀도가 많아도 된다.
또한, 산화물 절연막(24) 위에 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 블로킹 효과를 갖는 질화물 절연막(25)을 형성함으로써, 다층막(20)으로부터의 산소의 외부로의 확산과, 외부로부터 다층막(20)에의 수소, 물 등의 침입을 방지할 수 있다. 질화물 절연막으로서는, 질화실리콘, 질화산화실리콘, 질화알루미늄, 질화산화알루미늄 등이 있다. 또한, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 블로킹 효과를 갖는 질화물 절연막 대신에, 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연막을 형성해도 된다. 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연막으로서는, 산화알루미늄, 산화질화알루미늄, 산화갈륨, 산화질화갈륨, 산화이트륨, 산화질화이트륨, 산화하프늄, 산화질화하프늄 등이 있다.
다음에, 도 1에 도시한 트랜지스터(60)의 제작 방법에 대하여 도 2를 사용하여 설명한다.
도 2의 (a)에 도시한 바와 같이, 기판(11) 위에 게이트 전극(15)을 형성하고, 게이트 전극(15) 위에 질화물 절연막(17a) 및 산화물 절연막(17b)을 형성한다.
여기에서는, 기판(11)으로서 유리 기판을 사용한다.
게이트 전극(15)의 형성 방법을 이하에 나타낸다. 처음에, 스퍼터링법, CVD법, 증착법 등에 의해 도전막을 형성하고, 도전막 위에 포토리소그래피 공정에 의해 마스크를 형성한다. 다음에, 상기 마스크를 사용하여 도전막의 일부를 에칭하여, 게이트 전극(15)을 형성한다. 이 후, 마스크를 제거한다.
또한, 게이트 전극(15)은, 상기 형성 방법 대신에 전해 도금법, 인쇄법, 잉크젯법 등에 의해 형성해도 된다.
여기에서는, 두께 100㎚의 텅스텐막을 스퍼터링법에 의해 형성한다. 다음에, 포토리소그래피 공정에 의해 마스크를 형성하고, 당해 마스크를 사용하여 텅스텐막을 드라이 에칭하여, 게이트 전극(15)을 형성한다.
질화물 절연막(17a) 및 산화물 절연막(17b)은 스퍼터링법, CVD법, 증착법 등에 의해 형성한다.
질화물 절연막(17a)으로서 질화실리콘막 또는 질화산화실리콘막을 형성하는 경우, 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체와, 질소 또는/및 암모니아를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예로서는, 실란, 디실란, 트리실란, 불화실란 등이 있다.
산화물 절연막(17b)으로서 산화실리콘막 또는 산화질화실리콘막을 형성하는 경우, 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 산화성 기체로서는, 산소, 오존, 일산화이질소, 이산화질소 등이 있다.
또한, 산화물 절연막(17b)으로서 산화갈륨막을 형성하는 경우, MOCVD(Metal Organic Chemical Vapor Deposition)법을 사용하여 형성할 수 있다.
다음에, 도 2의 (b)에 도시한 바와 같이, 산화물 절연막(17b) 위에 산화물 반도체막(18) 및 산화물막(19)을 형성한다.
산화물 반도체막(18) 및 산화물막(19)의 형성 방법에 대하여 이하에 설명한다. 게이트 절연막(17) 위에 산화물 반도체막(18)으로 되는 산화물 반도체막 및 산화물막(19)으로 되는 산화물막을 연속적으로 형성한다. 다음에, 산화물막 위에 포토리소그래피 공정에 의해 마스크를 형성한 후, 상기 마스크를 사용하여 산화물 반도체막 및 산화물막의 각각 일부를 에칭함으로써, 도 2의 (b)에 도시한 바와 같은, 소자 분리된 산화물 반도체막(18) 및 산화물막(19)을 갖는 다층막(20)을 형성한다. 이 후, 마스크를 제거한다.
산화물 반도체막(18)으로 되는 산화물 반도체막 및 산화물막(19)으로 되는 산화물막은, 스퍼터링법, 도포법, 펄스 레이저 증착법, 레이저 어브레이젼법(laser ablation method) 등을 사용하여 형성할 수 있다.
스퍼터링법에 의해 상기 산화물 반도체막 및 산화물막을 형성하는 경우, 플라즈마를 발생시키기 위한 전원 장치는, RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 사용할 수 있다.
스퍼터링 가스는, 희가스(대표적으로는 아르곤), 산소 가스, 희가스 및 산소의 혼합 가스를 적절히 사용한다. 또한, 희가스 및 산소의 혼합 가스의 경우, 희가스에 대하여 산소의 가스비를 높이는 것이 바람직하다.
또한, 타깃은 형성하는 산화물 반도체막 및 산화물막의 조성에 맞추어, 적절히 선택하면 된다.
또한, 산화물 반도체막(18)으로 되는 산화물 반도체막 및 산화물막(19)으로 되는 산화물막을 각각 CAAC-OS막 및 CAAC 산화물막을 사용하여 형성하는 경우, c축 배향한 다결정 금속 산화물을 갖는 타깃을 사용하는 것이 바람직하다. c축 배향한 다결정 금속 산화물을 갖는 타깃은, 스퍼터링 입자에 의해 스퍼터면과 평행한 면으로 벽개하는 벽개면을 갖는다. 타깃에 스퍼터링 입자가 충돌하면, 당해 벽개면 및 원자간의 결합이 약한 부분에 있어서 결합이 절단되어, 타깃의 일부가 평판 형상의 입자로 되어 박리한다. 당해 평판 형상의 입자가 피형성면에 퇴적함으로써, CAAC-OS막 및 CAAC 산화물막을 성막할 수 있다. 또한, 평판 형상의 입자는, 벽개면이 a-b면과 평행한 평면인 육각 기둥 또는 벽개면이 a-b면과 평행한 평면인 삼각 기둥이어도 된다.
또한, 산화물 반도체막(18)으로 되는 산화물 반도체막, 및 산화물막(19)으로 되는 산화물막이 In-M-Zn 산화물인 경우, 스퍼터링 타깃의 금속 원소의 원자수비를 Zn≥M으로 하는 것이 바람직하다. 200℃ 이상 500℃ 이하의 가열에 의해, 육방정인 ZnO는 a-b면에 있어서 Zn 원자와 O 원자가 육각 형상으로 결합하고, 또한 c축 배향한다. 이 때문에, 상기 ZnO를 종결정으로 하고, ZnO의 방위에 맞추어 상기 평판 형상의 입자를 퇴적시킴으로써, 평면 TEM상에 있어서, 면적이 2500㎚2 이상 또는 5㎛2 이상 또는 1000㎛2 이상인 결정부를 갖는 CAAC-OS막 및 CAAC 산화물막을 형성할 수 있다.
산화물 반도체막 및 산화물막은, 각 막을 단순히 적층하는 것이 아니라 연속 접합(여기서는 특히 전도대의 하단의 에너지가 각 막의 사이에서 연속적으로 변화하는 구조)이 형성되도록 제작한다. 즉, 각 막의 계면에 트랩 중심이나 재결합중심과 같은 결함 준위를 형성하는 불순물이 존재하지 않는 적층 구조로 한다. 만약, 적층된 산화물 반도체막 및 산화물막 사이에 불순물이 혼재되어 있으면, 에너지 밴드의 연속성이 상실되어, 계면에서 캐리어가 트랩되거나, 혹은 재결합하여, 소멸해 버린다.
연속 접합을 형성하기 위해서는, 로드 로크실을 구비한 멀티 챔버 방식의 성막 장치(스퍼터링 장치)를 사용하여 각 막을 대기에 접촉시키지 않고 연속하여 적층하는 것이 필요해진다. 스퍼터링 장치에 있어서의 각 챔버는, 산화물 반도체막에 있어서 불순물로 되는 물 등을 가능한 한 제거하기 위해서 크라이오 펌프와 같은 흡착식 진공 배기 펌프를 사용하여 고진공 배기(5×10-7㎩ 내지 1×10-4㎩ 정도까지)하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 챔버 내에 기체, 특히 탄소 또는 수소를 포함하는 기체가 역류하지 않도록 해 두는 것이 바람직하다.
고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막을 얻기 위해서는, 챔버 내를 고진공 배기할 뿐만 아니라 스퍼터 가스의 고순도화도 필요하다. 스퍼터 가스로서 사용하는 산소 가스나 아르곤 가스는, 노점이 -40℃ 이하, 또는 -80℃ 이하, 또는 -100℃ 이하, 또는 -120℃ 이하로까지 고순도화한 가스를 사용함으로써 산화물 반도체막에 수분 등이 도입되는 것을 가능한 한 방지할 수 있다.
여기에서는, In-Ga-Zn 산화물 타깃(In:Ga:Zn=1:1:1)을 사용한 스퍼터링법에 의해, 산화물 반도체막으로서 두께 35㎚의 In-Ga-Zn 산화물막을 형성한 후, In-Ga-Zn 산화물 타깃(In:Ga:Zn=1:3:4)을 사용한 스퍼터링법에 의해, 산화물막으로서 두께 20㎚의 In-Ga-Zn 산화물막을 형성한다. 다음에, 산화물막 위에 마스크를 형성하고, 산화물 반도체막 및 산화물막의 각각 일부를 선택적으로 에칭함으로써, 산화물 반도체막(18) 및 산화물막(19)을 갖는 다층막(20)을 형성한다.
이 후, 제1 가열 처리를 행한다. 제1 가열 처리에 의해, 산화물 반도체막(18)에 포함되는 수소, 물 등을 탈리시켜, 산화물 반도체막(18)에 포함되는 수소 및 물의 양을 저감할 수 있다. 상기 가열 처리의 온도는, 대표적으로는, 300℃ 이상 400℃ 이하, 또는 320℃ 이상 370℃ 이하로 한다.
제1 가열 처리는 전기로, RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 단시간에 한하여, 기판의 왜곡점 이상의 온도에서 열처리를 행할 수 있다. 그 때문에 가열 처리 시간을 단축할 수 있다.
제1 가열 처리는, 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 또는 1ppm 이하, 또는 10ppb 이하인 공기) 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 행하면 된다. 또한, 상기 질소, 산소, 초건조 공기 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직하다. 또한, 질소 또는 희가스 분위기에서 가열 처리한 후, 산소 또는 초건조 공기 분위기에서 가열해도 된다. 이 결과, 산화물 반도체막 중에 포함되는 수소, 물 등을 탈리시킴과 함께, 산화물 반도체막 중에 산소를 공급할 수 있다. 이 결과, 산화물 반도체막 중에 포함되는 산소 결손량을 저감할 수 있다.
다음에, 도 2의 (c)에 도시한 바와 같이, 산화물 절연막(17b)의 일부를 에칭하여, 산화물 절연막(17c)을 형성한다. 이상의 공정에 의해, 질화물 절연막(17a) 및 산화물 절연막(17c)을 갖는 게이트 절연막(17)을 형성할 수 있다. 또한, 다층막(20)을 마스크로 하여, 산화물 절연막(17b)을 에칭함으로써, 분리된 산화물 절연막(17c)을 형성할 수 있다. 또는, 포토리소그래피 공정에 의해 얻어진 마스크를 사용하여 다층막(20)을 형성한 후, 가열 처리를 행하지 않고, 상기 마스크를 사용하여 산화물 절연막(17b)을 에칭함으로써, 분리된 산화물 절연막(17c)을 형성하고, 또한 가열 처리를 행해도 된다. 이들의 결과, 포토마스크의 매수를 증가시키지 않더라도, 분리된 산화물 절연막(17c)을 형성할 수 있다. 또한, 질화물 절연막(17a)의 일부를 노출시킬 수 있다.
다음에, 도 2의 (d)에 도시한 바와 같이, 한 쌍의 전극(21, 22)을 형성한다.
한 쌍의 전극(21, 22)의 형성 방법을 이하에 나타낸다. 처음에, 스퍼터링법, CVD법, 증착법 등에 의해 도전막을 형성한다. 다음에, 상기 도전막 위에 포토리소그래피 공정에 의해 마스크를 형성한다. 다음에, 상기 마스크를 사용하여 도전막을 에칭하여, 한 쌍의 전극(21, 22)을 형성한다. 이 후, 마스크를 제거한다.
여기에서는, 두께 400㎚의 구리막을 스퍼터링법에 의해 형성한다. 다음에, 구리막 위에 포토리소그래피 공정에 의해 마스크를 형성하고, 당해 마스크를 사용하여 구리막을 드라이 에칭하여, 한 쌍의 전극(21, 22)을 형성한다.
본 실시 형태에서는, 한 쌍의 전극(21, 22)이 게이트 절연막(17)에 있어서, 주로 질화물 절연막(17a)과 접하고 있어, 산화물 절연막(17c)과의 접촉 면적이 매우 적다. 질화물 절연막(17a)은 한 쌍의 전극(21, 22)을 구성하는 금속 원소의 산화 및 확산을 방지하는 기능을 갖는다. 이 때문에, 한 쌍의 전극(21, 22)이, 게이트 절연막(17)의 질화물 절연막(17a)과 접함으로써, 한 쌍의 전극(21, 22)을 구성하는 금속 원소의 산화 및 확산을 방지할 수 있다.
다음에, 도 2의 (e)에 도시한 바와 같이, 다층막(20) 및 한 쌍의 전극(21, 22) 위에 산화물 절연막(23)을 형성한다. 다음에, 산화물 절연막(23) 위에 산화물 절연막(24)을 형성한다.
또한, 산화물 절연막(23)을 형성한 후, 대기에 노출시키지 않고, 연속적으로 산화물 절연막(24)을 형성하는 것이 바람직하다. 산화물 절연막(23)을 형성한 후, 대기 개방하지 않고, 원료 가스의 유량, 압력, 고주파 전력 및 기판 온도 중 하나 이상을 조정하여, 산화물 절연막(24)을 연속적으로 형성함으로써, 산화물 절연막(23) 및 산화물 절연막(24)에 있어서의 계면의 대기 성분 유래의 불순물 농도를 저감할 수 있음과 함께, 산화물 절연막(24)에 포함되는 산소를 산화물 반도체막(18)으로 이동시키는 것이 가능하여, 산화물 반도체막(18)의 산소 결손량을 저감할 수 있다.
산화물 절연막(23)으로서는, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 적재된 기판을 180℃ 이상 400℃ 이하, 또는 200℃ 이상 370℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에 있어서의 압력을 20㎩ 이상 250㎩ 이하, 또는 100㎩ 이상 250㎩ 이하로 하고, 처리실 내에 설치되는 전극에 고주파 전력을 공급하는 조건에 의해, 산화물 절연막(23)으로서 산화실리콘막 또는 산화질화실리콘막을 형성할 수 있다.
산화물 절연막(23)의 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예로서는, 실란, 디실란, 트리실란, 불화실란 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화이질소, 이산화질소 등이 있다.
상기 조건을 사용함으로써, 산화물 절연막(23)으로서 산소를 투과하는 산화물 절연막을 형성할 수 있다. 또한, 산화물막(19) 및 산화물 절연막(23)을 형성함으로써, 후에 형성하는 산화물 절연막(24)의 형성 공정에 있어서, 산화물 반도체막(18)에의 대미지 저감이 가능하다.
또한, 산화물 절연막(23)은, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 적재된 기판을 300℃ 이상 400℃ 이하, 또는 320℃ 이상 370℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에 있어서의 압력을 100㎩ 이상 250㎩ 이하로 하고, 처리실 내에 설치되는 전극에 고주파 전력을 공급하는 조건에 의해, 산화물 절연막(23)으로서, 산화실리콘막 또는 산화질화실리콘막을 형성할 수 있다.
당해 성막 조건에 있어서, 기판 온도를 300℃ 이상 400℃ 이하, 또는 320℃ 이상 370℃ 이하로 함으로써, 실리콘 및 산소의 결합력이 강해진다. 이 결과, 산화물 절연막(23)으로서, 산소가 투과하고, 치밀하며, 또한 단단한 산화물 절연막, 대표적으로는, 25℃에 있어서 0.5중량％의 불산에 대한 에칭 속도가 10㎚/분 이하 또는 8㎚/분 이하인 산화실리콘막 또는 산화질화실리콘막을 형성할 수 있다.
또한, 당해 공정에 있어서, 가열을 하면서 산화물 절연막(23)을 형성하기 위해서, 당해 공정에 있어서 산화물 반도체막(18)에 포함되는 수소, 물 등을 탈리시킬 수 있다. 산화물 반도체막(18)에 포함되는 수소는, 플라즈마 중에서 발생한 산소 라디칼과 결합하여, 물로 된다. 산화물 절연막(23)의 성막 공정에 있어서 기판이 가열되어 있기 때문에, 산소 및 수소의 결합에 의해 생성된 물은 산화물 반도체막으로부터 탈리한다. 즉, 플라즈마 CVD법에 의해 산화물 절연막(23)을 형성함으로써, 산화물 반도체막에 포함되는 물, 수소의 함유량을 저감할 수 있다.
나아가, 처리실의 압력을 100㎩ 이상 250㎩ 이하로 함으로써, 산화물 절연막(23)에 포함되는 물의 함유량이 적어지기 때문에, 트랜지스터(60)의 전기 특성의 변동을 저감함과 함께, 임계값 전압의 변동을 억제할 수 있다. 또한, 처리실의 압력을 100㎩ 이상 250㎩ 이하로 함으로써, 산화물 절연막(23)을 성막할 때, 산화물 반도체막(18)을 포함하는 다층막(20)에의 대미지를 저감하는 것이 가능하여, 산화물 반도체막(18)에 포함되는 산소 결손량을 저감할 수 있다. 특히, 산화물 절연막(23) 또는 후에 형성되는 산화물 절연막(24)의 성막 온도를 높게 함으로써. 대표적으로는 220℃보다 높은 온도로 함으로써, 산화물 반도체막(18)에 포함되는 산소의 일부가 탈리하여, 산소 결손이 형성되기 쉽다. 또한, 트랜지스터의 신뢰성을 높이기 위해서, 후에 형성하는 산화물 절연막(24)의 결함량을 저감하기 위한 성막 조건을 사용하면, 산소 탈리량이 저감되기 쉽다. 이들의 결과, 산화물 반도체막(18)의 산소 결손량을 저감하는 것이 곤란한 경우가 있다. 그러나, 처리실의 압력을 100㎩ 이상 250㎩ 이하로 하여, 산화물 절연막(23)의 성막 시에 있어서의 산화물 반도체막(18)에의 대미지를 저감함으로써, 산화물 절연막(24)으로부터의 적은 산소 탈리량으로도 산화물 반도체막(18) 중의 산소 결손량을 저감하는 것이 가능하다.
또한, 실리콘을 포함하는 퇴적성 기체에 대한 산화성 기체량을 100배 이상으로 함으로써, 산화물 절연막(23)에 포함되는 수소 함유량을 저감하는 것이 가능하다. 이 결과, 산화물 반도체막(18)에 혼입되는 수소량을 저감할 수 있기 때문에, 트랜지스터의 임계값 전압의 마이너스 시프트를 억제할 수 있다.
여기에서는, 산화물 절연막(23)으로서, 유량 30sc㎝의 실란 및 유량 4000sc㎝의 일산화이질소를 원료 가스로 하고, 처리실의 압력을 200㎩, 기판 온도를 220℃로 하고, 27.12㎒의 고주파 전원을 사용하여 150W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해, 두께 50㎚의 산화질화실리콘막을 형성한다. 당해 조건에 의해, 산소가 투과하는 산화질화실리콘막을 형성할 수 있다. 또한, 본 실시 형태에 있어서는, 27.12㎒의 고주파 전원을 사용하여 산화물 절연막(23)을 형성하는 방법에 대하여 예시하였지만, 이것에 한정되지 않고, 예를 들면 13.56㎒의 고주파 전원을 사용하여 산화물 절연막(23)을 형성해도 된다.
산화물 절연막(24)으로서는, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 적재된 기판을 180℃ 이상 280℃ 이하, 또는 200℃ 이상 240℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에 있어서의 압력을 100㎩ 이상 250㎩ 이하 또는 100㎩ 이상 200㎩ 이하로 하고, 처리실 내에 설치되는 전극에 0.17W/㎠ 이상 0.5W/㎠ 이하 또는 0.25W/㎠ 이상 0.35W/㎠ 이하의 고주파 전력을 공급하는 조건에 의해, 산화실리콘막 또는 산화질화실리콘막을 형성한다.
산화물 절연막(24)의 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예로서는, 실란, 디실란, 트리실란, 불화실란 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화이질소, 이산화질소 등이 있다.
산화물 절연막(24)의 성막 조건으로서, 상기 압력의 처리실에 있어서 상기 파워 밀도의 고주파 전력을 공급함으로써, 플라즈마 중에서 원료 가스의 분해 효율이 높아져, 산소 라디칼이 증가하고, 원료 가스의 산화가 진행되기 때문에, 산화물 절연막(24) 중에 있어서의 산소 함유량이 화학양론적 조성보다도 많아진다. 한편, 기판 온도가, 상기 온도에서 형성된 막에서는, 실리콘과 산소의 결합력이 약하기 때문에, 후속 공정의 가열 처리에 의해 막 중의 산소의 일부가 탈리한다. 이 결과, 화학양론적 조성을 만족시키는 산소보다도 많은 산소를 포함하고, 가열에 의해 산소의 일부가 탈리하는 산화물 절연막을 형성할 수 있다. 또한, 다층막(20) 위에 산화물 절연막(23)이 형성되어 있다. 이 때문에, 산화물 절연막(24)의 형성 공정에 있어서, 산화물 절연막(23)이 다층막(20)의 보호막으로 된다. 또한, 산화물막(19)이 산화물 반도체막(18)의 보호막으로 된다. 이들의 결과, 산화물 반도체막(18)에의 대미지를 저감하면서, 파워 밀도가 높은 고주파 전력을 사용하여 산화물 절연막(24)을 형성할 수 있다.
또한, 산화물 절연막(24)의 성막 조건에 있어서, 산화성 기체에 대한 실리콘을 포함하는 퇴적성 기체의 유량을 증가시킴으로써, 산화물 절연막(24)의 결함량을 저감하는 것이 가능하다. 대표적으로는, ESR 측정에 의해, 실리콘의 댕글링 본드에 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 6×1017spins/㎤ 미만, 또는 3×1017spins/㎤ 이하, 또는 1.5×1017spins/㎤ 이하인 결함량이 적은 산화물 절연막을 형성할 수 있다. 이 결과 트랜지스터의 신뢰성을 높일 수 있다.
여기에서는, 산화물 절연막(24)으로서, 유량 200sc㎝의 실란 및 유량 4000sc㎝의 일산화이질소를 원료 가스로 하고, 처리실의 압력을 200㎩, 기판 온도를 220℃로 하고, 27.12㎒의 고주파 전원을 사용하여 1500W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해, 두께 400㎚의 산화질화실리콘막을 형성한다. 또한, 플라즈마 CVD 장치는 전극 면적이 6000㎠인 평행 평판형 플라즈마 CVD 장치이며, 공급한 전력을 단위 면적당의 전력(전력 밀도)으로 환산하면 0.25W/㎠이다. 또한, 본 실시 형태에 있어서는, 27.12㎒의 고주파 전원을 사용하여 산화물 절연막(24)을 형성하는 방법에 대하여 예시하였지만, 이것에 한정되지 않고, 예를 들면 13.56㎒의 고주파 전원을 사용하여 산화물 절연막(24)을 형성해도 된다.
다음에, 제2 가열 처리를 행한다. 상기 가열 처리의 온도는, 대표적으로는, 150℃ 이상 300℃ 이하 또는 200℃ 이상 250℃ 이하로 한다.
상기 가열 처리는, 전기로, RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 단시간에 한하여, 기판의 왜곡점 이상의 온도에서 열처리를 행할 수 있다. 그 때문에 가열 처리 시간을 단축할 수 있다.
가열 처리는, 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하 또는 1ppm 이하, 또는 10ppb 이하의 공기) 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 행하면 된다. 또한, 상기 질소, 산소, 초건조 공기 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직하다.
당해 가열 처리에 의해, 산화물 절연막(24)에 포함되는 산소의 일부를 산화물 반도체막(18)으로 이동시켜, 산화물 반도체막(18)에 포함되는 산소 결손량을 저감할 수 있다.
또한, 산화물 절연막(23) 및 산화물 절연막(24)에 물, 수소 등이 포함되는 경우, 물, 수소 등을 블로킹하는 기능을 갖는 질화물 절연막(25)을 후에 형성하고, 가열 처리를 행하면, 산화물 절연막(23) 및 산화물 절연막(24)에 포함되는 물, 수소 등이 산화물 반도체막(18)으로 이동하여, 산화물 반도체막(18)에 결함이 발생해 버린다. 그러나, 당해 가열에 의해, 산화물 절연막(23) 및 산화물 절연막(24)에 포함되는 물, 수소 등을 탈리시키는 것이 가능하여, 트랜지스터(60)의 전기 특성의 변동을 저감함과 함께, 임계값 전압의 변동을 억제할 수 있다.
또한, 가열하면서 산화물 절연막(24)을, 산화물 절연막(23) 위에 형성함으로써, 산화물 반도체막(18)으로 산소를 이동시켜, 산화물 반도체막(18)에 포함되는 산소 결손량을 저감하는 것이 가능하기 때문에, 당해 가열 처리를 행하지 않아도 된다.
또한, 상기 가열 처리 온도를 150℃ 이상 300℃ 이하, 또는 200℃ 이상 250℃ 이하로 함으로써, 구리, 알루미늄, 금, 은, 몰리브덴 등의 확산 및 산화물 반도체막에의 혼입을 억제할 수 있다.
여기에서는, 질소 및 산소 분위기에서, 220℃, 1시간의 가열 처리를 행한다.
또한, 한 쌍의 전극(21, 22)을 형성할 때, 도전막의 에칭에 의해, 다층막(20)은 대미지를 받아, 다층막(20)의 백 채널(다층막(20)에 있어서, 게이트 전극(15)과 대향하는 면과 반대측의 면)측에 산소 결손이 발생한다. 그러나, 산화물 절연막(24)에 화학양론적 조성을 만족시키는 산소보다도 많은 산소를 포함하는 산화물 절연막을 적용함으로써, 가열 처리에 의해 당해 백 채널측에 발생한 산소 결손을 수복할 수 있다. 이에 의해, 다층막(20)에 포함되는 결함을 저감할 수 있기 때문에, 트랜지스터(60)의 신뢰성을 향상시킬 수 있다.
다음에, 스퍼터링법, CVD법 등에 의해, 질화물 절연막(25)을 형성한다.
또한, 질화물 절연막(25)을 플라즈마 CVD법에 의해 형성하는 경우, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 적재된 기판을 300℃ 이상 400℃ 이하, 또는 320℃ 이상 370℃ 이하로 함으로써, 치밀한 질화물 절연막을 형성할 수 있기 때문에 바람직하다.
질화물 절연막(25)으로서 플라즈마 CVD법에 의해 질화실리콘막을 형성하는 경우, 실리콘을 포함하는 퇴적성 기체, 질소 및 암모니아를 원료 가스로서 사용하는 것이 바람직하다. 원료 가스로서, 질소와 비교하여 소량의 암모니아를 사용함으로써, 플라즈마 중에서 암모니아가 해리되어, 활성종이 발생한다. 당해 활성종이, 실리콘을 포함하는 퇴적성 기체에 포함되는 실리콘 및 수소의 결합, 및 질소의 삼중 결합을 절단한다. 이 결과, 실리콘 및 질소의 결합이 촉진되어, 실리콘 및 수소의 결합이 적어, 결함이 적고, 치밀한 질화실리콘막을 형성할 수 있다. 한편, 원료 가스에 있어서, 질소에 대한 암모니아의 양이 많으면, 실리콘을 포함하는 퇴적성 기체 및 질소 각각의 분해가 진행되지 않아, 실리콘 및 수소 결합이 잔존해 버려, 결함이 증대되고, 또한 성긴 질화실리콘막이 형성되어 버린다. 이들 때문에, 원료 가스에 있어서, 암모니아에 대한 질소의 유량비를 5 이상 50 이하 또는 10 이상 50 이하로 하는 것이 바람직하다.
여기에서는, 플라즈마 CVD 장치의 처리실에, 유량 50sc㎝의 실란, 유량 5000sc㎝의 질소 및 유량 100sc㎝의 암모니아를 원료 가스로 하고, 처리실의 압력을 100㎩, 기판 온도를 350℃로 하고, 27.12㎒의 고주파 전원을 사용하여 1000W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해, 두께 50㎚의 질화실리콘막을 형성한다. 또한, 플라즈마 CVD 장치는 전극 면적이 6000㎠인 평행 평판형 플라즈마 CVD 장치이며, 공급한 전력을 단위 면적당의 전력(전력 밀도)으로 환산하면 1.7×10-1W/㎠이다.
이상의 공정에 의해, 산화물 절연막(23), 산화물 절연막(24) 및 질화물 절연막(25)으로 구성되는 보호막(26)을 형성할 수 있다.
다음에, 가열 처리를 행해도 된다. 상기 가열 처리의 온도는, 대표적으로는 150℃ 이상 300℃ 이하, 또는 200℃ 이상 250℃ 이하로 한다.
이상의 공정에 의해, 트랜지스터(60)를 제작할 수 있다.
본 실시 형태에서는, 산화물 반도체막 및 한 쌍의 전극 사이에, CAAC 산화물막으로 형성되는 산화물막을 갖는다. 상기 산화물막은, 외부로부터 산화물 반도체막으로의 불순물의 확산을 저감하는 것이 가능하고, 한 쌍의 전극으로부터 산화물 반도체막으로 확산되는 불순물량을 저감하는 것이 가능하다. 이 때문에, 구리, 알루미늄, 금, 은 또는 몰리브덴을 사용하여 한 쌍의 전극을 형성해도, 트랜지스터의 임계값 전압의 변동을 저감할 수 있다.
또한, 본 실시 형태에서는, 트랜지스터의 제작 공정에 있어서, 제1 가열 처리 및 제2 가열 처리를 행하고 있지만, 산화물 반도체막을 갖는 다층막을 형성함으로써, 산화물 반도체막에 포함되는 불순물 농도를 저감하는 것이 가능하고, 또한 결함 준위에 있어서의 캐리어의 트랩을 방해하는 것이 가능하다. 이 결과, 각각의 가열 처리의 온도를 400℃ 이하로 해도, 고온에서 가열 처리한 트랜지스터와, 임계값 전압의 변동량이 동등한 트랜지스터를 제작할 수 있다. 이 결과, 반도체 장치의 비용 삭감이 가능하다.
또한, 채널 영역으로서 기능하는 산화물 반도체막에 중첩하여, 화학양론적 조성을 만족시키는 산소보다도 많은 산소를 포함하는 산화물 절연막을 형성함으로써, 당해 산화물 절연막의 산소를 산화물 반도체막으로 이동시킬 수 있다. 이 결과, 산화물 반도체막에 포함되는 산소 결손의 함유량을 저감할 수 있다.
특히, 채널 영역으로서 기능하는 산화물 반도체막과, 화학양론적 조성을 만족시키는 산소보다도 많은 산소를 포함하는 산화물 절연막 사이에 산소를 투과하는 산화물 절연막을 형성함으로써, 화학양론적 조성을 만족시키는 산소보다도 많은 산소를 포함하는 산화물 절연막을 형성할 때, 당해 산화물 반도체막에 대미지를 입는 것을 억제할 수 있다. 이 결과, 산화물 반도체막에 포함되는 산소 결손량을 저감할 수 있다.
그리고, 산화물 반도체막 위에 산화물막을 형성함으로써, 화학양론적 조성을 만족시키는 산소보다도 많은 산소를 포함하는 산화물 절연막을 형성할 때, 당해 산화물 반도체막에 대미지를 입는 것을 더욱 억제할 수 있다. 또한, 산화물막을 형성함으로써, 당해 산화물 반도체막 위에 형성되는 절연막, 예를 들면 산화물 절연막의 구성 원소가, 당해 산화물 반도체막에 혼입되는 것을 억제할 수 있다.
상기로부터, 산화물 반도체막을 사용한 반도체 장치에 있어서, 결함량이 저감된 반도체 장치를 얻을 수 있다. 또한, 산화물 반도체막을 사용한 반도체 장치에 있어서 전기 특성이 향상된 반도체 장치를 얻을 수 있다.
<산화물 반도체막에 있어서의 금속 원소의 확산 메커니즘>
여기서, 산화물 반도체막에 있어서의 금속 원소의 확산 메커니즘에 대하여 계산한 결과를 이하에 나타낸다.
여기에서는, 산화물 반도체막으로서, 금속 원자수비가 In:Ga:Zn=1:1:1인 스퍼터링 타깃을 사용하여 성막된 In-Ga-Zn 산화물막(이하, IGZO(111)로 나타냄)의 결정 중의 격자간에, 금속 원소로서 Cu를 배치하고, Cu의 확산 용이성에 관한 계산을 행하였다.
계산 모델을 도 4에 도시한다. Cu의 확산 루트로서, 도 4 중의 화살표로 나타낸 4개의 경로에 대하여, 각 경로의 활성 장벽을 NEB(Nudged Elastic Band)법을 사용하여 계산하였다. 또한, 도 4에 있어서, 각 상태를 숫자로 나타냈다. 또한, NEB법이란 초기 상태와 최종 상태로부터 그 2개의 상태를 연결하는 상태 중에서 필요한 에너지가 가장 낮아지는 상태를 찾는 방법이다. 또한, 계산 모델에 주기 경계 조건을 부과하고 있다. 또한, 산화물 반도체막에 있어서, 피형성면 또는 상면의 법선 벡터에 평행한 방향이 c축이며, 상기 방향을 세로 방향으로 나타낸다. 또한, c축 방향에 수직 방향, 즉 a-b면 방향을 가로 방향으로 나타낸다.
경로 1은 (Ga, Zn)O층-(Ga, Zn)O층간에 있어서의 Cu의 가로 확산이다. 도 4에 있어서는, 초기 상태로부터 상태 1로의 이동이다.
경로 2는 (Ga, Zn)O층을 통과하는 Cu의 세로 확산이다. 도 4에 있어서, 상태 1로부터 상태 2로의 이동이다.
경로 3은 (Ga, Zn)O층-InO2층간에 있어서의 Cu의 가로 확산이다. 도 4에 있어서는, 상태 2로부터 상태 3으로의 이동이다.
경로 4는 InO2층을 통과하는 Cu의 세로 확산이다. 도 4에 있어서는, 상태 3으로부터 상태 4로의 이동이다.
다음에, 계산 조건을 표 1에 나타낸다.
경로 1, 즉, (Ga, Zn)O층-(Ga, Zn)O층간에 있어서의 가로 확산에 있어서, 장벽이 낮은 경로를 도 5의 (a)에 도시하고, 활성 장벽을 도 5의 (b)에 도시한다. 도 5의 (b)로부터, Cu는 격자간보다도 확산 도중 쪽이 에너지적으로 안정된 것을 알 수 있다. 안정 상태로부터 격자간으로 이동하는 데 필요한 활성 장벽은 약 0.30eV이며, 실온에서도 (Ga, Zn)O층-(Ga, Zn)O층간에 있어서의 가로 확산이 발생한다고 생각된다.
경로 2, 즉, (Ga, Zn)O층을 통과하는 세로 확산에 있어서, 장벽이 낮은 경로를 도 6의 (a)에 도시하고, 활성 장벽을 도 6의 (b)에 도시한다. 도 6의 (b)로부터, Cu가 (Ga, Zn)O층 내에 존재할 때 불안정하고, 그 활성 장벽은 약 0.71eV이었다. 따라서, 실온에서는 (Ga, Zn)O층을 통과하는 세로 확산은 거의 발생하지 않는다고 생각된다.
경로 3, 즉, (Ga, Zn)O층-InO2층간에 있어서의 가로 확산에 있어서, 장벽이 낮은 경로를 도 7의 (a)에 도시하고, 활성 장벽을 도 7의 (b)에 도시한다. 도 7의 (b)로부터, Cu는 격자간보다도 확산 도중 쪽이 에너지적으로 안정된 것을 알 수 있다. 안정 상태로부터 격자간으로 이동하기 위한 활성 장벽은 약 0.25eV이며, 실온에서도 (Ga, Zn)O층-InO2층간에 있어서의 가로 확산은 발생한다고 생각된다.
경로 4, 즉, InO2층을 통과하는 세로 확산에 있어서, 장벽이 낮은 경로를 도 8의 (a)에 도시하고, 활성 장벽을 도 8의 (b)에 도시한다. Cu가 InO2층 내에 존재할 때 불안정하고, 그 활성 장벽은 약 1.90eV이었다. 따라서, 고온에서도, InO2층을 통과하는 세로 확산은 거의 발생하지 않는다고 생각된다.
이상으로부터, 도 4에 도시한 화살표, 즉, 초기 상태, 경로 1, 경로 2, 경로 3 및 경로 4에 있어서의 활성 장벽을 도 9에 도시한다. 도 9에 있어서, 횡축은 Cu의 이동 거리를 나타내고, 종축은 활성 장벽을 나타낸다.
도 9로부터, Cu는 (Ga, Zn)O층과 InO2층간에 존재할 때 에너지적으로 안정되며, InO2층을 넘는 경로 4의 활성 장벽이 가장 높다. 이상으로부터, Cu가 InO2층을 넘는 확산 경로에 있어서, 확산하기 어려운 것을 알 수 있다.
여기서, 비교예로서, 육방정 구조의 ZnO에 대하여 마찬가지의 계산을 행한 결과를 이하에 나타낸다.
계산 모델을 도 10에 도시한다. 여기에서는, ZnO 결정의 기본 격자를 모든 축방향에 대하여 2배씩 한 72원자 결정 모델을 사용하고, Cu의 확산 루트로서, 도 10 중의 화살표로 나타낸 2개의 경로에 대하여, 각 경로의 활성 장벽을 NEB(Nudged Elastic Band)법을 사용하여 계산하였다.
경로 1은 c축 방향에 있어서의 Cu의 세로 확산이다. 도 10에 있어서는, 초기 상태로부터 상태 1로의 이동이다.
경로 2는 b축 방향에 있어서의 Cu의 가로 확산이다. 도 10에 있어서는, 상태 1로부터 상태 2로의 이동이다.
다음에, 계산 조건을 표 2에 나타낸다.
경로 1, 즉, c축 방향에 있어서의 Cu의 세로 확산에 있어서, Cu의 확산 경로를 c축에 대하여 수직 방향으로부터 본 도면을 도 11의 (a)에 도시하고, c축 방향으로부터 본 도면을 도 11의 (b)에 도시하고, 활성 장벽을 도 11의 (c)에 도시한다. Cu는, Zn으로 둘러싸인 평면 내에 존재할 때 불안정하고, 그 활성 장벽은 약0.73eV이었다. 따라서, 실온에서는, c축 방향에 있어서의 Cu의 세로 확산은 거의 발생하지 않는다고 생각된다.
경로 2, 즉, b축 방향에 있어서의 Cu의 가로 확산에 있어서, Cu의 확산 경로를 c축에 대하여 수직 방향으로부터 본 도면을 도 12의 (a)에 도시하고, c축 방향으로부터 본 도면을 도 12의 (b)에 도시하고, 활성 장벽을 도 12의 (c)에 도시한다. Cu는, 격자간보다도, 확산 도중이며 Cu가 2개의 O와 결합하는 위치쪽이 에너지적으로 안정된 것을 알 수 있다. 안정 상태로부터 격자간으로 이동하는 데 필요한 활성 장벽은 약 0.32eV이며, 실온에서도 b축 방향으로의 Cu의 가로 확산은 발생한다고 생각된다.
이상으로부터, 도 10에 도시한 화살표, 즉, 초기 상태, 경로 1 및 경로 2에 있어서의 활성 장벽을 도 13에 도시한다.
도 13으로부터, Cu는 가로 확산에 있어서의 확산 도중이며 Cu가 2개의 O와 결합하는 위치에 있어서 에너지적으로 안정되며, c축 방향으로의 세로 확산에 있어서 활성 장벽이 가장 높다.
또한, 도 9에 도시한 경로 4, 즉, InO2층을 통과할 때의 활성 장벽(약 1.9eV)과 비교하면, 도 13의 경로 1, 즉, ZnO에서의 세로 확산의 활성 장벽(약 0.7eV)은 낮다. 이것으로부터, ZnO보다, IGZO(111)쪽이, Cu 확산의 세로 방향에 있어서의 억제 효과는 높다고 생각된다.
즉, 결정립계가 확인되지 않고, c축 배향성을 갖고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 CAAC 산화물막을 산화물 반도체막 및 한 쌍의 전극 사이에 형성하고, 한 쌍의 전극을 Cu를 사용하여 형성함으로써, 채널 에치형 트랜지스터에 있어서, 산화물 반도체막으로의 Cu의 확산을 저감하는 것이 가능한 것을 알 수 있다.
<트랜지스터의 밴드 구조>
다음에, 다층막(20)의 밴드 구조에 대하여 도 3을 사용하여 설명한다.
여기에서는, 예로서, 산화물 반도체막(18)으로서 에너지 갭이 3.15eV인 In-Ga-Zn 산화물을 사용하고, 산화물막(19)으로서 에너지 갭이 3.5eV인 In-Ga-Zn 산화물을 사용한다. 에너지 갭은, 분광 엘립소미터(HORIBA JOBIN YVON사 UT-300)를 사용하여 측정할 수 있다.
산화물 반도체막(18) 및 산화물막(19)의 진공 준위와 가전자대 상단부의 에너지차(이온화 포텐셜이라고도 함)는, 각각 8eV 및 8.2eV이다. 또한, 진공 준위와 가전자대 상단부의 에너지차는, 자외선 광전자 분광 분석(UPS : Ultraviolet Photoelectron Spectroscopy) 장치(PHI사 VersaProbe)를 사용하여 측정할 수 있다.
따라서, 산화물 반도체막(18) 및 산화물막(19)의 진공 준위와 전도대 하단의 에너지차(전자 친화력이라고도 함)는 각각 4.85eV 및 4.7eV이다.
도 3의 (a)는 다층막(20)의 밴드 구조의 일부를 모식적으로 도시하고 있다. 여기에서는, 다층막(20)에 산화실리콘막을 접하여 형성한 경우에 대하여 설명한다. 또한, 도 3의 (a)에 도시한 EcI1은 산화실리콘막의 전도대 하단의 에너지를 나타내고, EcS1은 산화물 반도체막(18)의 전도대 하단의 에너지를 나타내고, EcS2는 산화물막(19)의 전도대 하단의 에너지를 나타내고, EcI2는 산화실리콘막의 전도대 하단의 에너지를 나타낸다. 또한, EcI1은, 도 1의 (b)에 있어서, 게이트 절연막(17)에 상당하고, EcI2는, 도 1의 (b)에 있어서, 산화물 절연막(23)에 상당한다.
도 3의 (a)에 도시한 바와 같이, 산화물 반도체막(18) 및 산화물막(19)에 있어서, 전도대 하단의 에너지는 장벽이 없어 완만하게 변화한다. 환언하면, 연속적으로 변화한다고도 할 수 있다. 이것은, 다층막(20)은, 산화물 반도체막(18)과 공통의 원소를 포함하고, 산화물 반도체막(18) 및 산화물막(19) 사이에서, 산소가 서로 이동함으로써 혼합층이 형성되기 때문이라 할 수 있다.
도 3의 (a)로부터, 다층막(20)의 산화물 반도체막(18)이 웰(well)로 되어, 다층막(20)을 사용한 트랜지스터에 있어서, 채널 영역이 산화물 반도체막(18)에 형성되는 것을 알 수 있다. 또한, 다층막(20)은, 전도대 하단의 에너지가 연속적으로 변화하고 있기 때문에, 산화물 반도체막(18)과 산화물막(19)이 연속 접합하고 있다고 할 수 있다.
또한, 도 3의 (a)에 도시한 바와 같이, 산화물막(19)과, 산화물 절연막(23)의 계면 근방에는, 산화물 절연막(23)의 구성 원소인 실리콘 또는 탄소, 한 쌍의 전극(21, 22)의 구성 원소인 구리, 알루미늄, 금, 은, 몰리브덴 등의 불순물이나 결함에 기인한 트랩 준위가 형성될 수 있기는 하지만, 산화물막(19)이 형성됨으로써, 산화물 반도체막(18)과 상기 트랩 준위를 멀리 떼어 놓을 수 있다. 단, EcS1과 EcS2의 에너지차가 작은 경우, 산화물 반도체막(18)의 전자가 상기 에너지차를 넘어 트랩 준위에 도달하는 경우가 있다. 트랩 준위에 전자가 포획됨으로써, 절연막 계면에 마이너스의 전하가 발생하여, 트랜지스터의 임계값 전압은 플러스 방향으로 시프트해 버린다. 따라서, EcS1과 EcS2의 에너지차를, 0.1eV 이상 또는 0.15eV 이상으로 하면, 트랜지스터의 임계값 전압의 변동이 저감되어, 안정된 전기 특성으로 되기 때문에 적합하다.
또한, 도 3의 (b)는 다층막(20)의 밴드 구조의 일부를 모식적으로 도시하며, 도 3의 (a)에 도시한 밴드 구조의 변형예이다. 여기에서는, 다층막(20)에 산화실리콘막을 접하여 형성한 경우에 대하여 설명한다. 또한, 도 3의 (b)에 도시한 EcI1은 산화실리콘막의 전도대 하단의 에너지를 나타내고, EcS1은 산화물 반도체막(18)의 전도대 하단의 에너지를 나타내고, EcI2는 산화실리콘막의 전도대 하단의 에너지를 나타낸다. 또한, EcI1은, 도 1의 (b)에 있어서, 게이트 절연막(17)에 상당하고, EcI2는, 도 1의 (b)에 있어서, 산화물 절연막(23)에 상당한다.
도 1의 (b)에 도시한 트랜지스터에 있어서, 한 쌍의 전극(21, 22)의 형성 시에 다층막(20)의 위쪽, 즉 산화물막(19)이 에칭되는 경우가 있다. 한편, 산화물 반도체막(18)의 상면은, 산화물막(19)의 성막 시에 산화물 반도체막(18)과 산화물막(19)의 혼합층이 형성되는 경우가 있다.
예를 들면, 산화물 반도체막(18)이, In:Ga:Zn=1:1:1[원자수비]의 In-Ga-Zn 산화물 또는 In:Ga:Zn=3:1:2[원자수비]의 In-Ga-Zn 산화물을 스퍼터링 타깃에 사용하여 형성된 산화물 반도체막이며, 산화물막(19)이, In:Ga:Zn=1:3:2[원자수비]의 In-Ga-Zn 산화물 또는 In:Ga:Zn=1:6:4[원자수비]의 In-Ga-Zn 산화물을 스퍼터링 타깃에 사용하여 형성된 산화물막인 경우, 산화물 반도체막(18)보다도 산화물막(19)의 Ga의 함유량이 많기 때문에, 산화물 반도체막(18)의 상면에는, GaOx층 또는 산화물 반도체막(18)보다도 Ga를 많이 포함하는 혼합층이 형성될 수 있다.
따라서, 산화물막(19)이 에칭된 경우에 있어서도, EcS1의 EcI2측의 전도대 하단의 에너지가 높아져, 도 3의 (b)에 도시한 밴드 구조와 같이 되는 경우가 있다.
도 3의 (b)에 도시한 밴드 구조와 같이 되는 경우, 채널 영역의 단면 관찰 시에 있어서, 다층막(20)은 산화물 반도체막(18)만으로 외관상 관찰되는 경우가 있다. 그러나, 실질적으로는, 산화물 반도체막(18) 위에는, 산화물 반도체막(18)보다도 Ga를 많이 포함하는 혼합층이 형성되어 있기 때문에, 상기 혼합층을 1.5층으로서 파악할 수 있다. 또한, 상기 혼합층은, 예를 들면 EDX 분석 등에 의해, 다층막(20)에 함유하는 원소를 측정한 경우, 산화물 반도체막(18)의 위쪽의 조성을 분석함으로써 확인할 수 있다. 예를 들면, 산화물 반도체막(18)의 위쪽의 조성이, 산화물 반도체막(18) 중의 조성보다도 Ga의 함유량이 많은 구성으로 됨으로써 확인할 수 있다.
<변형예 1>
본 실시 형태에 나타내는 트랜지스터(60)에 있어서, 다층막(20)의 변형예를 도 14를 사용하여 설명한다.
도 14의 (a)에 도시한 트랜지스터는, 다층막(20)이, 게이트 절연막(17)측으로부터 제1 산화물 반도체막(18a), 제2 산화물 반도체막(18b) 및 산화물막(19)의 순으로 적층되어 있다.
제1 산화물 반도체막(18a), 제2 산화물 반도체막(18b)은, 전술한 산화물 반도체막(18)과 마찬가지의 재료를 사용하여 형성한다. 제1 산화물 반도체막(18a), 제2 산화물 반도체막(18b)을 In-M-Zn 산화물(M은 Ga, Y, Zr, La, Ce 또는 Nd)으로 형성하는 경우, M에 대한 In의 원자수비가, 제2 산화물 반도체막(18b)보다 제1 산화물 반도체막(18a)쪽이 큰 편이 바람직하다. In-M-Zn 산화물에 있어서, M에 대한 In의 원자수비가 큰, 즉 In의 비율이 크면, 캐리어 이동도(전자 이동도)가 높아진다. 이 때문에, 게이트 절연막(17)과 접하는 제1 산화물 반도체막(18a)을 보다 In의 비율이 큰 막으로 함으로써, 트랜지스터의 온 전류를 증대시키는 것이 가능함과 함께, 전계 효과 이동도를 높일 수 있다.
또한, 제1 산화물 반도체막(18a)을 CAAC-OS막을 사용하여 형성함으로써, 외부로부터의 불순물의 확산을 저감하는 것이 가능하기 때문에, 외부로부터 제1 산화물 반도체막(18a) 및 제2 산화물 반도체막(18b)으로 이동하는 불순물량을 저감하는 것이 가능하다.
도 14의 (b)에 도시한 트랜지스터는, 다층막(20)이, 게이트 절연막(17)측으로부터, 제1 산화물막(19a), 산화물 반도체막(18) 및 제2 산화물막(19b)의 순으로 적층되어 있다.
제1 산화물막(19a), 제2 산화물막(19b)은, 실시 형태 1에 나타내는 산화물막(19)과 마찬가지의 재료를 사용하여 형성한다. 또한, 제1 산화물막(19a), 제2 산화물막(19b)을 구성하는 금속 원소의 원자수비는 동일해도 되고, 또는 상이해도 된다.
제1 산화물막(19a)은 산화물 반도체막(18)보다 막 두께가 작으면 바람직하다. 제1 산화물막(19a)의 두께를 1㎚ 이상 5㎚ 이하, 또는 1㎚ 이상 3㎚ 이하로 함으로써, 트랜지스터의 임계값 전압의 변동량을 저감하는 것이 가능하다.
도 14의 (b)에 도시한 트랜지스터는, 게이트 절연막(17)과 산화물 반도체막(18) 사이에, 제1 산화물막(19a)이 형성되어 있다. 이 때문에, 제1 산화물막(19a)과 산화물 반도체막(18) 사이에 있어서, 불순물 및 결함에 의해 트랩 준위가 형성되어도, 당해 트랩 준위와 산화물 반도체막(18) 사이에는 거리가 있다. 이 결과, 산화물 반도체막(18)을 흐르는 전자가 트랩 준위에 포획되기 어려워, 트랜지스터의 온 전류를 증대시키는 것이 가능함과 함께, 전계 효과 이동도를 높일 수 있다. 또한, 트랩 준위에 전자가 포획되면, 상기 전자가 마이너스의 고정 전하로 되어 버린다. 이 결과, 트랜지스터의 임계값 전압이 변동되어 버린다. 그러나, 산화물 반도체막(18)과 트랩 준위 사이에 거리가 있기 때문에, 트랩 준위에 있어서의 전자의 포획을 저감하는 것이 가능하여, 임계값 전압의 변동을 저감할 수 있다.
또한, 제1 산화물막(19a)을 CAAC 산화물막을 사용하여 형성함으로써, 외부로부터의 불순물의 확산을 저감하는 것이 가능하기 때문에, 외부로부터 산화물 반도체막(18)으로 이동하는 불순물량을 저감하는 것이 가능하다. 이 때문에, 산화물 반도체막(18)에 있어서의 불순물 농도를 저감하는 것이 가능하다.
<변형예 2>
본 실시 형태에 나타내는 트랜지스터(60)에 형성되는 한 쌍의 전극(21, 22)으로서, 구리, 알루미늄 또는 몰리브덴 단체 혹은 합금 등의 산소와 결합하기 쉬운 도전 재료를 사용하는 것이 바람직하다. 이 결과, 다층막(20)에 포함되는 산소와 한 쌍의 전극(21, 22)에 포함되는 도전 재료가 결합하여, 다층막(20)에 있어서, 산소 결손 영역이 형성된다. 또한, 다층막(20)에 한 쌍의 전극(21, 22)을 형성하는 도전 재료의 구성 원소의 일부가 혼입되는 경우도 있다. 이들의 결과, 다층막(20)에 있어서, 한 쌍의 전극(21, 22)과 접하는 영역 근방에, 저저항 영역이 형성된다. 저저항 영역은, 한 쌍의 전극(21, 22)에 접하고, 또한 게이트 절연막(17)과, 한 쌍의 전극(21, 22) 사이에 형성된다. 저저항 영역은, 도전성이 높기 때문에, 다층막(20)과 한 쌍의 전극(21, 22)의 접촉 저항을 저감하는 것이 가능하여, 트랜지스터의 온 전류를 증대시키는 것이 가능하다.
또한, 한 쌍의 전극(21, 22)을, 상기 산소와 결합하기 쉬운 도전 재료와, 질화티타늄, 질화탄탈륨, 루테늄 등의 산소와 결합하기 어려운 도전 재료의 적층 구조로 해도 된다. 예를 들면, 다층막(20)에 접하도록 산소와 결합하기 어려운 도전 재료로 형성되는 도전막을 형성하고, 상기 도전막 위에 산소와 결합하기 쉬운 도전 재료로 형성되는 도전막을 형성해도 된다. 이와 같은 적층 구조로 함으로써, 한 쌍의 전극(21, 22)과 산화물 절연막(23)의 계면에 있어서, 한 쌍의 전극(21, 22)의 산화를 방지하는 것이 가능하여, 한 쌍의 전극(21, 22)의 고저항화를 억제하는 것이 가능하다.
<변형예 3>
본 실시 형태에 나타내는 트랜지스터(60)에 있어서, 도 15에 도시한 바와 같이, 트랜지스터(60) 위에 산화물 절연막(24) 및 질화물 절연막(25)이 적층되는 보호막(26a)을 형성할 수 있다. 도 15에 도시한 트랜지스터는, 산화물 반도체막(18) 위에 산화물막(19)을 갖기 때문에, 당해 산화물막(19)이, 산화물 절연막(24)을 형성할 때의 보호막으로서 기능한다. 이 결과, 산화물 절연막(24)을 형성할 때, 산화물 반도체막(18)이 플라즈마에 노출되지 않아, 비교적 높은 전력을 사용하는 플라즈마 CVD법에 의해 산화물 절연막(24)을 형성할 때 발생하는 플라즈마 대미지를 저감할 수 있다.
또한, 산화물 절연막(24)에 포함되는 산소를, 다층막(20)으로 직접 이동시키는 것이 가능하기 때문에, 산화물 반도체막(18)에의 산소 공급량을 증가시키는 것이 가능하다. 이 결과, 산화물 반도체막(18)의 산소 결손량을 더욱 저감하는 것이 가능하다.
또한, 본 실시 형태에서는, 다층막을 산화물 반도체막(18) 및 산화물막(19)의 적층막으로 하였지만, 게이트 절연막(17) 및 산화물 반도체막(18) 사이에 산화물막을 더 형성할 수 있다. 게이트 절연막(17) 및 산화물 반도체막(18) 사이에 산화물막을 형성함으로써, 게이트 절연막(17)과 다층막의 계면 근방에 있어서의 실리콘이나 탄소의 농도, 산화물 반도체막(18)에 있어서의 실리콘이나 탄소의 농도를 저감할 수 있다.
<변형예 4>
또한, 본 실시 형태에서는, 게이트 전극(15)이 기판(11)과 다층막(20) 사이에 형성되는 보텀 게이트 구조의 트랜지스터를 사용하여 설명하였지만, 도 32의 (a)에 도시한 바와 같이, 톱 게이트 구조의 트랜지스터로 할 수 있다. 즉, 다층막(20) 위에 한 쌍의 전극(21, 22)을 갖고, 한 쌍의 전극(21, 22) 위에 게이트 절연막(27)을 갖고, 게이트 절연막(27) 위에 게이트 전극(15a)을 갖는 트랜지스터(62)로 할 수 있다. 또한, 기판(11)과 다층막(20) 사이에는, 다층막(20)에 접하는 산화물 절연막(17c)과, 산화물 절연막(17c) 및 한 쌍의 전극(21, 22)에 접하는 질화물 절연막(17a)이 형성된다. 나아가, 도 32의 (b)에 도시한 바와 같이, 게이트 전극(15)과, 게이트 전극(15) 위의 게이트 절연막(17)과, 게이트 절연막(17) 위의 다층막(20)과, 다층막(20) 위의 한 쌍의 전극(21, 22)과, 다층막(20) 및 한 쌍의 전극(21, 22) 위의 보호막(26)과, 보호막(26) 위의 게이트 전극(15a)을 갖는 듀얼 게이트 구조의 트랜지스터(64)로 할 수 있다.
(실시 형태 2)
본 실시 형태에서는, 한 쌍의 전극(21, 22)을 구성하는 금속 원소의 확산을 방지하는 것이 가능한 트랜지스터를 갖는 반도체 장치 및 그 제작 방법에 대하여 도 2, 도 16 및 도 17을 사용하여 설명한다.
도 16의 (a) 내지 도 16의 (c)에, 반도체 장치가 갖는 트랜지스터(70)의 상면도 및 단면도를 도시한다. 도 16에 도시한 트랜지스터(70)는 채널 에치형 트랜지스터이다. 도 16의 (a)는 트랜지스터(70)의 상면도이고, 도 16의 (b)는 도 16의 (a)의 일점쇄선 A-B간의 단면도이며, 도 16의 (c)는 도 16의 (a)의 일점쇄선 C-D간의 단면도이다. 또한, 도 16의 (a)에서는, 명료화를 위해서, 기판(11), 트랜지스터(70)의 구성 요소의 일부(예를 들면, 게이트 절연막(17)), 산화물 절연막(23), 산화물 절연막(24), 질화물 절연막(25) 등을 생략하고 있다.
도 16의 (b) 및 도 16의 (c)에 도시한 트랜지스터(70)는, 기판(11) 위에 형성되는 게이트 전극(15)과, 기판(11) 및 게이트 전극(15) 위에 형성되는 게이트 절연막(17)과, 게이트 절연막(17)을 개재하여, 게이트 전극(15)과 중첩되는 다층막(20)과, 다층막(20)에 접하는 한 쌍의 전극(21, 22)을 갖는다. 또한, 한 쌍의 전극(21, 22) 위에 보호막(43, 44)을 갖는다. 또한, 게이트 절연막(17), 다층막(20), 한 쌍의 전극(21, 22) 및 보호막(43, 44) 위에는, 산화물 절연막(23), 산화물 절연막(24) 및 질화물 절연막(25)으로 구성되는 보호막(26)이 형성된다.
보호막(43, 44)은, 한 쌍의 전극(21, 22)을 형성하기 위한 가공 공정에 있어서, 에칭 보호막으로서 기능한다. 또한, 보호막(43, 44)은, 한 쌍의 전극(21, 22)이 플라즈마, 대표적으로는 산소 플라즈마에 노출되는 것을 방지하는 기능을 갖는다. 또한, 보호막(43, 44)은, 한 쌍의 전극(21, 22)을 구성하는 금속 원소의 확산을 방지하는 기능을 갖는다. 이들 때문에, 보호막(43, 44)은 플라즈마 내성을 갖는 재료로 형성된다. 또한, 보호막(43, 44)은, 한 쌍의 전극(21, 22)을 구성하는 금속 원소의 확산을 방지하는 재료를 사용하여 형성된다.
보호막(43, 44)은 질화실리콘, 질화산화실리콘, 질화알루미늄, 질화산화알루미늄 등으로 형성되는 질화물 절연막을 적절히 사용하여 형성할 수 있다. 또한, 본 명세서 중에 있어서, 질화산화실리콘막, 질화산화알루미늄막이란, 산소보다도 질소의 함유량(원자수비)이 많은 막을 가리키고, 산화질화실리콘막, 산화질화알루미늄막이란, 질소보다도 산소의 함유량(원자수비)이 많은 막을 가리킨다.
또는, 보호막(43, 44)은 인듐 주석 산화물(이하, ITO라고도 나타냄), 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화실리콘을 포함하는 인듐 주석 산화물 등으로 형성되는 투광성을 갖는 도전막을 사용하여 형성할 수 있다.
또는, 보호막(43, 44)은, 실시 형태 1에 나타내는 산화물 반도체막(18) 또는 산화물막(19)에 사용하는 것이 가능한 In, Ga, 혹은 Zn을 포함하는 산화물 반도체를 적절히 사용하여 형성할 수 있다.
또한, 보호막(43, 44)이 투광성을 갖는 도전막을 사용하여 형성되는 경우, 보호막(43, 44)은, 각각 전극(21, 22)과 함께, 전극으로서 기능한다.
한 쌍의 전극(21, 22)을 형성하기 위해서 사용하는, 유기 수지로 형성된 마스크(대표적으로는, 레지스트로 형성된 마스크)는, 애싱 처리라는, 산소 플라즈마에 의해 마스크를 기상 중에서 분해하는 방법에 의해 제거된다. 또는, 애싱 처리를 함으로써, 박리액을 사용한 마스크의 제거가 용이해지기 때문에, 애싱 처리를 한 후, 박리액을 사용하여 유기 수지로 형성된 마스크를 제거할 수 있다.
또한, 한 쌍의 전극(21, 22) 위에 보호막으로서 산화물 절연막을 스퍼터링법, CVD법 등에 의해 형성하는 경우, 전극(21, 22)이 산소 플라즈마에 노출된다.
그러나, 한 쌍의 전극(21, 22)은, 산소 플라즈마에 노출되면, 한 쌍의 전극(21, 22)을 구성하는 금속 원소와 산소가 반응해 버려, 금속 산화물이 생성된다. 당해 금속 산화물은 반응성이 높기 때문에, 다층막(20)으로 확산되어 버린다는 문제가 있다. 이 때문에, 한 쌍의 전극(21, 22) 위에 보호막(43, 44)이 형성되면, 보호막(43, 44)이 마스크로 되어, 한 쌍의 전극(21, 22)이 산소 플라즈마에 노출되기 어려워진다. 이 결과, 한 쌍의 전극(21, 22)을 구성하는 금속 원소와 산소가 반응한 금속 산화물이 생성되기 어려워짐과 함께, 한 쌍의 전극(21, 22)을 구성하는 금속 원소의 다층막(20)으로의 이동을 저감할 수 있다.
즉, 다층막(20)의 불순물 농도를 저감하는 것이 가능하다. 또한, 다층막(20)을 갖는 트랜지스터(70)의 전기 특성의 변동을 저감하는 것이 가능하다.
다음에, 도 16에 도시한 트랜지스터(70)의 제작 방법에 대하여, 도 2 및 도 17을 사용하여 설명한다.
실시 형태 1과 마찬가지로, 도 2의 (a) 내지 도 2의 (c)의 공정을 거쳐, 도 17의 (a)에 도시한 바와 같이, 기판(11) 위에 게이트 전극(15), 게이트 절연막(17), 다층막(20), 도전막(41) 및 보호막(42)을 형성한다.
도전막(41)은 후에 한 쌍의 전극(21, 22)으로 되는 막이다. 이 때문에, 도전막(41)은 한 쌍의 전극(21, 22)에 나타내는 재료를 적절히 사용할 수 있다.
도전막(41)은 스퍼터링법, 증착법, CVD법, 인쇄법 등을 적절히 사용하여 형성한다.
여기에서는, 도전막(41)으로서, 두께 200㎚의 구리막을 스퍼터링법에 의해 형성한다. 또한, 보호막(42)으로서, 플라즈마 CVD법에 의해 두께 200㎚의 질화실리콘막을 형성한다.
다음에, 보호막(42) 위에 마스크를 형성한 후, 마스크를 사용하여 보호막(42)의 일부를 에칭하여, 도 17의 (b)에 도시한 바와 같이, 보호막(43, 44)을 형성한다. 보호막(42)의 에칭은, 드라이 에칭, 웨트 에칭 등을 적절히 사용할 수 있다. 또한, 보호막(43, 44)은, 후속 공정에서 하드 마스크로서 기능하고, 보호막(43, 44) 사이의 거리가 트랜지스터의 채널 길이로 되기 때문에, 이방성 에칭이 가능한 드라이 에칭을 사용하여 보호막(42)을 에칭하는 것이 바람직하다.
여기에서는, 포토리소그래피 공정에 의해 마스크를 형성한 후, 드라이 에칭법에 의해 보호막(42)의 일부를 에칭하여, 보호막(43, 44)을 형성한다.
이 후, 마스크를 제거하는 것이 바람직하다. 이 결과, 마스크를 제거하는 공정에 있어서, 다층막(20)이 도전막(41)으로 덮여 있어 노출되어 있지 않기 때문에, 도전막(41)을 구성하는 금속 원소가 다층막(20)으로 이동하지 않는다. 여기에서는, 애싱 처리를 하여 마스크를 제거하기 쉽게 한 후, 박리액을 사용하여 마스크를 제거한다.
다음에, 도 17의 (c)에 도시한 바와 같이, 보호막(43, 44)을 마스크로서 사용하여 도전막(41)의 일부를 에칭하여, 한 쌍의 전극(21, 22)을 형성한다. 보호막(43, 44)을 에칭하지 않고, 도전막(41)을 선택적으로 에칭하는 조건으로서, 에천트에, 질산, 과염소산, 인산과 아세트산과 질산의 혼합액(혼산 알루미늄액) 등을 적절히 사용할 수 있다.
여기에서는, 에천트로서 과산화수소, 아세트산암모늄, 말론산, 에틸렌디아민4아세트산 및 5-아미노-1H-테트라졸1수화물의 혼합액을 사용한 웨트 에칭법을 사용하여, 도전막(41)을 선택적으로 에칭한다.
또한, 한 쌍의 전극(21, 22)을 형성한 후, 다층막(20) 위에 잔존하는 금속 원소를 제거하기 위한 에칭 공정을 추가하는 것이 바람직하다. 예를 들면, 한 쌍의 전극(21, 22), 보호막(43, 44)을 에칭하지 않고, 다층막(20)의 표면을 수㎚, 예를 들면 1㎚ 이상 5㎚ 이하 에칭하는 조건을 사용하는 것이 바람직하다. 이와 같은 에칭 조건으로서는, 불산, 불산 및 불화암모늄의 혼합액(버퍼드불산이라고도 함), 암모니아 및 과산화수소수의 혼합액(과수암모늄이라고도 함) 등을 사용할 수 있다.
여기에서는, 0.5％의 불산을 1/1000로 희석한 에천트를 사용하여, 다층막(20)의 표면으로부터 한 쌍의 전극(21, 22)을 구성하는 금속 원소를 제거한다.
또한, 한 쌍의 전극(21, 22)을 형성하는 공정 및 다층막(20)의 표면으로부터 한 쌍의 전극(21, 22)을 구성하는 금속 원소를 제거하는 공정에 있어서, 한 쌍의 전극(21, 22)과 접하는 막, 여기에서는, 산화물막(19)을 CAAC 산화물막을 사용하여 형성하고 있기 때문에, 한 쌍의 전극(21, 22)을 구성하는 금속 원소가, 산화물 반도체막(18)으로 확산되지 않는다. 이 때문에, 산화물 반도체막(18)의 불순물 농도를 저감할 수 있다.
다음에, 실시 형태 1과 마찬가지로, 도 17의 (d)에 도시한 바와 같이, 다층막(20), 한 쌍의 전극(21, 22) 및 한 쌍의 보호막(43, 44) 위에 보호막(26)을 형성한다.
이상의 공정에 의해, 트랜지스터(70)를 제작할 수 있다.
본 실시 형태에서는, 트랜지스터에 있어서, 한 쌍의 전극 위에 보호막(43, 44)을 갖는다. 한 쌍의 전극에 있어서, 플라즈마, 일례로서는 산소 플라즈마에 노출되는 면적이 저감된다. 이 결과, 플라즈마 조사에 의한 도전막을 구성하는 금속 원소의 화합물의 생성이 저감되기 때문에, 도전막을 구성하는 금속 원소가 다층막으로 이동하기 어려워진다.
또한, 산화물 반도체막과 한 쌍의 전극 사이에, CAAC 산화물막으로 형성되는 산화물막을 갖는다. 상기 산화물막은, 외부로부터의 불순물의 확산을 저감하는 것이 가능하여, 한 쌍의 전극으로부터 산화물 반도체막으로 이동하는 불순물량을 저감하는 것이 가능하다. 이 때문에, 구리, 알루미늄, 금, 은 또는 몰리브덴을 사용하여 한 쌍의 전극을 형성해도, 트랜지스터의 임계값 전압의 변동을 저감할 수 있다.
이들의 결과, 배선 및 전극의 구성 원소인, 구리, 알루미늄, 금, 은, 몰리브덴 등의 불순물이, 다층막에 포함되는 산화물 반도체막으로 확산되는 것을 억제할 수 있다. 또한, 산화물 반도체막에 있어서의 불순물의 농도를 저감할 수 있다.
상기로부터, 전기 특성이 향상된 반도체 장치를 얻을 수 있다. 또한, 신뢰성이 높은 반도체 장치를 얻을 수 있다.
<변형예 1>
본 실시 형태에서는, 게이트 전극(15)이 기판(11)과 다층막(20) 사이에 형성되는 보텀 게이트 구조의 트랜지스터를 사용하여 설명하였지만, 도 33의 (a)에 도시한 바와 같이, 톱 게이트 구조의 트랜지스터로 할 수 있다. 즉, 다층막(20) 위에 한 쌍의 전극(21, 22)을 갖고, 한 쌍의 전극(21, 22) 위에 보호막(43, 44)을 갖고, 한 쌍의 전극(21, 22) 및 보호막(43, 44) 위에 게이트 절연막(27)을 갖고, 게이트 절연막(27) 위에 게이트 전극(15a)을 갖는 트랜지스터(72)로 할 수 있다. 또한, 기판(11)과 다층막(20) 사이에는, 다층막(20)에 접하는 산화물 절연막(17c)과, 산화물 절연막(17c) 및 한 쌍의 전극(21, 22)에 접하는 질화물 절연막(17a)이 형성된다. 나아가, 도 33의 (b)에 도시한 바와 같이, 게이트 전극(15)과, 게이트 전극(15) 위의 게이트 절연막(17)과, 게이트 절연막(17) 위의 다층막(20)과, 다층막(20) 위의 한 쌍의 전극(21, 22)과, 한 쌍의 전극(21, 22) 위의 보호막(43, 44)과, 다층막(20), 한 쌍의 전극(21, 22) 및 보호막(43, 44) 위의 보호막(26)과, 보호막(26) 위의 게이트 전극(15a)을 갖는 듀얼 게이트 구조의 트랜지스터(74)로 할 수 있다.
(실시 형태 3)
본 실시 형태에서는, 본 발명의 일 형태인 반도체 장치에 대하여 도면을 사용하여 설명한다. 또한, 본 실시 형태에서는, 표시 장치를 예로 하여 본 발명의 일 형태인 반도체 장치를 설명한다.
도 18의 (a)에, 반도체 장치의 일례를 도시한다. 도 18의 (a)에 도시한 반도체 장치는, 화소부(101)와, 주사선 구동 회로(104)와, 신호선 구동 회로(106)와, 각각이 평행 또는 대략 평행하게 배치되고, 또한 주사선 구동 회로(104)에 의해 전위가 제어되는 m개의 주사선(107)과, 각각이 평행 또는 대략 평행하게 배치되고, 또한 신호선 구동 회로(106)에 의해 전위가 제어되는 n개의 신호선(109)을 갖는다. 또한, 화소부(101)는 매트릭스 형상으로 배치된 복수의 화소(301)를 갖는다. 또한, 신호선(109)을 따라서, 각각이 평행 또는 대략 평행하게 배치된 용량선(115)을 갖는다. 또한, 용량선(115)은, 주사선(107)을 따라서, 각각이 평행 또는 대략 평행하게 배치되어 있어도 된다. 또한, 주사선 구동 회로(104) 및 신호선 구동 회로(106)를 통합하여 구동 회로부라 하는 경우가 있다.
각 주사선(107)은, 화소부(101)에 있어서 m행 n열로 배치된 화소(301) 중, 어느 하나의 행에 배치된 n개의 화소(301)와 전기적으로 접속된다. 또한, 각 신호선(109)은, m행 n열로 배치된 화소(301) 중, 어느 하나의 열에 배치된 m개의 화소(301)에 전기적으로 접속된다. m, n은 모두 1 이상의 정수이다. 또한, 각 용량선(115)은, m행 n열로 배치된 화소(301) 중, 어느 하나의 열에 배치된 m개의 화소(301)와 전기적으로 접속된다. 또한, 용량선(115)이, 주사선(107)을 따라서, 각각이 평행 또는 대략 평행하게 배치되어 있는 경우는, m행 n열로 배치된 화소(301) 중, 어느 하나의 행에 배치된 n개의 화소(301)와 전기적으로 접속된다.
도 18의 (b) 및 도 18의 (c)는, 도 18의 (a)에 도시한 표시 장치의 화소(301)에 사용할 수 있는 회로 구성을 도시하고 있다.
도 18의 (b)에 도시한 화소(301)는, 액정 소자(132)와, 트랜지스터(131_1)와, 용량 소자(133_1)를 갖는다.
액정 소자(132)의 한 쌍의 전극 중 한쪽 전위는, 화소(301)의 사양에 따라서 적절히 설정된다. 액정 소자(132)는 기입되는 데이터에 의해 배향 상태가 설정된다. 또한, 복수의 화소(301)의 각각이 갖는 액정 소자(132)의 한 쌍의 전극 중 한쪽에 공통의 전위(커먼 전위)를 인가해도 된다. 또한, 각 행의 화소(301)마다의 액정 소자(132)의 한 쌍의 전극 중 한쪽에 상이한 전위를 인가해도 된다.
예를 들면, 액정 소자(132)를 구비하는 표시 장치의 구동 방법으로서는, TN 모드, STN 모드, VA 모드, ASM(Axially Sy㎜etric Aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, MVA 모드, PVA(㎩tterned Vertical Alig㎚ent) 모드, IPS 모드, FFS 모드 또는 TBA(Transverse Bend Alig㎚ent) 모드 등을 사용해도 된다. 또한, 표시 장치의 구동 방법으로서는, 상술한 구동 방법 외에, ECB(Electrically Controlled Birefringence) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드 등이 있다. 단, 이것에 한정되지 않고, 액정 소자 및 그 구동 방식으로서 다양한 것을 사용할 수 있다.
또한, 블루상(Blue Phase)을 나타내는 액정과 키랄제를 포함하는 액정 조성물에 의해 액정 소자를 구성해도 된다. 블루상을 나타내는 액정은, 응답 속도가 1msec 이하로 짧고, 광학적 등방성이기 때문에, 배향 처리가 불필요하고, 시야각 의존성이 작다.
m행 n열째의 화소(301)에 있어서, 트랜지스터(131_1)의 소스 전극 및 드레인 전극 중 한쪽은, 신호선 DL_n에 전기적으로 접속되고, 다른 쪽은 액정 소자(132)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 또한, 트랜지스터(131_1)의 게이트 전극은, 주사선 GL_m에 전기적으로 접속된다. 트랜지스터(131_1)는, 온 상태 또는 오프 상태로 됨으로써, 데이터 신호의 데이터의 기입을 제어하는 기능을 갖는다.
용량 소자(133_1)의 한 쌍의 전극 중 한쪽은, 전위가 공급되는 배선(이하, 용량선 CL)에 전기적으로 접속되고, 다른 쪽은, 액정 소자(132)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 또한, 용량선 CL의 전위의 값은, 화소(301)의 사양에 따라서 적절히 설정된다. 용량 소자(133_1)는, 기입된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
예를 들면, 도 18의 (b)의 화소(301)를 갖는 표시 장치에서는, 주사선 구동 회로(104)에 의해 각 행의 화소(301)를 순차적으로 선택하고, 트랜지스터(131_1)를 온 상태로 하여 데이터 신호의 데이터를 기입한다.
데이터가 기입된 화소(301)는, 트랜지스터(131_1)가 오프 상태로 됨으로써 유지 상태로 된다. 이것을 행마다 순차적으로 행함으로써, 화상을 표시할 수 있다.
또한, 도 18의 (c)에 도시한 화소(301)는, 트랜지스터(131_2)와, 용량 소자(133_2)와, 트랜지스터(134)와, 발광 소자(135)를 갖는다.
트랜지스터(131_2)의 소스 전극 및 드레인 전극 중 한쪽은, 데이터 신호가 인가되는 배선(이하, 신호선 DL_n이라 함)에 전기적으로 접속된다. 또한, 트랜지스터(131_2)의 게이트 전극은, 게이트 신호가 인가되는 배선(이하, 주사선 GL_m이라 함)에 전기적으로 접속된다.
트랜지스터(131_2)는, 온 상태 또는 오프 상태로 됨으로써, 데이터 신호의 데이터의 기입을 제어하는 기능을 갖는다.
용량 소자(133_2)의 한 쌍의 전극 중 한쪽은, 전위가 인가되는 배선(이하, 전위 공급선 VL_a라 함)에 전기적으로 접속되고, 다른 쪽은, 트랜지스터(131_2)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
용량 소자(133_2)는 기입된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
트랜지스터(134)의 소스 전극 및 드레인 전극 중 한쪽은, 전위 공급선 VL_a에 전기적으로 접속된다. 또한, 트랜지스터(134)의 게이트 전극은, 트랜지스터(131_2)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(135)의 애노드 및 캐소드 중 한쪽은, 전위 공급선 VL_b에 전기적으로 접속되고, 다른 쪽은, 트랜지스터(134)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(135)로서는, 예를 들면 유기 일렉트로루미네센스 소자(유기 EL 소자라고도 함) 등을 사용할 수 있다. 단, 발광 소자(135)로서는, 이것에 한정되지 않고, 무기 재료를 포함하는 무기 EL 소자를 사용해도 된다.
또한, 전위 공급선 VL_a 및 전위 공급선 VL_b 중 한쪽에는, 고전원 전위 VDD가 인가되고, 다른 쪽에는 저전원 전위 VSS가 인가된다.
도 18의 (c)의 화소(301)를 갖는 표시 장치에서는, 주사선 구동 회로(104)에 의해 각 행의 화소(301)를 순차적으로 선택하고, 트랜지스터(131_2)를 온 상태로 하여 데이터 신호의 데이터를 기입한다.
데이터가 기입된 화소(301)는, 트랜지스터(131_2)가 오프 상태로 됨으로써 유지 상태로 된다. 또한, 기입된 데이터 신호의 전위에 따라서 트랜지스터(134)의 소스 전극과 드레인 전극 사이에 흐르는 전류량이 제어되고, 발광 소자(135)는 흐르는 전류량에 따른 휘도로 발광한다. 이것을 행마다 순차적으로 행함으로써, 화상을 표시할 수 있다.
계속해서, 화소(301)에 액정 소자를 사용한 액정 표시 장치의 구체적인 예에 대하여 설명한다. 여기에서는, 도 18의 (b)에 도시한 화소(301)의 상면도를 도 19에 도시한다. 또한, 도 19에 있어서는 대향 전극 및 액정 소자를 생략한다.
도 19에 있어서, 주사선으로서 기능하는 도전막(304c)은, 신호선에 대략 직교하는 방향(도면 중 좌우 방향)으로 연신하여 형성되어 있다. 신호선으로서 기능하는 도전막(310d)은, 주사선에 대략 직교하는 방향(도면 중 상하 방향)으로 연신하여 형성되어 있다. 용량선으로서 기능하는 도전막(310f)은, 신호선과 평행 방향으로 연신하여 형성되어 있다. 또한, 주사선으로서 기능하는 도전막(304c)은, 주사선 구동 회로(104)(도 18의 (a)를 참조)와 전기적으로 접속되어 있고, 신호선으로서 기능하는 도전막(310d) 및 용량선으로서 기능하는 도전막(310f)은, 신호선 구동 회로(106)(도 18의 (a)를 참조)에 전기적으로 접속되어 있다.
트랜지스터(103)는, 주사선 및 신호선이 교차하는 영역에 형성되어 있다. 트랜지스터(103)는, 게이트 전극으로서 기능하는 도전막(304c), 게이트 절연막(도 19에 도시 생략), 게이트 절연막 위에 형성된 채널 영역이 형성되는 다층막(308b), 소스 전극 및 드레인 전극으로서 기능하는 도전막(310d, 310e)에 의해 구성된다. 또한, 도전막(304c)은, 주사선으로서도 기능하고, 다층막(308b)과 중첩되는 영역이 트랜지스터(103)의 게이트 전극으로서 기능한다. 또한, 도전막(310d)은, 신호선으로서도 기능하고, 다층막(308b)과 중첩되는 영역이 트랜지스터(103)의 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 도 19에 있어서, 주사선은, 상면 형상에 있어서 단부가 다층막(308b)의 단부보다 외측에 위치한다. 이 때문에, 주사선은 백라이트 등의 광원으로부터의 광을 차단하는 차광막으로서 기능한다. 이 결과, 트랜지스터에 포함되는 다층막(308b)에 광이 조사되지 않아, 트랜지스터의 전기 특성의 변동을 억제할 수 있다.
또한, 도전막(310e)은, 개구부(362c)에 있어서, 화소 전극으로서 기능하는 투광성을 갖는 도전막(316b)과 전기적으로 접속되어 있다.
용량 소자(105)는, 개구부(362)에 있어서 용량선으로서 기능하는 도전막(310f)과 접속되어 있다. 또한, 용량 소자(105)는, 게이트 절연막 위에 형성되는 도전성을 갖는 막(308c)과, 트랜지스터(103) 위에 형성되는 질화물 절연막으로 형성되는 유전체막과, 화소 전극으로서 기능하는 투광성을 갖는 도전막(316b)으로 구성되어 있다. 도전성을 갖는 막(308c)은 투광성을 갖기 때문에, 용량 소자(105)는 투광성을 갖는다.
이와 같이 용량 소자(105)는 투광성을 갖기 때문에, 화소(301) 내에 용량 소자(105)를 크게(대면적으로) 형성할 수 있다. 따라서, 개구율을 높이면서, 대표적으로는 50％ 이상, 또는 55％ 이상, 또는 60％ 이상으로 하는 것이 가능함과 함께, 전하 용량을 증대시킨 반도체 장치를 얻을 수 있다. 예를 들면, 해상도가 높은 반도체 장치, 예를 들면 액정 표시 장치에 있어서는, 화소의 면적이 작아지고, 용량 소자의 면적도 작아진다. 이 때문에, 해상도가 높은 반도체 장치에 있어서, 용량 소자에 축적되는 전하 용량이 작아진다. 그러나, 본 실시 형태에 나타내는 용량 소자(105)는 투광성을 갖기 때문에, 당해 용량 소자를 화소에 설치함으로써, 각 화소에 있어서 충분한 전하 용량을 얻으면서, 개구율을 높일 수 있다. 대표적으로는, 화소 밀도가 200ppi 이상, 나아가 300ppi 이상의 고해상도의 반도체 장치에 적절하게 사용할 수 있다.
또한, 도 19에 도시한 화소(301)는, 신호선으로서 기능하는 도전막(310d)과 평행한 변과 비교하여 주사선으로서 기능하는 도전막(304c)과 평행한 변쪽이 긴 형상이며, 또한 용량선으로서 기능하는 도전막(310f)이, 신호선으로서 기능하는 도전막(310d)과 평행한 방향으로 연신하여 형성되어 있다. 이 결과, 화소(301)에 차지하는 도전막(310f)의 면적을 저감하는 것이 가능하기 때문에, 개구율을 높일 수 있다. 또한, 용량선으로서 기능하는 도전막(310f)이 접속 전극을 사용하지 않고, 직접 도전성을 갖는 막(308c)과 접한다. 도전성을 갖는 막(308c)은 투광성을 갖기 때문에, 개구율을 더욱 높일 수 있다.
또한, 본 발명의 일 형태는, 고해상도의 표시 장치에 있어서도, 개구율을 높일 수 있기 때문에, 백라이트 등의 광원의 광을 효율적으로 이용할 수 있어, 표시 장치의 소비 전력을 저감할 수 있다.
계속해서, 도 19의 일점쇄선 C-D간에 있어서의 단면도를 도 20에 도시한다. 또한, 도 20에 있어서, 주사선 구동 회로(104) 및 신호선 구동 회로(106)를 포함하는 구동 회로부(상면도를 생략함)의 단면도를 A-B에 나타낸다. 본 실시 형태에 있어서는, 종전계 방식의 액정 표시 장치에 대하여 설명한다.
본 실시 형태에 나타내는 액정 표시 장치는, 한 쌍의 기판(기판(302)과 기판(342)) 사이에 액정 소자(322)가 끼움 지지되어 있다.
액정 소자(322)는, 기판(302)의 위쪽의 투광성을 갖는 도전막(316b)과, 배향성을 제어하는 막(이하, 배향막(318, 352)이라 함)과, 액정층(320)과, 도전막(350)을 갖는다. 또한, 투광성을 갖는 도전막(316b)은, 액정 소자(322)의 한쪽 전극으로서 기능하고, 도전막(350)은 액정 소자(322)의 다른 쪽 전극으로서 기능한다.
이와 같이, 액정 표시 장치란 액정 소자를 갖는 장치를 말한다. 또한, 액정 표시 장치는, 복수의 화소를 구동시키는 구동 회로 등을 포함한다. 또한, 액정 표시 장치는, 다른 기판 위에 배치된 제어 회로, 전원 회로, 신호 생성 회로 및 백라이트 모듈 등을 포함하고, 액정 모듈이라 부르는 경우도 있다.
구동 회로부에 있어서, 게이트 전극으로서 기능하는 도전막(304a), 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306a), 채널 영역이 형성되는 다층막(308a), 소스 전극 및 드레인 전극으로서 기능하는 도전막(310a, 310b)에 의해 트랜지스터(102)를 구성한다. 다층막(308a)은 게이트 절연막 위에 형성된다. 도전막(310a, 310b) 위에는 보호막(332a, 332b)이 형성된다. 보호막(332a, 332b) 위에는, 절연막(312), 절연막(314)이 보호막으로서 형성되어 있다. 또한, 보호막(332a, 332b)이 투광성을 갖는 도전막으로 형성되는 경우, 보호막(332a, 332b)은 소스 전극 및 드레인 전극으로서 기능하고, 또한 트랜지스터(102)를 구성한다.
화소부에 있어서, 게이트 전극으로서 기능하는 도전막(304c), 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306b), 게이트 절연막 위에 형성된 채널 영역이 형성되는 다층막(308b), 소스 전극 및 드레인 전극으로서 기능하는 도전막(310d, 310e)에 의해 트랜지스터(103)를 구성한다. 또한, 도전막(310d, 310e) 위에는 보호막(332d, 332e)이 형성된다. 보호막(332d, 332e) 위에는, 절연막(312), 절연막(314)이 보호막으로서 형성되어 있다. 또한, 보호막(332d, 332e)이 투광성을 갖는 도전막으로 형성되는 경우, 보호막(332d, 332e)은 소스 전극 및 드레인 전극으로서 기능하고, 또한 트랜지스터(103)를 구성한다.
또한, 화소 전극으로서 기능하는 투광성을 갖는 도전막(316b)이, 보호막(332e), 절연막(312) 및 절연막(314)에 형성된 개구부에 있어서, 도전막(310e)과 접속한다.
또한, 한쪽 전극으로서 기능하는 도전성을 갖는 막(308c), 유전체막으로서 기능하는 절연막(314), 다른 쪽 전극으로서 기능하는 투광성을 갖는 도전막(316b)에 의해 용량 소자(105)를 구성한다. 도전성을 갖는 막(308c)은 절연막(306c) 위에 형성된다.
또한, 구동 회로부에 있어서, 도전막(304a, 304c)과 동시에 형성된 도전막(304b)과, 도전막(310a, 310b, 310d, 310e)과 동시에 형성된 도전막(310c)은, 투광성을 갖는 도전막(316b)과 동시에 형성된 투광성을 갖는 도전막(316a)과 접속된다.
도전막(304b) 및 투광성을 갖는 도전막(316a)은, 절연막(305), 절연막(312) 및 절연막(314)에 형성된 개구부에 있어서 접속한다. 또한, 도전막(310c)과 투광성을 갖는 도전막(316a)은, 보호막(332c), 절연막(312) 및 절연막(314)에 형성된 개구부에 있어서 접속한다.
여기서, 도 20에 도시한 표시 장치의 구성 요소에 대하여 이하에 설명한다.
기판(302) 위에는, 도전막(304a, 304b, 304c)이 형성되어 있다. 도전막(304a)은, 구동 회로부의 트랜지스터의 게이트 전극으로서의 기능을 갖는다. 또한, 도전막(304c)은, 화소부(101)에 형성되고, 화소부의 트랜지스터의 게이트 전극으로서 기능한다. 또한, 도전막(304b)은, 주사선 구동 회로(104)에 형성되고, 도전막(310c)과 접속한다.
기판(302)은, 실시 형태 1에 나타내는 기판(11)의 재료를 적절히 사용할 수 있다.
도전막(304a, 304b, 304c)으로서는, 실시 형태 1에 나타내는 게이트 전극(15)의 재료 및 제작 방법을 적절히 사용할 수 있다.
기판(302) 및 도전막(304a, 304c, 304b) 위에는, 절연막(305)이 형성되고, 절연막(305) 위에는, 절연막(306a, 306b, 306c)이 형성되어 있다. 절연막(305), 절연막(306a, 306b)은, 구동 회로부의 트랜지스터의 게이트 절연막 및 화소부(101)의 트랜지스터의 게이트 절연막으로서의 기능을 갖는다.
절연막(305)으로서는, 실시 형태 1에 나타내는 게이트 절연막(17)에서 설명한 질화물 절연막(17a)을 사용하여 형성한다. 절연막(306a, 306b, 306c)으로서는, 실시 형태 1에 나타내는 게이트 절연막(17)에서 설명한 산화물 절연막(17c)을 사용하여 형성한다.
절연막(306a, 306b, 306c) 위에는, 다층막(308a, 308b), 도전성을 갖는 막(308c)이 형성되어 있다. 다층막(308a)은, 도전막(304a)과 중첩되는 위치에 형성되고, 구동 회로부의 트랜지스터의 채널 영역으로서 기능한다. 또한, 다층막(308b)은, 도전막(304c)과 중첩되는 위치에 형성되고, 화소부의 트랜지스터의 채널 영역으로서 기능한다. 도전성을 갖는 막(308c)은, 용량 소자(105)의 한쪽 전극으로서 기능한다.
다층막(308a, 308b) 및 도전성을 갖는 막(308c)은, 실시 형태 1에 나타내는 다층막(20)의 재료 및 제작 방법을 적절히 사용할 수 있다.
도전성을 갖는 막(308c)은, 다층막(308a, 308b)과 마찬가지의 다층막이며, 또한 불순물이 포함되어 있는 것을 특징으로 한다. 불순물로서는, 수소가 있다. 또한, 수소 대신 불순물로서, 붕소, 인, 주석, 안티몬, 희가스 원소, 알칼리 금속, 알칼리 토금속 등이 포함되어 있어도 된다.
다층막(308a, 308b) 및 도전성을 갖는 막(308c)은 각각, 절연막(306a, 306b, 306c) 위에 형성되지만, 불순물 농도가 상이하다. 구체적으로는, 다층막(308a, 308b)과 비교하여, 도전성을 갖는 막(308c)의 불순물 농도가 높다. 예를 들면, 다층막(308a, 308b)에 포함되는 수소 농도는, 5×1019atoms/㎤ 이하, 또는 5×1018atoms/㎤ 이하, 또는 1×1018atoms/㎤ 이하, 또는 5×1017atoms/㎤ 이하, 또는 1×1016atoms/㎤ 이하이고, 도전성을 갖는 막(308c)에 포함되는 수소 농도는, 8×1019atoms/㎤ 이상, 또는 1×1020atoms/㎤ 이상, 또는 5×1020atoms/㎤ 이상이다. 또한, 다층막(308a, 308b)과 비교하여, 도전성을 갖는 막(308c)에 포함되는 수소 농도는 2배 또는 10배 이상이다.
또한, 도전성을 갖는 막(308c)은, 다층막(308a, 308b)보다 저항률이 낮다. 도전성을 갖는 막(308c)의 저항률이, 다층막(308a, 308b)의 저항률의 1×10-8배 이상 1×10-1배 이하인 것이 바람직하고, 대표적으로는 1×10-3Ω㎝ 이상 1×104Ω㎝ 미만 또는 저항률이 1×10-3Ω㎝ 이상 1×10-1Ω㎝ 미만이면 된다.
다층막(308a, 308b)은, 절연막(306a, 306b) 및 절연막(312) 등의, 다층막과의 계면 특성을 향상시키는 것이 가능한 재료로 형성되는 막과 접하고 있기 때문에, 다층막(308a, 308b)은, 반도체로서 기능하고, 다층막(308a, 308b)을 갖는 트랜지스터는 우수한 전기 특성을 갖는다.
한편, 도전성을 갖는 막(308c)은, 개구부(362)(도 23의 (c) 참조)에 있어서 절연막(314)과 접한다. 절연막(314)은, 외부로부터의 불순물, 예를 들면 물, 알칼리 금속, 알칼리 토금속 등이 다층막으로 확산되는 것을 방지하는 재료로 형성되는 막이며, 또한 수소를 포함한다. 이 때문에, 절연막(314)의 수소가 다층막(308a, 308b)과 동시에 형성된 다층막으로 확산되면, 상기 다층막에 포함되는 산화물 반도체막에 있어서 수소는 산소와 결합하여, 캐리어인 전자가 생성된다. 또한, 절연막(314)을 플라즈마 CVD법 또는 스퍼터링법으로 성막하면, 다층막(308a, 308b)이 플라즈마에 노출되어, 산소 결손이 생성된다. 당해 산소 결손에 절연막(314)에 포함되는 수소가 들어감으로서, 캐리어인 전자가 생성된다. 이들의 결과 다층막에 포함되는 산화물 반도체막은, 도전성이 높아져 도체로서 기능한다. 즉, 도전성이 높은 산화물 반도체막이라고도 할 수 있다. 여기에서는, 다층막(308a, 308b)과 마찬가지의 재료를 주성분으로 하고, 또한 수소 농도가 다층막(308a, 308b)보다 높음으로써, 도전성이 높여진 금속 산화물을, 도전성을 갖는 막(308c)이라 부른다.
단, 본 발명의 실시 형태의 일 형태는, 이것에 한정되지 않고, 도전성을 갖는 막(308c)은, 경우에 따라서는, 절연막(314)과 접하고 있지 않은 것도 가능하다.
또한, 본 발명의 실시 형태의 일 형태는, 이것에 한정되지 않고, 도전성을 갖는 막(308c)은, 경우에 따라서는, 다층막(308a) 또는 다층막(308b)과 각각의 공정에서 형성되어도 된다. 그 경우에는, 도전성을 갖는 막(308c)은, 다층막(308a, 308b)과 상이한 재질을 갖고 있어도 된다. 예를 들면, 도전성을 갖는 막(308c)은, 인듐 주석 산화물(이하, ITO로 나타냄), 또는 인듐 아연 산화물 등을 사용하여 형성해도 된다.
본 실시 형태에 나타내는 반도체 장치는, 트랜지스터의 다층막과 동시에, 용량 소자의 한쪽으로 되는 전극을 형성한다. 또한, 화소 전극으로서 기능하는 투광성을 갖는 도전막을 용량 소자의 다른 쪽 전극으로서 사용한다. 이들 때문에, 용량 소자를 형성하기 위해서, 새롭게 도전막을 형성하는 공정이 불필요하여, 반도체 장치의 제작 공정을 삭감할 수 있다. 또한, 용량 소자는, 한 쌍의 전극이 투광성을 갖는 도전막으로 형성되어 있기 때문에, 투광성을 갖는다. 이 결과, 용량 소자의 점유 면적을 크게 하면서, 화소의 개구율을 높일 수 있다.
보호막(332a, 332b, 332c, 332d, 332e)은, 실시 형태 2에 나타내는 보호막(43, 44)의 재료 및 제작 방법을 적절히 사용할 수 있다.
도전막(310a, 310b, 310c, 310d, 310e)은, 실시 형태 1에 나타내는 한 쌍의 전극(21, 22)의 재료 및 제작 방법을 적절히 사용할 수 있다.
절연막(306a, 306b, 306c), 다층막(308a, 308b), 도전성을 갖는 막(308c), 보호막(332a, 332b, 332c, 332d, 332e) 및 도전막(310a, 310b, 310c, 310d, 310e) 위에는, 절연막(312), 절연막(314)이 형성되어 있다. 절연막(312)은, 절연막(306)과 마찬가지로, 다층막과의 계면 특성을 향상시키는 것이 가능한 재료를 사용하는 것이 바람직하고, 실시 형태 1에 나타내는 산화물 절연막(24)과 마찬가지의 재료 및 제작 방법을 적절히 사용할 수 있다. 또한, 실시 형태 1에 나타내는 바와 같이, 산화물 절연막(23) 및 산화물 절연막(24)을 적층하여 형성해도 된다.
절연막(314)은, 외부로부터의 불순물, 예를 들면 물, 알칼리 금속, 알칼리 토금속 등이 다층막으로 확산되는 것을 방지하는 재료를 사용하는 것이 바람직하고, 실시 형태 1에 나타내는 질화물 절연막(25)의 재료 및 제작 방법을 적절히 사용할 수 있다.
또한, 절연막(314) 위에는 투광성을 갖는 도전막(316a, 316b)이 형성되어 있다. 투광성을 갖는 도전막(316a)은, 개구부(364a)(도 24의 (b) 참조)에 있어서 도전막(304b)과 전기적으로 접속되고, 개구부(364b)(도 24의 (b) 참조)에 있어서 도전막(310c)과 전기적으로 접속된다. 즉, 도전막(304b) 및 도전막(310c)을 접속하는 접속 전극으로서 기능한다. 투광성을 갖는 도전막(316b)은, 개구부(364c)(도 24의 (b) 참조)에 있어서 도전막(310e)과 전기적으로 접속되고, 화소의 화소 전극으로서의 기능을 갖는다. 또한, 투광성을 갖는 도전막(316b)은, 용량 소자의 한 쌍의 전극 중 다른 쪽으로서 기능할 수 있다.
도전막(304b) 및 도전막(310c)이 직접 접하는 접속 구조로 하기 위해서는, 도전막(310c)을 형성하기 전에, 절연막(305)에 개구부를 형성하기 위해서 패터닝을 행하여, 마스크를 형성할 필요가 있다. 그러나, 도 20과 같이, 투광성을 갖는 도전막(316a)에 의해, 도전막(304b) 및 도전막(310c)을 접속함으로써, 도전막(304b) 및 도전막(310c)이 직접 접하는 접속부를 제작할 필요가 없어져, 포토마스크를 1매 적게 할 수 있다. 즉, 반도체 장치의 제작 공정을 삭감하는 것이 가능하다.
투광성을 갖는 도전막(316a, 316b)으로서는, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석 산화물, ITO, 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 기판(342) 위에는, 유색성을 갖는 막(이하, 유색막(346)이라 함)이 형성되어 있다. 유색막(346)은 컬러 필터로서의 기능을 갖는다. 또한, 유색막(346)에 인접하는 차광막(344)이 기판(342) 위에 형성된다. 차광막(344)은 블랙 매트릭스로서 기능한다. 또한, 유색막(346)은 반드시 형성할 필요는 없고, 예를 들면 표시 장치가 흑백인 경우 등에 따라서, 유색막(346)을 형성하지 않는 구성으로 해도 된다.
유색막(346)으로서는, 특정한 파장 대역의 광을 투과하는 유색막이면 되고, 예를 들면 적색의 파장 대역의 광을 투과하는 적색(R)의 컬러 필터, 녹색의 파장 대역의 광을 투과하는 녹색(G)의 컬러 필터, 청색의 파장 대역의 광을 투과하는 청색(B)의 컬러 필터 등을 사용할 수 있다.
차광막(344)으로서는, 특정한 파장 대역의 광을 차광하는 기능을 갖고 있으면 되고, 금속막 또는 흑색 안료 등을 포함한 유기 절연막 등을 사용할 수 있다.
또한, 유색막(346) 위에는, 절연막(348)이 형성되어 있다. 절연막(348)은, 평탄화층으로서의 기능 또는 유색막(346)이 함유할 수 있는 불순물이 액정 소자측으로 확산되는 것을 억제하는 기능을 갖는다.
또한, 절연막(348) 위에는, 도전막(350)이 형성되어 있다. 도전막(350)은, 화소부의 액정 소자가 갖는 한 쌍의 전극 중 다른 쪽으로서의 기능을 갖는다. 또한, 투광성을 갖는 도전막(316a, 316b) 및 도전막(350) 위에는, 배향막으로서의 기능을 갖는 절연막을 별도로 형성해도 된다.
또한, 투광성을 갖는 도전막(316a, 316b)과 도전막(350) 사이에는, 액정층(320)이 형성되어 있다. 또한 액정층(320)은, 시일재(도시 생략)를 사용하여, 기판(302)과 기판(342) 사이에 밀봉되어 있다. 또한, 시일재는, 외부로부터의 수분 등의 인입을 억제하기 위해서, 무기 재료와 접촉하는 구성이 바람직하다.
또한, 투광성을 갖는 도전막(316a, 316b)과 도전막(350) 사이에 액정층(320)의 두께(셀 갭이라고도 함)를 유지하는 스페이서를 설치해도 된다.
도 20에 도시한 반도체 장치에 나타내는 기판(302) 위에 형성된 소자부의 제작 방법에 대하여, 도 21 내지 도 25를 사용하여 설명한다.
우선, 기판(302)을 준비한다. 여기에서는, 기판(302)으로서 유리 기판을 사용한다.
다음에, 기판(302) 위에 도전막을 형성하고, 상기 도전막을 원하는 영역에 가공함으로써, 도전막(304a, 304b, 304c)을 형성한다. 또한, 도전막(304a, 304b, 304c)은, 원하는 영역에 제1 패터닝에 의한 마스크의 형성을 행하고, 상기 마스크로 덮여 있지 않은 영역을 에칭함으로써 형성할 수 있다(도 21의 (a) 참조).
또한, 도전막(304a, 304b, 304c)으로서는, 대표적으로는, 증착법, CVD법, 스퍼터링법, 스핀 코트법 등을 사용하여 형성할 수 있다.
다음에, 기판(302) 및 도전막(304a, 304b, 304c) 위에 절연막(305)을 형성하고, 절연막(305) 위에 절연막(306)을 형성한다(도 21의 (a) 참조).
절연막(305) 및 절연막(306)은 스퍼터링법, CVD법 등에 의해 형성할 수 있다. 또한, 절연막(305) 및 절연막(306)은, 진공 중에서 연속하여 형성하면 불순물의 혼입이 억제되어 바람직하다.
다음에, 절연막(306) 위에 다층막(307)을 형성한다(도 21의 (b) 참조).
다층막(307)은, 스퍼터링법, 도포법, 펄스 레이저 증착법, 레이저 어브레이젼법 등을 사용하여 형성할 수 있다.
다음에, 다층막(307)을 원하는 영역에 가공함으로써, 섬 형상의 다층막(308a, 308b, 308d)을 형성한다. 또한, 다층막(308a, 308b, 308d)은, 원하는 영역에 제2 패터닝에 의한 마스크의 형성을 행하고, 상기 마스크로 덮여 있지 않은 영역을 에칭함으로써 형성할 수 있다. 에칭으로서는, 드라이 에칭, 웨트 에칭 또는 양쪽을 조합한 에칭을 사용할 수 있다(도 21의 (c) 참조).
다음에, 절연막(306)을 원하는 영역에 가공함으로써, 섬 형상의 절연막(306a, 306b, 306c)을 형성한다. 또한, 절연막(306a, 306b, 306c)은, 다층막(308a, 308b, 308d)으로 덮여 있지 않은 절연막(306)의 영역을 에칭함으로써 형성할 수 있다. 에칭으로서는, 드라이 에칭, 웨트 에칭 또는 양쪽을 조합한 에칭을 사용할 수 있다(도 22의 (a) 참조).
다음에, 제1 가열 처리를 행한다. 제1 가열 처리는, 실시 형태 1에 나타내는 제1 가열 처리와 마찬가지의 조건을 사용한다. 제1 가열 처리에 의해, 다층막(308a, 308b, 308d)에 사용하는 산화물 반도체의 결정성을 높이고, 또한 절연막(305), 절연막(306a, 306b, 306c) 및 다층막(308a, 308b, 308d)으로부터 수소나 물 등의 불순물을 제거할 수 있다. 또한, 산화물 반도체를 에칭하기 전에 제1 가열 공정을 행해도 된다.
다음에, 절연막(306a, 306b, 306c) 및 다층막(308a, 308b, 308d) 위에 도전막(309) 및 보호막(330)을 형성한다(도 22의 (b) 참조).
도전막(309)으로서는, 예를 들면 스퍼터링법, 증착법, CVD법, 인쇄법 등을 사용하여 형성할 수 있다.
보호막(330)으로서는, 예를 들면 스퍼터링법, CVD법 등을 사용하여 형성할 수 있다.
다음에, 보호막(330)을 원하는 영역에 가공함으로써, 보호막(332a, 332b, 332c, 332d, 332e)을 형성한다. 또한, 보호막(332a, 332b, 332c, 332d, 332e)은, 원하는 영역에 제3 패터닝에 의한 마스크의 형성을 행하고, 상기 마스크로 덮여 있지 않은 영역을 에칭함으로써, 형성할 수 있다. 이 후, 마스크를 제거한다(도 22의 (c) 참조).
다음에, 도전막(309)을 원하는 영역에 가공함으로써, 도전막(310a, 310b, 310c, 310d, 310e)을 형성한다. 또한, 도전막(310a, 310b, 310c, 310d, 310e)은, 보호막(332a, 332b, 332c, 332d, 332e)을 마스크로서 기능시켜, 상기 마스크로 덮여 있지 않은 영역을 에칭함으로써, 형성할 수 있다(도 23의 (a) 참조).
다음에, 절연막(306a, 306b, 306c), 다층막(308a, 308b, 308d), 도전막(310a, 310b, 310c, 310d, 310e) 및 보호막(332a, 332b, 332c, 332d, 332e) 위를 덮도록, 절연막(311)을 형성한다(도 23의 (b) 참조).
절연막(311)으로서는, 실시 형태 1에 나타내는 산화물 절연막(23) 및 산화물 절연막(24)과 마찬가지의 조건을 사용하여 적층하여 형성할 수 있다.
다음에, 절연막(311)을 원하는 영역에 가공함으로써, 절연막(312) 및 개구부(362)를 형성한다. 또한, 절연막(312) 및 개구부(362)는, 원하는 영역에 제4 패터닝에 의한 마스크의 형성을 행하고, 상기 마스크로 덮여 있지 않은 영역을 에칭함으로써, 형성할 수 있다(도 23의 (c) 참조).
또한, 개구부(362)는 다층막(308d)의 표면이 노출되도록 형성한다. 개구부(362)의 형성 방법으로서는, 예를 들면, 드라이 에칭법을 사용할 수 있다. 단, 개구부(362)의 형성 방법으로서는, 이것에 한정되지 않고, 웨트 에칭법 또는 드라이 에칭법과 웨트 에칭법을 조합한 형성 방법으로 해도 된다.
이 후, 제2 가열 처리를 행하여, 절연막(312)에 포함되는 산소의 일부를 다층막(308a, 308b)에 포함되는 산화물 반도체막으로 산소를 이동시켜, 다층막(308a, 308b)에 포함되는 산화물 반도체막 중의 산소 결손량을 저감할 수 있다.
다음에, 절연막(312) 및 다층막(308d) 위에 절연막(313)을 형성한다(도 24의 (a) 참조).
절연막(313)으로서는, 외부로부터의 불순물, 예를 들면 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등이 다층막으로 확산되는 것을 방지하는 재료를 사용하는 것이 바람직하고, 또한 수소를 포함하는 것이 바람직하고, 대표적으로는 질소를 포함하는 무기 절연 재료, 예를 들면 질화물 절연막을 사용할 수 있다. 절연막(313)으로서는, 예를 들면 CVD법을 사용하여 형성할 수 있다.
절연막(313)은, 외부로부터의 불순물, 예를 들면 물, 알칼리 금속, 알칼리 토금속 등이 다층막으로 확산되는 것을 방지하는 재료로 형성되는 막이며, 또한 수소를 포함한다. 이 때문에, 절연막(313)의 수소가 다층막(308d)으로 확산되면, 상기 다층막(308d)에 포함되는 산화물 반도체막에 있어서 수소는 산소와 결합하여, 캐리어인 전자가 생성된다. 이 결과, 다층막(308d)에 포함되는 산화물 반도체막은, 도전성이 높아져, 도전성을 갖는 막(308c)으로 된다.
또한, 절연막(313)은, 블록성을 높이기 위해서, 고온에서 성막되는 것이 바람직하고, 예를 들면 기판 온도 100℃ 이상 기판의 왜곡점 이하, 또는 300℃ 이상 400℃ 이하의 온도로 가열하여 성막하는 것이 바람직하다. 또한 고온에서 성막하는 경우는, 다층막(308a, 308b)으로서 사용하는 산화물 반도체로부터 산소가 탈리되어, 캐리어 농도가 상승하는 현상이 발생하는 경우가 있기 때문에, 이와 같은 현상이 발생하지 않는 온도로 한다.
다음에, 절연막(305, 312, 313), 보호막(332c, 332e)을 원하는 영역에 가공함으로써, 절연막(314) 및 개구부(364a, 364b, 364c)를 형성한다. 또한, 절연막(314) 및 개구부(364a, 364b, 364c)는, 원하는 영역에 제5 패터닝에 의한 마스크의 형성을 행하고, 상기 마스크로 덮여 있지 않은 영역을 에칭함으로써 형성할 수 있다(도 24의 (b) 참조). 또한, 보호막(332c, 332e)이 투광성을 갖는 도전막으로 형성되는 경우, 당해 공정에 있어서 보호막(332c, 332e)을 에칭하지 않아도 된다.
또한, 개구부(364a)는 도전막(304b)의 표면이 노출되도록 형성한다. 또한, 개구부(364b)는 도전막(310c)이 노출되도록 형성한다. 또한, 개구부(364c)는 도전막(310e)이 노출되도록 형성한다.
또한, 개구부(364a, 364b, 364c)의 형성 방법으로서는, 예를 들면, 드라이 에칭법을 사용할 수 있다. 단, 개구부(364a, 364b, 364c)의 형성 방법으로서는, 이것에 한정되지 않고, 웨트 에칭법 또는 드라이 에칭법과 웨트 에칭법을 조합한 형성 방법으로 해도 된다.
다음에, 개구부(364a, 364b, 364c)를 덮도록 절연막(314) 위에 도전막(315)을 형성한다(도 25의 (a) 참조).
도전막(315)으로서는, 예를 들면 스퍼터링법을 사용하여 형성할 수 있다.
다음에, 도전막(315)을 원하는 영역에 가공함으로써, 투광성을 갖는 도전막(316a, 316b)을 형성한다. 또한, 투광성을 갖는 도전막(316a, 316b)은, 원하는 영역에 제6 패터닝에 의한 마스크의 형성을 행하고, 상기 마스크로 덮여 있지 않은 영역을 에칭함으로써 형성할 수 있다(도 25의 (b) 참조).
이상의 공정으로 기판(302) 위에 트랜지스터를 갖는 화소부 및 구동 회로부를 형성할 수 있다. 또한, 본 실시 형태에 나타내는 제작 공정에 있어서는, 제1 내지 제6 패터닝, 즉 6매의 마스크로 트랜지스터 및 용량 소자를 동시에 형성할 수 있다.
또한, 본 실시 형태에서는, 절연막(313)에 포함되는 수소를 다층막(308d)으로 확산시켜, 다층막(308d)에 포함되는 산화물 반도체막의 도전성을 높였지만, 다층막(308a, 308b)을 마스크로 덮고, 다층막(308d)에 불순물, 대표적으로는, 수소, 붕소, 인, 주석, 안티몬, 희가스 원소, 알칼리 금속, 알칼리 토금속 등을 첨가하여, 다층막(308d)에 포함되는 산화물 반도체막의 도전성을 높여도 된다. 다층막(308d)에 수소, 붕소, 인, 주석, 안티몬, 희가스 원소 등을 첨가하는 방법으로서는, 이온 도핑법, 이온 주입법 등이 있다. 한편, 다층막(308d)에 알칼리 금속, 알칼리 토금속 등을 첨가하는 방법으로서는, 상기 불순물을 포함하는 용액을 다층막(308d)에 노출시키는 방법이 있다.
다음에, 기판(302)에 대향하여 설치되는 기판(342) 위에 형성되는 구조에 대하여 이하에 설명을 행한다.
우선, 기판(342)을 준비한다. 기판(342)으로서는, 기판(302)에 나타내는 재료를 원용할 수 있다. 다음에, 기판(342) 위에 차광막(344), 유색막(346)을 형성한다(도 26의 (a) 참조).
차광막(344) 및 유색막(346)은, 다양한 재료를 사용하여, 인쇄법, 잉크젯법, 포토리소그래피 기술을 사용한 에칭 방법 등에 의해 각각 원하는 위치에 형성한다.
다음에, 차광막(344) 및 유색막(346) 위에 절연막(348)을 형성한다(도 26의 (b) 참조).
절연막(348)으로서는, 예를 들면 아크릴 수지, 에폭시 수지, 폴리이미드 등의 유기 절연막을 사용할 수 있다. 절연막(348)을 형성함으로써, 예를 들면 유색막(346) 중에 포함되는 불순물 등이 액정층(320)측으로 확산되는 것을 억제할 수 있다. 단, 절연막(348)은, 반드시 형성할 필요는 없고, 절연막(348)을 형성하지 않는 구조로 해도 된다.
다음에, 절연막(348) 위에 도전막(350)을 형성한다(도 26의 (c) 참조). 도전막(350)으로서는, 도전막(315)에 나타내는 재료를 원용할 수 있다.
이상의 공정으로 기판(342) 위에 형성되는 구조를 형성할 수 있다.
다음에, 기판(302)과 기판(342) 위, 보다 상세하게는 기판(302) 위에 형성된 절연막(314), 투광성을 갖는 도전막(316a, 316b)과, 기판(342) 위에 형성된 도전막(350) 위에 각각 배향막(318)과 배향막(352)을 형성한다. 배향막(318), 배향막(352)은, 러빙법, 광배향법 등을 사용하여 형성할 수 있다. 그 후, 기판(302)과, 기판(342) 사이에 액정층(320)을 형성한다. 액정층(320)의 형성 방법으로서는, 디스펜서법(적하법)이나, 기판(302)과 기판(342)을 접합하고 나서 모세관 현상을 사용하여 액정을 주입하는 주입법을 사용할 수 있다.
이상의 공정으로, 도 20에 도시한 표시 장치를 제작할 수 있다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 4)
본 실시 형태에서는, 상기 실시 형태에서 설명한 반도체 장치에 포함되어 있는 트랜지스터에 있어서, 산화물 반도체막에 적용 가능한 일 형태에 대하여 설명한다.
산화물 반도체막은, 단결정 구조의 산화물 반도체(이하, 단결정 산화물 반도체라 함), 다결정 구조의 산화물 반도체(이하, 다결정 산화물 반도체라 함), 미결정 구조의 산화물 반도체(이하, 미결정 산화물 반도체라 함) 및 비정질 구조의 산화물 반도체(이하, 비정질 산화물 반도체라 함) 중 하나 이상으로 구성되어도 된다. 또한, 산화물 반도체막은, CAAC-OS막으로 구성되어 있어도 된다. 또한, 산화물 반도체막은, 비정질 산화물 반도체 및 결정립을 갖는 산화물 반도체로 구성되어 있어도 된다. 이하에, 단결정 산화물 반도체, 다결정 산화물 반도체 및 미결정 산화물 반도체에 대하여 설명한다.
<단결정 산화물 반도체>
단결정 산화물 반도체막은, 불순물 농도가 낮고, 결함 준위 밀도가 작은(산소 결손량이 적은) 산화물 반도체막이다. 그 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 단결정 산화물 반도체막을 사용한 트랜지스터는, 노멀리 온의 전기 특성으로 되는 경우가 적다. 또한, 단결정 산화물 반도체막은, 불순물 농도가 낮고, 결함 준위 밀도가 작기 때문에, 캐리어 트랩이 적어지는 경우가 있다. 따라서, 단결정 산화물 반도체막을 사용한 트랜지스터는, 전기 특성의 변동이 작아, 신뢰성이 높은 트랜지스터로 된다.
또한, 산화물 반도체막은, 결함이 적으면 밀도가 높아진다. 또한, 산화물 반도체막은, 결정성이 높으면 밀도가 높아진다. 또한, 산화물 반도체막은, 수소 등의 불순물 농도가 낮으면 밀도가 높아진다. 단결정 산화물 반도체막은, CAAC-OS막보다도 밀도가 높다. 또한, CAAC-OS막은, 미결정 산화물 반도체막보다도 밀도가 높다. 또한, 다결정 산화물 반도체막은, 미결정 산화물 반도체막보다도 밀도가 높다. 또한, 미결정 산화물 반도체막은, 비정질 산화물 반도체막보다도 밀도가 높다.
<다결정 산화물 반도체>
다결정 산화물 반도체막은, TEM에 의한 관찰상에서, 결정립을 확인할 수 있다. 다결정 산화물 반도체막에 포함되는 결정립은, 예를 들면 TEM에 의한 관찰상에서, 2㎚ 이상 300㎚ 이하, 3㎚ 이상 100㎚ 이하 또는 5㎚ 이상 50㎚ 이하의 입경인 경우가 많다. 또한, 다결정 산화물 반도체막은, TEM에 의한 관찰상에서, 입계를 확인할 수 있는 경우가 있다.
다결정 산화물 반도체막은, 복수의 결정립을 갖고, 당해 복수의 결정립간에 있어서 결정의 방위가 상이한 경우가 있다. 또한, 다결정 산화물 반도체막은, 예를 들면 XRD 장치를 사용하여, out-of-plane법에 의한 분석을 행하면, 단일 또는 복수의 피크가 나타나는 경우가 있다. 예를 들면 다결정의 IGZO막에서는, 배향을 나타내는 2θ가 31° 근방의 피크, 또는 복수종의 배향을 나타내는 복수의 피크가 나타나는 경우가 있다.
다결정 산화물 반도체막은, 높은 결정성을 갖기 때문에, 높은 전자 이동도를 갖는 경우가 있다. 따라서, 다결정 산화물 반도체막을 사용한 트랜지스터는, 높은 전계 효과 이동도를 갖는다. 단, 다결정 산화물 반도체막은, 입계에 불순물이 편석되는 경우가 있다. 또한, 다결정 산화물 반도체막의 입계는 결함 준위로 된다. 다결정 산화물 반도체막은, 입계가 캐리어 발생원, 트랩 준위로 되는 경우가 있기 때문에, 다결정 산화물 반도체막을 사용한 트랜지스터는, CAAC-OS막을 사용한 트랜지스터와 비교하여, 전기 특성의 변동이 커서, 신뢰성이 낮은 트랜지스터로 되는 경우가 있다.
<미결정 산화물 반도체>
미결정 산화물 반도체막은, TEM에 의한 관찰상에서는, 명확하게 결정부를 확인할 수 없는 경우가 있다. 미결정 산화물 반도체막에 포함되는 결정부는, 1㎚ 이상 100㎚ 이하, 또는 1㎚ 이상 10㎚ 이하의 크기인 경우가 많다. 특히, 1㎚ 이상 10㎚ 이하, 또는 1㎚ 이상 3㎚ 이하의 미결정인 나노 결정(nc : nanocrystal)을 갖는 산화물 반도체막을, nc-OS(nanocrystalline Oxide Semiconductor)막이라 부른다. 또한, nc-OS막은, 예를 들면 TEM에 의한 관찰상에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다.
nc-OS막은, 미소한 영역(예를 들면, 1㎚ 이상 10㎚ 이하의 영역, 특히 1㎚ 이상 3㎚ 이하의 영역)에 있어서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은, 상이한 결정부간에서 결정 방위에 규칙성이 보이지 않는다. 그 때문에, 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS막은, 분석 방법에 따라서는, 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들면, nc-OS막에 대하여, 결정부보다도 큰 직경의 X선을 사용하는 XRD 장치를 사용하여 구조 해석을 행하면, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막에 대하여, 결정부보다도 큰 직경(예를 들면 50㎚ 이상)의 전자선을 사용하는 전자선 회절(제한 시야 전자선 회절이라고도 함)을 행하면, 할로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여, 결정부의 크기와 비슷하거나 결정부보다 작은 직경(예를 들면 1㎚ 이상 30㎚ 이하)의 전자선을 사용하는 전자선 회절(나노 빔 전자선 회절이라고도 함)을 행하면, 스폿이 관측된다. 또한, nc-OS막에 대하여 나노 빔 전자선 회절을 행하면, 원을 그리는 것처럼(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS막에 대하여 나노 빔 전자선 회절을 행하면, 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
도 27은, nc-OS막을 갖는 시료에 대하여, 측정 개소를 변화시켜 나노 빔 전자선 회절을 행한 예이다. 여기에서는, 시료를, nc-OS막의 피형성면에 수직인 방향으로 절단하여, 두께가 10㎚ 이하로 되도록 박편화한다. 또한, 여기서는, 직경이 1㎚인 전자선을, 시료의 절단면에 수직인 방향으로부터 입사시킨다. 도 27로부터, nc-OS막을 갖는 시료에 대하여 나노 빔 전자선 회절을 행하면, 결정면을 나타내는 회절 패턴이 얻어지지만, 특정 방향의 결정면으로의 배향성은 보이지 않는 것을 알 수 있었다.
nc-OS막은, 비정질 산화물 반도체막보다도 규칙성이 높은 산화물 반도체막이다. 그 때문에, nc-OS막은 비정질 산화물 반도체막보다도 결함 준위 밀도가 작아진다. 단, nc-OS막은 상이한 결정부간에서 결정 방위에 규칙성이 보이지 않는다. 그 때문에, nc-OS막은 CAAC-OS막과 비교하여 결함 준위 밀도가 커진다.
따라서, nc-OS막은, CAAC-OS막과 비교하여, 캐리어 밀도가 높아지는 경우가 있다. 캐리어 밀도가 높은 산화물 반도체막은, 전자 이동도가 높아지는 경우가 있다. 따라서, nc-OS막을 사용한 트랜지스터는, 높은 전계 효과 이동도를 갖는 경우가 있다. 또한, nc-OS막은, CAAC-OS막과 비교하여, 결함 준위 밀도가 크기 때문에, 캐리어 트랩이 많아지는 경우가 있다. 따라서, nc-OS막을 사용한 트랜지스터는, CAAC-OS막을 사용한 트랜지스터와 비교하여, 전기 특성의 변동이 커서, 신뢰성이 낮은 트랜지스터로 된다. 단, nc-OS막은, 비교적 불순물이 많이 포함되어 있어도 형성할 수 있기 때문에, CAAC-OS막보다도 형성이 용이해지고, 용도에 따라서는 적절하게 사용할 수 있는 경우가 있다. 그 때문에, nc-OS막을 사용한 트랜지스터를 갖는 반도체 장치는, 생산성 높게 제작할 수 있는 경우가 있다.
(실시 형태 5)
상기 실시 형태에서 개시된 산화물 반도체막은 스퍼터링에 의해 형성할 수 있지만, 다른 방법, 예를 들면 열 CVD법에 의해 형성해도 된다. 열 CVD법의 예로서 MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법을 사용해도 된다.
열 CVD법은, 플라즈마를 사용하지 않는 성막 방법이기 때문에, 플라즈마 대미지에 의해 결함이 생성되는 일이 없다는 이점을 갖는다.
열 CVD법은, 원료 가스와 산화제를 동시에 챔버 내로 보내고, 챔버 내를 대기압 또는 감압 하로 하고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 성막을 행해도 된다.
또한, ALD법은, 챔버 내를 대기압 또는 감압 하로 하고, 반응을 위한 원료 가스가 순차적으로 챔버에 도입되고, 그 가스 도입의 순서를 반복함으로써 성막을 행해도 된다. 예를 들면, 각각의 스위칭 밸브(고속 밸브라고도 칭함)를 전환하여 2종류 이상의 원료 가스를 순서대로 챔버에 공급하고, 복수종의 원료 가스가 섞이지 않도록 제1 원료 가스와 동시 또는 그 후에 불활성 가스(아르곤, 혹은 질소 등) 등을 도입하고, 제2 원료 가스를 도입한다. 또한, 동시에 불활성 가스를 도입하는 경우에는, 불활성 가스는 캐리어 가스로 되고, 또한, 제2 원료 가스의 도입 시에도 동시에 불활성 가스를 도입해도 된다. 또한, 불활성 가스를 도입하는 대신에 진공 배기에 의해 제1 원료 가스를 배출한 후, 제2 원료 가스를 도입해도 된다. 제1 원료 가스가 기판의 표면에 흡착되어 제1 층을 성막하고, 후에 도입되는 제2 원료 가스와 반응하여, 제2 층이 제1 층 위에 적층되어 박막이 형성된다. 이 가스 도입 순서를 제어하면서 원하는 두께로 될 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는, 가스 도입 순서를 반복하는 횟수에 의해 조절할 수 있기 때문에, 정밀한 막 두께 조절이 가능하여, 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법이나 ALD법 등의 열 CVD법은, 지금까지 기재한 실시 형태에 개시된 금속막, 산화물 반도체막, 무기 절연막 등 다양한 막을 형성할 수 있고, 예를 들면 InGaZnO막을 성막하는 경우에는, 트리메틸인듐, 트리메틸갈륨 및 디메틸아연을 사용한다. 또한, 트리메틸인듐의 화학식은 In(CH3)3이다. 또한, 트리메틸갈륨의 화학식은 Ga(CH3)3이다. 또한, 디메틸아연의 화학식은 Zn(CH3)2가다. 또한, 이들의 조합에 한정되지 않고, 트리메틸갈륨 대신에 트리에틸갈륨(화학식 Ga(C2H5)3)을 사용할 수도 있고, 디메틸아연 대신에 디에틸아연(화학식 Zn(C2H5)2)을 사용할 수도 있다.
예를 들면, ALD를 이용하는 성막 장치에 의해 산화물 반도체막, 예를 들면 In-Ga-Zn-O막을 성막하는 경우에는, In(CH3)3 가스와 O3 가스를 순차적으로 반복하여 도입하여 In-O층을 형성하고, 그 후, Ga(CH3)3 가스와 O3 가스를 동시에 도입하여 GaO층을 형성하고, 또한 그 후 Zn(CH3)2와 O3 가스를 동시에 도입하여 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정하지 않는다. 또한, 이들 가스를 섞어서 In-Ga-O층이나 In-Zn-O층, Ga-Zn-O층 등의 혼합 화합물층을 형성해도 된다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 사용해도 되지만, H를 포함하지 않는 O3 가스를 사용하는 쪽이 바람직하다. 또한, In(CH3)3 가스 대신에, In(C2H5)3 가스를 사용해도 된다. 또한, Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스를 사용해도 된다. 또한, In(CH3)3 가스 대신에, In(C2H5)3 가스를 사용해도 된다. 또한, Zn(CH3)2 가스를 사용해도 된다.
[실시예 1]
본 실시예는, 산화물 반도체막의 불순물 분석 및 XRD 분석에 대하여, 도 28 내지 도 31을 사용하여 설명한다.
본 실시예에서는, 불순물 분석용 샘플로서, 4종류의 샘플(이하, 시료 A1 내지 시료 A4)을 제작하였다.
우선, 처음에 시료 A1의 제작 방법을 이하에 나타낸다.
시료 A1은, 유리 기판 위에 두께 100㎚의 In-Ga-Zn 산화물막(이하, IGZO막이라 함)을 성막하고, IGZO막 위에 두께 60㎚의 구리막을 성막하고, 구리막 위에 두께 50㎚의 질화실리콘막을 성막하였다. 그 후, 질소 분위기 하에서 350℃, 1시간의 가열 처리를 행하였다.
또한, IGZO막의 성막 조건으로서는, 스퍼터링법에 의해, 금속 산화물 타깃(In:Ga:Zn=1:1:1)을 사용하고, 스퍼터링 가스의 유량비가 Ar/O2=1/1, 압력이 0.6㎩, 교류 전력이 5000W, 기판 온도가 170℃인 조건을 사용하였다.
다음에, 시료 A2의 제작 방법을 이하에 나타낸다.
시료 A1에 있어서, IGZO막의 성막 조건 대신에 금속 산화물 타깃(In:Ga:Zn=1:3:4)을 사용하고, 스퍼터링 가스의 유량비가 Ar/O2=2/1, 압력이 0.4㎩, 직류 전력이 200W, 기판 온도가 200℃인 조건을 사용하여, 두께 100㎚의 IGZO막을 성막하였다. 당해 시료를 시료 A2라 한다.
다음에, 시료 A3의 제작 방법을 이하에 나타낸다.
시료 A1에 있어서, IGZO막의 성막 조건 대신에 금속 산화물 타깃(In:Ga:Zn=1:3:6)을 사용하고, 스퍼터링 가스의 유량비가 Ar/O2=2/1, 압력이 0.4㎩, 직류 전력이 200W, 기판 온도가 200℃인 조건을 사용하여, 두께 100㎚의 IGZO막을 성막하였다. 당해 시료를 시료 A3이라 한다.
다음에, 시료 A4의 제작 방법을 이하에 나타낸다.
시료 A1에 있어서, IGZO막의 성막 조건 대신에 금속 산화물 타깃(In:Ga:Zn=1:6:8)을 사용하고, 스퍼터링 가스의 유량비가 Ar/O2=2/1, 압력이 0.4㎩, 직류 전력이 200W, 기판 온도가 200℃인 조건을 사용하여, 두께 100㎚의 IGZO막을 성막하였다. 당해 시료를 시료 A4라 한다.
시료 A1 내지 시료 A4의 불순물 분석 결과 및 XRD 분석 결과를 각각, 도 28 내지 도 31에 도시한다.
또한, 각 도면에 있어서 (a)는 불순물 분석 결과이고, (b)는 XRD 분석 결과이다. 불순물 분석으로서는, 2차 이온 질량 분석법(SIMS : Secondary Ion Mass Spectrometry)을 사용하고, 도 28 내지 도 31에 나타내는 흰 화살표의 방향을 따라서 분석을 하였다. 즉, 유리 기판측으로부터의 측정이다.
또한, 도 28의 (a)에 있어서, IGZO(1:1:1)은 In과, Ga와, Zn의 원자수비가 1:1:1인 스퍼터링 타깃을 사용하여 성막한 IGZO막을 나타낸다. 도 29의 (a)에 있어서, IGZO(1:3:4)는 In과, Ga와, Zn의 원자수비가 1:3:4인 스퍼터링 타깃을 사용하여 성막한 IGZO막을 나타낸다. 도 30의 (a)에 있어서, IGZO(1:3:6)은 In과, Ga와, Zn의 원자수비가 1:3:6인 스퍼터링 타깃을 사용하여 성막한 IGZO막을 나타낸다. 도 31의 (a)에 있어서, IGZO(1:6:8)은 In과, Ga와, Zn의 원자수비가 1:6:8인 스퍼터링 타깃을 사용하여 성막한 IGZO막을 나타낸다. 또한, 도 28의 (a) 내지 도 31의 (a)에 있어서, 파선은 구리막과 IGZO막의 계면을 나타낸다.
트랜지스터의 채널 영역에서, 전기 특성에 영향을 주는 구리(Cu)의 농도는 1×1018atoms/㎤ 이상이다.
도 28의 (a)에 도시한 바와 같이, 시료 A1에 있어서, 구리(Cu)의 농도가 1×1018atoms/㎤인 영역은, 구리막 및 IGZO막의 계면으로부터 30㎚ 기판측의 영역이다.
한편, 도 29의 (a)에 도시한 바와 같이, 시료 A2에 있어서, 구리(Cu)의 농도가 1×1018atoms/㎤인 영역은, 구리막 및 IGZO막의 계면으로부터 10㎚ 기판측의 영역이다.
또한, 도 30의 (a)에 도시한 바와 같이, 시료 A3에 있어서, 구리(Cu)의 농도가 1×1018atoms/㎤인 영역은, 구리막 및 IGZO막의 계면으로부터 10㎚ 기판측의 영역이다.
또한, 도 31의 (a)에 도시한 바와 같이, 시료 A4에 있어서, 구리(Cu)의 농도가 1×1018atoms/㎤인 영역은, 구리막 및 IGZO막의 계면으로부터 10㎚ 기판측의 영역이다.
이상으로부터, IGZO막(1:1:1) 위에 IGZO막(1:3:4), IGZO막(1:3:6) 또는 IGZO막(1:6:8)을 성막하고, 그 위에 구리막을 성막함으로써, 구리막으로부터 구리 원소(Cu)가 IGZO막(1:1:1)로 확산되는 것을 방지할 수 있다.
또한, 도 28의 (b) 내지 도 31의 (b)에 도시한 바와 같이, 각 시료에 포함되는 IGZO막에 있어서, 2θ가 31° 근방에 피크가 관찰된다. 이 피크는 (009)면을 나타내는 피크이다. 이것으로부터, 각 시료에 포함되는 IGZO막은, c축 배향한 막인 것을 알 수 있다. 즉, 시료 A1 내지 시료 A4에 포함되는 IGZO막은 CAAC-OS막 및 CAAC 산화물인 것을 알 수 있다.
11 : 기판
15 : 게이트 전극
15a : 게이트 전극
17 : 게이트 절연막
17a : 질화물 절연막
17b : 산화물 절연막
17c : 산화물 절연막
18 : 산화물 반도체막
18a : 산화물 반도체막
18b : 산화물 반도체막
19 : 산화물막
19a : 산화물막
19b : 산화물막
20 : 다층막
21 : 전극
22 : 전극
23 : 산화물 절연막
24 : 산화물 절연막
25 : 질화물 절연막
26 : 보호막
26a : 보호막
27 : 게이트 절연막
30 : 절연막
41 : 도전막
42 : 보호막
43 : 보호막
44 : 보호막
60 : 트랜지스터
62 : 트랜지스터
64 : 트랜지스터
70 : 트랜지스터
72 : 트랜지스터
74 : 트랜지스터
101 : 화소부
102 : 트랜지스터
103 : 트랜지스터
104 : 주사선 구동 회로
105 : 용량 소자
106 : 신호선 구동 회로
107 : 주사선
109 : 신호선
111 : 화소
115 : 용량선
120 : 대각
131_1 : 트랜지스터
131_2 : 트랜지스터
132 : 액정 소자
133_1 : 용량 소자
133_2 : 용량 소자
134 : 트랜지스터
135 : 발광 소자
301 : 화소
302 : 기판
304a : 도전막
304b : 도전막
304c : 도전막
305 : 절연막
306 : 절연막
306a : 절연막
306b : 절연막
306c : 절연막
307 : 다층막
308 : 막
308a : 다층막
308b : 다층막
308c : 막
308d : 다층막
309 : 도전막
310a : 도전막
310b : 도전막
310c : 도전막
310d : 도전막
310e : 도전막
310f : 도전막
311 : 절연막
312 : 절연막
313 : 절연막
314 : 절연막
315 : 도전막
316a : 도전막
316b : 도전막
316c : 도전막
318 : 배향막
320 : 액정층
322 : 액정 소자
330 : 보호막
332a : 보호막
332b : 보호막
332c : 보호막
332d : 보호막
332e : 보호막
342 : 기판
344 : 차광막
346 : 유색막
348 : 절연막
350 : 도전막
352 : 배향막
362 : 개구부
362c : 개구부
364a : 개구부
364b : 개구부
364c : 개구부
15 : 게이트 전극
15a : 게이트 전극
17 : 게이트 절연막
17a : 질화물 절연막
17b : 산화물 절연막
17c : 산화물 절연막
18 : 산화물 반도체막
18a : 산화물 반도체막
18b : 산화물 반도체막
19 : 산화물막
19a : 산화물막
19b : 산화물막
20 : 다층막
21 : 전극
22 : 전극
23 : 산화물 절연막
24 : 산화물 절연막
25 : 질화물 절연막
26 : 보호막
26a : 보호막
27 : 게이트 절연막
30 : 절연막
41 : 도전막
42 : 보호막
43 : 보호막
44 : 보호막
60 : 트랜지스터
62 : 트랜지스터
64 : 트랜지스터
70 : 트랜지스터
72 : 트랜지스터
74 : 트랜지스터
101 : 화소부
102 : 트랜지스터
103 : 트랜지스터
104 : 주사선 구동 회로
105 : 용량 소자
106 : 신호선 구동 회로
107 : 주사선
109 : 신호선
111 : 화소
115 : 용량선
120 : 대각
131_1 : 트랜지스터
131_2 : 트랜지스터
132 : 액정 소자
133_1 : 용량 소자
133_2 : 용량 소자
134 : 트랜지스터
135 : 발광 소자
301 : 화소
302 : 기판
304a : 도전막
304b : 도전막
304c : 도전막
305 : 절연막
306 : 절연막
306a : 절연막
306b : 절연막
306c : 절연막
307 : 다층막
308 : 막
308a : 다층막
308b : 다층막
308c : 막
308d : 다층막
309 : 도전막
310a : 도전막
310b : 도전막
310c : 도전막
310d : 도전막
310e : 도전막
310f : 도전막
311 : 절연막
312 : 절연막
313 : 절연막
314 : 절연막
315 : 도전막
316a : 도전막
316b : 도전막
316c : 도전막
318 : 배향막
320 : 액정층
322 : 액정 소자
330 : 보호막
332a : 보호막
332b : 보호막
332c : 보호막
332d : 보호막
332e : 보호막
342 : 기판
344 : 차광막
346 : 유색막
348 : 절연막
350 : 도전막
352 : 배향막
362 : 개구부
362c : 개구부
364a : 개구부
364b : 개구부
364c : 개구부
Claims (8)
- 반도체 장치로서,
게이트 전극;
상기 게이트 전극 위의 게이트 절연막;
상기 게이트 절연막 위의 제1 In-Ga-Zn 산화물막;
상기 제1 In-Ga-Zn 산화물막 위의 제2 In-Ga-Zn 산화물막; 및
상기 제2 In-Ga-Zn 산화물막 위의 한 쌍의 전극을 포함하고,
상기 한 쌍의 전극은 구리를 포함하고,
상기 제1 In-Ga-Zn 산화물막은 In, Ga, 및 Zn을 1:1:1의 원자수비로 포함하는 제1 금속 산화물 타깃을 사용하여 형성되고,
상기 제2 In-Ga-Zn 산화물막은 In, Ga, 및 Zn을 1:3:6의 원자수비로 포함하는 제2 금속 산화물 타깃을 사용하여 형성되고,
상기 제2 In-Ga-Zn 산화물막은 비단결정 구조를 갖고 c축 배향된 결정들을 포함하는, 반도체 장치. - 반도체 장치로서,
게이트 전극;
상기 게이트 전극 위의 게이트 절연막;
상기 게이트 절연막 위의 제1 In-Ga-Zn 산화물막;
상기 제1 In-Ga-Zn 산화물막 위의 제2 In-Ga-Zn 산화물막;
상기 제2 In-Ga-Zn 산화물막 위의 한 쌍의 전극으로서, 상기 한 쌍의 전극은 구리를 포함하는, 상기 한 쌍의 전극; 및
상기 한 쌍의 전극 위의 제1 산화물 절연막을 포함하고.
상기 제1 산화물 절연막은 상기 제2 In-Ga-Zn 산화물막과 접하는 영역을 갖고,
상기 제1 In-Ga-Zn 산화물막은 In, Ga, 및 Zn을 1:1:1의 원자수비로 포함하는 제1 금속 산화물 타깃을 사용하여 형성되고,
상기 제2 In-Ga-Zn 산화물막은 In, Ga, 및 Zn을 1:3:6의 원자수비로 포함하는 제2 금속 산화물 타깃을 사용하여 형성되고,
상기 제2 In-Ga-Zn 산화물막은 비단결정 구조를 갖고 c축 배향된 결정들을 포함하는, 반도체 장치. - 제1항 또는 제2항에 있어서,
상기 한 쌍의 전극 각각은 상기 게이트 절연막의 상면과 접하는 영역을 갖는, 반도체 장치. - 반도체 장치로서,
게이트 전극;
상기 게이트 전극 위의 게이트 절연막;
상기 게이트 절연막 위의 제1 In-Ga-Zn 산화물막;
상기 제1 In-Ga-Zn 산화물막 위에서 접하는 제2 In-Ga-Zn 산화물막; 및
상기 제2 In-Ga-Zn 산화물막 위에서 접하는 한 쌍의 전극을 포함하고,
상기 한 쌍의 전극은 구리를 포함하고,
상기 게이트 절연막은 질화물 절연막 및 상기 질화물 절연막 위에 제공되는 산화물 절연막을 포함하고,
상기 제1 In-Ga-Zn 산화물막은 In, Ga, 및 Zn을 1:1:1의 원자수비로 포함하는 제1 금속 산화물 타깃을 사용하여 형성되고,
상기 제2 In-Ga-Zn 산화물막은 In, Ga, 및 Zn을 1:3:6의 원자수비로 포함하는 제2 금속 산화물 타깃을 사용하여 형성되고,
상기 제2 In-Ga-Zn 산화물막은 비단결정 구조를 갖고 c축 배향된 결정들을 포함하는, 반도체 장치. - 제4항에 있어서,
상기 한 쌍의 전극 각각은 상기 산화물 절연막의 상면과 접하는 영역을 갖는, 반도체 장치. - 제1항, 제2항, 및 제4항 중 어느 한 항에 있어서,
상기 제1 In-Ga-Zn 산화물막은 미결정 구조를 갖는, 반도체 장치. - 제1항, 제2항, 및 제4항 중 어느 한 항에 있어서,
상기 게이트 전극은 크롬, 구리, 알루미늄, 금, 은, 몰리브덴, 탄탈륨, 티타늄, 텅스텐으로부터 선택된 금속 원소들을 포함하는 2층 이상의 적층 구조를 갖는, 반도체 장치. - 제1항, 제2항, 및 제4항 중 어느 한 항에 있어서,
상기 한 쌍의 전극 중 하나에 전기적으로 접속되는 화소 전극; 및
상기 화소 전극 위의 액정층을 더 포함하는, 반도체 장치.
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