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KR20140028969A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20140028969A
KR20140028969A KR1020120096464A KR20120096464A KR20140028969A KR 20140028969 A KR20140028969 A KR 20140028969A KR 1020120096464 A KR1020120096464 A KR 1020120096464A KR 20120096464 A KR20120096464 A KR 20120096464A KR 20140028969 A KR20140028969 A KR 20140028969A
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forming
film
layer
insulating film
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KR1020120096464A
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권오철
이기홍
피승호
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에스케이하이닉스 주식회사
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Abstract

반도체 장치는 적층된 메모리 셀들이 형성된 셀 영역이 정의된 제1 기판; 상기 제1 기판의 상부에 위치되고, 주변회로 영역이 정의된 제2 기판; 및 상기 주변회로 영역에 위치되며, 상기 제2 기판을 관통하여 상기 셀 영역과 연결된 적어도 하나의 배선을 포함한다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 적층물을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판상에 단층으로 메모리 셀을 형성하는 2차원 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자의 경우, 메모리 셀들이 적층되는 셀 영역 및 메모리 셀들을 구동하기 위한 트랜지스터가 형성되는 주변회로 영역을 포함한다. 즉, 하나의 기판 상에 셀 영역 및 주변회로 영역에 모두 정의되므로, 메모리 소자의 집적도를 향상시키는데 한계가 있다.
본 발명의 일 실시예는 집적도를 향상시키는데 적합한 구조를 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 적층된 메모리 셀들이 형성된 셀 영역이 정의된 제1 기판; 상기 제1 기판의 상부에 위치되고, 주변회로 영역이 정의된 제2 기판; 및 상기 주변회로 영역에 위치되며, 상기 제2 기판을 관통하여 상기 셀 영역과 연결된 적어도 하나의 배선을 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는 후면에 셀 영역이 정의되고, 전면에 주변회로 영역이 정의된 제1 기판; 상기 셀 영역의 하부에 형성된 제2 기판; 및 상기 주변회로 영역에 위치되며, 상기 제1 기판을 관통하여 상기 셀 영역과 연결된 적어도 하나의 배선을 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법은 제1 기판 상에 적어도 하나의 적층물을 형성하는 단계; 상기 적층물이 형성된 상기 제1 기판 상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막 상에 제2 기판을 형성하는 단계; 및 상기 제2 기판 상에 적어도 하나의 트랜지스터를 형성하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법은 기판의 제1면 상에 적어도 하나의 적층물을 형성하는 단계; 상기 적층물이 형성된 상기 기판의 제1면 상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막 상에 제2 기판을 형성하는 단계; 상기 기판의 제2면 상에 적어도 하나의 트랜지스터를 형성하는 단계; 및 상기 트랜지스터가 형성된 상기 기판의 제2면 상에 제2 층간절연막을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 셀 영역의 상부에 주변회로 영역이 위치된다. 따라서, 반도체 장치의 집적도를 향상시킬 수 있다. 또한, 고온 공정이 요구되는 메모리 셀 형성 공정을 실시한 후에 주변회로 영역의 트랜지스터를 형성하므로, 메모리 셀 형성시 공정 온도에 제약을 받지 않는다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 구조를 나타내는 단면도이다.
도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정단면도이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치의 구조를 나타내는 단면도이다.
도 4a 내지 도 4c는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정단면도이다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 적층물의 구조를 설명하기 위한 사시도이다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 메모리 셀의 구조를 나타내는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 8은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 구조를 나타내는 단면도이다.
도 1에 도시된 바와 같이, 제1 실시예에 따른 반도체 장치는 적층된 메모리 셀들이 형성된 셀 영역(CELL)이 정의된 제1 기판(10), 제1 기판(10)의 상부에 위치되고 주변회로 영역(PERI)이 정의된 제2 기판(14) 및 상기 주변회로 영역(PERI)에 위치되며 제2 기판(14)을 관통하여 셀 영역(CELL)과 연결된 적어도 하나의 배선(L2)을 포함한다.
여기서, 셀 영역(CELL)은 메모리 셀들이 형성되는 영역을 의미하며, 주변회로 영역(PERI)은 메모리 셀들을 구동시키기 위한 구동 트랜지스터들이 형성되는 영역을 의미한다.
또한, 반도체 장치는 상호 교대로 적층된 적어도 하나의 제1 물질막(11) 및 적어도 하나의 제2 물질막(12)을 포함하며 제1 기판(10) 상에 형성된 적층물(ST), 적층물(ST)을 덮으면서 제1 기판(10)과 제2 기판(14) 사이에 형성된 제1 층간절연막(13), 제2 기판(14) 상에 형성된 적어도 하나의 트랜지스터(Tr) 및 트랜지스터(Tr)를 덮으면서 제2 기판(14)에 형성된 제2 층간절연막(17)을 더 포함할 수 있다.
여기서, 제1 물질막들(11)은 폴리실리콘막, 텅스텐막 등의 도전막 또는 반도체막일 수 있고, 제2 물질막들(12)은 산화막 등의 절연막일 수 있다. 또한, 적층물(ST)은 측벽이 계단 형태로 패터닝될 수 있다. 이러한 경우, 계단 형태로 패터닝된 측벽에 콘택 영역이 정의된다. 본 도면에는 도시되지 않았으나, 반도체 장치는 적층물(ST)을 관통하는 적어도 하나의 필라를 더 포함할 수 있다. 필라는 반도체막, 도전막 등으로 형성될 수 있다.
트랜지스터(Tr)는 제2 기판(14) 상에 형성된 게이트 절연막(15) 및 게이트 절연막(15) 상에 형성된 게이트 전극(16)을 포함한다.
반도체 장치는 제1 콘택 플러그들(CT1) 및 제1 배선들(L1)을 더 포함한다. 여기서, 제1 콘택 플러그들(CT1)은 적층물(ST)의 콘택 영역에서 제1 물질막들(11)과 각각 연결된다. 또한, 제1 배선들(L1)은 제1 콘택 플러그들(CT1)을 통해 적층물(ST)과 연결되며, 제2 기판(14)의 하부에 위치된다.
반도체 장치는 제2 콘택 플러그들(CT2) 및 제2 배선들(L2)을 더 포함한다. 여기서, 제2 콘택 플러그들(CT2)은 제2 기판(14)을 관통하여 제1 배선들(L1)과 연결된다. 또한, 제2 배선들(L2)은 제2 콘택 플러그들(CT2)을 통해 제1 배선들(L1)과 연결되며, 제2 기판(14)의 상부에 위치된다.
반도체 장치는 제3 콘택 플러그들(CT3) 및 제3 배선들(L3)을 더 포함한다. 여기서, 제3 콘택 플러그들(CT3)은 트랜지스터들(Tr)의 게이트 전극들(16)과 각각 연결된다. 또한, 제3 배선들(L3)은 제3 콘택 플러그들(CT3)을 통해 트랜지스터들(Tr)과 연결되며, 제2 기판(14)의 상부에 위치된다.
전술한 바와 같은 구조에 따르면, 셀 영역(CELL)이 정의된 제1 기판(20) 상에 주변회로 영역(PERI)이 정의된 제2 기판(30B)을 위치시킴으로써, 반도체 장치의 집적도를 향상시킬 수 있다.
도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정단면도이다.
도 2a에 도시된 바와 같이, 제1 기판(20) 상에 적층물(ST)을 형성한다.본 도면에서는 일 예로 적층물(ST)이 U형태의 채널막(26)을 포함하는 경우에 대해 도시하였다. 적층물(ST)은 절연막(21)을 사이에 두고 제1 기판(20) 상에 형성된 된 파이프 게이트(22) 및 파이프 게이트(22) 상에 교대로 적층된 적어도 하나의 제1 물질막(23) 및 적어도 하나의 제2 물질막(24)을 포함하고, U형태의 채널막(26) 및 채널막(26)을 감싸는 메모리막(25)을 포함한다. 여기서, 채널막(26)은 파이프 게이트(22) 내에 형성된 파이프 채널막 및 파이프 채널막과 연결되고 제1 및 제2 물질막들(23, 24)을 관통하는 소스 사이드 및 드레인 사이드 채널막들을 포함한다.
여기서, 제1 물질막들(23)은 도전막으로 형성되고, 제2 물질막들(24)은 절연막으로 형성된다. 또한, 최상부의 적어도 한 층의 제1 물질막들(23)은 드레인 또는 소스 선택 라인으로 사용되고, 그 외의 제1 물질막들(23)은 워드라인으로 사용된다.
채널막(26)의 중심 영역에는 절연막(27)이 채워질 수 있다. 또한, 파이프 게이트용 제1 도전막(22A)은 파이프 채널막의 하부면 및 측면을 감싸고, 파이프 게이트용 제1 도전막(22B)은 파이프 채널막을 상부면을 감싸도록 형성될 수 있다.
또한, 적층물(ST)은 측벽이 계단 형태를 가질 수 있다. 이러한 경우, 측벽에 제1 물질막들(23)이 노출되어, 적층물(ST)의 측벽에 콘택 영역이 정의된다.
이어서, 적층물이 형성된 결과물의 전체 구조 상에 제1 층간절연막(28)을 형성한 후, 제1 층간절연막(28)을 식각하여 채널막들(26), 제1 물질막들(23)을 각각 노출시키는 제1 콘택 홀들을 형성한다. 이어서, 제1 콘택 홀들 내에 도전막을 채워 제1 콘택 플러그들(CT1)을 형성한다.
이어서, 제1 콘택 플러그들(CT1)과 연결된 제1 배선들(L1)을 형성한다. 이때, 채널막(26)의 소스 사이드 채널막(26)과 연결된 소스 라인(SL)을 함께 형성할 수 있다.
이어서, 제1 층간절연막(28)을 형성한 후, 제1 층간절연막(28)을 식각하여 제1 배선들(L1) 또는 제1 콘택 플러그들(CT1)을 각각 노출시키는 제2 콘택 홀들을 형성한다. 이어서, 제2 콘택 홀들 내에 도전막을 형성하여 제2 콘택 플러그들(CT2)을 형성한 후, 제2 콘택 플러그들(CT2)과 연결된 제2 배선들(L2)을 형성한다. 이때, 제1 및 제2 콘택 플러그들(CT1, CT2)을 통해 드레인 사이드 채널막들과 연결된 비트라인(BL)을 함께 형성할 수 있다. 이어서, 결과물의 전체 구조 상에 제1 층간절연막(28)을 형성한다.
도 2b에 도시된 바와 같이, 제2 기판(30)의 제1면(①)에 불순물을 주입하여 불순물층(31)을 형성한다. 예를 들어, 이온 주입 공정을 이용하여 제2 기판(30)에 수소 이온을 주입하여, 표면으로부터 소정 깊이 내에 불순물층(31)을 형성한다.
제2 기판(30)은 불순물층(31)에 의해 상부(30B)와 하부(30A)로 나누어진다. 여기서, 불순물층(31)의 상부(30B)는 후속 공정에 의해 형성되는 트랜지스터의 채널막으로 사용된다. 따라서, 채널막의 두께를 고려하여 불순물층(31)의 위치를 결정한다. 예를 들어, 이온 주입 에너지, 이온 농도를 조절하여 불순물의 투사 범위(Rp)를 조절함으로써, 원하는 위치에 불순물층(31)을 형성할 수 있다.
이어서, 제2 기판(30)의 제1면(①) 상에 제2 층간절연막(32)을 형성한다. 제2 층간절연막(32)은 산화막 등의 절연막으로 형성될 수 있다.
도 2c에 도시된 바와 같이, 제1 층간절연막(28)의 상부면과 제2 층간절연막(32)의 상부면을 접착시킨다. 예를 들어, 세정액을 이용하여 제1 층간절연막(28)의 상부면과 제2 층간절연막(32)의 상부면을 친수성 처리한 후, 진공 조건에서 제1 층간절연막(28)과 제2 층간절연막(32)을 접착시킬 수 있다. 이때, 제2 기판(30)의 제2면(②)이 위를 향하도록 접착된다.
도 2d에 도시된 바와 같이, 제2 기판(30)의 하부(30A)를 잘라낸다. 예를 들어, 접착된 결과물을 열처리하면, 불순물층(31)을 경계로 제2 기판(30)의 상부(30B)와 하부(30A)가 분리된다. 여기서, 분리된 제2 기판(30)의 하부(30A)는 재사용이 가능하다.
참고로, 제2 기판(30)의 전면에 제2 층간절연막(32)을 형성한 후, 제1 층간절연막(28)의 상부면과 제2 층간절연막(32)의 상부면을 접착시키고, 제2 기판(30)의 후면을 CMP(Chemical Mechanical polishing) 등의 공정으로 평탄화시켜 일부만 잔류시키는 것도 가능하다.
이어서, 잔류하는 제2 기판(30B) 상에 적어도 하나의 트랜지스터(Tr)를 형성한다. 여기서, 트랜지스터(Tr)는 제2 기판(30B) 상에 형성된 게이트 절연막(33) 및 게이트 절연막(33) 상에 형성된 게이트 전극(34)을 포함한다.
이어서, 트랜지스터(Tr)가 형성된 제2 기판(30B) 상에 제3 층간절연막(35)을 형성한다. 이어서, 제3 층간절연막(35), 제2 기판(30B), 제2 층간절연막(32) 및 제1 층간절연막(28)을 식각하여 제2 배선(L2)을 노출시키는 제3 콘택 홀들을 형성한다. 이어서, 제3 콘택 홀들 내에 도전막을 채워 제3 콘택 플러그들(CT3)을 형성한다. 이어서, 제3 층간절연막(35)을 식각하여 트랜지스터들(Tr)의 게이트 전극들(34)을 노출시키는 제4 콘택 홀들을 형성한다. 이어서, 제4 콘택 홀들 내에 도전막을 채워 제4 콘택 플러그들(CT4)을 형성한다.
이어서, 제3 콘택 플러그들(CT3)과 각각 연결된 제3 배선들(L3) 및 제4 콘택 플러그들(CT4)과 각각 연결된 제4 배선들(L4)을 형성한다.
전술한 바와 같은 제조 방법에 따르면, 고온 공정이 요구되는 메모리 셀 형성 공정을 진행한 후에, 주변회로 영역(PERI)의 트랜지스터를 형성하므로, 메모리 셀 형성시 공정 온도에 제약을 받지 않는다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치의 구조를 나타내는 단면도이다. 이하, 앞서 제1 실시예에서 설명한 내용과 중복되는 내용은 생략하여 설명하도록 한다.
도 3에 도시된 바와 같이, 제2 실시예에 따른 반도체 장치는 제1면(①)에 셀 영역(CELL)이 정의되고, 제2면(②)에 주변회로 영역(PERI)이 정의된 제1 기판(40), 셀 영역(CELL)의 하부에 형성된 제2 기판(47) 및 주변회로 영역(PERI)에 위치되며 제1 기판(40)을 관통하여 셀 영역(CELL)과 연결된 적어도 하나의 배선(L2)을 포함한다. 여기서, 제1면(①)은 제1 기판(40)의 후면이고, 제2면(②)은 제1 기판(40)의 전면일 수 있다.
또한, 반도체 장치는 제1 기판(40)의 제1면(①)에 형성되며 상호 교대로 적층된 적어도 하나의 제1 물질막(41) 및 적어도 하나의 제2 물질막(42)을 포함하는 적층물(ST), 적층물(ST)을 덮으면서 제1 기판(40)과 제2 기판(47) 사이에 형성된 제1 층간절연막, 트랜지스터(Tr)를 덮으면서 제1 기판(40)의 제2면(②)에 형성된 제2 층간절연막(44) 및 제1 기판(40)의 제2면(②)에 형성된 적어도 하나의 트랜지스터(Tr)를 더 포함할 수 있다.
적층물(ST)은 적층물(ST)은 상부면이 제1 기판(40)의 제1면(①)과 접하고, 하부로 갈수록 폭이 좁아지는 형태를 가질 수 있다. 예를 들어, 적층물(ST)은 뒤집어진 계단(inverted step)의 형태로 형성될 수 있다.
트랜지스터(Tr)는 제1 기판(40)의 제2면(②)에 형성된 게이트 절연막(45) 및 게이트 절연막(45) 상에 형성된 게이트 전극(46)을 포함한다.
반도체 장치는 제1 콘택 플러그들(CT1) 및 제1 배선들(L1)을 더 포함한다. 여기서, 제1 콘택 플러그들(CT1)은 적층물(ST)의 콘택 영역에서 제1 물질막들(41)과 각각 연결된다. 또한, 제1 배선들(L1)은 제1 콘택 플러그들(CT1)을 통해 적층물(ST)과 연결되며, 제1 기판(40)의 하부에 위치된다.
반도체 장치는 제2 콘택 플러그들(CT2) 및 제2 배선들(L2)을 더 포함한다. 여기서, 제2 콘택 플러그들(CT2)은 제1 기판(40)을 관통하여 제1 배선들(L1)과 연결된다. 또한, 제2 배선들(L2)은 제2 콘택 플러그들(CT2)을 통해 제1 배선들(L1)과 연결되며, 제1 기판(40)의 상부에 위치된다.
반도체 장치는 제3 콘택 플러그들(CT3) 및 제3 배선들(L3)을 더 포함한다. 여기서, 제3 콘택 플러그들(CT3)은 트랜지스터들(Tr)의 게이트 전극들(46)과 각각 연결된다. 또한, 제3 배선들(L3)은 제3 콘택 플러그들(CT3)을 통해 트랜지스터들(Tr)과 연결되며, 제1 기판(40)의 상부에 위치된다.
전술한 바와 같은 구조에 따르면, 제1 기판(40)의 전면에 주변회로 영역을 정의하고, 제1 기판(40)의 후면에 셀 영역을 정의함으로써, 반도체 장치의 집적도를 향상시킬 수 있다.
도 4a 내지 도 4c는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정단면도이다. 이하, 제1 실시예에서 설명된 내용과 중복되는 내용은 생략하여 설명하도록 한다.
도 4a에 도시된 바와 같이, 제1 기판(50)의 제1면(①)에 적층물(ST)을 형성한다. 본 도면에서는 일 예로 적층물(ST)이 U형태의 채널막(56)을 포함하는 경우에 대해 도시하였다. 적층물(ST)은 절연막(51)을 사이에 두고 제1 기판(50) 상에 형성된 된 파이프 게이트(52), 파이프 게이트(52) 상에 교대로 적층된 적어도 하나의 제1 물질막(53) 및 적어도 하나의 제2 물질막들(54), U형태의 채널막(56) 및 채널막(56)을 감싸는 메모리막(55)을 포함한다. 여기서, 채널막(56)의 중심 영역에는 절연막(57)이 채워질 수 있다. 또한, 파이프 게이트(52)은 제1 도전막(52A) 및 제2 도전막(52B)을 포함할 수 있다.
이어서, 적층물(ST)을 덮는 제1 층간절연막(58) 및 적층물(ST)과 연결된 제1 콘택 플러그들(CT1), 제1 배선들(L1), 소스 라인(SL), 제2 콘택 플러그들(CT2), 제2 배선들(L2) 및 비트라인들(BL)을 형성한다.
도 4b에 도시된 바와 같이, 제2 층간절연막(61)이 형성된 제2 기판(60)을 준비한 후, 제1 층간절연막(58)의 상부면과 제2 층간절연막(61)의 상부면을 접착시킨다. 여기서, 제2 기판(60)은 반도체 장치의 셀 영역 하부에 위치된 지지대로서 사용하기 위한 것이다.
도 4c에 도시된 바와 같이, 제2 기판(60)이 하부에 위치되고, 제1 기판(50)이 상부에 위치되도록 결과물을 뒤집는다. 이어서, 제1 기판(50)의 제2면(②)을 식각하여 일부 두께만 잔류시킨다. 이때, 제1 실시예에서 설명한 바와 같이, CMP(Chemical Mechanical polishing) 등의 평탄화 공정을 이용하여 제1 기판(50)을 일부 두께만 잔류시킬 수 있다.
이어서, 제1 기판(50)의 제2면(②)에 트랜지스터(Tr)를 형성한다. 여기서, 트랜지스터(Tr)는 게이트 절연막(63) 및 게이트 전극(64)을 포함하도록 형성된다.
이어서, 트랜지스터(Tr)를 덮는 제3 층간절연막(65)을 형성한다. 이어서, 제3 층간절연막(65), 제1 기판(50), 절연막(51), 파이프 게이트(52) 및 제1 층간절연막(58)을 식각하여 제2 배선(L2)을 노출시키는 제3 콘택 홀을 형성한 후, 제3 콘택 홀 내에 도전막을 채워 제3 콘택 플러그(CT3)를 형성한다. 또한, 제3 층간절연막(65)을 식각하여 트랜지스터들(Tr)의 게이트 전극들(64)을 노출시키는 제4 콘택 홀들을 형성한 후, 제4 콘택 홀들 내에 도전막을 채워 제4 콘택 플러그들(CT4)을 형성한다.
이어서, 제3 콘택 플러그(CT3)와 연결된 제3 배선(L3) 및 제4 콘택 플러그들과 연결된 제4 배선(L4)을 형성한다.
전술한 바와 같은 제조 방법에 따르면, 고온 공정이 요구되는 메모리 셀 형성 공정을 진행한 후에, 주변회로 영역(PERI)의 트랜지스터를 형성하므로, 메모리 셀 형성시 공정 온도에 제약을 받지 않는다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 적층물의 구조를 설명하기 위한 사시도이다. 단, 설명의 편의를 위해 절연막은 생략하고 도시하였다.
도 5a는 적층물이 U형태의 채널막 및 메모리 셀들을 포함하는 경우를 나타낸다.
도 5a에 도시된 바와 같이, 적층물(ST)은 기판(SUB) 상에 적층된 파이프 게이트(PG), 워드라인들(WL), 드레인 선택 라인들(DSL) 및 소스 선택 라인들(SSL)을 포함한다. 여기서, 워드라인들(WL), 드레인 및 소스 선택 라인들(DSL, SSL)은 제1 방향(I-I')으로 확장된 라인 형태를 갖는다.
적층물(ST)은 제1 방향(I-I') 및 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 배열된 U형태의 채널막들(CH)을 더 포함한다. 여기서, 채널막들(CH)은 파이프 게이트(PG) 내에 형성된 파이프 채널막(P_CH) 및 파이프 채널막(P_CH)과 연결된 소스 및 드레인 사이드 채널막들(D_CH, S_CH)을 포함한다.
또한, 적층물(ST)은 채널막들(CH)과 워드라인들(WL) 사이에 개재된 메모리막(미도시됨)을 더 포함한다. 메모리막은 터널절연막, 전하저장막, 전하차단막을 포함한다. 또한, 전하저장막은 질화막 등의 트랩막, 폴리실리콘막 등의 플로팅 게이트, 나노 닷 등을 포함할 수 있다.
여기서, 적층물(ST)은 소스 라인들(SL) 및 비트라인들(BL)과 연결된다. 예를 들어, 소스 사이드 채널막들(S_CH)은 제1 방향(I-I')으로 확장된 소스 라인들(SL)과 연결되고, 드레인 사이드 채널막들(D_CH)은 제2 방향(Ⅱ-Ⅱ')으로 확장된 비트라인들(BL)과 연결된다.
이와 같은 구조에 따르면, 채널막(CH)과 드레인 선택 라인들(DSL)이 교차되는 영역에 드레인 선택 트랜지스터(DST)가 형성되고, 채널막(CH)과 소스 선택 라인들(SSL)이 교차되는 영역에 소스 선택 트랜지스터(SST)가 형성되고, 채널막(CH)과 워드라인들(WWL)이 교차되는 영역에 메모리 셀들(MC)이 형성된다.
또한, 직렬로 연결된 적어도 하나의 드레인 선택 트랜지스터, 메모리 셀들, 적어도 하나의 소스 선택 트랜지스터가 하나의 스트링을 구성하며, 스트링들은 U형태로 배열된다.
한편, 본 도면에는 도시되지 않았으나, 워드라인들(WL), 드레인 선택 라인들(DSL) 및 소스 선택 라인들(SSL)의 끝단은 계단 형태로 패터닝되고, 적층물(ST)의 측벽에 콘택 영역이 정의된다. 또한, 적층물(ST)의 콘택 영역에 배선들이 연결된다.
도 5b는 적층물이 수직 채널막 및 메모리 셀들을 포함하는 경우를 나타낸다.
도 5b에 도시된 바와 같이, 적층물(ST)은 소스 영역(S)이 형성된 기판(SUB) 상에 차례로 적층된 하부 선택 라인(LSL), 워드라인들(WL), 및 상부 선택 라인들(USL)을 포함한다. 여기서, 하부 선택 라인(LSL) 및 워드라인들(WL)은 플레이트 형태를 갖고, 상부 선택 라인들(USL)은 제1 방향(I-I')으로 확장된 라인 형태를 갖는다.
적층물(ST)은 제1 방향(I-I') 및 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 배열된 수직 채널막들(CH)을 더 포함한다. 여기서, 수직 채널막들(CH)은 기판(SUB)으로부터 돌출되어 하부 선택 라인(LSL), 워드라인들(WL), 및 상부 선택 라인들(USL)을 관통한다. 또한, 적층물(ST)은 채널막들(CH)과 워드라인들(WL) 사이에 개재된 메모리막(미도시됨)을 더 포함한다.
여기서, 적층물(ST)은 비트라인들(BL)과 연결된다. 예를 들어, 채널막들(CH)은 제2 방향(Ⅱ-Ⅱ')으로 확장된 비트라인들(BL)과 연결된다.
이와 같은 구조에 따르면, 직렬로 연결된 적어도 하나의 하부 선택 트랜지스터, 메모리 셀들, 적어도 하나의 상부 선택 트랜지스터가 하나의 스트링을 구성하며, 스트링들은 수직 형태로 배열된다.
도 5c는 적층물이 수직 채널막 및 메모리 셀들을 포함하는 경우를 나타낸다.
도 5c에 도시된 바와 같이, 적층물(ST)은 차례로 적층된 소스막(S1~S3), 하부 선택 라인(LSL), 워드라인들(WL), 및 상부 선택 라인들(USL)을 포함한다. 여기서, 소스막(S1~S3)은 기판(SUB) 상에 형성된 제1 소스막, 제1 소스막(S1) 내에 형성된 적어도 하나의 제2 소스막(S2) 및 제2 소스막(S2) 내에 형성되며 제2 소스막(S2)을 관통하여 제1 소스막(S1)과 연결된 제3 소스막(S3)을 포함한다.
적층물(ST)은 제1 방향(I-I') 및 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 배열된 수직 채널막들(CH)을 더 포함한다. 여기서, 수직 채널막들(CH)은 제2 소스막(S2)과 일체로 연결되어 형성될 수 있으며, 제2 소스막(S2)으로부터 돌출되어 하부 선택 라인(LSL), 워드라인들(WL), 및 상부 선택 라인들(USL)을 관통한다. 또한, 적층물(ST)은 채널막들(CH) 및 제2 소스막(S2)의 외측면(outer surfac)을 감싸는 메모리막(미도시됨)을 더 포함한다.
여기서, 적층물(ST)은 비트라인들(BL)과 연결된다. 예를 들어, 채널막들(CH)은 제2 방향(Ⅱ-Ⅱ')으로 확장된 비트라인들(BL)과 연결된다.
이와 같은 구조에 따르면, 직렬로 연결된 적어도 하나의 하부 선택 트랜지스터, 메모리 셀들, 적어도 하나의 상부 선택 트랜지스터가 하나의 스트링을 구성하며, 스트링들은 수직 형태로 배열된다.
도 5d는 적층물이 수직 채널막 및 메모리 셀들을 포함하는 경우를 나타낸다.
도 5d에 도시된 바와 같이, 적층물(ST)은 차례로 적층된 층간절연막(ILD), 하부 선택 라인(LSL), 워드라인들(WL), 및 상부 선택 라인들(USL)을 포함하고, 층간절연막(ILD) 내에 형성된 적어도 하나의 제1 소스막(S1) 및 제1 소스막(S1) 내에 형성된 제2 소스막(S2)을 포함한다.
적층물(ST)은 제1 방향(I-I') 및 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 배열된 수직 채널막들(CH)을 더 포함한다. 여기서, 수직 채널막들(CH)은 제1 소스막(S1)으로부터 돌출되어 하부 선택 라인(LSL), 워드라인들(WL), 및 상부 선택 라인들(USL)을 관통한다. 또한, 적층물(ST)은 채널막들(CH) 및 제2 소스막(S2)의 외측면(outer surfac)을 감싸는 메모리막(미도시됨)을 더 포함한다.
여기서, 적층물(ST)은 비트라인들(BL)과 연결된다. 예를 들어, 수직 채널막들(CH)은 제2 방향(Ⅱ-Ⅱ')으로 확장된 비트라인들(BL)과 연결된다.
본 도면에서는 제1 소스막(S1)이 제2 소스막(S2)의 하부면을 완전히 감싸는 구조를 도시하였으나, 제2 소스막(S2)의 하부면이 일부 돌출되어 제1 소스막(S1)을 관통하는 것도 가능하다.
이와 같은 구조에 따르면, 직렬로 연결된 적어도 하나의 하부 선택 트랜지스터, 메모리 셀들, 적어도 하나의 상부 선택 트랜지스터가 하나의 스트링을 구성하며, 스트링들은 수직 형태로 배열된다.
도 5e는 적층물이 수평 채널막 및 메모리 셀들을 포함하는 경우를 나타낸다.
도 5e에 도시된 바와 같이, 적층물들(ST)은 제1 방향(I-I')으로 평행하게 확장된 라인 형태를 가지며, 교대로 적층된 수평 채널막들(CH) 및 층간절연막들(ILD)을 포함한다. 또한, 적층물들(ST)은 적층물들(ST)의 측면과 접하면서 제2 방향(Ⅱ-Ⅱ')으로 확장되는 도전 라인들을 더 포함하며, 도전 라인들은 워드라인들(WL), 적어도 하나의 소스 선택 라인(SSL) 및 소스 라인(SL)을 포함할 수 있다.
또한, 적층물(ST)은 채널막들(CH)과 워드라인들(WL) 사이에 개재된 메모리막(미도시됨)을 더 포함한다.
적층물(ST)의 끝단은 계단 형태로 패터닝되어 콘택 영역이 정의된다. 콘택 영역에는 채널막들(CH)과 각각 연결된 제1 콘택 플러그들(CT1)이 형성되고, 제1 콘택 플러그들(CT1)은 드레인 선택 라인들(DSL)과 각각 연결된다.
이와 같은 구조에 따르면, 직렬로 연결된 적어도 하나의 드레인 선택 트랜지스터, 메모리 셀들, 적어도 하나의 소스 선택 트랜지스터가 하나의 스트링을 구성하며, 수평으로 배열된 스트링들이 적층된다.
도 5f는 적층물이 수직 전극막 및 메모리 셀들을 포함하는 경우를 나타낸다.
도 5f에 도시된 바와 같이, 제1 적층물들(ST1)은 기판(SUB) 상에 교대로 적층된 적어도 하나의 제1 워드라인(WL1) 및 적어도 하나의 층간절연막(ILD)을 포함하고, 제2 적층물(ST2)은 교대로 적층된 적어도 하나의 제2 워드라인(WL2) 및 적어도 하나의 층간절연막(ILD)을 포함한다. 또한, 제1 및 제2 적층물들(ST1, ST2)의 사이에는 제1 방향(I-I') 및 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 배열된 수직 전극막들(V_E)이 위치된다.
여기서, 제1 및 제2 워드라인들(WL1, WL2)은 핑거 타입(finger type)으로 형성되며, 제2 방향(Ⅱ-Ⅱ')으로 확장된 제1 라인 패턴들과 제1 라인 패턴들을 연결시키면서 제1 방향(I-I')으로 확장된 제2 라인 패턴들을 포함한다. 또한, 제1 워드라인(WL1)의 제1 라인 패턴들과 제2 워드라인(WL2)의 제1 라인 패턴들은 교대로 배열된다. 또한, 교대로 배열된 제1 워드라인(WL1)의 제1 라인 패턴들과 제2 워드라인(WL2)의 제1 라인 패턴들 사이에 수직 전극막들(V_E)이 위치된다.
제1 및 제2 적층물들(ST1, ST2)은 수직 전극막들(V_E)을 둘러싼 메모리막(M)을 더 포함한다. 메모리막(M)은 가변 저항체로 형성될 수 있으며, 예를 들어, 페로브스카이트 계열의 물질, 칼코게나이드 계열의 물질, 산소가 결핍된 전이금속산화물 또는 금속황화물을 포함할 수 있다. 페로브스카이트 계열의 물질로는 STO(SrTiO) 또는 PCMO(PrCaMnO)를 사용할 수 있고, 칼코게나이드 계열의 물질로는 GST(GeSbTe), GeSe, CuS 또는 AgGe 등을 사용할 수 있으며, 전이금속산화물로는 NiO, TiO2, HfO, Nb2O5, ZnO, ZrO2, WO3, CoO 또는 MnO2 등을 사용할 수 있다. 또한, 금속황화물로는 Cu2S, CdS 또는 ZnS 등을 사용할 수 있다.
제1 및 제2 적층물들(ST1, ST2)의 제조 방법을 살펴보면 다음과 같다.
먼저, 기판(SUB) 상에 적어도 하나의 도전막 및 적어도 하나의 층간절연막을 교대로 형성한 후, 이들을 식각하여 트렌치들(T)을 형성한다. 이어서, 트렌치(T) 내에 메모리막(M)을 형성한 후, 메모리막(M)을 식각하여 적어도 하나의 전극 홀(H)을 형성한다. 이어서, 전극 홀(H) 내에 도전막을 채워 수직 전극막(V_E)을 형성한다. 이어서, 교대로 형성된 도전막들 및 층간절연막들을 식각하여 핑거 타입의 제1 및 제2 적층물들(ST1, ST2)을 형성한다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 메모리 셀의 구조를 나타내는 단면도이다.
도 6a에 도시된 바와 같이, 각 메모리 셀(MC)은 수직 채널막(CH), 수직 채널막(CH)을 감싸는 터널절연막(71), 터널절연막(71)을 감싸는 전하저장막(72) 및 전하저장막(72)을 감싸는 전하차단막(73)을 포함한다. 여기서, 전하저장막(72)은 전하를 저장 및 방출할 수 있는 폴리실리콘막, 전하를 트랩 및 방출할 수 있는 질화막, 나노 닷 등을 포함할 수 있다.
메모리 셀(MC)의 제조 방법을 간단히 살펴보면 다음과 같다. 먼저, 교대로 형성된 제1 및 제2 물질막들을 식각하여 홀(H)을 형성한 후, 홀(H)의 내면을 따라 전하차단막(73), 전하저장막(72) 및 터널절연막(71)을 형성한다. 이어서, 홀(H)의 저면에 형성된 전하차단막(73), 전하저장막(72) 및 터널절연막(71)을 식각하여 홀(H) 저면에 제1 기판(40)을 노출시킨다. 이어서, 홀(H) 내에 수직 채널막(CH)을 형성한다.
참고로, 터널절연막(71) 상에 보호막(미도시됨)을 추가로 형성할 수 있다. 보호막을 형성할 경우, 홀(H) 저면에 형성된 전하차단막(73), 전하저장막(72) 및 터널절연막(71)을 식각하는 과정에서, 터널절연막(71)이 손상되는 것을 방지할 수 있다. 또한, 본 도면에서는 홀(H) 내에 수직 채널막(CH)이 완전히 채워지는 경우에 대해 도시하였으나, 중심 영역이 오픈된 튜브 형태로 수직 채널막(CH)을 형성할 수 있다. 이러한 경우, 오픈된 중심 영역에는 절연막이 채워진다.
도 6b에 도시된 바와 같이, 각 메모리 셀(MC)은 수직 채널막(CH), 수직 채널막(CH)을 감싸는 터널절연막(71), 터널절연막(71)을 감싸는 전하저장막(72) 및 전하저장막(72)과 워드라인들(WL) 사이에 개재되며 워드라인들(WL)의 상부면 및 하부면을 감싸는 전하차단막(73)을 포함한다.
메모리 셀(MC)의 제조 방법을 간단히 살펴보면 다음과 같다. 먼저, 교대로 형성된 제1 및 제2 물질막들을 식각하여 홀(H)을 형성한 후, 홀(H)의 내벽에 전하저장막(72) 및 터널절연막(71)을 형성한다. 이어서, 터널절연막(71) 상에 수직 채널막(CH)을 형성한다. 또한, 제1 리세스 영역들의 내면을 따라 전하차단막(73)을 형성한 후, 전하차단막(73)이 형성된 제1 리세스 영역들 내에 워드라인들(WL)을 형성한다.
참고로, 수직 채널막(CH)을 형성하기 전에 제1 전하차단막(미도시됨), 전하저장막(72) 및 터널절연막(71)을 형성하고, 워드라인(WL)을 형성하기 전에 제2 전하차단막(73)을 형성하는 것도 가능하다. 이러한 경우, 제2 전하차단막(73)을 형성하기에 앞서 제1 리세스 영역들에 노출된 제1 전하차단막을 제거할 수 있다.
도 6c에 도시된 바와 같이, 각 메모리 셀(MC)은 수직 채널막(CH), 수직 채널막(CH)을 감싸는 터널절연막(71), 터널절연막(71)을 감싸는 전하저장막(72) 및 전하저장막(72)을 감싸는 전하차단막(73)을 포함한다. 여기서, 터널절연막(71), 전하저장막(72) 및 전하차단막(73)은 수직 채널막(CH)과 워드라인들(WL) 사이에 한해 개재된다. 따라서, 적층된 메모리 셀들(MC)의 전하저장막(72)이 물리적으로 분리되어, 메모리 셀들(MC) 간에 전하가 이동하는 것을 방지할 수 있다.
메모리 셀(MC)의 제조 방법을 간단히 살펴보면 다음과 같다. 먼저, 교대로 형성된 제1 및 제2 물질막들을 식각하여 홀(H)을 형성한 후, 홀(H)의 내면을 따라 전하차단막(73), 전하저장막(72) 및 터널절연막(71)을 형성한다. 이어서, 홀(H)의 저면에 형성된 전하차단막(73), 전하저장막(72) 및 터널절연막(71)을 식각하여 홀(H) 저면에 제1 기판(40)을 노출시킨다. 이어서, 홀(H) 내에 수직 채널막(CH)을 형성한다. 또한, 제2 리세스 영역들에 노출된 전하차단막(73), 전하저장막(72) 및 터널절연막(71)을 식각한 후에 제2 리세스 영역들 내에 절연막을 형성한다.
도 6d에 도시된 바와 같이, 각 메모리 셀(MC)은 수직 채널막(CH), 수직 채널막(CH)을 감싸는 터널절연막(71), 터널절연막(71)을 감싸며 터널절연막(71)과 워드라인들(WL) 사이에 한해 개재된 전하저장막(72) 및 전하저장막(72)과 워드라인들(WL) 사이에 개재되며 워드라인들(WL)의 상부면 및 하부면을 감싸는 전하차단막(73)을 포함한다. 따라서, 적층된 메모리 셀들(MC)의 전하저장막(72)이 물리적으로 분리되어, 메모리 셀들(MC) 간에 전하가 이동하는 것을 방지할 수 있다.
메모리 셀(MC)의 제조 방법을 간단히 살펴보면 다음과 같다. 먼저, 교대로 형성된 제1 및 제2 물질막들을 식각하여 홀(H)을 형성한 후, 홀(H)의 내면에 노출된 제1 및 제3 물질막들(21, 25)을 식각하여 제3 리세스 영역들을 형성한다. 이어서, 제3 리세스 영역들 내에 전하저장막들(26)을 형성한다. 이어서, 홀(H)의 내벽에 터널절연막을 형성한 후, 수직 채널막(CH)을 형성한다. 이어서, 제1 내지 제4 물질막들(21, 22, 25, 26)을 식각하여 슬릿을 형성한 후, 슬릿 내에 노출된 제1 및 제3 물질막들(21, 25)을 식각하여 제2 리세스 영역들을 형성한다. 이어서, 제2 리세스 영역들의 내면을 따라 전하차단막(73)을 형성한 후, 제2 리세스 영역들 내에 워드라인들(WL)을 형성한다. 따라서, 적층된 메모리 셀들(MC)의 전하저장막(72)이 물리적으로 분리되어, 메모리 셀들(MC) 간에 전하가 이동하는 것을 방지할 수 있다.
도 6e에 도시된 바와 같이, 각 메모리 셀(MC)은 수직 채널막(CH), 수직 채널막(CH)을 감싸는 터널절연막(71), 터널절연막(71)을 감싸며 터널절연막(71)과 워드라인들(WL) 사이에 한해 개재된 전하저장막(72), 및 전하저장막(72) 및 터널절연막을 감싸는 전하차단막(73)을 포함한다. 따라서, 적층된 메모리 셀들(MC)의 전하저장막(72)이 물리적으로 분리되어, 메모리 셀들(MC) 간에 전하가 이동하는 것을 방지할 수 있다.
메모리 셀(MC)의 제조 방법을 간단히 살펴보면 다음과 같다. 먼저, 교대로 형성된 제1 및 제2 물질막들을 식각하여 홀(H)을 형성한 후, 홀(H)의 내면에 노출된 제1 및 제3 물질막들(21, 25)을 식각하여 제3 리세스 영역들을 형성한다. 이어서, 제3 리세스 영역들이 형성된 홀(H)의 내면을 따라 전하차단막(73)을 형성한다. 이어서, 전하차단막(73)이 형성된 제3 리세스 영역들 내에 전하저장막들(72)을 형성한다. 이어서, 홀(H)의 내벽에 터널절연막을 형성한 후, 수직 채널막(CH)을 형성한다. 따라서, 적층된 메모리 셀들(MC)의 전하저장막(72)이 물리적으로 분리되어, 메모리 셀들(MC) 간에 전하가 이동하는 것을 방지할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)를 포함한다.
비휘발성 메모리 소자(120)는 제1 및 제2 실시예에 따른 구조를 갖는다. 또한, 비휘발성 메모리 소자(120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(110)는 비휘발성 메모리 소자(120)를 제어하도록 구성되며, SRAM(111), CPU(112), 호스트 인터페이스(113), ECC(114), 메모리 인터페이스(115)를 포함할 수 있다. SRAM(111)은 CPU(112)의 동작 메모리로 사용되고, CPU(112)는 메모리 컨트롤러(110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(113)는 메모리 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(114)는 비휘발성 메모리 소자(120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(115)는 비휘발성 메모리 소자(120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 RCM 등을 더 포함할 수 있다.
이와 같은 구성을 갖는 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 컨트롤러(110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(100)이 SSD인 경우, 메모리 컨트롤러(110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 8은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
도 8에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(200)은 시스템 버스(260)에 전기적으로 연결된 CPU(220), RAM(230), 유저 인터페이스(240), 모뎀(250), 메모리 시스템(210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(200)이 모바일 장치인 경우, 컴퓨팅 시스템(200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(210)은 앞서 도 7을 참조하여 설명한 바와 같이, 비휘발성 메모리(212), 메모리 컨트롤러(211)로 구성될 수 있다.
본 명세서에서는 도면을 참조하여 다양한 구조의 적층물에 대해 설명하였는데, 이는 설명의 편의를 위한 예시일 뿐 본 발명이 이에 한정되는 것은 아니다. 본 발명은 적어도 두개의 막이 적층된 다양한 구조의 적층물을 포함하는 반도체 장치에 대해 적용될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 제1 기판 11:제1 물질막
12: 제2 물질막 13: 제1 층간절연막
14: 제2 기판 15: 게이트 절연막
16: 게이트 전극 17: 제2 층간절연막

Claims (23)

  1. 적층된 메모리 셀들이 형성된 셀 영역이 정의된 제1 기판;
    상기 제1 기판의 상부에 위치되고, 주변회로 영역이 정의된 제2 기판; 및
    상기 주변회로 영역에 위치되며, 상기 제2 기판을 관통하여 상기 셀 영역과 연결된 적어도 하나의 배선
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 적어도 하나의 배선은,
    상기 메모리 셀들과 연결되며, 상기 제2 기판의 하부에 위치된 제1 배선들;
    상기 제2 기판을 관통하여 상기 제1 배선들과 연결되며, 상기 제2 기판의 상부에 위치된 제2 배선들; 및
    상기 트랜지스터와 연결되며, 상기 제2 기판의 상부에 위치된 제3 배선들을 포함하는
    반도체 장치.
  3. 제1항에 있어서,
    상기 제1 기판 상에 형성되며, 상호 교대로 적층된 적어도 하나의 제1 물질막 및 적어도 하나의 제2 물질막을 포함하는 적층물;
    상기 적층물을 덮으면서 상기 제1 기판과 상기 제2 기판 사이에 형성된 절연막; 및
    상기 제2 기판 상에 형성된 적어도 하나의 트랜지스터
    를 더 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 물질막은 도전막 또는 반도체막으로 형성되고, 상기 제2 물질막은 절연막으로 형성된
    반도체 장치.
  5. 후면에 셀 영역이 정의되고, 전면에 주변회로 영역이 정의된 제1 기판;
    상기 셀 영역의 하부에 형성된 제2 기판; 및
    상기 주변회로 영역에 위치되며, 상기 제1 기판을 관통하여 상기 셀 영역과 연결된 적어도 하나의 배선
    을 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 적어도 하나의 배선은,
    상기 메모리 셀들과 연결되며, 상기 적층물의 하부에 형성된 제1 배선들;
    상기 제1 기판을 관통하여 상기 제1 배선들과 연결되며, 상기 제1 기판 상에 형성된 제2 배선들; 및
    상기 트랜지스터와 연결되며, 상기 제1 기판 상에 형성된 제3 배선들을 포함하는
    반도체 장치.
  7. 제5항에 있어서,
    상기 제1 기판의 후면에 형성되며, 상호 교대로 적층된 적어도 하나의 제1 물질막 및 적어도 하나의 제2 물질막을 포함하는 적층물;
    상기 적층물을 덮으면서 상기 제1 기판과 상기 제2 기판 사이에 형성된 절연막; 및
    상기 제1 기판의 전면에 형성된 적어도 하나의 트랜지스터
    를 더 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 물질막은 도전막 또는 반도체막으로 형성되고, 상기 제2 물질막은 절연막으로 형성된
    반도체 장치.
  9. 제1 기판 상에 적어도 하나의 적층물을 형성하는 단계;
    상기 적층물이 형성된 상기 제1 기판 상에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 상에 제2 기판을 형성하는 단계; 및
    상기 제2 기판 상에 적어도 하나의 트랜지스터를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제2 기판을 형성하는 단계는,
    상기 제2 기판이 상부 및 하부로 분리되도록 상기 제2 기판 내에 불순물층을 형성하는 단계;
    상기 제2 기판 상에 제2 층간절연막을 형성하는 단계;
    상기 제2 기판이 상기 제1 기판의 상부에 위치하도록, 상기 제1 층간절연막의 상부면과 상기 제2 층간절연막의 상부면을 접착시키는 단계; 및
    상기 제2 기판의 하부를 잘라내는 단계를 포함하는
    반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 제2 기판을 형성하는 단계는,
    상기 제2 기판의 전면에 제2 층간절연막을 형성하는 단계;
    상기 제2 기판이 상기 제1 기판의 상부에 위치하도록, 상기 제1 층간절연막의 상부면과 상기 제2 층간절연막의 상부면을 접착시키는 단계; 및
    상기 제2 기판의 일부가 잔류되도록 상기 제2 기판의 후면을 평탄화시키는 단계를 포함하는
    반도체 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 적층물과 연결된 제1 배선들을 형성하는 단계;
    상기 제2 기판을 관통하여 상기 제1 배선들과 연결된 제2 배선들을 형성하는 단계; 및
    상기 트랜지스터와 연결된 제3 배선을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  13. 기판의 제1면 상에 적어도 하나의 적층물을 형성하는 단계;
    상기 적층물이 형성된 상기 기판의 제1면 상에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 상에 제2 기판을 형성하는 단계;
    상기 기판의 제2면 상에 적어도 하나의 트랜지스터를 형성하는 단계; 및
    상기 트랜지스터가 형성된 상기 기판의 제2면 상에 제2 층간절연막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 적층물과 연결된 적어도 하나의 제1 배선을 형성하는 단계;
    상기 기판을 관통하여 상기 적어도 하나의 제1 배선과 연결된 적어도 하나의 제2 배선을 형성하는 단계; 및
    상기 트랜지스터와 연결된 적어도 하나의 제3 배선을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  15. 제9항 또는 제13항에 있어서,
    상기 적층물을 형성하는 단계는,
    적어도 하나의 희생막 및 적어도 하나의 층간절연막을 상호 교대로 형성하는 단계;
    교대로 형성된 상기 희생막 및 상기 층간절연막을 식각하여 적어도 하나의 채널 홀을 형성하는 단계;
    상기 채널 홀 내에 수직 채널막을 형성하는 단계;
    상기 희생막 및 상기 층간절연막을 식각하여 적어도 하나의 슬릿을 형성하는 단계;
    상기 슬릿 내에 노출된 상기 희생막을 제거하여 제1 리세스 영역을 형성하는 단계; 및
    상기 제1 리세스 영역 내에 도전막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 수직 채널막을 형성하기 전에, 상기 채널 홀의 내벽을 따라 전하저장막 및 터널절연막을 형성하는 단계; 및
    상기 도전막을 형성하기 전에, 상기 제1 리세스 영역의 내면을 따라 전하차단막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 수직 채널막을 형성하기 전에, 상기 채널 홀 내에 노출된 상기 희생막 및 상기 층간절연막을 식각하여 제2 리세스 영역을 형성하는 단계;
    상기 제2 리세스 영역 내에 전하저장막들을 형성하는 단계;
    상기 전하저장막이 형성된 상기 채널 홀의 내벽을 따라 터널절연막을 형성하는 단계; 및
    상기 도전막을 형성하기 전에, 상기 제1 리세스 영역의 내면을 따라 전하차단막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 수직 채널막을 형성하기 전에, 상기 채널 홀 내에 노출된 상기 희생막 및 상기 층간절연막을 식각하여 제2 리세스 영역을 형성하는 단계;
    상기 제2 리세스 영역의 내면을 따라 전하차단막을 형성하는 단계;
    상기 전하차단막이 형성된 상기 제2 리세스 영역 내에 전하저장막을 형성하는 단계; 및
    상기 전하저장막이 형성된 상기 채널 홀의 내벽을 따라 터널절연막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  19. 제9항 또는 제13항에 있어서,
    상기 적층물을 형성하는 단계는,
    적어도 하나의 도전막 및 적어도 하나의 층간절연막을 상호 교대로 형성하는 단계;
    교대로 형성된 상기 도전막 및 상기 층간절연막을 식각하여 적어도 하나의 채널 홀을 형성하는 단계;
    상기 채널 홀 내에 전하차단막, 전하저장막 및 터널절연막을 형성하는 단계;
    상기 터널절연막 상에 수직 채널막을 형성하는 단계;
    상기 도전막 및 상기 층간절연막을 식각하여 적어도 하나의 슬릿을 형성하는 단계; 및
    상기 슬릿 내에 노출된 상기 도전막을 실리사이드화하는 단계를 포함하는
    반도체 장치의 제조 방법.
  20. 제9항 또는 제13항에 있어서,
    상기 적층물을 형성하는 단계는,
    적어도 하나의 도전막 및 적어도 하나의 희생막을 상호 교대로 형성하는 단계;
    교대로 형성된 상기 도전막 및 상기 희생막을 식각하여 적어도 하나의 채널 홀을 형성하는 단계;
    상기 채널 홀 내에 전하차단막, 전하저장막 및 터널절연막을 형성하는 단계;
    상기 터널절연막 상에 수직 채널막을 형성하는 단계;
    상기 도전막 및 상기 희생막을 식각하여 적어도 하나의 슬릿을 형성하는 단계; 및
    상기 슬릿 내에 노출된 상기 희생막을 제거하여 제3 리세스 영역을 형성하는 단계; 및
    상기 제3 리세스 영역 내에 절연막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  21. 제20항에 있어서,
    상기 절연막을 형성하기 전에, 상기 제3 리세스 영역 내에 노출된 상기 전하차단막, 상기 전하저장막 및 상기 터널절연막을 식각하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  22. 제9항 또는 제13항에 있어서,
    상기 적층물을 형성하는 단계는,
    적어도 하나의 반도체막 및 적어도 하나의 층간절연막을 상호 교대로 형성하는 단계;
    교대로 형성된 상기 반도체막 및 상기 층간절연막을 일 방향으로 평행하게 확장된 라인 형태로 패터닝하여 적층물들을 형성하는 단계;
    상기 적층물들의 전면을 따라 메모리 막을 형성하는 단계;
    상기 메모리막 상에 도전막을 형성하는 단계; 및
    상기 도전막 및 상기 메모리막을 식각하여, 상기 메모리막을 사이에 두고 상기 적층물들의 측면과 접하면서 상기 적층물들과 교차되는 방향으로 확장되는 적어도 하나의 도전 라인을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  23. 제9항 또는 제13항에 있어서,
    상기 적층물을 형성하는 단계는,
    적어도 하나의 도전막 및 적어도 하나의 층간절연막을 상호 교대로 형성하는 단계;
    교대로 형성된 상기 도전막 및 상기 층간절연막을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내에 메모리막을 채우는 단계;
    상기 메모리막을 식각하여 적어도 하나의 전극 홀을 형성하는 단계;
    상기 전극 홀 내에 수직 전극막을 형성하는 단계; 및
    상기 교대로 형성된 상기 도전막 및 상기 층간절연막을 식각하여, 상호 엇갈리게 배열된 제1 및 제2 적층물들을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160000047A (ko) * 2014-06-23 2016-01-04 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US9523876B2 (en) 2013-09-16 2016-12-20 Samsung Display Co., Ltd. Display device with antistatic layer
KR20190123880A (ko) * 2018-04-25 2019-11-04 삼성전자주식회사 수직형 메모리
KR20200039800A (ko) * 2018-01-17 2020-04-16 샌디스크 테크놀로지스 엘엘씨 본딩된 메모리 다이 및 주변 로직 다이를 포함하는 3차원 메모리 디바이스 및 그 제조 방법
US10734371B2 (en) 2018-11-06 2020-08-04 Samsung Electronics Co., Ltd. Semiconductor device
US11133297B2 (en) 2018-01-17 2021-09-28 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
KR20210145436A (ko) * 2020-05-25 2021-12-02 한양대학교 산학협력단 집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법
KR20210145437A (ko) * 2020-05-25 2021-12-02 한양대학교 산학협력단 공통 소스 라인을 포함하는 cop 구조가 적용된 3차원 플래시 메모리
WO2021241903A1 (ko) * 2020-05-25 2021-12-02 한양대학교 산학협력단 집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9105737B2 (en) 2013-01-07 2015-08-11 Micron Technology, Inc. Semiconductor constructions
KR20140089793A (ko) * 2013-01-07 2014-07-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US8853769B2 (en) 2013-01-10 2014-10-07 Micron Technology, Inc. Transistors and semiconductor constructions
US9041090B2 (en) * 2013-05-15 2015-05-26 Micron Technology, Inc. Methods for forming a string of memory cells and apparatuses having a vertical string of memory cells including metal
US10056371B2 (en) * 2013-08-13 2018-08-21 Macronix International Co., Ltd. Memory structure having array-under-periphery structure
US9425191B2 (en) * 2013-08-13 2016-08-23 Macronix International Co., Ltd. Memory device and manufacturing method of the same
KR20150114085A (ko) * 2014-03-31 2015-10-12 에스케이하이닉스 주식회사 게이트 픽업 라인을 갖는 3차원 반도체 집적 회로 장치 및 그 제조방법
US10892269B2 (en) 2014-09-12 2021-01-12 Toshiba Memory Corporation Semiconductor memory device having a bonded circuit chip including a solid state drive controller connected to a control circuit
JP6203152B2 (ja) * 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
KR102249172B1 (ko) 2014-09-19 2021-05-11 삼성전자주식회사 불 휘발성 메모리 장치
US9613973B2 (en) * 2014-10-03 2017-04-04 Micron Technology, Inc. Memory having a continuous channel
US9899394B2 (en) * 2015-03-10 2018-02-20 Samsung Electronics Co., Ltd. Vertical memory devices having contact plugs contacting stacked gate electrodes
KR102357992B1 (ko) * 2015-05-26 2022-02-04 삼성전자주식회사 반도체 장치
TWI582962B (zh) * 2015-07-06 2017-05-11 Toshiba Kk Semiconductor memory device and manufacturing method thereof
KR20170027561A (ko) * 2015-09-02 2017-03-10 에스케이하이닉스 주식회사 반도체 장치
KR102498247B1 (ko) * 2015-12-21 2023-02-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9595535B1 (en) * 2016-02-18 2017-03-14 Sandisk Technologies Llc Integration of word line switches with word line contact via structures
US10546871B2 (en) * 2016-03-23 2020-01-28 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
US10134755B2 (en) * 2016-09-16 2018-11-20 Toshiba Memory Corporation Semiconductor memory device
CN109729742B (zh) * 2016-09-29 2023-08-04 英特尔公司 用于3d堆叠器件的密度改善的倒置阶梯触点
US10134756B2 (en) * 2016-12-09 2018-11-20 Samsung Electronics Co., Ltd. Semiconductor device
CN117568038A (zh) * 2016-12-26 2024-02-20 秀博瑞殷株式公社 蚀刻用组合物和使用该蚀刻用组合物制造半导体器件的方法
US10707121B2 (en) * 2016-12-31 2020-07-07 Intel Corporatino Solid state memory device, and manufacturing method thereof
JP2018117102A (ja) * 2017-01-20 2018-07-26 ソニーセミコンダクタソリューションズ株式会社 半導体装置
CN106876401B (zh) * 2017-03-07 2018-10-30 长江存储科技有限责任公司 存储器件的形成方法
CN106910746B (zh) 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
US20180269222A1 (en) * 2017-03-17 2018-09-20 Macronix International Co., Ltd. 3d memory device with layered conductors
KR20180122847A (ko) * 2017-05-04 2018-11-14 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10727244B2 (en) 2017-06-12 2020-07-28 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of fabricating the same
US10403634B2 (en) 2017-06-12 2019-09-03 Samsung Electronics Co., Ltd Semiconductor memory device and method of manufacturing the same
SG10201803464XA (en) 2017-06-12 2019-01-30 Samsung Electronics Co Ltd Semiconductor memory device and method of manufacturing the same
KR102369603B1 (ko) 2017-08-21 2022-03-02 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치 및 그 형성 방법
CN107644837B (zh) * 2017-08-31 2019-01-01 长江存储科技有限责任公司 用于三维存储器的晶圆三维集成引线工艺及其结构
US10607887B2 (en) 2017-08-31 2020-03-31 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
CN107644838B (zh) * 2017-08-31 2019-01-01 长江存储科技有限责任公司 用于三维存储器的晶圆三维集成引线工艺及其结构
US10651087B2 (en) * 2017-08-31 2020-05-12 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
US10453798B2 (en) * 2017-09-27 2019-10-22 Sandisk Technologies Llc Three-dimensional memory device with gated contact via structures and method of making thereof
KR102505240B1 (ko) 2017-11-09 2023-03-06 삼성전자주식회사 3차원 반도체 메모리 장치
WO2019132874A1 (en) * 2017-12-27 2019-07-04 Intel Corporation High temperature wafers bonded to low temperature wafers
US11296066B2 (en) 2018-08-21 2022-04-05 Samsung Electronics Co., Ltd. Non-volatile memory
KR102547947B1 (ko) 2018-08-21 2023-06-26 삼성전자주식회사 비휘발성 메모리 장치
KR102705026B1 (ko) * 2018-09-07 2024-09-11 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
US10903216B2 (en) 2018-09-07 2021-01-26 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
KR102681258B1 (ko) * 2018-12-27 2024-07-03 에스케이하이닉스 주식회사 복수의 채널층을 구비하는 비휘발성 메모리 장치
US10665580B1 (en) * 2019-01-08 2020-05-26 Sandisk Technologies Llc Bonded structure including a performance-optimized support chip and a stress-optimized three-dimensional memory chip and method for making the same
US10903223B2 (en) * 2019-01-15 2021-01-26 Micron Technology, Inc. Driver placement in memories having stacked memory arrays
US10957680B2 (en) * 2019-01-16 2021-03-23 Sandisk Technologies Llc Semiconductor die stacking using vertical interconnection by through-dielectric via structures and methods for making the same
US10748894B2 (en) * 2019-01-18 2020-08-18 Sandisk Technologies Llc Three-dimensional memory device containing bond pad-based power supply network for a source line and methods of making the same
US11508711B2 (en) 2019-02-13 2022-11-22 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US11201107B2 (en) 2019-02-13 2021-12-14 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US10629616B1 (en) 2019-02-13 2020-04-21 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US11195781B2 (en) 2019-02-13 2021-12-07 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US11355486B2 (en) 2019-02-13 2022-06-07 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
KR20200112013A (ko) 2019-03-20 2020-10-05 삼성전자주식회사 수직형 반도체 소자
KR102611004B1 (ko) * 2019-07-30 2023-12-08 에스케이하이닉스 주식회사 반도체 메모리 장치
US11282815B2 (en) 2020-01-14 2022-03-22 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
KR20210141175A (ko) * 2020-05-15 2021-11-23 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법
US11699652B2 (en) 2020-06-18 2023-07-11 Micron Technology, Inc. Microelectronic devices and electronic systems
US11563018B2 (en) 2020-06-18 2023-01-24 Micron Technology, Inc. Microelectronic devices, and related methods, memory devices, and electronic systems
US11557569B2 (en) 2020-06-18 2023-01-17 Micron Technology, Inc. Microelectronic devices including source structures overlying stack structures, and related electronic systems
US11705367B2 (en) 2020-06-18 2023-07-18 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, electronic systems, and additional methods
US11825658B2 (en) * 2020-08-24 2023-11-21 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices
US11417676B2 (en) 2020-08-24 2022-08-16 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices, and related microelectronic devices, memory devices, and electronic systems
KR20220056549A (ko) * 2020-10-28 2022-05-06 삼성전자주식회사 기판의 양면에 배치된 주변 회로 영역들을 갖는 반도체 소자 및 이를 포함하는 데이터 저장 시스템
US11676954B2 (en) 2020-12-28 2023-06-13 Sandisk Technologies Llc Bonded three-dimensional memory devices with backside source power supply mesh and methods of making the same
US11751408B2 (en) 2021-02-02 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6600173B2 (en) * 2000-08-30 2003-07-29 Cornell Research Foundation, Inc. Low temperature semiconductor layering and three-dimensional electronic circuits using the layering
US6753239B1 (en) 2003-04-04 2004-06-22 Xilinx, Inc. Bond and back side etchback transistor fabrication process
KR101320518B1 (ko) * 2007-10-24 2013-12-19 삼성전자주식회사 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자및 그 제조방법
KR101226685B1 (ko) * 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR20090055874A (ko) * 2007-11-29 2009-06-03 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR20110001063A (ko) * 2009-06-29 2011-01-06 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8482051B2 (en) * 2010-01-11 2013-07-09 Hynix Semiconductor Inc. 3D nonvolatile memory device including a plurality of channel contacts coupled to a plurality of channel layers and a plurality of section lines coupled to the plurality of channel contacts and method for fabricating the same
KR101137929B1 (ko) * 2010-05-31 2012-05-09 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP5491982B2 (ja) * 2010-06-21 2014-05-14 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR20120006843A (ko) * 2010-07-13 2012-01-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101206157B1 (ko) * 2011-04-26 2012-11-28 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9523876B2 (en) 2013-09-16 2016-12-20 Samsung Display Co., Ltd. Display device with antistatic layer
KR20160000047A (ko) * 2014-06-23 2016-01-04 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US11133297B2 (en) 2018-01-17 2021-09-28 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
KR20200039800A (ko) * 2018-01-17 2020-04-16 샌디스크 테크놀로지스 엘엘씨 본딩된 메모리 다이 및 주변 로직 다이를 포함하는 3차원 메모리 디바이스 및 그 제조 방법
KR20210000753A (ko) * 2018-01-17 2021-01-05 샌디스크 테크놀로지스 엘엘씨 본딩된 메모리 다이 및 주변 로직 다이를 포함하는 3차원 메모리 디바이스 및 그 제조 방법
KR20220039845A (ko) * 2018-01-17 2022-03-29 샌디스크 테크놀로지스 엘엘씨 본딩된 메모리 다이 및 주변 로직 다이를 포함하는 3차원 메모리 디바이스 및 그 제조 방법
US11791327B2 (en) 2018-01-17 2023-10-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
KR20190123880A (ko) * 2018-04-25 2019-11-04 삼성전자주식회사 수직형 메모리
US10734371B2 (en) 2018-11-06 2020-08-04 Samsung Electronics Co., Ltd. Semiconductor device
US11211372B2 (en) 2018-11-06 2021-12-28 Samsung Electronics Co., Ltd. Semiconductor device
KR20210145436A (ko) * 2020-05-25 2021-12-02 한양대학교 산학협력단 집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법
KR20210145437A (ko) * 2020-05-25 2021-12-02 한양대학교 산학협력단 공통 소스 라인을 포함하는 cop 구조가 적용된 3차원 플래시 메모리
WO2021241903A1 (ko) * 2020-05-25 2021-12-02 한양대학교 산학협력단 집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법

Also Published As

Publication number Publication date
US9337198B2 (en) 2016-05-10
US20140061750A1 (en) 2014-03-06

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