KR102316535B1 - 원가절감형 비트라인 구조를 갖는 3차원 플래시 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
원가절감형 비트라인 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는, 기판; 상기 기판 상 일 방향으로 연장 형성되는 적어도 하나의 스트링; 상기 적어도 하나의 스트링의 상부에 형성되는 적어도 하나의 플러그 배선; 및 상기 적어도 하나의 플러그 배선을 통하여 상기 적어도 하나의 스트링과 연결되는 적어도 하나의 비트라인을 포함하고, 상기 적어도 하나의 비트라인은, 상기 적어도 하나의 플러그 배선 이외의 구성요소를 거치지 않고, 상기 적어도 하나의 플러그 배선만을 통하여 상기 적어도 하나의 스트링과 직접적으로 연결되는 것을 특징으로 할 수 있다.
Description
아래의 실시예들은 3차원 플래시 메모리 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 원가절감형 비트라인 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법에 대한 것이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 이하, 스트링 선택 라인(SSL)은 상부 선택 라인(Upper Selection Line; USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인(Lower Selection Line; LSL)으로 표현될 수 있다.
여기서, 메모리 셀 트랜지스터들(MCT) 각각은 셀 스트링들 각각에 포함되는 전하 저장층에 포함되는 복수의 영역들과 같은 메모리 요소(memory element)를 포함하며, 복수 개의 워드라인들의 사이에는 복수의 절연층들이 개재될 수 있다.
이와 같은 기존의 3차원 플래시 메모리는 도 2에 도시된 바와 같이, 비트라인(210)과 스트링(220)을 연결시키는 플러그 배선(221)이 제조 공정상 한계로 인하여 얇은 굵기(예컨대, 10nm 내지 50nm의 굵기)로 제조되지 못하기 때문에, 스트링(220)을 선택 제어를 위하여 Strapping line(230), Strapping line(230)과 비트라인(210)을 연결시키기 위한 추가적인 플러그 배선(231)을 구비하게 되었다. 이에 따라, 기존의 3차원 플래시 메모리에서 비트라인(210)은 스트링(220)과 Strapping line(230), 두 개의 플러그 배선들(221, 231)을 통하여 연결되는 구조를 갖게 되고, 이는 배선 제작 Cost 상승의 문제점을 야기하였다.
이에, 배선 제작 Cost를 절감하는 비트라인 연결 구조가 제안될 필요가 있다.
일 실시예들은 3차원 플래시 메모리에서 배선 제작 Cost를 절감하는 원가절감형 비트라인 연결 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
보다 상세하게, 일 실시예들은, 비트라인이 하나의 플러그 배선만을 통하여 스트링과 직접적으로 연결되는 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판; 상기 기판 상 일 방향으로 연장 형성되는 적어도 하나의 스트링; 상기 적어도 하나의 스트링의 상부에 형성되는 적어도 하나의 플러그 배선; 및 상기 적어도 하나의 플러그 배선을 통하여 상기 적어도 하나의 스트링과 연결되는 적어도 하나의 비트라인을 포함하고, 상기 적어도 하나의 비트라인은, 상기 적어도 하나의 플러그 배선 이외의 구성요소를 거치지 않고, 상기 적어도 하나의 플러그 배선만을 통하여 상기 적어도 하나의 스트링과 직접적으로 연결되는 것을 특징으로 한다.
일측에 따르면, 상기 적어도 하나의 스트링의 상단에는, 컨택트용 메탈 패드가 형성되는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 컨택트용 메탈 패드는, 상기 적어도 하나의 플러그 배선과의 접촉 저항을 낮추기 위해, 상기 적어도 하나의 스트링의 상단 전체 영역에 걸쳐 메탈 물질로 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 메탈 물질은, Co(코발트), 실리사이드(Silicide), Mo(몰리브덴), Ce(세륨), W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금) 중 적어도 하나를 포함하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 위치는, 상기 적어도 하나의 스트링과 동일한 컬럼(Column) 또는 동일한 로우(Row)에 위치하는 적어도 하나의 다른 스트링의 적어도 하나의 다른 플러그 배선이 상기 적어도 하나의 다른 스트링의 상부에 형성되는 위치에 기초하여 결정되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 위치는, 상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 위치가 상기 적어도 하나의 다른 플러그 배선이 상기 적어도 하나의 다른 스트링의 상부에 형성되는 위치와 어긋나도록 결정되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 일 방향으로 연장 형성되는 적어도 하나의 스트링을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에 포함되는 적어도 하나의 스트링의 상부에 적어도 하나의 플러그 배선을 형성하는 단계; 및 상기 적어도 하나의 플러그 배선을 통하여 상기 적어도 하나의 스트링과 연결되는 적어도 하나의 비트라인을 형성하는 단계를 포함하고, 상기 적어도 하나의 플러그 배선을 형성하는 단계는, 상기 적어도 하나의 비트라인이 상기 적어도 하나의 플러그 배선 이외의 구성요소를 거치지 않고, 상기 적어도 하나의 플러그 배선만을 통하여 상기 적어도 하나의 스트링과 직접적으로 연결되도록 상기 적어도 하나의 플러그 배선을 형성하는 것을 특징으로 할 수 있다.
일측에 따르면, 상기 반도체 구조체를 준비하는 단계는, 상기 반도체 구조체에 포함되는 적어도 하나의 스트링의 상단에 컨택트용 메탈 패드를 형성하는 단계 또는 상기 적어도 하나의 스트링의 상단에 컨택트용 메탈 패드가 형성된 상기 반도체 구조체를 준비하는 단계 중 어느 하나의 단계를 더 포함하는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 컨택트용 메탈 패드는, 상기 적어도 하나의 플러그 배선과의 접촉 저항을 낮추기 위해, 상기 적어도 하나의 스트링의 상단 전체 영역에 걸쳐 메탈 물질로 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 플러그 배선을 형성하는 단계는, 상기 적어도 하나의 스트링과 동일한 컬럼(Column) 또는 동일한 로우(Row)에 위치하는 적어도 하나의 다른 스트링의 적어도 하나의 다른 플러그 배선이 상기 적어도 하나의 다른 스트링의 상부에 형성되는 위치 기초하여, 상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 위치를 결정하는 단계; 및 상기 결정된 위치에 따라 상기 적어도 하나의 플러그 배선을 상기 적어도 하나의 스트링의 상부에 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 위치를 결정하는 단계는, 상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 위치가 상기 적어도 하나의 다른 플러그 배선이 상기 적어도 하나의 다른 스트링의 상부에 형성되는 위치와 어긋나도록 상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 위치를 결정하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 상기 3차원 플래시 메모리는, 기판; 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들은 동일한 컬럼(Column) 또는 동일한 로우(Row)에 배치됨-; 상기 복수의 스트링들의 상부에 각각 형성되는 복수의 플러그 배선들; 및 상기 복수의 플러그 배선들 각각을 통하여 상기 복수의 스트링들과 각각 연결되는 복수의 비트라인들을 포함하고, 상기 복수의 플러그 배선들이 상기 복수의 스트링들의 상부에 각각 형성되는 위치는, 상기 복수의 플러그 배선들 별로 어긋나는 것을 특징으로 할 수 있다.
일측에 따르면, 상기 복수의 비트라인들은, 상기 복수의 플러그 배선들 이외의 구성요소를 거치지 않고, 상기 복수의 플러그 배선들만을 통하여 상기 복수의 스트링들과 각각 직접적으로 연결되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들은 동일한 컬럼(Column) 또는 동일한 로우(Row)에 배치됨-을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에 포함되는 복수의 스트링들의 상부에 복수의 플러그 배선들을 각각 형성하는 단계; 및 상기 복수의 플러그 배선들을 통하여 상기 복수의 스트링들과 각각 연결되는 복수의 비트라인들을 형성하는 단계를 포함하고, 상기 복수의 플러그 배선들을 각각 형성하는 단계는, 상기 복수의 플러그 배선들이 상기 복수의 스트링들의 상부에 각각 형성되는 위치가 상기 복수의 플러그 배선들 별로 어긋나도록 상기 복수의 플러그 배선들을 각각 형성하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
일측에 따르면, 상기 복수의 플러그 배선들을 각각 형성하는 단계는, 상기 복수의 비트라인들이 상기 복수의 플러그 배선들 이외의 구성요소를 거치지 않고, 상기 복수의 플러그 배선들만을 통하여 상기 복수의 스트링들과 각각 직접적으로 연결되도록 상기 복수의 플러그 배선들을 각각 형성하는 것을 특징으로 할 수 있다.
일 실시예들은 3차원 플래시 메모리에서 배선 제작 Cost를 절감하는 원가절감형 비트라인 연결 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
보다 상세하게, 일 실시예들은, 비트라인이 하나의 플러그 배선만을 통하여 스트링과 직접적으로 연결되는 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리를 나타낸 단면도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 x-z 단면도이다.
도 4는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 x-y 평면도이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 6a 내지 6e는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 x-z 단면도이다.
도 7은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 x-z 단면도이다.
도 8은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 x-y 평면도이다.
도 9는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 10a 내지 10e는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 x-y 단면도이다.
도 2는 기존의 3차원 플래시 메모리를 나타낸 단면도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 x-z 단면도이다.
도 4는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 x-y 평면도이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 6a 내지 6e는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 x-z 단면도이다.
도 7은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 x-z 단면도이다.
도 8은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 x-y 평면도이다.
도 9는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 10a 내지 10e는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 x-y 단면도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 x-z 단면도이고, 도 4는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 x-y 평면도이다.
도 3 내지 4를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는 기판(310), 기판(310) 상 일 방향(예컨대, z 방향)으로 연장 형성되는 적어도 하나의 스트링(320), 적어도 하나의 스트링(320)의 상부에 형성되는 적어도 하나의 플러그 배선(330) 및 적어도 하나의 플러그(330)을 통하여 적어도 하나의 스트링(320)과 연결되는 적어도 하나의 비트라인(340)을 포함할 수 있다.
이하, 3차원 플래시 메모리(300)는 기판(310), 적어도 하나의 스트링(320), 적어도 하나의 플러그 배선(330) 및 적어도 하나의 비트라인(340)을 필수적으로 포함하는 가운데, 복수의 워드라인들(미도시), 복수의 워드라인들 사이에 개재되는 복수의 절연층들(미도시) 등을 더 포함할 수 있다.
적어도 하나의 스트링(320)은 일 방향(예컨대, z 방향)으로 연장 형성되는 적어도 하나의 채널층(321) 및 적어도 하나의 채널층(321)을 감싸도록 형성되는 적어도 하나의 전하 저장층(322)을 포함할 수 있다. 적어도 하나의 전하 저장층(322)은 복수의 워드라인들을 통해 인가되는 전압에 의한 전하가 저장되는 구성요소로서, 3차원 플래시 메모리(300)에서 데이터 저장소의 역할을 하며, 일례로 ONO(Oxide-Nitride-Oxide)의 구조로 형성될 수 있다. 적어도 하나의 채널층(321)은 단결정질의 실리콘 또는 폴리 실리콘으로 형성되며, 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 적어도 하나의 채널층(321)의 내부를 채우는 매립막(미도시)이 더 배치될 수 있다. 이에, 적어도 하나의 스트링(320)은 수직 방향으로 연결되는 복수의 워드라인들 각각에 대응하는 메모리 셀들을 구성할 수 있다. 또한, 적어도 하나의 스트링(320)의 상단에는 드레인 도핑(N+ 도핑)(323)이 형성될 수 있다.
적어도 하나의 비트라인(340)은 적어도 하나의 스트링(320)이 연장 형성되는 일 방향과 직교되는 방향(예컨대, y 방향)으로 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 연장 형성되어 적어도 하나의 스트링(320)으로 전압을 인가하는 기능을 수행할 수 있다.
적어도 하나의 플러그 배선(330)은 Co(코발트), 실리사이드(Silicide), Mo(몰리브덴), Ce(세륨), W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 적어도 하나의 스트링(320)의 상부에 연결되도록 일 방향(예컨대, z 방향)으로 연장 형성되며, 적어도 하나의 스트링(320)의 단면 지름을 고려하여 미세한 굵기(예컨대, 10nm 내지 50nm의 굵기)로 제조될 수 있다. 이를 위해, 적어도 하나의 플러그 배선(330)은 극자외선(Ultraviolet)을 이용하는 리소그래피 공정인 EUV(Extreme ultraviolet) 공정을 통하여 적어도 하나의 스트링(320)의 상부에 형성될 수 있다. 일례로, 적어도 하나의 스트링(320)의 단면 지름이 120nm이고 적어도 하나의 스트링(320)과 동일한 컬럼(Column)(예컨대, y 방향으로 인접) 또는 동일한 로우(Row)(예컨대, x 방향으로 인접)에 위치하는 적어도 하나의 다른 스트링(미도시)이 두 개 구비되는 경우, 적어도 하나의 플러그 배선(330)은 20nm의 미세한 굵기로 형성될 수 있다.
이 때, 적어도 하나의 플러그 배선(330)이 적어도 하나의 스트링(320)의 상부에 형성되는 위치는, 적어도 하나의 스트링(320)과 동일한 컬럼(Column) 또는 동일한 로우(Row)에 위치하는 적어도 하나의 다른 스트링(미도시)의 적어도 하나의 다른 플러그 배선(미도시)이 적어도 하나의 다른 스트링의 상부에 형성되는 위치에 기초하여 결정될 수 있다.
이러한 경우, 적어도 하나의 스트링(320)과 동일한 컬럼 또는 동일한 로우에 위치하는 적어도 하나의 다른 스트링은, 적어도 하나의 스트링(320)과 연결되는 적어도 하나의 비트라인(340)과 동일한 높이에 위치하는 적어도 하나의 다른 비트라인(미도시)과 연결되어야 하기 때문에, 적어도 하나의 스트링(320)과 적어도 하나의 비트라인(340)을 연결하는 적어도 하나의 플러그 배선(320) 및 적어도 하나의 다른 스트링과 적어도 하나의 다른 비트라인을 연결하는 적어도 하나의 다른 플러그 배선은, 각각의 스트링에서 서로 어긋나도록 배치되어야 한다.
따라서, 적어도 하나의 플러그 배선(330)이 적어도 하나의 스트링(320)의 상부에 형성되는 위치는, 적어도 하나의 플러그 배선(330)이 적어도 하나의 스트링(320)의 상부에 형성되는 위치가 적어도 하나의 다른 플러그 배선이 적어도 하나의 다른 스트링의 상부에 형성되는 위치와 어긋나도록 결정될 수 있다.
이에 대한 상세한 설명은 아래의 도 7 내지 8을 참조하여 기재하기로 한다.
이와 같이 일 실시예에 따른 3차원 플래시 메모리(300)는, 적어도 하나의 비트라인(340)이 적어도 하나의 플러그 배선(330) 이외의 구성요소를 거치지 않고, 적어도 하나의 플러그 배선(330)만을 통하여 적어도 하나의 스트링(320)과 직접적으로 연결되는 구조를 갖게 됨으로써, 기존 구조와 같이 Strapping line을 포함하지 않아 배선 제작 Cost를 절감하는 효과를 도모할 수 있다.
또한, 일 실시예에 따른 3차원 플래시 메모리(300)는 적어도 하나의 플러그 배선(330)과의 접촉 저항을 낮추기 위해, 적어도 하나의 스트링(320)의 상단에 형성되는 컨택트용 메탈 패드(324)를 더 포함할 수 있다. 예를 들어, 컨택트용 메탈 패드(324)는 도면과 같이 적어도 하나의 스트링(320)의 상단 전체 영역에 걸쳐 메탈 물질로 형성될 수 있다(정확하게는, 컨택트용 메탈 패드(324)는 적어도 하나의 스트링(320)의 상단에 형성된 드레인 도핑(323)의 상부에 형성됨). 여기서, 컨택트용 메탈 패드(324)를 형성하는 메탈 물질은 적어도 하나의 플러그 배선(330)을 구성하는 도전성 물질(Co(코발트), 실리사이드(Silicide), Mo(몰리브덴), Ce(세륨), W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금))과 동일한 물질일 수 있다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 6a 내지 6e는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 x-z 단면도이다.
이하, 도 5 내지 6e를 참조하여 설명되는 3차원 플래시 메모리의 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 도 4 내지 4를 참조하여 상술된 3차원 플래시 메모리(300)를 제조하는 방법을 의미한다.
우선, 제조 시스템은 단계(S510)에서, 도 6a와 같이 기판 상 일 방향으로 연장 형성되는 적어도 하나의 스트링(610)-적어도 하나의 스트링(610)은 적어도 하나의 채널층(611) 및 적어도 하나의 채널층(611)을 감싸도록 형성되는 적어도 하나의 전하 저장층(612)을 포함함-을 포함하는 반도체 구조체를 준비할 수 있다. 이하, 도면에서는 반도체 구조체가 적어도 하나의 스트링(610)만을 포함하는 것으로 간략히 도시하나, 적어도 하나의 스트링(610)과 수직으로 연결되는 복수의 워드라인들(미도시), 복수의 절연층들(미도시)이 더 포함될 수 있다.
이어서, 제조 시스템은 단계(S520)에서, 도 6b와 같이 적어도 하나의 스트링(610)의 상단에 드레인 도핑(N+ 도핑)(613)을 형성할 수 있다.
제조 시스템은 드레인 도핑(613)을 형성하는 단계(S520)를 반도체 구조체를 준비하는 단계(S510)와 별도로 수행하는 대신에, 적어도 하나의 스트링(610)의 상단에 드레인 도핑(613)이 형성된 반도체 구조체를 준비하는 것과 같이 하나의 단계(S510)로 통합하여 수행할 수도 있다.
그 다음, 제조 시스템은 단계(S530)에서, 도 6c와 같이 반도체 구조체에 포함되는 적어도 하나의 스트링(610)의 상단에 컨택트용 메탈 패드(620)를 형성할 수 있다. 여기서, 컨택트용 메탈 패드(620)는 후술되는 단계(S540)에서 형성될 적어도 하나의 플러그 배선(630)과의 접촉 저항을 낮추기 위해, 적어도 하나의 스트링(610)의 상단 전체 영역에 걸쳐 메탈 물질로 형성될 수 있다. 일례로, 컨택트용 메탈 패드(620)는 Co(코발트), 실리사이드(Silicide), Mo(몰리브덴), Ce(세륨), W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금) 중 적어도 하나를 포함하는 메탈 물질로 형성될 수 있다. 컨택트용 메탈 패드(620)가 형성되는 구체적인 공정으로는 Silicidation 공정 또는 CMP(Chemical mechanical polishing) 공정 등 다양한 공정이 활용될 수 있다.
마찬가지로, 제조 시스템은 컨택트용 메탈 패드(620)를 형성하는 단계(S530)를 반도체 구조체를 준비하는 단계(S510)와 별도로 수행하는 대신에, 적어도 하나의 스트링(610)의 상단에 컨택트용 메탈 패드(620)가 형성된 반도체 구조체를 준비하는 것과 같이 하나의 단계(S510)로 통합하여 수행할 수 있다. 이러한 경우, 제조 시스템은 단계(S510)에서, 상단에 컨택트용 메탈 패드(620)가 형성된 적어도 하나의 스트링(610)(정확하게는, 적어도 하나의 스트링(610)의 드레인 도핑(613)의 상단에 컨택트용 메탈 패드(620)가 형성됨)을 포함하는 반도체 구조체를 준비할 수 있다.
그 다음, 제조 시스템은 단계(S540)에서, 도 6d와 같이 반도체 구조체에 포함되는 적어도 하나의 스트링(610)의 상부에 적어도 하나의 플러그 배선(630)을 형성할 수 있다. 보다 상세하게, 제조 시스템은 후술되는 단계(S550)에서 형성될 적어도 하나의 비트라인(640)이 적어도 하나의 플러그 배선(630) 이외의 구성요소를 거치지 않고 적어도 하나의 플러그 배선(630)만을 통하여 적어도 하나의 스트링(610)과 직접적으로 연결되도록 적어도 하나의 플러그 배선(630)을 형성할 수 있다. 예를 들어, 제조 시스템은 Co(코발트), 실리사이드(Silicide), Mo(몰리브덴), Ce(세륨), W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 적어도 하나의 스트링(320)의 단면 지름을 고려하여 적어도 하나의 스트링(610)의 상부에 미세한 굵기(예컨대, 10nm 내지 50nm의 굵기)로 연결되도록 일 방향(예컨대, z 방향)으로 적어도 하나의 플러그 배선(630)을 연장 형성할 수 있다. 이를 위해, 적어도 하나의 플러그 배선(630)은 극자외선(Ultraviolet)을 이용하는 리소그래피 공정인 EUV(Extreme ultraviolet) 공정을 통하여 적어도 하나의 스트링(610)의 상부에 형성될 수 있다. 일례로, 적어도 하나의 스트링(610)의 단면 지름이 120nm이고 적어도 하나의 스트링(610)과 동일한 컬럼(Column)(예컨대, y 방향으로 인접) 또는 동일한 로우(Row)(예컨대, x 방향으로 인접)에 위치하는 적어도 하나의 다른 스트링(미도시)이 두 개 구비되는 경우, 적어도 하나의 플러그 배선(630)은 20nm의 미세한 굵기로 형성될 수 있다.
이 때, 단계(S540)에서, 제조 시스템은 적어도 하나의 플러그 배선(630)을 형성함에 있어, 적어도 하나의 스트링(610)과 동일한 컬럼 또는 동일한 로우에 위치하는 적어도 하나의 다른 스트링의 적어도 하나의 다른 플러그 배선을 고려할 수 있다. 구체적으로, 단계(S540)에서 제조 시스템은, 적어도 하나의 스트링(610)과 동일한 컬럼(Column) 또는 동일한 로우(Row)에 위치하는 적어도 하나의 다른 스트링의 적어도 하나의 다른 플러그 배선이 적어도 하나의 다른 스트링의 상부에 형성되는 위치 기초하여, 적어도 하나의 플러그 배선(630)이 적어도 하나의 스트링(610)의 상부에 형성되는 위치를 결정한 뒤, 결정된 위치에 따라 적어도 하나의 플러그 배선(630)을 적어도 하나의 스트링(610)의 상부에 형성할 수 있다. 여기서, 적어도 하나의 플러그 배선(630)이 적어도 하나의 스트링(610)의 상부에 형성되는 위치를 결정하는 것은, 적어도 하나의 플러그 배선(630)이 적어도 하나의 스트링(610)의 상부에 형성되는 위치가 적어도 하나의 다른 플러그 배선이 적어도 하나의 다른 스트링의 상부에 형성되는 위치와 어긋나도록 수행될 수 있다.
그 후, 제조 시스템은 단계(S550)에서, 도 6e와 같이 적어도 하나의 플러그 배선(630)을 통하여 적어도 하나의 스트링(610)과 연결되는 적어도 하나의 비트라인(640)을 형성할 수 있다.
도 7은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 x-z 단면도이고, 도 8은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 x-y 평면도이다.
도 7 내지 8을 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리(700)는 기판(710), 기판(710) 상 일 방향(예컨대, z 방향)으로 연장 형성되는 복수의 스트링들(720, 730, 740), 복수의 스트링들(720, 730, 740)의 상부에 각각 형성되는 복수의 플러그 배선들(725, 735, 745) 및 복수의 플러그 배선들(725, 735, 745) 각각을 통하여 복수의 스트링들(720, 730, 740)과 각각 연결되는 복수의 비트라인들(750, 760, 770)을 포함할 수 있다.
이하, 3차원 플래시 메모리(700)는 기판(710), 복수의 스트링들(720, 730, 740), 복수의 플러그 배선들(725, 735, 745) 및 복수의 비트라인들(750, 760, 770)을 필수적으로 포함하는 가운데, 복수의 워드라인들(미도시), 복수의 워드라인들 사이에 개재되는 복수의 절연층들(미도시) 등을 더 포함할 수 있다.
복수의 스트링들(720, 730, 740)은 동일한 컬럼(Column) 또는 동일한 로우(Row)에 배치되는 스트링들로서, 각각은 일 방향(예컨대, z 방향)으로 연장 형성되는 채널층(721) 및 채널층(721)을 감싸도록 형성되는 전하 저장층(722)을 포함할 수 있다. 전하 저장층(722)은 복수의 워드라인들을 통해 인가되는 전압에 의한 전하가 저장되는 구성요소로서, 3차원 플래시 메모리(700)에서 데이터 저장소의 역할을 하며, 일례로 ONO(Oxide-Nitride-Oxide)의 구조로 형성될 수 있다. 채널층(721)은 단결정질의 실리콘 또는 폴리 실리콘으로 형성되며, 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(721)의 내부를 채우는 매립막(미도시)이 더 배치될 수 있다. 이에, 복수의 스트링들(720, 730, 740) 각각은 수직 방향으로 연결되는 복수의 워드라인들 각각에 대응하는 메모리 셀들을 구성할 수 있다. 또한, 복수의 스트링들(720, 730, 740) 각각의 상단에는 드레인 도핑(N+ 도핑)(723)이 형성될 수 있다.
복수의 비트라인들(750, 760, 770)은 복수의 스트링들(720, 730, 740)이 연장 형성되는 일 방향과 직교되는 방향(예컨대, y 방향)으로 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 연장 형성되어, 복수의 스트링들(720, 730, 740)으로 각각 전압을 인가하는 기능을 수행할 수 있다. 일례로, 복수의 비트라인들(750, 760, 770)은 복수의 스트링들(720, 730, 740) 중 각각에 대응되는 스트링으로 전압을 인가하도록 복수의 스트링들(720, 730, 740)과 대응되도록 형성될 수 있다.
또한, 복수의 비트라인들(750, 760, 770)은 동일한 로우 또는 동일한 컬럼에 배치되는 복수의 스트링들(720, 730, 740)의 상부에 동일한 높이로 서로 이격된 채 배치될 수 있다.
복수의 플러그 배선들(725, 735, 745)은 Co(코발트), 실리사이드(Silicide), Mo(몰리브덴), Ce(세륨), W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 복수의 스트링들(720, 730, 740)의 상부에 각각 연결되도록 일 방향(예컨대, z 방향)으로 연장 형성되며, 복수의 스트링들(720, 730, 740)의 단면 지름을 고려하여 미세한 굵기(예컨대, 10nm 내지 50nm의 굵기)로 제조될 수 있다. 이를 위해, 복수의 플러그 배선들(725, 735, 745)은 극자외선(Ultraviolet)을 이용하는 리소그래피 공정인 EUV(Extreme ultraviolet) 공정을 통하여 복수의 스트링들(720, 730, 740)의 상부에 각각 형성될 수 있다. 일례로, 복수의 스트링들(720, 730, 740) 각각의 단면 지름이 120nm이고 도면과 같이 한 로우에 3개의 스트링들이 구비되는 경우, 복수의 플러그 배선들(725, 735, 745) 각각은 20nm의 미세한 굵기로 형성될 수 있다.
이 때, 복수의 플러그 배선들(725, 735, 745)이 복수의 스트링들(720, 730, 740)의 상부에 각각 형성되는 위치는, 서로 상보적으로 결정될 수 있다.
보다 구체적으로, 복수의 스트링들(720, 730, 740)은 서로 동일한 컬럼 또는 동일한 로우에 배치되는 가운데 동일한 높이에 위치하는 복수의 비트라인들(750, 760, 770)과 각각 연결되어야 하기 때문에, 복수의 플러그 배선들(725, 735, 745)은 서로 어긋나도록 배치되어야 한다.
따라서, 복수의 플러그 배선들(725, 735, 745)이 복수의 스트링들(720, 730, 740)의 상부에 각각 형성되는 위치는, 복수의 플러그 배선들(725, 735, 745) 별로 어긋나게 될 수 있다.
이하, 복수의 플러그 배선들(725, 735, 745)은 서로 어긋나도록 배치된다는 것과, 복수의 플러그 배선들(725, 735, 745)이 복수의 스트링들(720, 730, 740)의 상부에 각각 형성되는 위치가 복수의 플러그 배선들(725, 735, 745) 별로 어긋난다는 것은, 복수의 스트링들(720, 730, 740) 각각 상에서 복수의 플러그 배선들(725, 735, 745)이 서로 상이한 위치에 형성되는 것을 의미한다. 예를 들어, 제1 플러그 배선(725)는 제1 스트링(720)의 상부에서 좌측으로 편향된 위치에 형성되고, 제2 플러그 배선(735)는 제2 스트링(730)의 상부에서 중심 위치에 형성되며, 제3 플러그 배선(745)은 제3 스트링(740)의 상부에서 우측으로 편향된 위치에 형성될 수 있다.
이와 같이 다른 일 실시예에 따른 3차원 플래시 메모리(700)는, 복수의 비트라인들(720, 730, 740)이 복수의 플러그 배선들(725, 735, 745) 이외의 구성요소를 거치지 않고, 복수의 플러그 배선들(725, 735, 745)만을 통하여 복수의 스트링들(720, 730, 740)과 직접적으로 연결되는 구조(복수의 비트라인들(720, 730, 740)이 각각에 대응하는 플러그 배선만을 통하여 대응되는 스트링에 연결되는 구조)를 갖게 됨으로써, 기존 구조와 같이 Strapping line을 포함하지 않아 배선 제작 Cost를 절감하는 효과를 도모할 수 있다.
또한, 다른 일 실시예에 따른 3차원 플래시 메모리(700)는 복수의 플러그 배선들(725, 735, 745)과의 접촉 저항을 낮추기 위해, 복수의 스트링들(720, 730, 740) 각각의 상단에 형성되는 컨택트용 메탈 패드(726, 736, 746)를 더 포함할 수 있다. 예를 들어, 컨택트용 메탈 패드들(726, 736, 746) 각각은 도면과 같이 복수의 스트링들(720, 730, 740) 각각의 상단 전체 영역에 걸쳐 메탈 물질로 형성될 수 있다(정확하게는, 컨택트용 메탈 패드들(726, 736, 746) 각각은 복수의 스트링들(720, 730, 740) 각각의 상단에 형성된 드레인 도핑의 상부에 형성됨). 여기서, 컨택트용 메탈 패드들(726, 736, 746) 각각을 형성하는 메탈 물질은 복수의 플러그 배선들(725, 735, 745)을 구성하는 도전성 물질(Co(코발트), 실리사이드(Silicide), Mo(몰리브덴), Ce(세륨), W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금))과 동일한 물질일 수 있다.
도 9는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 10a 내지 10e는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 x-y 단면도이다.
이하, 도 9 내지 10e를 참조하여 설명되는 3차원 플래시 메모리의 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 도 7 내지 8을 참조하여 상술된 3차원 플래시 메모리(700)를 제조하는 방법을 의미한다.
우선, 제조 시스템은 단계(S910)에서, 도 10a와 같이 기판 상 일 방향으로 연장 형성되는 복수의 스트링들(1010, 1020, 1030)을 포함하는 반도체 구조체를 준비할 수 있다. 이하, 도면에서는 반도체 구조체가 복수의 스트링들(1010, 1020, 1030)만을 포함하는 것으로 간략히 도시하나, 적어도 하나의 스트링(610)과 수직으로 연결되는 복수의 워드라인들(미도시), 복수의 절연층들(미도시)이 더 포함될 수 있다.
여기서, 복수의 스트링들(1010, 1020, 1030)은 동일한 로우 또는 동일한 컬럼(Column) 또는 동일한 로우(Row)에 배치되는 스트링들로서, 각각은 일 방향(예컨대, z 방향)으로 연장 형성되는 채널층(1011) 및 채널층(1011)을 감싸도록 형성되는 전하 저장층(1012)을 포함할 수 있다.
이어서, 제조 시스템은 단계(S920)에서, 도 10b와 같이 복수의 스트링들(1010, 1020, 1030) 각각의 상단에 드레인 도핑(N+ 도핑)(1013, 1021, 1031)을 형성할 수 있다.
제조 시스템은 드레인 도핑(1013, 1021, 1031)을 형성하는 단계(S920)를 반도체 구조체를 준비하는 단계(S1010)와 별도로 수행하는 대신에, 복수의 스트링들(1010, 1020, 1030) 각각의 상단에 드레인 도핑(1013, 1021, 1031)이 형성된 반도체 구조체를 준비하는 것과 같이 하나의 단계(S910)로 통합하여 수행할 수도 있다.
그 다음, 제조 시스템은 단계(S930)에서, 도 10c와 같이 반도체 구조체에 포함되는 복수의 스트링들(1010, 1020, 1030) 각각의 상단에 컨택트용 메탈 패드(1015, 1025, 1035)를 형성할 수 있다. 여기서, 컨택트용 메탈 패드들(1015, 1025, 1035)은 후술되는 단계(S940)에서 형성될 복수의 플러그 배선들(1040, 1050, 1060)과의 접촉 저항을 낮추기 위해, 복수의 스트링들(1010, 1020, 1030) 각각의 상단 전체 영역에 걸쳐 메탈 물질로 형성될 수 있다. 일례로, 컨택트용 메탈 패드들(1015, 1025, 1035) 각각은 Co(코발트), 실리사이드(Silicide), Mo(몰리브덴), Ce(세륨), W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금) 중 적어도 하나를 포함하는 메탈 물질로 형성될 수 있다. 컨택트용 메탈 패드들(1015, 1025, 1035)이 형성되는 구체적인 공정으로는 Silicidation 공정 또는 CMP(Chemical mechanical polishing) 공정 등 다양한 공정이 활용될 수 있다.
마찬가지로, 제조 시스템은 컨택트용 메탈 패드들(1015, 1025, 1035)을 형성하는 단계(S930)를 반도체 구조체를 준비하는 단계(S910)와 별도로 수행하는 대신에, 복수의 스트링들(1010, 1020, 1030) 각각의 상단에 컨택트용 메탈 패드(1015, 1025, 1035)가 형성된 반도체 구조체를 준비하는 것과 같이 하나의 단계(S910)로 통합하여 수행할 수 있다. 이러한 경우, 제조 시스템은 단계(S910)에서, 상단에 컨택트용 메탈 패드들(1015, 1025, 1035)이 각각 형성된 복수의 스트링(1010, 1020, 1030)(정확하게는, 복수의 스트링들(1010, 1020, 1030) 각각의 드레인 도핑(1013, 1021, 1031)의 상단에 컨택트용 메탈 패드(1015, 1025, 1035)가 형성됨)을 포함하는 반도체 구조체를 준비할 수 있다.
그 다음, 제조 시스템은 단계(S940)에서, 도 10d와 같이 반도체 구조체에 포함되는 복수의 스트링들(1010, 1020, 1030)의 상부에 복수의 플러그 배선들(1040, 1050, 1060)을 각각 형성할 수 있다. 보다 상세하게, 제조 시스템은 후술되는 단계(S950)에서 형성될 복수의 비트라인들(1045, 1055, 1065)이 복수의 플러그 배선들(1040, 1050, 1060) 이외의 구성요소를 거치지 않고 복수의 플러그 배선들(1040, 1050, 1060)만을 통하여 복수의 스트링들(1010, 1020, 1030)과 각각 직접적으로 연결되도록 복수의 플러그 배선들(1040, 1050, 1060)을 각각 형성할 수 있다. 예를 들어, 제조 시스템은 Co(코발트), 실리사이드(Silicide), Mo(몰리브덴), Ce(세륨), W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 복수의 스트링들(1010, 1020, 1030) 각각의 단면 지름을 고려하여 복수의 스트링들(1010, 1020, 1030) 각각의 상부에 미세한 굵기(예컨대, 10nm 내지 50nm의 굵기)로 연결되도록 일 방향(예컨대, z 방향)으로 복수의 플러그 배선들(1040, 1050, 1060)을 각각 연장 형성할 수 있다. 이를 위해, 복수의 플러그 배선들(1040, 1050, 1060)은 극자외선(Ultraviolet)을 이용하는 리소그래피 공정인 EUV(Extreme ultraviolet) 공정을 통하여 복수의 스트링들(1010, 1020, 1030)의 상부에 각각 형성될 수 있다. 일례로, 복수의 스트링들(1010, 1020, 1030) 각각의 단면 지름이 120nm이고 도면과 같이 한 로우에 3개의 스트링들(1010, 1020, 1030)이 구비되는 경우, 복수의 플러그 배선들(1040, 1050, 1060) 각각은 20nm의 미세한 굵기로 형성될 수 있다.
이 때, 단계(S940)에서, 제조 시스템은 복수의 플러그 배선들(1040, 1050, 1060)을 형성함에 있어, 복수의 플러그 배선들(1040, 1050, 1060)의 복수의 스트링들(1010, 1020, 1030) 각각에서의 상대적인 위치를 고려할 수 있다. 즉, 복수의 플러그 배선들(1040, 1050, 1060)이 복수의 스트링들(1010, 1020, 1030)의 상부에 각각 형성되는 위치는 서로 상보적으로 결정될 수 있다. 구체적으로, 단계(S940)에서 제조 시스템은, 복수의 플러그 배선들(1040, 1050, 1060)이 복수의 스트링들(1010, 1020, 1030)의 상부 각각에서 서로 어긋나도록 복수의 플러그 배선들(1040, 1050, 1060) 각각의 위치를 결정한 뒤, 결정된 위치에 따라 복수의 플러그 배선들(1040, 1050, 1060)을 각각 형성할 수 있다. 즉, 단계(S940)에서 제조 시스템은, 복수의 플러그 배선들(1040, 1050, 1060)이 복수의 스트링들(1010, 1020, 1030)의 상부에 각각 형성되는 위치가 복수의 플러그 배선들(1040, 1050, 1060) 별로 어긋나도록 복수의 플러그 배선들(1040, 1050, 1060)을 각각 형성할 수 있다.
예를 들어, 제조 시스템은 복수의 스트링들(1010, 1020, 1030) 각각 상에서 복수의 플러그 배선들(1040, 1050, 1060)이 서로 상이한 위치에 배치되도록 복수의 플러그 배선들(1040, 1050, 1060)을 각각 형성할 수 있다. 예를 들어, 제조 시스템은 제1 플러그 배선(1040)을 제1 스트링(1010)의 상부에서 좌측으로 편향된 위치에 형성하고, 제2 플러그 배선(1050)을 제2 스트링(1020)의 상부에서 중심 위치에 형성하며, 제3 플러그 배선(1060)은 제3 스트링(1030)의 상부에서 우측으로 편향된 위치에 형성할 수 있다.
그 후, 제조 시스템은 단계(S950)에서, 도 10e와 같이 복수의 플러그 배선들(1040, 1050, 1060)을 통하여 복수의 스트링들(1010, 1020, 1030)과 각각 연결되는 복수의 비트라인들(1045, 1055, 1065)을 형성할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
Claims (15)
- 기판;
상기 기판 상 일 방향으로 연장 형성되는 적어도 하나의 스트링;
상기 적어도 하나의 스트링의 상부에 형성되는 적어도 하나의 플러그 배선; 및
상기 적어도 하나의 플러그 배선을 통하여 상기 적어도 하나의 스트링과 연결되는 적어도 하나의 비트라인
을 포함하고,
상기 적어도 하나의 비트라인은,
상기 적어도 하나의 플러그 배선 이외의 구성요소를 거치지 않고, 상기 적어도 하나의 플러그 배선만을 통하여 상기 적어도 하나의 스트링과 직접적으로 연결되며,
상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 굵기는,
상기 적어도 하나의 스트링의 단면 지름 및 상기 적어도 하나의 스트링과 동일한 컬럼(Column) 또는 동일한 로우(Row)에 위치하는 적어도 하나의 다른 스트링의 개수에 기초하여 결정되는 것을 특징으로 하는 3차원 플래시 메모리. - 제1항에 있어서,
상기 적어도 하나의 스트링의 상단에는,
컨택트용 메탈 패드가 형성되는 것을 특징으로 하는 3차원 플래시 메모리. - 제2항에 있어서,
상기 컨택트용 메탈 패드는,
상기 적어도 하나의 플러그 배선과의 접촉 저항을 낮추기 위해, 상기 적어도 하나의 스트링의 상단 전체 영역에 걸쳐 메탈 물질로 형성되는 것을 특징으로 하는 3차원 플래시 메모리. - 제3항에 있어서,
상기 메탈 물질은,
Co(코발트), 실리사이드(Silicide), Mo(몰리브덴), Ce(세륨), W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금) 중 적어도 하나를 포함하는 것을 특징으로 하는 3차원 플래시 메모리. - 제1항에 있어서,
상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 위치는,
상기 적어도 하나의 다른 스트링의 적어도 하나의 다른 플러그 배선이 상기 적어도 하나의 다른 스트링의 상부에 형성되는 위치에 기초하여 결정되는 것을 특징으로 하는 3차원 플래시 메모리. - 제5항에 있어서,
상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 위치는,
상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 위치가 상기 적어도 하나의 다른 플러그 배선이 상기 적어도 하나의 다른 스트링의 상부에 형성되는 위치와 어긋나도록 결정되는 것을 특징으로 하는 3차원 플래시 메모리. - 기판 상 일 방향으로 연장 형성되는 적어도 하나의 스트링을 포함하는 반도체 구조체를 준비하는 단계;
상기 반도체 구조체에 포함되는 적어도 하나의 스트링의 상부에 적어도 하나의 플러그 배선을 형성하는 단계; 및
상기 적어도 하나의 플러그 배선을 통하여 상기 적어도 하나의 스트링과 연결되는 적어도 하나의 비트라인을 형성하는 단계
를 포함하고,
상기 적어도 하나의 플러그 배선을 형성하는 단계는,
상기 적어도 하나의 비트라인이 상기 적어도 하나의 플러그 배선 이외의 구성요소를 거치지 않고, 상기 적어도 하나의 플러그 배선만을 통하여 상기 적어도 하나의 스트링과 직접적으로 연결되도록 상기 적어도 하나의 플러그 배선을 형성하며,
상기 적어도 하나의 플러그 배선을 형성하는 단계는,
상기 적어도 하나의 스트링의 단면 지름 및 상기 적어도 하나의 스트링과 동일한 컬럼(Column) 또는 동일한 로우(Row)에 위치하는 적어도 하나의 다른 스트링의 개수에 기초하여 상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 굵기를 결정하는 단계; 및
상기 결정된 굵기에 따라 상기 적어도 하나의 플러그 배선을 상기 적어도 하나의 스트링의 상부에 형성하는 단계
를 포함하는 것을 특징으로 하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법. - 제7항에 있어서,
상기 반도체 구조체를 준비하는 단계는,
상기 반도체 구조체에 포함되는 적어도 하나의 스트링의 상단에 컨택트용 메탈 패드를 형성하는 단계 또는
상기 적어도 하나의 스트링의 상단에 컨택트용 메탈 패드가 형성된 상기 반도체 구조체를 준비하는 단계
중 어느 하나의 단계를 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법. - 제8항에 있어서,
상기 컨택트용 메탈 패드는,
상기 적어도 하나의 플러그 배선과의 접촉 저항을 낮추기 위해, 상기 적어도 하나의 스트링의 상단 전체 영역에 걸쳐 메탈 물질로 형성되는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법. - 제7항에 있어서,
상기 적어도 하나의 플러그 배선을 형성하는 단계는,
상기 적어도 하나의 다른 스트링의 적어도 하나의 다른 플러그 배선이 상기 적어도 하나의 다른 스트링의 상부에 형성되는 위치에 기초하여, 상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 위치를 결정하는 단계; 및
상기 결정된 위치에 따라 상기 적어도 하나의 플러그 배선을 상기 적어도 하나의 스트링의 상부에 형성하는 단계
를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법. - 제10항에 있어서,
상기 위치를 결정하는 단계는,
상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 위치가 상기 적어도 하나의 다른 플러그 배선이 상기 적어도 하나의 다른 스트링의 상부에 형성되는 위치와 어긋나도록 상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 위치를 결정하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법. - 기판;
상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들은 동일한 컬럼(Column) 또는 동일한 로우(Row)에 배치됨-;
상기 복수의 스트링들의 상부에 각각 형성되는 복수의 플러그 배선들; 및
상기 복수의 플러그 배선들 각각을 통하여 상기 복수의 스트링들과 각각 연결되는 복수의 비트라인들
을 포함하고,
상기 복수의 플러그 배선들이 상기 복수의 스트링들의 상부에 각각 형성되는 위치는,
상기 복수의 플러그 배선들 별로 어긋나며,
상기 복수의 플러그 배선들이 상기 복수의 스트링들의 상부에 각각 형성되는 굵기는,
상기 복수의 스트링들 각각의 단면 지름 및 상기 복수의 스트링들이 동일한 컬럼(Column) 또는 동일한 로우(Row)에 위치하는 개수에 기초하여 결정되는 것을 특징으로 하는 3차원 플래시 메모리. - 제12항에 있어서,
상기 복수의 비트라인들은,
상기 복수의 플러그 배선들 이외의 구성요소를 거치지 않고, 상기 복수의 플러그 배선들만을 통하여 상기 복수의 스트링들과 각각 직접적으로 연결되는 것을 특징으로 하는 3차원 플래시 메모리. - 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들은 동일한 컬럼(Column) 또는 동일한 로우(Row)에 배치됨-을 포함하는 반도체 구조체를 준비하는 단계;
상기 반도체 구조체에 포함되는 복수의 스트링들의 상부에 복수의 플러그 배선들을 각각 형성하는 단계; 및
상기 복수의 플러그 배선들을 통하여 상기 복수의 스트링들과 각각 연결되는 복수의 비트라인들을 형성하는 단계
를 포함하고,
상기 복수의 플러그 배선들을 각각 형성하는 단계는,
상기 복수의 플러그 배선들이 상기 복수의 스트링들의 상부에 각각 형성되는 위치가 상기 복수의 플러그 배선들 별로 어긋나도록 상기 복수의 플러그 배선들을 각각 형성하며,
상기 복수의 플러그 배선들을 각각 형성하는 단계는,
상기 복수의 스트링들 각각의 단면 지름 및 상기 복수의 스트링들이 동일한 컬럼(Column) 또는 동일한 로우(Row)에 위치하는 개수에 기초하여 상기 복수의 플러그 배선들이 상기 복수의 스트링들의 상부에 각각 형성되는 굵기를 결정하는 단계; 및
상기 결정된 굵기에 따라 상기 복수의 플러그 배선들을 상기 복수의 스트링들의 상부에 각각 형성하는 단계
를 포함하는 것을 특징으로 하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법. - 제14항에 있어서,
상기 복수의 플러그 배선들을 각각 형성하는 단계는,
상기 복수의 비트라인들이 상기 복수의 플러그 배선들 이외의 구성요소를 거치지 않고, 상기 복수의 플러그 배선들만을 통하여 상기 복수의 스트링들과 각각 직접적으로 연결되도록 상기 복수의 플러그 배선들을 각각 형성하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
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