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KR102145062B1 - 반도체 장치 - Google Patents

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KR102145062B1
KR102145062B1 KR1020140031042A KR20140031042A KR102145062B1 KR 102145062 B1 KR102145062 B1 KR 102145062B1 KR 1020140031042 A KR1020140031042 A KR 1020140031042A KR 20140031042 A KR20140031042 A KR 20140031042A KR 102145062 B1 KR102145062 B1 KR 102145062B1
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channel layer
conductive layers
semiconductor substrate
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KR1020140031042A
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차재용
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에스케이하이닉스 주식회사
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Abstract

반도체 장치는 반도체 기판에 형성된 공통 소스 영역과, 반도체 기판 상부에 형성된 비트라인과, 비트라인 및 공통 소스 영역 사이에 연결되고 교대로 배열되는 제1 및 제2 수직 채널층들과, 제1 수직 채널층의 일측면을 감싸도록 반도체 기판 상에 정해진 간격으로 적층된 제1 도전막들과, 제2 수직 채널층의 타측면을 감싸도록 반도체 기판 상에 정해진 간격으로 적층된 제2 도전막들, 및 제1 수직 채널층 및 제1 도전막들의 사이와 제2 수직 채널층 및 제2 도전막들의 사이에 배치되는 전하 저장막을 포함한다.

Description

반도체 장치{Semiconductor apparatus}
본 발명은 반도체 장치에 관한 것으로, 메모리 셀을 포함하는 반도체 장치에 관한 것이다.
정해진 면적에 보다 많은 메모리 셀들을 형성하기 위하여 기판 상에 메모리 셀들을 수직으로 형성하는 3차원 구조의 메모리 스트링(또는 메모리 블록)이 제시되고 있다. 또한, 3차원 구조의 메모리 블록에서도 정해진 면적에 더 많은 메모리 셀들을 형성하기 위한 연구가 진행되고 있다.
본 발명의 실시예는 정해진 면적에 더 많은 메모리 셀들을 형성할 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 반도체 기판에 형성된 공통 소스 영역과, 반도체 기판 상부에 형성된 비트라인과, 비트라인 및 공통 소스 영역 사이에 연결되고 교대로 배열되는 제1 및 제2 수직 채널층들과, 제1 수직 채널층의 일측면을 감싸도록 반도체 기판 상에 정해진 간격으로 적층된 제1 도전막들과, 제2 수직 채널층의 타측면을 감싸도록 반도체 기판 상에 정해진 간격으로 적층된 제2 도전막들, 및 제1 수직 채널층 및 제1 도전막들의 사이와 제2 수직 채널층 및 제2 도전막들의 사이에 배치되는 전하 저장막을 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는 반도체 기판과 비트라인 사이에 수직으로 연결된 제1 및 제2 수직 채널층들과, 반도체 기판과 공통 소스라인 사이에 수직으로 연결된 제3 및 제4 수직 채널층들과, 제1 수직 채널층의 일측면과 제2 수직 채널층의 타측면을 각각 감싸도록 반도체 기판 상에 정해진 간격으로 적층된 제1 및 제2 도전막들과, 제3 수직 채널층의 일측면과 제4 수직 채널층의 타측면을 각각 감싸도록 반도체 기판 상에 정해진 간격으로 적층된 제3 및 제4 도전막들과, 제1 내지 제4 수직 채널층들 및 제1 내지 제4 도전막들의 사이에 배치되는 제1 전하 저장막들과, 제1 및 제4 수직 채널층들의 하부를 연결하기 위해 반도체 기판에 형성된 제1 파이프 채널층, 및 제2 및 제3 수직 채널층들의 하부를 연결하기 위해 반도체 기판에 형성된 제2 파이프 채널층을 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 장치는 반도체 기판과 비트라인 사이에 수직으로 연결된 제1, 제2, 제5 및 제6 수직 채널층들과, 반도체 기판과 공통 소스라인 사이에 수직으로 연결된 제3, 제4, 제7 및 제8 수직 채널층들과, 제1, 제3, 제5 및 제7 수직 채널층들의 일측면을 각각 감싸도록 정해진 간격으로 적층된 제1, 제3, 제5 및 제7 도전막들과, 제2, 제4, 제6 및 제8 수직 채널층들의 타측면을 각각 감싸도록 정해진 간격으로 적층된 제2, 제4, 제6 및 제8 도전막들과, 제1 내지 제8 수직 채널층들 및 제1 내지 제8 도전막들의 사이에 배치되는 전하 저장막들과, 제1 및 제8 수직 채널층들의 하부를 연결하기 위해 반도체 기판에 형성된 제1 파이프 채널층과, 제2 및 제3 수직 채널층들의 하부를 연결하기 위해 반도체 기판에 형성된 제2 파이프 채널층과, 제4 및 제5 수직 채널층들의 하부를 연결하기 위해 반도체 기판에 형성된 제3 파이프 채널층과, 제6 및 제7 수직 채널층들의 하부를 연결하기 위해 반도체 기판에 형성된 제4 파이프 채널층을 포함한다.
본 발명의 실시예는 정해진 면적에 더 많은 메모리 셀들을 형성할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2a 및 도 2b는 도 1의 메모리 블록에 포함된 메모리 스트링의 실시예를 설명하기 위한 도면들이다.
도 3 및 도 4는 본 발명의 실시예에 따른 메모리 스트링을 설명하기 위한 단면도들이다.
도 5는 본 발명의 실시예에 따른 메모리 블록을 설명하기 위한 평면도이다.
도 6a 및 도 6b는 도 1의 메모리 블록에 포함된 메모리 스트링의 다른 실시예를 설명하기 위한 도면들이다.
도 7은 본 발명의 다른 실시예에 따른 메모리 스트링을 설명하기 위한 회로도이다.
도 8은 본 발명의 다른 실시예에 따른 메모리 블록을 설명하기 위한 평면도이다.
도 9는 본 발명의 다른 실시예에 따른 메모리 블록을 설명하기 위한 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 메모리 스트링을 설명하기 위한 회로도이다.
도 11은 본 발명의 또 다른 실시예에 따른 메모리 블록을 설명하기 위한 평면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 메모리 블록을 설명하기 위한 단면도이다.
도 13은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 14는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 15는 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 장치는 메모리 어레이(110) 및 동작 회로(120~140)를 포함한다. 메모리 어레이(110)는 다수의 메모리 블록들(110MB)을 포함한다. 각각의 메모리 블록은 다수의 메모리 셀들을 포함한다. 플래시 메모리 장치의 경우, 메모리 블록은 플래시 메모리 셀을 포함할 수 있다. 예로써, 메모리 블록은 폴리실리콘의 플로팅 게이트나 질화막의 전하 저장막을 포함하는 플래시 메모리 셀들을 포함할 수 있다.
특히, 메모리 블록은 비트라인들과 각각 연결되고 공통 소스 라인과 병렬로 연결되는 메모리 스트링들을 포함할 수 있다. 메모리 스트링들은 반도체 기판 상에 2차원 구조나 3차원 구조로 형성될 수 있다. 3차원 구조의 메모리 스트링을 포함하는 메모리 블록에 대하여 보다 구체적으로 설명하기로 한다.
도 2a 및 도 2b는 도 1의 메모리 블록에 포함된 메모리 스트링을 설명하기 위한 도면들이다.
도 2a 및 도 2b를 참조하면, P웰(PW)이 형성된 반도체 기판 상에 공통 소스 라인(SL)이 형성된다. 소스 라인(SL) 상에는 수직 채널층(SP)이 형성된다. 수직 채널층(SP)의 상부는 비트라인(BL)과 연결된다. 수직 채널층(SP)은 폴리실리콘으로 형성될 수 있다. 수직 채널층(SP)의 서로 다른 높이에서 수직 채널층(SP)을 감싸도록 다수의 도전막들(DSL, WL0~WLn, SSL)이 형성된다. 수직 채널층(SP)의 표면에는 전하 저장막을 포함하는 다층막(미도시)이 형성되며, 다층막은 수직 채널층(SP)과 도전막들(DSL, WL0~WLn, SSL) 사이에도 위치한다.
최상부 도전막은 제1 선택 라인(또는 드레인 선택 라인)(DSL)이 되고, 최하부 도전막은 제2 선택 라인(또는 소스 선택 라인)(SSL)이 된다. 선택 라인들(DSL, SSL) 사이의 도전막들은 제1 더미 워드라인(DWL1), 워드라인들(WL0~WLn) 및 제2 더미 워드라인(DWL2)이 될 수 있으며, 더미 워드라인들은 생략 가능하다.
다시 말해, 반도체 기판 상에는 서로 다른 층에 형성되는 도전막들(DSL, WL0~WLn, SSL)이 다층으로 형성되고, 도전막들(DSL, WL0~WLn, SSL)을 관통하는 수직 채널층(SP)이 비트라인(BL)과 반도체 기판에 형성된 공통 소스 라인(SL) 사이에 수직으로 연결된다.
제1 선택 라인(DSL)이 수직 채널층(SP)을 감싸는 부분에서 제1 선택 트랜지스터(또는 드레인 선택 트랜지스터)(DST)가 형성되고, 워드라인들(WLn~WL0)이 수직 채널층(SP)을 감싸는 부분에서 메인 셀 트랜지스터들(또는 메인 메모리 셀들)(Cn~Co)이 각각 형성되고, 제2 선택 라인(SSL)이 수직 채널층(SP)을 감싸는 부분에서 제2 선택 트랜지스터(또는 소스 선택 트랜지스터)(SST)가 형성된다.
제1 선택 트랜지스터(DST)의 드레인은 비트라인(BL)과 연결되고 제2 선택 트랜지스터(SST)의 소스는 공통 소스 라인(SL)과 연결된다. 상기의 구조에 의해, 메모리 스트링은 비트라인(BL)과 공통 소스 라인(SL) 사이에 반도체 기판과 수직으로 연결되는 제1 선택 트랜지스터(DST), 메인 셀 트랜지스터들(Cn~C0) 및 제2 선택 트랜지스터(SST)를 포함한다.
다시 도 1을 참조하면, 동작 회로(120~140)는 선택된 메모리 스트링들에 포함된 메모리 셀들의 프로그램 동작, 소거 동작, 검증 동작 및 리드 동작을 수행하도록 구성된다. 이러한 동작 회로는 프로그램 동작, 소거 동작, 검증 동작 및 리드 동작을 제어하기 위한 제어 회로(120)와 제어 회로(120)의 제어에 따라 프로그램 동작, 소거 동작, 검증 동작 및 리드 동작을 수행하도록 구성된 전압 공급 회로(130) 및 읽기/쓰기 회로(140)를 포함한다. 프로그램 동작, 소거 동작, 검증 동작 및 리드 동작을 수행하기 위하기 위하여, 전압 공급 회로(130)는 동작 전압들(예, Verase, Vpgm, Vread, Vpass, Vdsl, Vssl, Vcsl, Vpg, Vpv)을 선택된 메모리 블록의 로컬 라인들(예, 도 2a의 DSL, WLn~WL0, SSL, SL)로 출력하고, 읽기/쓰기 회로(140)는 비트라인들(BL)의 프리차지/디스차지를 제어하거나 비트라인들(BL)의 전류 흐름을 센싱하도록 구성된다. 각각의 구성 요소에 대해 구체적으로 설명하면 다음과 같다.
제어 회로(120)는 외부로부터 명령 신호에 응답하여 프로그램 동작, 소거 동작, 검증 동작 및 리드 동작을 수행하기 위한 동작 전압들(예, Verase, Vpgm, Vread, Vpass, Vdsl, Vssl, Vcsl, Vpg, Vpv)이 원하는 레벨로 발생될 수 있도록 전압 공급 회로(130)를 제어하기 위한 전압 제어 신호(V_CMD)를 출력한다. 그리고, 제어 회로(120)는 프로그램 동작, 소거 동작, 검증 동작 및 리드 동작을 수행하기 위해 읽기/쓰기 회로(140)에 포함된 회로들(예, 페이지 버퍼들)을 제어하기 위한 제어 신호(PB_CMD)을 출력한다. 또한, 제어 회로(120)는 어드레스 신호가 입력되면 이들에 의해 컬럼 어드레스 신호(미도시)와 로우 어드레스 신호(미도시)를 생성한다. 여기서, 로우 어드레스에 따라 선택되는 메모리 블록과 워드라인이 결정되고 선택된 워드라인과 비선택된 워드라인들에 인가되는 동작 전압들이 달라진다.
제어 회로(120)는 프로그램 동작과 프로그램 검증 동작을 포함하는 프로그램 루프가 ISPP(Increment Step Pulse Programming) 방식으로 진행되도록 전압 공급 회로(130) 및 읽기/쓰기 회로(140)를 제어할 수 있다. 또한, 제어 회로(120)는 소거 동작과 소거 검증 동작을 포함하는 소거 루프가 ISPE(Increment Step Pulse Erasing) 방식으로 진행되도록 전압 공급 회로(130) 및 읽기/쓰기 회로(140)를 제어할 수 있다.
전압 공급 회로(130)는 제어 회로(120)의 전압 제어 신호(V_CMD)에 응답하여 메모리 셀들의 프로그램 동작, 소거 동작, 검증 동작 및 리드 동작에 따라 필요한 동작 전압들, 즉, 소거 전압(Verase), 프로그램 전압(Vpgm), 패스 전압(Vpass), 리드 전압(Vread), 파이프 게이트 전압(Vpg), 셀렉트 게이트 전압(Vdsl, Vssl), 공통 소스 전압(Vcsl), 검증 전압(Vpv) 등을 생성하고, 제어 회로(120)의 로우 어드레스 신호에 응답하여 선택된 메모리 블록의 로컬 라인들과 공통 소스 라인으로 동작 전압들을 선택적으로 출력한다.
이러한 전압 공급 회로(130)는 전압 생성 회로(미도시)와 로우 디코더(미도시)를 포함할 수 있다. 전압 생성 회로는 제어 회로(120)의 전압 제어 신호(V_CMD)에 응답하여 동작 전압들을 생성하고, 로우 디코더는 제어 회로(120)의 로우 어드레스 신호(Row_ADD)에 응답하여 동작 전압들을 메모리 블록들 중 선택된 메모리 블록의 로컬 라인들과 공통 소스 라인으로 전달한다. 이렇듯, 동작 전압들의 출력과 변경은 제어 회로(120)의 전압 제어 신호(V_CMD)에 따라 전압 공급 회로(130)에 의해 이루어진다.
읽기/쓰기 회로(140)는 비트라인들(BL)을 통해 메모리 어레이(110)의 메모리 블록들과 연결된다. 프로그램 동작 시 읽기/쓰기 회로(140)는 제어 회로(120)의 제어 신호(PB_CMD)와 메모리 셀들에 저장하기 위한 데이터에 따라 비트라인들을 선택적으로 프리차지한다. 프로그램 검증 동작이나 리드 동작 시 제어 회로(120)의 제어 신호에 따라, 읽기/쓰기 회로(140)는 비트라인들을 프리차지한 후 비트라인들의 전압 변화나 전류를 센싱하여 메모리 셀로부터 독출된 데이터를 래치한다.
정해진 면적에 형성할 수 있는 메모리 셀들의 수를 증가시키기 위하여 수직 채널을 분리할 수도 있다. 도 3 및 도 4는 본 발명의 실시예에 따른 메모리 스트링을 설명하기 위한 단면도들이다. 도 5는 본 발명의 실시예에 따른 메모리 블록을 설명하기 위한 평면도이다.
도 3 내지 도 5를 참조하면, 비트라인(BL)과 공통 소스 라인(SL) 사이에 반도체 기판(미도시)과 수직으로 연결된 수직 채널층(도 2의 SP)을 반으로 나눈다. 즉, 도 2에서 수직 채널층(SP)과 도전막들(SSL, WL0~WLn, DSL)을 형성한 후 비트라인(BL)을 형성하기 전에 수직 채널층(SP)을 2개로 분리하기 위한 식각 공정을 실시할 수 있다. 수직 채널층이 식각 공정에 의해 제거된 공간은 절연막(OX)으로 채워질 수 있다. 수직 채널층(SP)을 2개로 분리하기 위하여 수직 채널층을 식각할 때, 도전막들(SSL, WL0~WLn, DSL)도 함께 식각되어 제1 도전막들(SSLA, WLA0~WLAn, DSLA)과 제2 도전막들(SSLB, WLB0~WLBn, DSLB)로 분리될 수 있다.
이로써, 비트라인(BL)과 공통 소스 라인(SL) 사이에 반도체 기판과 수직으로 2개의 수직 채널층들(CHA, CHB)이 연결된 구조가 형성된다. 제1 수직 채널층(CHA)은 제1 셀렉트 수직 채널층(CHA1), 셀 수직 채널층(CHA2) 및 제2 셀렉트 수직 채널층(CHA3)을 포함하며, 제2 셀렉트 수직 채널층(CHA3)은 콘택 플러그(CT)를 통해 비트라인(BL)과 연결될 수 있다. 제2 수직 채널층(CHB)은 제1 셀렉트 수직 채널층(CHB1), 셀 수직 채널층(CHB2) 및 제2 셀렉트 수직 채널층(CHB3)을 포함하며, 제2 셀렉트 수직 채널층(CHB3)은 콘택 플러그(CT)를 통해 비트라인(BL)과 연결될 수 있다.
제1 수직 채널층(CHA)의 식각면과 제2 수직 채널층(CHB)의 식각면은 서로 마주본다. 수직 채널층이 원기둥 형태로 형성된 경우, 제1 수직 채널층(CHA)의 일측면은 둥글고 식각면에 해당하는 타측면은 평평하게 해진다. 또한, 제2 수직 채널층(CHB)의 타측면은 둥글고 제1 수직 채널층(CHA)와 마주보는 식각면에 해당하는 일측면은 평평하게 해진다.
제1 도전막들(SSLA, WLA0~WLAn, DSLA)은 제1 수직 채널층(CHA)의 둥근 일측면을 감싸는 형태로 형성된다. 제2 도전막들(SSLB, WLB0~WLBn, DSLB)은 제2 수직 채널층(CHB)의 둥근 타측면을 감싸는 형태로 형성된다.
수직 채널층과 도전막 사이에는 전하 저장막이 형성될 수 있다. 예로써, 제1 수직 채널층(CHA) 및 제1 도전막들(WLA0~WLAn) 사이와, 제2 수직 채널층(CHB) 및 제2 도전막들(WLB0~WLBn) 사이에는 터널 절연막(Tox), 전하 저장막(CTL), 블로킹 절연막(Box)을 포함하는 다층막(ONO)이 형성된다. 그리고, 제1 수직 채널층(CHA) 및 제1 도전막들(SSLA, DSLA) 사이와 제2 수직 채널층(CHB) 및 제2 도전막들(SSLB, DSLB) 사이에는 다층막 대신에 게이트 절연막(Gox)가 형성될 수 있다.
상기와 같이, 도전막들, 다층막 및 수직 채널층을 형성한 후 비트라인을 형성하기 전에 식각 공정으로 도전막들, 다층막 및 수직 채널층을 분리함으로써, 메모리 셀들의 수가 2배로 증가한다. 따라서, 정해진 면적에 더 많은 메모리 셀들을 형성할 수 있다.
이와는 다른 형태의 3차원 구조의 메모리 스트링을 설명하면 다음과 같다.
도 6a 및 도 6b는 도 1의 메모리 블록에 포함된 메모리 스트링의 다른 실시예를 설명하기 위한 도면들이다.
도 6a 및 도 6b를 참조하면, 반도체 기판(미도시) 상에 리세스부를 포함하는 파이프 게이트(PG)가 형성되고, 파이프 게이트(PG)의 리세스부 내에 파이프 채널층(PC)이 형성된다. 파이프 게이트(PG)와 파이프 채널층(PC)에 의해 파이프 트랜지스터(PT)가 형성된다. 파이프 채널층(PC) 상에는 다수의 수직 채널층들(SP1, SP2)이 형성된다. 한 쌍의 수직 채널층들 중 제1 수직 채널층(SP1)의 상부는 공통 소스 라인(SL)과 연결되고, 제2 수직 채널층(SP2)의 상부는 비트라인(BL)과 연결된다. 수직 채널층들(SP1, SP2)은 폴리실리콘으로 형성될 수 있다.
제1 수직 채널층(SP1)의 서로 다른 높이에서 제1 수직 채널층(SP1)을 감싸도록 다수의 도전막들(SSL, WL0~WLk)이 형성된다. 또한, 제2 수직 채널층(SP2)의 서로 다른 높이에서 제2 수직 채널층(SP2)을 감싸도록 다수의 도전막들(DSL, WLn~WLk+1)이 형성된다. 수직 채널층들(SP1, SP2)의 표면과 파이프 채널층(PC)의 표면에는 전하 저장막을 포함하는 다층막(미도시)이 형성되며, 다층막은 수직 채널층들(SP1, SP2)과 도전막들(DSL, WLn~WLk+1, SSL, WL0~WLk)의 사이와 파이프 채널층(PC)과 파이프 게이트(PC)의 사이에도 위치할 수 있다.
제1 수직 채널층(SP1)을 감싸는 최상부 도전막은 소스 셀렉트 라인(SSL)이 되고, 소스 셀렉트 라인(SSL) 하부의 도전막들은 워드라인들(WL0~WLk)이 될 수 있다. 제2 수직 채널층(SP2)을 감싸는 최상부 도전막은 드레인 셀렉트 라인(DSL)이 되고, 드레인 셀렉트 라인(DSL) 하부의 도전막들은 워드라인들(WLk+1~WLn)이 될 수 있다. 워드라인들(WL0~WLk) 중 일부는 더미 워드라인이 되고 워드라인들(WLk+1~WLn) 중 일부는 더미 워드라인이 될 수 있다.
다시 말해, 반도체 기판 상에는 한 쌍의 도전막들(DSL, WLn~WLk+1, SSL, WL0~WLk)이 적층되고, 도전막들(SSL, WL0~WLk)을 관통하는 제1 수직 채널층(SP1)은 공통 소스 라인(SL)과 파이프 채널층(PC) 사이에 수직으로 연결된다. 도전막들(DSL, WLn~WLk+1)을 관통하는 제2 수직 채널층(SP2)이 비트 라인(BL)과 파이프 채널층(PC) 사이에 수직으로 연결된다.
드레인 셀렉트 라인(DSL)이 제2 수직 채널층(SP2)을 감싸는 부분에서 드레인 선택 트랜지스터(DST)가 형성되고, 워드라인들(WLn~WLk+1)이 제2 수직 채널층(SP2)을 감싸는 부분에서 메인 셀 트랜지스터들(Cn~Ck+1)이 각각 형성되고, 소스 셀렉트 라인(SSL)이 제1 수직 채널층(SP1)을 감싸는 부분에서 소스 선택 트랜지스터(SST)가 형성되고, 워드라인들(WL0~WLk)이 제1 수직 채널층(SP1)을 감싸는 부분에서 메인 셀 트랜지스터들(C0~Ck)이 각각 형성된다.
상기의 구조에 의해, 메모리 스트링은 비트 라인(BL) 및 파이프 채널층(PC) 사이에 반도체 기판과 수직으로 연결되는 드레인 셀렉트 트랜지스터(DST) 및 메인 셀 트랜지스터들(Cn~Ck+1)와 공통 소스 라인(SL) 및 파이프 채널층(PC) 사이에 반도체 기판과 수직으로 연결되는 소스 셀렉트 트랜지스터(SST) 및 메인 셀 트랜지스터들(C0~Ck)을 포함한다.
정해진 면적에 형성할 수 있는 메모리 셀들의 수를 증가시키기 위하여 수직 채널층들을 분리할 수도 있다. 도 7은 본 발명의 다른 실시예에 따른 메모리 스트링을 설명하기 위한 회로도이다.
도 7을 참조하면, 메모리 스트링에 포함된 수직 채널층이 2개로 분리됨에 따라 도 6b에서 설명한 메모리 스트링이 2개의 메모리 스트링들(2STs)이 된다. 다만, 2개의 메모리 스트링들(2STs)은 동일한 비트라인(BL)과 공통 소스 라인(SL) 사이에 연결될 뿐 서로 드레인 셀렉트 라인들(DSLA0, DSLB0), 워드라인들(WLA0~WLAn, WLB0~WLBn) 및 소스 셀렉트 라인들(DSLA0, DSLB0)이 분리된다. 특히, 파이프 트랜지스터도 분리되기 때문에 2개의 메모리 스트링들(2STs)이 서로 다른 파이프 트랜지스터들(PTA, PTB)을 각각 포함한다. 보다 구체적으로 설명하면 다음과 같다.
반도체 기판(미도시)에는 제1 및 제2 파이프 트랜지스터들(PTA, PTB)이 형성된다. 비트라인(BL)에는 드레인 셀렉트 트랜지스터(DSTA0)가 연결되고, 드레인 셀렉트 트랜지스터(DSTA0)와 제1 파이프 트랜지스터(PTA) 사이에는 메모리 셀들(CA16~CA31)가 연결된다. 공통 소스라인(SL)에는 소스 셀렉트 트랜지스터(SSTA0)가 연결되고, 소스 셀렉트 트랜지스터(SSTA0)와 제1 파이프 트랜지스터(PTA) 사이에는 메모리 셀들(CA0~CA15)가 연결된다. 비트라인(BL)에는 드레인 셀렉트 트랜지스터(DSTB0)가 연결되고, 드레인 셀렉트 트랜지스터(DSTB0)와 제2 파이프 트랜지스터(PTB) 사이에는 메모리 셀들(CB16~CB31)가 연결된다. 공통 소스라인(SL)에는 소스 셀렉트 트랜지스터(SSTB0)가 연결되고, 소스 셀렉트 트랜지스터(SSTB0)와 제2 파이프 트랜지스터(PTB) 사이에는 메모리 셀들(CB0~CB15)가 연결된다. 이렇게 하나의 메모리 스트링이 2개의 메모리 스트링들(2STS)로 분리된다.
마찬가지로, 비트라인(BL)에는 드레인 셀렉트 트랜지스터(DSTA1)가 연결되고, 드레인 셀렉트 트랜지스터(DSTA1)와 제1 파이프 트랜지스터(PTA) 사이에는 메모리 셀들(CA16~CA31)가 연결된다. 공통 소스라인(SL)에는 소스 셀렉트 트랜지스터(SSTA1)가 연결되고, 소스 셀렉트 트랜지스터(SSTA1)와 제1 파이프 트랜지스터(PTA) 사이에는 메모리 셀들(CA0~CA15)가 연결된다. 비트라인(BL)에는 드레인 셀렉트 트랜지스터(DSTB1)가 연결되고, 드레인 셀렉트 트랜지스터(DSTB1)와 제2 파이프 트랜지스터(PTB) 사이에는 메모리 셀들(CB16~CB31)가 연결된다. 공통 소스라인(SL)에는 소스 셀렉트 트랜지스터(SSTB1)가 연결되고, 소스 셀렉트 트랜지스터(SSTB1)와 제2 파이프 트랜지스터(PTB) 사이에는 메모리 셀들(CB0~CB15)가 연결된다.
상기에서 설명한 메모리 스트링들의 구조를 보다 구체적으로 설명하면 다음과 같다. 도 8은 본 발명의 다른 실시예에 따른 메모리 블록을 설명하기 위한 평면도이다. 도 9는 본 발명의 다른 실시예에 따른 메모리 블록을 설명하기 위한 단면도이다.
도 8 및 도 9를 참조하면, 반도체 기판(SUB)에는 파이프 트랜지스터들의 파이프 게이트들(PG_A, PG_B)이 형성된다. 단면도 상에서는 도시되어 있지 않지만, 제1 파이프 게이트(PB_A)와 제2 파이프 게이트(PB_B)는 다른 영역에 각각 형성되고 서로 분리된다. 제1 파이프 게이트(PB_A)의 트렌치에는 제1 파이프 채널층(PCA)이 형성되고, 제2 파이프 게이트(PB_B)의 트렌치에는 제2 파이프 채널층(PCB)이 형성된다. 제1 파이프 게이트(PB_A) 및 제1 파이프 채널층(PCA)의 사이와 제2 파이프 게이트(PB_B) 및 제2 파이프 채널층(PCB)의 사이에는 파이프 게이트 절연막(미도시)이 더 형성된다. 파이프 게이트 절연막(미도시)은 ONO(Oxide Nitride Oxide) 구조로 형성될 수 있으며, 산화막으로 형성될 수도 있다.
비트라인(BL)과 제1 파이프 채널층(PCA)의 일단부 사이에 반도체 기판(SUB)과 수직으로 연결된 수직 채널층(도 6a의 SP2)와 공통 소스라인(SL)과 제1 파이프 채널층(PCA)의 타단부 사이에 반도체 기판(SUB)과 수직으로 연결된 수직 채널층(도 6a의 SP1)을 반으로 나눈다. 즉, 수직 채널층들 및 도전막들을 반도체 기판(SUB) 상에 적층한 후 비트라인(BL)을 형성하기 전에 수직 채널층들을 2개로 분리하기 위한 식각 공정을 실시할 수 있다. 수직 채널층들이 식각 공정에 의해 제거된 공간은 절연막(미도시)으로 채워질 수 있다.
수직 채널층들이 2개로 각각 분리됨에 따라, 비트라인(BL)에 연결된 수직 채널층은 제1 드레인 수직 채널층(CHDA, CHA1) 및 제2 드레인 수직 채널층(CHDB, CHB1)으로 나눠진다. 제1 드레인 수직 채널층(CHDA, CHA1)은 메모리 셀용 수직 채널층(CHA1)과 드레인 셀렉트 트랜지스터용 수직 채널층(CHDA)을 포함한다. 제2 드레인 수직 채널층(CHDB, CHB1)은 메모리 셀용 수직 채널층(CHB1)과 드레인 셀렉트 트랜지스터용 수직 채널층(CHDB)을 포함한다. 드레인 셀렉트 트랜지스터용 수직 채널층들(CHDA, CHDB)은 콘택 플러그들(CT)을 통해 비트라인(BL)과 각각 연결될 수 있다.
또한, 공통 소스라인(SL)에 연결된 수직 채널층은 제1 소스 수직 채널층(CHSA, CHA0) 및 제2 소스 수직 채널층(CHSB, CHB0)으로 나눠진다. 제1 소스 수직 채널층(CHSA, CHA0)은 메모리 셀용 수직 채널층(CHA0)과 소스 셀렉트 트랜지스터용 수직 채널층(CHSA)을 포함한다. 제2 소스 수직 채널층(CHSB, CHB0)은 메모리 셀용 수직 채널층(CHB0)과 소스 셀렉트 트랜지스터용 수직 채널층(CHSB)을 포함한다. 소스 셀렉트 트랜지스터용 수직 채널층들(CHSA, CHSB)은 콘택 플러그들(CT)을 통해 공통 소스라인(SL)과 각각 연결될 수 있다.
수직 채널층들을 2개로 각각 분리하기 위하여 수직 채널층들을 식각할 때, 적층된 도전막들도 함께 식각되어 제1 적층된 도전막들(DSLA1, WLA31~WLA16), 제2 적층된 도전막들(DSLB1, WLB31~WLB16), 제3 적층된 도전막들(SSLB1, WLB0~WLB15) 및 제4 적층된 도전막들(SSLA1, WLA0~WLA15)로 나눠진다.
한편, 비트라인(BL)과 공통 소스라인(SL) 사이에는 분리된 수직 채널층들과 적층된 도전막들을 포함하는 또 다른 한쌍의 메모리 스트링(2STs')가 더 형성된다. 이렇게, 비트라인(BL)과 공통 소스라인(SL) 사이에 연결된 2개의 메모리 스트링들이 2쌍의 메모리 스트링들(2STs, 2STs')로 형성된다.
상기에서, 한쌍의 메모리 스트링들(2STs) 내에서 셀렉트 라인들(DSLA1, DSLB1, SSLA1, SSLB1)은 서로 분리될 수 있다. 또한, 한쌍의 메모리 스트링(2STs)에 포함되는 셀렉트 라인들(DSLA1, DSLB1, SSLA1, SSLB1)은 다른 한쌍의 메모리 스트링들(2STs')의 셀렉트 라인들과 분리될 수 있다.
다만, 한쌍의 메모리 스트링(2STs)에 포함되는 워드라인들(WLA0~WLA31, WLB0~WLB31)은 다른 한쌍의 메모리 스트링들(2STs')의 워드라인들과 끝부분에서 서로 연결될 수 있다. 예로써, 메모리 스트링들(2STs)의 제1 및 제2 적층된 도전막들(DSLA1, WLA31~WLA16, DSLB1, WLB31~WLB16) 중 일부 도전막에 해당하는 워드라인들(WLA31~WLA16, WLB31~WLB16)은 다른 메모리 스트링들(2STs')의 제7 및 제8 적층된 도전막들(도 7의 DSLA0, WLA31~WLA16, DSLB0, WLB31~WLB16) 중 일부 도전막에 해당하는 워드라인들(WLA31~WLA16, WLB31~WLB16)와 한쪽 끝부분에서 서로 연결될 수 있다. 그리고, 메모리 스트링들(2STs)의 제3 및 제4 적층된 도전막들(SSLA1, WLA15~WLA0, SSLB1, WLB15~WLB0) 중 일부 도전막에 해당하는 워드라인들(WLA15~WLA0, WLB15~WLB0)은 다른 메모리 스트링들(2STs')의 제5 및 제6 적층된 도전막들(도 7의 SSLA0, WLA15~WLA0, SSLB0, WLB15~WLB0) 중 일부 도전막에 해당하는 워드라인들(WLA15~WLA0, WLB15~WLB0)와 다른 쪽 끝부분에서 서로 연결될 수 있다.
제1 드레인 수직 채널층(CHDA, CHA1)의 식각면과 제2 드레인 수직 채널층(CHDB, CHB1)의 식각면은 서로 마주본다. 수직 채널층이 원기둥 형태로 형성된 경우, 제1 드레인 수직 채널층(CHDA, CHA1)의 일측면은 둥글고 식각면에 해당하는 타측면은 평평하게 해진다. 또한, 제2 드레인 수직 채널층(CHDB, CHB1)의 타측면은 둥글고 제1 드레인 수직 채널층(CHDA, CHA1)와 마주보는 식각면에 해당하는 일측면은 평평하게 해진다.
제1 적층된 도전막들(DSLA1, WLA31~WLA16)은 제1 드레인 수직 채널층(CHDA, CHA1)의 둥근 일측면을 감싸는 형태로 형성된다. 제2 적층된 도전막들(DSLB1, WLB31~WLB16)은 제2 드레인 수직 채널층(CHDB, CHB1)의 둥근 타측면을 감싸는 형태로 형성된다. 제4 적층된 도전막들(SSLA1, WLA0~WLA15)은 제1 소스 수직 채널층(CHSA, CHA0)의 둥근 타측면을 감싸는 형태로 형성된다. 제3 적층된 도전막들(SSLB1, WLB0~WLB15)은 제2 소스 수직 채널층(CHSB, CHB0)의 둥근 일측면을 감싸는 형태로 형성된다.
즉, 도전막들(DSLA1, WLA31~WLA16, DSLB1, WLB31~WLB16, SSLB1, WLB0~WLB15, SSLA1, WLA0~WLA15)이 감싸는 수직 채널층들(CHDA, CHA1, CHDB, CHB1, CHSB, CHB0, CHSA, CHA0)의 측면들은 둥글고, 도전막들(DSLA1, WLA31~WLA16, DSLB1, WLB31~WLB16, SSLB1, WLB0~WLB15, SSLA1, WLA0~WLA15)이 감싸지 않는 수직 채널층들(CHDA, CHA1, CHDB, CHB1, CHSB, CHB0, CHSA, CHA0)의 측면들은 평평하다. 도전막들(DSLA1, WLA31~WLA16, DSLB1, WLB31~WLB16, SSLB1, WLB0~WLB15, SSLA1, WLA0~WLA15)이 감싸지 않는 수직 채널층들(CHDA, CHA1, CHDB, CHB1, CHSB, CHB0, CHSA, CHA0)의 측면들은 서로 마주본다. 즉, 제1 적층된 도전막들(DSLA1, WLA31~WLA16)이 감싸지 않는 제1 드레인 수직 채널층(CHDA, CHA1)의 측면과 제2 적층된 도전막들(DSLB1, WLB31~WLB16)이 감싸지 않는 제2 드레인 수직 채널층(CHDB, CHB1)의 측면이 서로 마주본다. 제3 적층된 도전막들(SSLB1, WLB0~WLB15)이 감싸지 않는 제2 소스 수직 채널층(CHSB, CHB0)의 측면과 제4 적층된 도전막들(SSLA1, WLA0~WLA15)이 감싸지 않는 제1 소스 수직 채널층(CHSA, CHA0)의 측면이 서로 마주본다.
수직 채널층들(CHDA, CHA1, CHDB, CHB1, CHSB, CHB0, CHSA, CHA0)과 도전막들(DSLA1, WLA31~WLA16, DSLB1, WLB31~WLB16, SSLB1, WLB0~WLB15, SSLA1, WLA0~WLA15)의 사이에는 전하 저장막(CTL)이 형성될 수 있다. 예로써, 수직 채널층들(CHA1, CHB1, CHB0, CHA0)과 도전막들(WLA31~WLA16, WLB31~WLB16, WLB0~WLB15, WLA0~WLA15)의 사이에는 터널 절연막(Tox), 전하 저장막(CTL), 블로킹 절연막(Box)을 포함하는 다층막(ONO)이 형성된다. 그리고, 수직 채널층들(CHDA, CHDB, CHSA, CHSB) 및 도전막들(SSLA1, SSLB1, DSLA1, DSLB1) 사이에는 다층막 대신에 게이트 절연막(Gox)이 형성될 수 있다.
제1 파이프 채널층(PCA)은 제1 드레인 수직 채널층(CHDA, CHA1) 및 제1 소스 수직 채널층(CHSA, CHA0)의 하부를 연결하기 위해 반도체 기판(SUB)에 형성되고, 제2 파이프 채널층(PCB)은 제2 드레인 수직 채널층(CHDB, CHB1) 및 제2 소스 수직 채널층(CHSB, CHB0)의 하부를 연결하기 위해 반도체 기판(SUB)에 형성된다. 제1 파이프 채널층(PCA)이 제2 파이프 채널층(PCB)의 하부에 위치할 수 있다.
상기와 같이, 도전막들, 다층막 및 수직 채널층을 형성한 후 비트라인을 형성하기 전에 식각 공정으로 도전막들, 다층막 및 수직 채널층을 분리함으로써, 메모리 셀들의 수가 2배로 증가한다. 따라서, 정해진 면적에 더 많은 메모리 셀들을 형성할 수 있다.
정해진 면적에 형성할 수 있는 메모리 셀들의 수를 증가시키기 위하여 메모리 스트링을 다른 방식으로 분리할 수도 있다. 도 10은 본 발명의 또 다른 실시예에 따른 메모리 스트링을 설명하기 위한 회로도이다.
도 10을 참조하면, 반도체 기판 상에 적층되는 도전막들로 형성되는 라인들(DSLA1, WLA31~WLA16, DSLB1, WLB31~WLB16, SSLB1, WLB0~WLB15, SSLA1, WLA0~WLA15)은 도 7에 도시된 메모리 스트링들의 라인들과 동일할 수 있다. 다만, 반도체 기판에 형성되는 파이프 트랜지스터들(PT1~PT4)의 연결 관계가 도 7의 파이프 트랜지스터들의 연결 관계와 상이하다. 예로써, 파이프 트랜지스터들(PT1~PT4)의 게이트(PG)가 하나로 연결되어 동시에 제어될 수 있다. 구체적으로 설명하면 다음과 같다.
도 11은 본 발명의 또 다른 실시예에 따른 메모리 블록을 설명하기 위한 평면도이다. 도 12는 본 발명의 또 다른 실시예에 따른 메모리 블록을 설명하기 위한 단면도이다.
도 11 및 도 12를 참조하면, 반도체 기판(SUB)에는 파이프 트랜지스터들을 위한 파이프 게이트(PG)가 형성되고, 파이프 게이트(PG)의 트렌치에는 파이프 채널층들(PCA~PCD)이 형성된다. 파이프 게이트(PG)와 파이프 채널층들(PCA~PCD) 사이에는 파이프 게이트 절연막(미도시)이 더 형성된다. 파이프 게이트 절연막(미도시)은 ONO(Oxide Nitride Oxide) 구조로 형성될 수 있으며, 산화막으로 형성될 수도 있다.
제1, 제2, 제5 및 제6 수직 채널층들(CHD1/CH1, CHD2/CH2, CHD3/CH5, CHD4/CH6)은 반도체 기판(SUB)과 비트라인(BL) 사이에 수직으로 연결된다. 보다 상세하게는, 제1, 제2, 제5 및 제6 수직 채널층들(CHD1/CH1, CHD2/CH2, CHD3/CH5, CHD4/CH6)의 하부는 파이프 채널층들(PCA~PCD)과 각각 연결되고 상부는 비트라인(BL)과 공통으로 연결된다. 제3, 제4, 제7 및 제8 수직 채널층들(CHS2/CH3, CHS3/CH4, CHS4/CH7, CHS1/CH8)은 반도체 기판(SUB)과 공통 소스라인(SL) 사이에 수직으로 연결된다. 보다 상세하게는, 제3, 제4, 제7 및 제8 수직 채널층들(CHS2/CH3, CHS3/CH4, CHS4/CH7, CHS1/CH8)의 하부는 파이프 채널층들(PCA~PCD)과 각각 연결되고 상부는 공통 소스라인(SL)과 공통으로 연결된다.
제1 수직 채널층(CHD1/CH1) 및 제2 수직 채널층(CHD2/CH2)은 하나의 수직 채널층에서 분리되어 형성된다. 제3 수직 채널층(CHS2/CH3) 및 제4 수직 채널층(CHS3/CH4)은 하나의 수직 채널층에서 분리되어 형성된다. 제5 수직 채널층(CHD3/CH5) 및 제6 수직 채널층(CHD4/CH6)은 하나의 수직 채널층에서 분리되어 형성된다. 제7 수직 채널층(CHS4/CH7) 및 제8 수직 채널층(CHS1/CH8)은 하나의 수직 채널층에서 분리되어 형성된다.
각각의 수직 채널층은 셀렉트 트랜지스터를 위한 수직 채널층(CHD1~CHD4, CHS1~CHS4)과 메모리 셀을 위한 수직 채널층(CH1~CH8)을 포함한다. 셀렉트 트랜지스터를 위한 수직 채널층(CHD1~CHD4, CHS1~CHS4)은 콘택 플러그(CT)를 통해 비트라인(BL)이나 공통 소스라인(SL)과 연결된다.
제1, 제3, 제5 및 제7 적층 도전막들(DSL1, SSL2, DLS3, SSL4, WLA31~WLA16, WLB15~WLB0)은 제1, 제3, 제5 및 제7 수직 채널층들(CHD1/CH1, CHS2/CH3, CHD3/CH5, CHS4/CH7)의 일측면을 각각 감싸도록 정해진 간격으로 적층된다. 제2, 제4, 제6 및 제8 적층 도전막들(DSL2, SSL3, DSL4, SSL1, WLB31~WLB16, WLA15~WLA0)은 제2, 제4, 제6 및 제8 수직 채널층들(CHD2/CH2, CHS3/CH4, CHD4/CH6, CHS1/CH8)의 타측면을 각각 감싸도록 정해진 간격으로 적층된다.
비트라인(BL)이나 공통 소스라인(SL)을 형성하기 전에 수직 채널층들을 분리하기 위한 식각 공정을 실시할 때 적층 도전막들도 함께 식각되어 분리될 수 있다. 예로써, 제1 적층 도전막(DSL1, WLA31~WLA16) 및 제2 적층 도전막(DSL2, WLB31~WLB16)는 하나의 적층 도전막에서 분리되어 형성된다. 제3 적층 도전막(SSL2, WLB15~WLB0) 및 제4 적층 도전막(SSL3, WLA15~WLA0)는 하나의 적층 도전막에서 분리되어 형성된다. 제5 적층 도전막(DSL3, WLA31~WLA16) 및 제6 적층 도전막(DSL4, WLB31~WLB16)는 하나의 적층 도전막에서 분리되어 형성된다. 제7 적층 도전막(SSL4, WLB15~WLB0) 및 제8 적층 도전막(SSL1, WLA15~WLA0)는 하나의 적층 도전막에서 분리되어 형성된다.
제1, 제2, 제5 및 제6 적층 도전막들(DSL1~DLS4, WLA31~WLA16, WLB31~WLB16)의 최상부 도전막들(DSL1~DLS4)은 드레인 셀렉트 라인들로 사용되고, 제3, 제4, 제7 및 제8 도전막들(SSL1~SLS4, WLA15~WLA0, WLB15~WLB0)의 최상부 도전막들은 소스 셀렉트 라인들(SSL1~SSL4)로 사용되고, 나머지 도전막들(WLA0~WLA31, WLB0~WLB31)은 워드라인들로 사용될 수 있다.
적층 도전막들 중 워드라인으로 사용되는 도전막들의 끝부분이 서로 연결될 수 있다. 예로써, 제1 적층 도전막(DSL1, WLA31~WLA16) 및 제5 적층 도전막(DSL3, WLA31~WLA16) 중 워드라인으로 사용되는 도전막들(WLA31~WLA16)이 전기적 또는 물리적으로 서로 연결될 수 있다. 제2 적층 도전막(DSL2, WLB31~WLB16) 및 제6 적층 도전막(DSL4, WLB31~WLB16) 중 워드라인으로 사용되는 도전막들(WLB31~WLB16)이 전기적 또는 물리적으로 서로 연결될 수 있다. 제3 적층 도전막(SSL2, WLB15~WLB0) 및 제7 적층 도전막(SSL4, WLB15~WLB0) 중 워드라인으로 사용되는 도전막들(WLB15~WLB0)이 전기적 또는 물리적으로 서로 연결될 수 있다. 제4 적층 도전막(SSL3, WLA15~WLA0) 및 제8 적층 도전막(SSL1, WLA15~WLA0) 중 워드라인으로 사용되는 도전막들(WLA15~WLA0)이 전기적 또는 물리적으로 서로 연결될 수 있다.
수직 채널층들(CHD1~CHD4, CHS1~CHS4, CH1~CH8) 및 도전막들(DSL1~DSL4, SSL1~SSL4, WLA0~WLA31, WLB0~WLB31)의 사이에는 전하 저장막(CTL)이 배치된다. 예로써, 수직 채널층들(CH1~CH8)과 도전막들(WLA0~WLA31, WLB0~WLB31)의 사이에는 터널 절연막(Tox), 전하 저장막(CTL), 블로킹 절연막(Box)을 포함하는 다층막(ONO)이 형성된다. 그리고, 수직 채널층들(CHD1~CHD4, CHS1~CHS4) 및 도전막들(DSL1~DSL4, SSL1~SSL4) 사이에는 다층막 대신에 게이트 절연막(Gox)이 형성될 수 있다.
제1 파이프 채널층(PCA)은 제1 수직 채널층(CHD1/CH1) 및 제8 수직 채널층(CHS1/CH8)의 하부를 연결하기 위해 형성된다. 제2 파이프 채널층(PCB)은 제2 수직 채널층(CHD2/CH2) 및 제3 수직 채널층(CHS2/CH3)의 하부를 연결하기 위해 형성된다. 제3 파이프 채널층(PCC)은 제4 수직 채널층(CHS3/CH4) 및 제5 수직 채널층(CHD3/CH5)의 하부를 연결하기 위해 형성된다. 제4 파이프 채널층(PCD)은 제6 수직 채널층(CHD4/CH6) 및 제7 수직 채널층(CHS4/CH7)의 하부를 연결하기 위해 형성된다.
수직 채널층들(CHD1~CHD4, CHS1~CHS4, CH1~CH8)이 원기둥 또는 원통형으로 형성되는 경우, 도전막들(DSL1~DSL4, SSL1~SSL4, WLA0~WLA31, WLB0~WLB31)이 감싸는 수직 채널층들(CHD1~CHD4, CHS1~CHS4, CH1~CH8)의 측면은 둥글다. 수직 채널층들(CHD1~CHD4, CHS1~CHS4, CH1~CH8)이 원기둥으로 형성되는 경우, 도전막들(DSL1~DSL4, SSL1~SSL4, WLA0~WLA31, WLB0~WLB31)이 감싸지 않는 수직 채널층들(CHD1~CHD4, CHS1~CHS4, CH1~CH8)의 측면은 평평하다.
또한, 도전막들(DSL1~DSL4, SSL1~SSL4, WLA0~WLA31, WLB0~WLB31)이 감싸지 않는 수직 채널층들(CHD1~CHD4, CHS1~CHS4, CH1~CH8)의 측면은 서로 마주본다. 예로써, 제1 적층 도전막(DSL1, WLA31~WLA16)이 감싸지 않는 제1 수직 채널층(CHD1/CH1)의 측면과 제2 적층 도전막(DSL2, WLB31~WLB16)이 감싸지 않는 제2 수직 채널층(CHD2/CH2)의 측면이 서로 마주본다. 제3 적층 도전막(SSL2, WLB15~WLB0)이 감싸지 않는 제3 수직 채널층(CHS2/CH3)의 측면과 제4 적층 도전막(SSL3, WLA15~WLA0)이 감싸지 않는 제4 수직 채널층(CHS3/CH4)의 측면이 서로 마주본다. 제5 적층 도전막(DSL3, WLA31~WLA16)이 감싸지 않는 제5 수직 채널층(CHD3/CH5)의 측면과 제6 적층 도전막(DSL4, WLB31~WLB16)이 감싸지 않는 제6 수직 채널층(CHD4/CH6)의 측면이 서로 마주본다. 제7 적층 도전막(SSL4, WLB15~WLB0)이 감싸지 않는 제7 수직 채널층(CHS4/CH7)의 측면과 제8 적층 도전막(SSL1, WLA15~WLA0)이 감싸지 않는 제8 수직 채널층(CHS1/CH8)의 측면이 서로 마주본다.
상기와 같이, 도전막들(DSL1~DSL4, SSL1~SSL4, WLA0~WLA31, WLB0~WLB31), 다층막(ONO) 및 수직 채널층들(CHD1~CHD4, CHS1~CHS4, CH1~CH8)을 형성한 후 비트라인(BL) 또는 공통 소스라인(SL)을 형성하기 전에 식각 공정으로 도전막들(DSL1~DSL4, SSL1~SSL4, WLA0~WLA31, WLB0~WLB31), 다층막(ONO) 및 수직 채널층들(CHD1~CHD4, CHS1~CHS4, CH1~CH8)을 분리함으로써, 메모리 스트링의 수와 메모리 셀들의 수가 2배로 증가한다. 따라서, 정해진 면적에 더 많은 메모리 셀들을 형성할 수 있다.
도 13은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1300)은 불휘발성 메모리 장치(1320)와 메모리 컨트롤러(1310)를 포함한다.
불휘발성 메모리 장치(1320)는 앞서 설명한 반도체 장치로 구성될 수 있다. 이로써, 메모리 시스템(1300)는 보다 더 많은 메모리 셀들을 포함하여 데이터 저장 용량이 증가되거나 장치의 사이즈를 줄일 수 있다.
메모리 컨트롤러(1310)는 불휘발성 메모리 장치(1320)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(1320)와 메모리 컨트롤러(1310)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(1311)은 프로세싱 유닛(1312)의 동작 메모리로써 사용된다. 호스트 인터페이스(1313)는 메모리 시스템(1300)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1314)은 불휘발성 메모리 장치(1320)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1315)는 본 발명의 불휘발성 메모리 장치(1320)와 인터페이싱 한다. 프로세싱 유닛(1312)은 메모리 컨트롤러(1310)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(1300)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(1320)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(1300)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(1310)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 14는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(1400)에 앞서 설명한 반도체 장치의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(1400)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(1410)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(1420)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(1430)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(1440) 및 불휘발성 메모리 셀과 읽기/쓰기 회로를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(1450)를 포함한다. 낸드 플래시 셀 어레이(1450)의 메모리 어레이는 도 3, 도 7 또는 도 10에 도시된 메모리 어레이가 적용될 수 있다. 이로써, 원낸드 플래시 메모리 장치(1400)는 보다 더 많은 메모리 셀들을 포함하여 데이터 저장 용량이 증가되거나 장치의 사이즈를 줄일 수 있다.
도 15에는 본 발명에 따른 플래시 메모리 장치(1512)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(1500)은 시스템 버스(1560)에 전기적으로 연결된 마이크로프로세서(1520), 램(1530), 사용자 인터페이스(1540), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1550) 및 메모리 시스템(1510)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(1500)이 모바일 장치인 경우, 컴퓨팅 시스템(1500)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(1500)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(1510)은, 예를 들면, 데이터를 저장하는 데 앞서 설명한 반도체 장치를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(1510)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
110 : 메모리 어레이 110MB : 메모리 블록
120 : 제어 회로 130 : 전압 공급 회로
140 : 읽기/쓰기 회로

Claims (19)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 반도체 기판과 비트라인 사이에 수직으로 연결된 제1 및 제2 수직 채널층들;
    상기 반도체 기판과 공통 소스라인 사이에 수직으로 연결된 제3 및 제4 수직 채널층들;
    상기 제1 수직 채널층의 일측면과 상기 제2 수직 채널층의 타측면을 각각 감싸도록 상기 반도체 기판 상에 배치된 제1 및 제2 워드라인들;
    상기 제3 수직 채널층의 일측면과 상기 제4 수직 채널층의 타측면을 각각 감싸도록 상기 반도체 기판 상에 배치된 제3 및 제4 워드라인들;
    상기 제1 내지 제4 수직 채널층들 및 상기 제1 내지 제4 워드라인들 사이에 배치되는 제1 전하 저장막들;
    상기 제1 및 제4 수직 채널층들의 하부를 연결하기 위해 상기 반도체 기판에 형성된 제1 파이프 채널층; 및
    상기 제2 및 제3 수직 채널층들의 하부를 연결하기 위해 상기 반도체 기판에 형성된 제2 파이프 채널층을 포함하고,
    상기 제1 워드라인의 한쪽 끝부분이 상기 제2 워드라인의 한쪽 끝부분에 연결되고, 상기 제3 워드라인의 다른 쪽 끝부분이 상기 제4 워드라인의 다른 쪽 끝부분에 연결되는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제1 내지 제4 워드라인들이 감싸는 상기 제1 내지 제4 수직 채널층들의 측면들은 둥글고 상기 제1 내지 제4 워드라인들이 감싸지 않는 상기 제1 내지 제4 수직 채널층들의 측면들은 평평한 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제1 워드라인이 감싸지 않는 상기 제1 수직 채널층의 측면과 상기 제2 워드라인이 감싸지 않는 상기 제2 수직 채널층의 측면이 서로 마주보고,
    상기 제3 워드라인이 감싸지 않는 상기 제3 수직 채널층의 측면과 상기 제4워드라인이 감싸지 않는 상기 제4 수직 채널층의 측면이 서로 마주보는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제1 파이프 채널층이 상기 제2 파이프 채널층 하부에 위치하는 반도체 장치.
  10. 삭제
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제1 수직 채널층의 상기 일측면과 상기 제2 수직 채널층의 상기 타측면을 각각 감싸고, 상기 제1 워드라인과 상기 제2 워드라인의 상부에 각각 배치된 드레인 셀렉트 라인들; 및
    상기 제3 수직 채널층의 상기 일측면과 상기 제4 수직 채널층의 상기 타측면을 각각 감싸고, 상기 제3 워드라인과 상기 제4 워드라인의 상부에 각각 배치된 소스 셀렉트 라인들을 더 포함하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 반도체 기판과 상기 공통 소스라인 사이에 수직으로 연결된 제5 및 제6 수직 채널층들;
    상기 반도체 기판과 상기 비트라인 사이에 수직으로 연결된 제7 및 제8 수직 채널층들;
    상기 제5 수직 채널층의 일측면과 상기 제6 수직 채널층의 타측면을 각각 감싸도록 상기 반도체 기판 및 상기 비트라인 사이에서 정해진 간격으로 적층된 제5 및 제6 적층 도전막들;
    상기 제7 수직 채널층의 일측면과 상기 제8 수직 채널층의 타측면을 각각 감싸도록 상기 반도체 기판 및 상기 비트라인 사이에서 정해진 간격으로 적층된 제7 및 제8 적층 도전막들;
    상기 제5 내지 제8 수직 채널층들 및 상기 제5 내지 제8 적층 도전막들의 사이에 배치되는 제2 전하 저장막들;
    상기 제5 및 제8 수직 채널층들의 하부를 연결하기 위해 상기 반도체 기판에 형성된 제3 파이프 채널층; 및
    상기 제6 및 제7 수직 채널층들의 하부를 연결하기 위해 상기 반도체 기판에 형성된 제4 파이프 채널층을 더 포함하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제7 및 제8 도전막들 중 일부 도전막들의 한쪽 끝부분들이 상기 제1 및 제2 워드라인들에 연결되고,
    상기 제5 및 제6 도전막들 중 일부 도전막들의 다른 쪽 끝부분들이 상기 제3 및 제4 워드라인들에 연결되는 반도체 장치.
  14. 반도체 기판과 비트라인 사이에 수직으로 연결된 제1, 제2, 제5 및 제6 수직 채널층들;
    상기 반도체 기판과 공통 소스라인 사이에 수직으로 연결된 제3, 제4, 제7 및 제8 수직 채널층들;
    상기 제1, 제3, 제5 및 제7 수직 채널층들의 일측면을 각각 감싸도록 정해진 간격으로 적층된 제1, 제3, 제5 및 제7 적층 도전막들;
    상기 제2, 제4, 제6 및 제8 수직 채널층들의 타측면을 각각 감싸도록 정해진 간격으로 적층된 제2, 제4, 제6 및 제8 적층 도전막들; 및
    상기 제1 내지 제8 수직 채널층들 및 상기 제1 내지 제8 적층 도전막들의 사이에 배치되는 전하 저장막들;
    상기 제1 및 제8 수직 채널층들의 하부를 연결하기 위해 상기 반도체 기판에 형성된 제1 파이프 채널층;
    상기 제2 및 제3 수직 채널층들의 하부를 연결하기 위해 상기 반도체 기판에 형성된 제2 파이프 채널층;
    상기 제4 및 제5 수직 채널층들의 하부를 연결하기 위해 상기 반도체 기판에 형성된 제3 파이프 채널층; 및
    상기 제6 및 제7 수직 채널층들의 하부를 연결하기 위해 상기 반도체 기판에 형성된 제4 파이프 채널층을 포함하고,
    상기 제1 내지 제8 수직 채널층들은 상기 제1 내지 제8 적층 도전막들이 감싸지 않는 식각면들을 포함하고,
    상기 식각면들 사이의 이격 공간들은 상기 제1 내지 제4 파이프 채널층들 사이의 분리 영역들에 중첩된 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제1 내지 제8 적층 도전막들이 감싸는 상기 제1 내지 제8 수직 채널층들의 측면들은 둥글고 상기 제1 내지 제8 적층 도전막들이 감싸지 않는 상기 제1 내지 제8 수직 채널층들의 측면들은 평평한 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제1 적층 도전막들이 감싸지 않는 상기 제1 수직 채널층의 측면과 상기 제2 적층 도전막들이 감싸지 않는 상기 제2 수직 채널층의 측면이 서로 마주보고,
    상기 제3 적층 도전막들이 감싸지 않는 상기 제3 수직 채널층의 측면과 상기 제4 적층 도전막들이 감싸지 않는 상기 제4 수직 채널층의 측면이 서로 마주보고,
    상기 제5 적층 도전막들이 감싸지 않는 상기 제5 수직 채널층의 측면과 상기 제6 적층 도전막들이 감싸지 않는 상기 제6 수직 채널층의 측면이 서로 마주보고,
    상기 제7 적층 도전막들이 감싸지 않는 상기 제7 수직 채널층의 측면과 상기 제8 적층 도전막들이 감싸지 않는 상기 제8 수직 채널층의 측면이 서로 마주보는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제1 및 제5 적층 도전막들 중 워드라인으로 사용되는 도전막들이 서로 연결되고,
    상기 제2 및 제6 적층 도전막들 중 워드라인으로 사용되는 도전막들이 서로 연결되고,
    상기 제3 및 제7 적층 도전막들 중 워드라인으로 사용되는 도전막들이 서로 연결되고,
    상기 제4 및 제8 적층 도전막들 중 워드라인으로 사용되는 도전막들이 서로 연결되는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제1 내지 제8 수직 채널층들이 순차적으로 배열되는 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제1, 제2, 제5 및 제6 적층 도전막들의 최상부 도전막들은 드레인 셀렉트 라인들로 사용되고, 상기 제3, 제4, 제7 및 제8 적층 도전막들의 최상부 도전막들은 소스 셀렉트 라인들로 사용되고, 나머지 도전막들은 워드라인들로 사용되는 반도체 장치.
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