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KR20140018540A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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KR20140018540A
KR20140018540A KR1020120084753A KR20120084753A KR20140018540A KR 20140018540 A KR20140018540 A KR 20140018540A KR 1020120084753 A KR1020120084753 A KR 1020120084753A KR 20120084753 A KR20120084753 A KR 20120084753A KR 20140018540 A KR20140018540 A KR 20140018540A
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film
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안정열
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에스케이하이닉스 주식회사
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Abstract

비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 배치되고, 복수의 층간 절연층 및 복수의 도전층이 교대로 적층된 적층 구조물; 상기 적층 구조물을 관통하여 상기 기판을 노출시키는 복수의 홀; 상기 홀 각각의 측벽 상에 형성된 제1 및 제2 메모리막; 및 상기 제1 및 제2 메모리막 각각의 측벽 상에 형성된 제1 및 제2 채널막을 포함하고, 상기 제1 메모리막과 상기 제2 메모리막은 서로 분리되고, 상기 제1 채널막과 상기 제2 채널막은 서로 분리된다.

Description

비휘발성 메모리 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 기판으로부터 수직으로 적층된 복수의 메모리 셀을 포함하는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 낸드형 플래쉬 메모리 등이 널리 이용되고 있다.
최근 실리콘 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 복수의 메모리 셀을 적층하는 3차원 비휘발성 메모리 장치가 제안되었다. 이에 대해 간략히 설명하면 아래와 같다.
종래의 3차원 비휘발성 메모리 장치는, 기판 상에 교대로 적층된 복수의 층간 절연층 및 복수의 게이트 전극층과, 이러한 교대 적층 구조물을 관통하여 기판과 연결되는 복수의 기둥형 채널과, 채널과 게이트 전극층 사이에 개재되는 메모리막을 포함한다. 여기서, 메모리막이라 함은 채널과 게이트 전극층을 절연시키면서 전하 저장이 가능한 막으로서, 일반적으로 터널 절연막 - 전하 저장막 - 전하 차단막의 3중막으로 이루어진다.
위와 같은 구조에서, 하나의 게이트 전극층과 하나의 채널 사이에 개재된 메모리막이 단위 메모리 셀을 형성한다. 따라서, 기판 상에 N개의 게이트 전극층이 적층되고, N개의 게이트 전극층을 관통하는 M개의 채널이 배치된다고 할 때, N×M개의 메모리 셀이 형성될 수 있다.
한편, 위와 같은 구조에서, 채널은 마스크 및 식각 공정으로 교대 적층 구조물을 관통하는 홀을 형성한 후, 홀 내에 채널용 막을 매립함으로써 형성될 수 있다.
그런데, 홀 형성을 위한 마스크 및 식각 공정시 노광 한계로 인하여 홀의 폭을 줄이는 데에는 일정한 한계가 있다. 따라서, 장치의 제한된 면적을 고려할 때, 홀의 개수 및 홀마다 형성되는 채널의 개수는 일정 수준 이하로 제한될 수밖에 없다. 채널의 개수가 제한된다는 것은 곧 형성될 수 있는 메모리 셀의 개수가 제한된다는 것을 의미하므로, 결국 장치의 집적도 증가에 한계가 있다.
본 발명이 해결하고자 하는 과제는, 장치의 집적도 증가가 가능하고, 아울러 용이한 공정으로 장치의 신뢰성 확보가 가능한 비휘발성 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 배치되고, 복수의 층간 절연층 및 복수의 도전층이 교대로 적층된 적층 구조물; 상기 적층 구조물을 관통하여 상기 기판을 노출시키는 복수의 홀; 상기 홀 각각의 측벽 상에 형성된 제1 및 제2 메모리막; 및 상기 제1 및 제2 메모리막 각각의 측벽 상에 형성된 제1 및 제2 채널막을 포함하고, 상기 제1 메모리막과 상기 제2 메모리막은 서로 분리되고, 상기 제1 채널막과 상기 제2 채널막은 서로 분리된다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 복수의 층간 절연층 및 복수의 도전층이 교대로 적층된 적층 구조물을 형성하는 단계; 상기 적층 구조물을 관통하여 상기 기판을 노출시키는 복수의 홀을 형성하는 단계; 상기 홀 각각의 전체 측벽 상에 메모리막을 형성하는 단계; 상기 메모리막의 전체 측벽 상에 채널막을 형성하는 단계; 및 상기 메모리막 및 상기 채널막의 일부를 제거하여, 상기 홀 내에서 적어도 두 부분으로 분리하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 복수의 층간 절연층 및 복수의 희생층이 교대로 적층된 적층 구조물을 형성하는 단계; 상기 적층 구조물을 관통하여 상기 기판을 노출시키는 복수의 홀을 형성하는 단계; 상기 홀 각각의 전체 측벽 상에 메모리막을 형성하는 단계; 상기 메모리막의 전체 측벽 상에 채널막을 형성하는 단계; 상기 메모리막 및 상기 채널막의 일부를 제거하여, 상기 홀 내에서 적어도 두 부분으로 분리하는 단계; 상기 희생층을 제거하는 단계; 및 상기 희생층이 제거된 공간에 도전 물질을 매립하여 도전층을 형성하는 단계를 포함한다.
본 발명의 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 장치의 집적도 증가가 가능하고, 아울러 용이한 공정으로 장치의 신뢰성 확보가 가능하다.
도 1a 내지 도 5b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 6 및 도 7은 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 도면이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 5b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면으로서, 특히, 도 5a 및 도 5b는 장치를 나타내고, 도 1a 내지 도 4b는 도 5a 및 도 5b의 장치를 제조하기 위한 중간 공정 단계를 나타낸다. 각 b도는 평면도이고, 각 a도는 각 b도의 X1-X2 선 및/또는 X3-X4 선에 따른 단면도이다.
먼저, 제조 방법을 설명한다.
도 1a 및 도 1b를 참조하면, 소정의 하부 구조물 예컨대, 소스 영역(미도시됨)이 형성된 기판(10) 상에 복수의 층간 절연층(11) 및 복수의 도전층(12)이 교대로 적층된 구조물(이하, 적층 구조물)을 형성한다. 여기서, 도전층(12)은 메모리 셀의 게이트 전극 형성을 위한 것일 수 있으나, 도전층(12)의 일부 예컨대, 최상부 또는 최하부의 도전층(12)은 선택 트랜지스터의 게이트 전극 형성을 위한 것일 수도 있다. 층간 절연층(11)은 다른 층의 도전층(12)을 서로 분리하기 위한 것이다. 층간 절연층(11)은 예컨대, 산화막으로 형성될 수 있고, 도전층(12)은 예컨대, 불순물이 도핑된 폴리실리콘막으로 형성될 수 있다.
이어서, 층간 절연층(11) 및 도전층(12)의 적층 구조물을 선택적으로 식각하여, 적층 구조물을 관통하면서 기판(10)을 노출시키는 복수의 채널 홀(CH)을 형성한다. 복수의 채널 홀(CH)은 X1-X2 선 또는 X3-X4 선의 연장 방향인 제2 방향 및 제2 방향과 교차하는 제1 방향을 따라 매트릭스 형태로 배열될 수 있다. 제1 및 제2 방향으로 배열되는 채널 홀(CH)의 개수는 다양하게 변형될 수 있다. 본 실시예에서 채널 홀(CH)은 일 방향 예컨대, 제1 방향의 직경이 다른 방향 예컨대, 제2 방향의 직경보다 큰 타원 형상을 가질 수 있다.
도 2a 및 도 2b를 참조하면, 채널 홀(CH)의 전체 측벽 상에 메모리막(13)을 형성한다. 이러한 메모리막(13)은 채널 홀(CH)이 형성된 결과물의 전면을 따라 메모리막(13) 형성을 위한 물질막을 증착한 후, 물질막을 전면 식각함으로써 형성될 수 있다. 메모리막(13)은 도전층(12)에 가까운 쪽부터 순차적으로 형성된 전하 차단막, 전하 저장막 및 터널 절연막, 예컨대, ONO(Oxide-Nitride-Oxide)막을 포함할 수 있다.
이어서, 메모리막(13)의 전체 측벽 상에 채널막(14)을 형성한다. 이러한 채널막(14)은 메모리막(13)이 형성된 결과물의 전면을 따라 채널막(14) 형성을 위한 물질막을 증착한 후, 물질막을 전면 식각함으로써 형성될 수 있다. 채널막(14)은 폴리실리콘과 같은 반도체 물질로 형성될 수 있다. 또한, 채널막(14)은 채널 홀(CH)을 완전히 매립하지 않는 얇은 두께를 갖도록 형성되고, 그에 따라 채널 홀(CH)의 중심에는 빈 공간이 존재하게 된다.
이어서, 채널 홀(CH)의 중심에 존재하는 빈 공간을 제1 절연 물질(15)로 매립한다. 제1 절연 물질(15)은 예컨대, 산화물일 수 있다.
도 3a 및 도 3b를 참조하면, 메모리막(13) 및 채널막(14)의 일부를 제거하여 하나의 채널 홀(CH) 내에서 적어도 두 부분으로 분리한다. 본 실시예에서는, 하나의 채널 홀(CH) 내의 메모리막(13) 및 채널막(14) 중에서 제1 방향을 기준으로 양쪽 가장자리에 배치된 부분을 제거한다. 그 결과, 하나의 채널 홀(CH) 내에는 제2 방향에서 일측 예컨대, 좌측에 존재하는 제1 메모리막(13A) 및 제1 채널막(14A)과, 제2 방향에서 타측 예컨대, 우측에 존재하는 제2 메모리막(13B) 및 제2 채널막(14B)이 존재하게 되며, 제1 및 제2 메모리막(13A, 13B)은 서로 분리되고, 제1 및 제2 채널막(14A, 14B) 역시 서로 분리된다. 또한, 제1 및 제2 메모리막(13A, 13B)은 서로 마주볼 수 있고, 제1 및 제2 채널막(14A, 14B) 역시 서로 마주볼 수 있다.
위와 같은 제1 및 제2 메모리막(13A, 13B)과 제1 및 제2 채널막(14A, 14B)의 형성은 일례로서 다음과 같은 공정으로 형성될 수 있다. 구체적으로, 도 2a 및 도 2b의 공정 결과물 상에 트렌치(T)와 대응하는 개구부를 갖고 나머지 부분은 덮는 마스크 패턴(M)을 형성한다. 여기서, 개구부는 하나의 채널 홀(CH) 내의 메모리막(13) 및 채널막(14) 중에서 제1 방향을 기준으로 양쪽 가장자리에 배치된 부분을 노출시킬 수 있다. 나아가, 하나의 개구부는 제1 방향에서 인접한 두개의 채널 홀(CH)의 일측 및 타측 가장자리에 배치된 메모리막(13) 및 채널막(14)을 동시에 노출시킬 수 있으며, 이러한 경우, 개구부의 폭을 크게 할 수 있어 마스크 패턴(M) 형성 공정이 용이하다. 또한, 전술한 바와 같이, 채널 홀(CH)의 제1 방향 직경이 상대적으로 큰 경우, 제1 방향에서 개구부 사이의 폭 즉, 메모리막(13) 및 채널막(14)이 잔류하게 될 부분의 폭이 충분히 확보될 수 있는 장점이 있다. 이어서, 마스크 패턴(M)을 식각 베리어로 적층 구조물을 식각하여 개구부와 대응하는 트렌치(T)를 형성한 후, 트렌치(T)를 제2 절연 물질(16)로 매립한다. 제2 절연 물질(16)은 예컨대, 산화물일 수 있다.
이와 같이 메모리막(13) 및 채널막(14)의 일부를 제거하여 하나의 채널 홀(CH) 내에서 분리된 제1 및 제2 메모리막(13A, 13B)과, 제1 및 제2 채널막(14A, 14B)을 형성하는 경우, 종래 기술에 비하여 동일한 면적에서 장치의 집적도를 두배증가시킬 수 있으며 장치의 동작 특성을 향상시킬 수 있다. 이에 대해서는 장치의 설명에서 보다 상세히 설명하기로 한다.
나아가, 본 실시예와 같은 마스크 패턴(M)을 이용하여 메모리막(13) 및 채널막(14)의 일부 제거 공정을 수행하는 경우, 개구부의 사이즈가 커서 마스크 패턴(M)의 형성 공정 및 후속 공정인 트렌치(T) 형성 공정, 제2 절연 물질(16) 매립 공정 등이 용이하게 수행될 수 있다.
한편, 본 실시예에서는 하나의 채널 홀(CH) 내의 메모리막(13) 및 채널막(14)을 두 부분으로 분리하였으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에서는 마스크 패턴(M)의 형상을 다양하게 변형하여 하나의 메모리막(13) 및 채널막(14)을 셋 이상의 부분으로 분리할 수도 있다.
도 4a 및 도 4b를 참조하면, 적층 구조물을 선택적으로 식각하여 슬릿(S)을 형성한다.
슬릿(S)은 도전층(12)을 제1 방향으로 연장하는 워드라인으로 분리하기 위한 것으로서, 제2 방향에서 인접한 채널 홀(CH)의 사이에 배치되면서 제1 방향으로 연장될 수 있다. 본 실시예에서는 슬릿(S)이 기판(10)을 노출시키는 깊이를 갖는 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니며, 슬릿(S)은 적어도 최하부의 도전층(12)을 관통하는 깊이를 가지면 족하다.
도 5a 및 도 5b를 참조하면, 슬릿(S)을 제3 절연 물질(17) 예컨대, 산화물로 매립한 후, 비트라인 콘택(BLC) 및 비트라인(BL) 형성 공정 등과 같은 공지의 후속 공정을 수행한다. 비트라인 콘택(BLC)은 하나의 채널 홀(CH) 각각과 중첩하도록 형성될 수 있고, 비트라인(BL)은 워드라인 연장 방향과 교차하는 제2 방향으로 연장하면서 비트라인 콘택(BLC)을 통하여 제2 방향으로 배열되는 채널 홀(CH) 내의 제1 및 제2 메모리막(13A, 13B)과 제1 및 제2 채널막(14A, 14B)과 연결될 수 있다.
이상으로 설명한 방법에 의해 도 5a 및 도 5b에 도시된 것과 같은 장치가 제조될 수 있다.
도 5a 및 도 5b를 다시 참조하면, 하나의 채널 홀(CH)의 측벽 상에는 서로 분리된 제1 메모리막(13A) 및 제2 메모리막(13B)이 형성되고, 제1 메모리막(13A) 및 제2 메모리막(13B) 각각의 측벽 상에는 서로 분리된 제1 채널막(14A) 및 제2 채널막(14B)이 형성된다.
따라서, 본 실시예의 장치에서는 하나의 도전층(12)과 하나의 채널홀(CH) 내의 제1 채널막(14A) 및 제1 메모리막(13A)이 하나의 단위 메모리 셀(MC1)을 이루고, 동일한 도전층(12)과 채널홀(CH) 내의 제2 채널막(14B) 및 제2 메모리막(13B)이 다른 단위 메모리 셀(MC2)을 이룬다. 종래 기술에서는, N층의 도전층이 존재하고 M개의 채널 홀이 존재할 때, 각 채널 홀에 하나의 메모리막 및 채널막이 배치되기 때문에 결국 N×M개의 메모리 셀이 형성될 수 있었다. 반면, 본 실시예에서는, N층의 도전층이 존재하고 M개의 채널 홀이 존재할 때, 각 채널 홀에 두 개의 메모리막(13A, 13B 참조) 및 두 개의 채널막(14A, 14B)이 배치되기 때문에 결국 N×2M개의 메모리 셀이 형성된다. 즉, 집적도가 두배로 증가할 수 있다.
또한, 본 실시예에서는 메모리막(13) 뿐만 아니라 채널막(14)까지 분리함으로써, 장치의 동작 특성을 개선할 수 있다. 만약 메모리막(13)만 분리되고 채널막(14)은 분리되지 않는다면, 메모리막(13)의 전하 저장막의 전하 저장 상태에 따라 장치가 제대로 동작하지 않는 문제가 발생할 수 있기 때문이다. 예를 들어, 메모리막(13)이 제1 및 제2 메모리막(13A, 13B)으로 분리된 반면 채널층(14)은 분리되지 않은 상태에서 하나의 도전층(12)과 접하는 제1 메모리막(13A)에는 전자가 채워져 있고 제2 메모리막(13B)에는 전자가 채워져 있지 않다고 가정할 때, 제1 메모리막(13A)과 접하는 채널막(14) 부분의 저항은 상대적으로 높은 반면 제2 메모리막(13B)과 접하는 채널막(14) 부분의 저항은 상대적으로 낮게 된다. 따라서, 제1 메모리막(13A)에 전자가 채워진 경우에는 채널막(14)을 통하여 전류가 흐르지 않아야 함에도 불구하고 제2 메모리막(13B)과 접하는 채널막(14B) 부분을 통하여 전류가 우회하여 흐르기 때문에, 메모리 셀의 온/오프를 제어할 수 없는 등 장치가 동작에 문제가 발생한다. 따라서, 본 실시예에서는 메모리막(13) 및 채널막(14)의 일부를 일괄 제거함으로써 장치의 동작 특성을 개선할 수 있다.
또한, 전술한 바와 같이, 하나의 채널 홀(CH) 내의 메모리막 및 채널막이 셋 이상으로 분리될 수 있으며, 이러한 경우 하나의 도전층(12)과 하나의 채널 홀(CH) 내의 메모리막 및 채널막은 셋 이상의 단위 메모리 셀을 구성할 수 있다.
한편, 도 5a 및 도 5b의 장치는 전술한 방법 외에도 다른 여러가지 방법을 통하여서도 제조될 수 있다. 예컨대, 도 6 및 도 7에서 설명되는 방법을 통하여서도 제조될 수 있다.
도 6 및 도 7은 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 도면이다.
도 6를 참조하면, 도 1a의 공정에서 도전층(12) 대신 희생층(22)을 적층한 것을 제외하고는, 도 1a 내지 도 3b의 공정과 실질적으로 동일한 공정을 수행한다.
도 7을 참조하면, 도 6의 층간 절연층(11) 및 희생층(22)의 적층 구조물을 선택적으로 식각하여 슬릿(S)을 형성한다. 슬릿(S)은 희생층(22)을 제거하기 위한 것으로서, 적어도 최하부의 희생층(12)을 관통하는 깊이를 가지면 족하다. 나아가, 슬릿(S)은 후속 공정으로 형성될 도전층(12)이 제1 방향으로 연장하는 워드라인으로 분리될 수 있도록, 제2 방향에서 인접한 채널 홀(CH)의 사이에 배치되면서 제1 방향으로 연장될 수 있다.
이어서, 슬릿(S)에 의해 드러난 희생층(22)을 제거한다. 희생층(22)이 제거된 공간을 도면부호 G로 표기하였다.
이어서, 희생층(22)이 제거된 공간을 도전 물질로 매립하면 도 4a 및 도 4b와 같은 결과물이 얻어질 수 있다. 이후의 후속 공정은 도 5a 및 도 5b에서 설명한 것과 실질적으로 동일하다.
본 실시예의 경우, 희생층(22)을 이용하기 때문에, 도전층(12)으로 식각이 어려운 금속 또는 금속 질화물까지 이용할 수 있는 장점이 있다. 게다가, 희생층(22) 제거 공정시 채널 홀(CH) 내의 구조물들(13, 14 및 15 참조) 뿐만 아니라 제2 절연 물질(16)까지 지지 구조로서 역할할 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11: 층간 절연층
12: 도전층 13: 메모리막
14: 채널막 15: 제1 절연 물질
16: 제2 절연 물질 17: 제3 절연 물질
M: 마스크 패턴 T: 트렌치
CH: 채널 홀 S: 슬릿

Claims (15)

  1. 기판 상에 배치되고, 복수의 층간 절연층 및 복수의 도전층이 교대로 적층된 적층 구조물;
    상기 적층 구조물을 관통하여 상기 기판을 노출시키는 복수의 홀;
    상기 홀 각각의 측벽 상에 형성된 제1 및 제2 메모리막; 및
    상기 제1 및 제2 메모리막 각각의 측벽 상에 형성된 제1 및 제2 채널막을 포함하고,
    상기 제1 메모리막과 상기 제2 메모리막은 서로 분리되고,
    상기 제1 채널막과 상기 제2 채널막은 서로 분리된
    비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 메모리막과 상기 제2 메모리막은 서로 마주보고,
    상기 제1 채널막과 상기 제2 채널막은 서로 마주보는
    비휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 제1 및 제2 메모리막은 각각, 상기 도전층에 가까운 쪽부터 순차적으로 배치되는 전하 차단막, 전하 저장막 및 터널 절연막을 포함하는
    비휘발성 메모리 장치.
  4. 제1 항에 있어서,
    상기 적층 구조물을 관통하는 복수의 트렌치; 및
    상기 트렌치 각각의 내에 매립되는 절연 물질을 더 포함하고,
    상기 트렌치 각각은, 제1 방향에서 하나의 홀의 일측 가장자리, 및 상기 하나의 홀과 인접한 홀의 타측 가장자리와 동시에 중첩하고,
    상기 제1 및 제2 메모리막과 상기 제1 및 제2 채널막은 상기 트렌치와 중첩하지 않는 홀의 측벽 상에 배치되는
    비휘발성 메모리 장치.
  5. 제4 항에 있어서,
    상기 홀은,
    제1 방향의 직경이 상기 제1 방향과 교차하는 제2 방향의 직경보다 큰 타원 형상을 갖는
    비휘발성 메모리 장치.
  6. 기판 상에 복수의 층간 절연층 및 복수의 도전층이 교대로 적층된 적층 구조물을 형성하는 단계;
    상기 적층 구조물을 관통하여 상기 기판을 노출시키는 복수의 홀을 형성하는 단계;
    상기 홀 각각의 전체 측벽 상에 메모리막을 형성하는 단계;
    상기 메모리막의 전체 측벽 상에 채널막을 형성하는 단계; 및
    상기 메모리막 및 상기 채널막의 일부를 제거하여, 상기 홀 내에서 적어도 두 부분으로 분리하는 단계
    를 포함하는 비휘발성 메모리 장치의 제조 방법.
  7. 제6 항에 있어서,
    상기 메모리막 및 상기 채널막을 분리하는 단계는,
    상기 채널막 형성 단계 후에, 제1 방향에서 상기 홀의 양측 가장자리의 상기 메모리막 및 상기 채널막을 노출시키는 복수의 개구부를 갖는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 마스크로 상기 개구부에 의해 노출된 상기 메모리막 및 상기 채널막을 식각하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  8. 제7 항에 있어서,
    상기 개구부 각각은,
    제1 방향에서 하나의 홀의 일측 가장자리의 상기 메모리막 및 상기 채널막과, 상기 하나의 홀과 인접한 홀의 타측 가장자리의 상기 메모리막 및 상기 채널막을 동시에 노출시키는
    비휘발성 메모리 장치의 제조 방법.
  9. 제7 항에 있어서,
    상기 홀은,
    상기 제1 방향의 직경이 상기 제1 방향과 교차하는 제2 방향의 직경보다 큰 타원 형상을 갖는
    비휘발성 메모리 장치의 제조 방법.
  10. 제7 항에 있어서,
    상기 메모리막 및 상기 채널막을 식각하는 단계 후에,
    식각된 영역을 절연 물질로 매립하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  11. 기판 상에 복수의 층간 절연층 및 복수의 희생층이 교대로 적층된 적층 구조물을 형성하는 단계;
    상기 적층 구조물을 관통하여 상기 기판을 노출시키는 복수의 홀을 형성하는 단계;
    상기 홀 각각의 전체 측벽 상에 메모리막을 형성하는 단계;
    상기 메모리막의 전체 측벽 상에 채널막을 형성하는 단계;
    상기 메모리막 및 상기 채널막의 일부를 제거하여, 상기 홀 내에서 적어도 두 부분으로 분리하는 단계;
    상기 희생층을 제거하는 단계; 및
    상기 희생층이 제거된 공간에 도전 물질을 매립하여 도전층을 형성하는 단계
    를 포함하는 비휘발성 메모리 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 메모리막 및 상기 채널막을 분리하는 단계는,
    상기 채널막 형성 단계 후에, 제1 방향에서 상기 홀의 양측 가장자리의 상기 메모리막 및 상기 채널막을 노출시키는 복수의 개구부를 갖는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 마스크로 상기 개구부에 의해 노출된 상기 메모리막 및 상기 채널막을 식각하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 개구부 각각은,
    제1 방향에서 하나의 홀의 일측 가장자리의 상기 메모리막 및 상기 채널막과, 상기 하나의 홀과 인접한 홀의 타측 가장자리의 상기 메모리막 및 상기 채널막을 동시에 노출시키는
    비휘발성 메모리 장치의 제조 방법.
  14. 제12 항에 있어서,
    상기 홀은,
    상기 제1 방향의 직경이 상기 제1 방향과 교차하는 제2 방향의 직경보다 큰 타원 형상을 갖는
    비휘발성 메모리 장치의 제조 방법.
  15. 제12 항에 있어서,
    상기 메모리막 및 상기 채널막을 식각하는 단계 후에,
    식각된 영역을 절연 물질로 매립하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.



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