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KR20140088384A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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KR20140088384A
KR20140088384A KR1020130000207A KR20130000207A KR20140088384A KR 20140088384 A KR20140088384 A KR 20140088384A KR 1020130000207 A KR1020130000207 A KR 1020130000207A KR 20130000207 A KR20130000207 A KR 20130000207A KR 20140088384 A KR20140088384 A KR 20140088384A
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KR
South Korea
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memory
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bit line
memory string
common source
Prior art date
Application number
KR1020130000207A
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Inventor
세이이치 아리토메
Original Assignee
에스케이하이닉스 주식회사
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Publication date
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Abstract

반도체 메모리 장치는 기판 상에 여러 층으로 적층되는 메모리 블록들을 포함하고, 홀수 층의 메모리 블록들에 포함된 메모리 스트링들과 짝수 층의 메모리 블록들에 포함된 메모리 스트링들이 비트라인들 또는 공통 소스 라인을 공유하는 메모리 어레이, 및 선택된 메모리 스트링의 데이터 입출력 동작을 위해 메모리 블록들로 동작 전압들을 인가하도록 구성된 동작 회로를 포함하며, 선택된 메모리 스트링의 리드 동작 시 동작 회로가 선택된 메모리 스트링과 공통 소스 라인을 공유하는 상부 또는 하부의 비선택 메모리 스트링의 반도체 소자들을 턴온시킨다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 기판에 수직으로 적층되는 메모리 셀들을 포함하는 반도체 메모리 장치에 관한 것이다.
데이터 저장 용량을 늘이기 위해서는 정해진 면적에 더 많은 수의 메모리 셀들을 형성해야 한다. 이를 위해 메모리 셀 사이즈를 줄이고 있으나 메모리 셀의 사이즈를 줄이는 데에는 한계가 있다. 다른 방안으로써 반도체 기판으로부터 메모리 셀들을 수직으로 적층하는 3차원 구조의 메모리 블록(또는 메모리 스트링)이 제시되고 있다. 이러한 3차원 구조의 메모리 스트링은 실리콘으로 이루어진 수직 채널을 포함하며 수직 채널은 비트라인과 공통 소스 라인 사이에 형성된다.
한편, 3차원 구조의 메모리 블록에서 공통 소스 라인의 저항은 리드 동작의 신뢰성을 저하시킨다. 예로써, 리드 동작 시 공통 소스 라인의 높은 저항에 의해 수직 채널에서 흐르는 전류의 양이 감소되고 공통 소스 라인에서의 전압이 높아져서 오동작이 발생될 수 있다. 이는 비트라인에 프리차지된 전압이 공통 소스 라인을 통해 충분이 디스차지되지 못하게 됨에 따라 발생되는 현상 중 하나에 해당된다.
본 발명의 실시예는 동작 특성을 향상시킬 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 기판 상에 여러 층으로 적층되는 메모리 블록들을 포함하고, 홀수 층의 메모리 블록들에 포함된 메모리 스트링들과 짝수 층의 메모리 블록들에 포함된 메모리 스트링들이 비트라인들 또는 공통 소스 라인을 공유하는 메모리 어레이, 및 선택된 메모리 스트링의 데이터 입출력 동작을 위해 메모리 블록들로 동작 전압들을 인가하도록 구성된 동작 회로를 포함하며, 선택된 메모리 스트링의 리드 동작 시 동작 회로가 선택된 메모리 스트링과 공통 소스 라인을 공유하는 상부 또는 하부의 비선택 메모리 스트링의 반도체 소자들을 턴온시킨다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 기판 상에 수평과 수직으로 배열되는 메모리 스트링들 중 홀수 층의 메모리 스트링들과 짝수 층의 메모리 스트링들이 비트라인들 또는 공통 소스 라인을 공유하고, 선택된 메모리 스트링의 리드 동작 시 상부 또는 하부의 비선택 메모리 스트링을 통해 공통 소스 라인으로부터 비선택 메모리 스트링의 비트라인으로 전류 패스를 제공한다.
본 발명의 실시예는 동작 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 어레이에 포함된 메모리 스트링을 설명하기 위한 입체도이다.
도 3은 도 1의 메모리 어레이에 포함된 메모리 스트링을 설명하기 위한 회로도이다.
도 4는 도 2의 메모리 스트링에서 메모리 셀의 평면 구조 및 단면 구조를 설명하기 위한 도면이다.
도 5는 도 1의 메모리 어레이에 포함된 메모리 블록층을 설명하기 위한 회로도이다.
도 6은 도 1의 메모리 어레이를 설명하기 위한 블록도이다.
도 7은 도 1의 메모리 어레이를 설명하기 위한 회로도이다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다.
도 9는 도 8에서 공통 소스 라인과 비트라인을 통해 형성되는 전류 패스를 설명하기 위한 회로도이다.
도 10은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 11은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 12는 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 어레이(110) 및 주변 회로(120~150)를 포함한다. 주변 회로(120~150)는 동작 회로(130~150) 및 동작 제어 회로(120)를 포함한다.
메모리 어레이(110)는 기판 상에 적층된 다수의 메모리 블록층들(110BL1~110BL4)을 포함한다. 각각의 메모리 블록층은 수평으로 배열된 메모리 블록들을 포함한다. 각각의 메모리 블록은 비트라인들과 소스 라인 사이에 연결된 메모리 스트링들을 포함한다. 메모리 스트링의 구조를 구체적으로 설명하면 다음과 같다.
도 2는 도 1의 메모리 어레이에 포함된 메모리 스트링을 설명하기 위한 입체도이다. 도 3은 도 1의 메모리 어레이에 포함된 메모리 스트링을 설명하기 위한 회로도이다.
도 2 및 도 3을 참조하면, 웰(예를 들어, P웰)(PW)이 형성된 반도체 기판 상에 소스 라인(SL)이 형성된다. 소스 라인(SL) 상에는 수직 채널층(SP)이 형성된다. 수직 채널층(SP)의 상부는 비트라인(BL)과 연결된다. 수직 채널층(SP)은 폴리실리콘으로 형성될 수 있다. 수직 채널층(SP)의 서로 다른 높이에서 수직 채널층(SP)을 감싸도록 다수의 도전막들(SGS, WL0~WLn, SGD)이 형성된다. 수직 채널층(SP)의 표면에는 전하 저장막을 포함하는 다층막(미도시)이 형성되며, 다층막은 수직 채널층(SP)과 도전막들(SGS, WL0~WLn, SGD) 사이에도 위치한다.
최하부 도전막은 소스 셀렉트 라인(SGS)이 되고, 최상부 도전막은 드레인 셀렉트 라인(SGD)이 된다. 셀렉트 라인들(SGS, SGD) 사이의 도전막들은 워드라인들(WL0~WLn)이 된다. 다시 말해, 반도체 기판 상에는 서로 다른층에 형성되는 도전막들(SGS, WL0~WLn, SGD)이 다층으로 형성되고, 도전막들(SGS, WL0~WLn, SGD)을 관통하는 수직 채널층(SP)이 비트라인(BL)과 반도체 기판에 형성된 소스 라인(SL) 사이에 수직으로 연결된다.
수직 채널층(SP)을 최상부 도전막(SGD)이 감싸는 부분에서 드레인 셀렉트 트랜지스터(SDT)가 형성되고, 수직 채널층(SP)을 최하부 도전막(SGS)이 감싸는 부분에서 소스 셀렉트 트랜지스터(SST)가 형성된다. 수직 채널층(SP)을 중간 도전막들(WL0~WLn)이 감싸는 부분들에서 메모리 셀들(C0~Cn)이 형성된다.
상기의 구조에 의해, 메모리 스트링은 소스 라인(SL)과 비트라인(BL) 사이에 기판과 수직으로 연결되는 소스 셀렉트 트랜지스터(SST), 메모리 셀들(C0~Cn) 및 드레인 셀렉트 트랜지스터(SDT)를 포함한다.
도 4는 도 2의 메모리 스트링에서 메모리 셀의 평면 구조 및 단면 구조를 설명하기 위한 도면이다.
도 4를 참조하면, 파이프 채널층(401)은 내부가 비어있는 원통형으로 형성될 수 있다. 파이프 채널층(401)은 반도체층으로 형성될 수 있다. 특히, 파이프 채널층(401)은 전도성을 갖지 않을 정도의 불순물(예, 5가 불순물)이 도핑된 폴리실리콘막이나 불순물이 도핑되지 않은 폴리실리콘막으로 형성될 수 있다. 전하 저장막을 포함하는 적층막(403)은 파이프 채널층(401)을 감싸도록 형성된다. 적층막(403)은 터널 절연막/전하 저장막/블로킹 절연막의 적층 구조로 형성될 수 있다. 터널 절연막은 산화막으로 형성되고, 전하 저장막은 질화막으로 형성되고, 블로킹 절연막은 산화막으로 형성하거나 질화막보다 유전상수가 높은 고유전 절연막으로 형성할 수 있다. 전하 저장막과 파이프 채널층(401) 사이에 터널 절연막이 위치한다. 도전막들은 파이프 채널층(401)을 서로 다른 높이에서 감싸도록 형성된다. 일예로써, 워드라인으로 사용되는 도전막은 폴리실리콘막(405)으로 형성되며, 도전막의 외벽은 금속 실리사이드(407)로 형성될 수 있다. 파이프 채널층(401)과 워드라인(405, 407) 사이에 적층막(403)이 위치한다.
도 5는 도 1의 메모리 어레이에 포함된 메모리 블록층을 설명하기 위한 회로도이다.
도 5를 참조하면, 메모리 블록층(110BL1)은 기판 상에 수평으로 배열된 다수의 메모리 블록들(MB; 편의상 2개만 도시됨)을 포함한다. 각각의 메모리 블록(MB)은 비트라인들(BL1~BL3; 편의상 3개만 도시됨)과 공통 소스 라인(SL) 사이에 연결된 메모리 스트링들을 포함한다. 메모리 블록층(110BL1) 내에서 메모리 블록들(MB)은 비트라인들(BL1~BL3)을 공유하고, 메모리 블록들(MB)의 공통 소스 라인(SL)은 분리된다. 비트라인들(BL1~BL3)은 메모리 블록들(MB)이 수평으로 배열된 방향과 평행한 방향으로 연장된다.
각각의 메모리 블록(MB) 내에서 비트라인마다 다수개의 메모리 스트링들이 연결된다. 각각의 메모리 스트링들은 공통 소스 라인(SL)과 연결되는 제1 선택 트랜지스터(또는 소스 선택 트랜지스터)(SST), 비트라인(BL1)과 연결되는 제2 선택 트랜지스터(또는 드레인 선택 트랜지스터)(SGT), 제1 및 제2 선택 트랜지스터들(SST, SGT) 사이에 수직으로 직렬 연결되는 메모리 셀들(C0~Cn)을 포함한다.
메모리 블록(MB) 내에서, 공통 소스 라인(SL)과 공통으로 연결되는 메모리 스트링들의 소스 선택 트랜지스터들(SST)의 소스 선택 라인들(SGS1~SGS3; 편의상 3개만 도시됨)은 서로 연결되고, 동일한 동작 전압에 의해 동작될 수 있다. 소스 선택 라인들(SGS1~SGS3; 편의상 3개만 도시됨)은 메모리 블록(MB) 내에서 서로 연결되며 수평으로 인접한 다른 메모리 블록의 소스 선택 라인들과는 분리된다.
또한, 메모리 블록(MB) 내에서, 비트라인(BL1)과 공통으로 연결되는 메모리 스트링들의 드레인 선택 트랜지스터들(SGT)의 드레인 선택 라인들(SGD1~SGD3)이 분리되고, 다른 동작 전압들에 의해 독립적으로 동작한다. 특히, 드레인 선택 라인들(SGD1~SGD3)은 비트라인들(BL1~BL3)과 교차하는 방향으로 연장될 수 있다. 또한, 메모리 블록(MB) 내에서, 동일층에 형성되어 수평으로 인접한 메모리 셀들의 워드라인들은 서로 연결된다.
도 6은 도 1의 메모리 어레이를 설명하기 위한 블록도이다.
도 6을 참조하면, 도 5에서 설명한 메모리 블록층들이 적어도 2층 이상 적층된다. 홀수 층의 메모리 블록층들(110BL1, 110BL3)에 포함된 메모리 블록들(또는 메모리 스트링들)과 짝수 층의 메모리 블록층들(110BL2, 110BL4)에 포함된 메모리 블록들(또는 메모리 스트링들)이 비트라인들(BLA0~BLA2) 또는 공통 소스 라인(SLA, SLB, SLC)을 공유한다.
구체적으로 예를 들면, 홀수 층의 메모리 블록층(110BL3)은 상부에 적층된 짝수 층의 메모리 블록층(110BL4)과 비트라인들(BLB0~BLB2)을 공유하고, 하부에 적층된 짝수 층의 메모리 블록층(110BL2)과 공통 소스 라인(SLB)을 공유할 수 있다. 반대로, 짝수 층의 메모리 블록층이 상부에 적층된 홀수 층의 메모리 블록층과 비트라인들을 공유하고, 하부에 적층된 홀수 층의 메모리 블록층과 공통 소스 라인을 공유할 수도 있다. 이를 위해, 비트라인들(BLA0~BLA2)과 비트라인들(BLB0~BLB2)이 서로 다른층에 각각 형성되고, 공통 소스 라인들(SLA~SLC)이 각각 서로 다른층에 형성된다. 보다 구체적으로 설명하면 다음과 같다.
도 7은 도 1의 메모리 어레이를 설명하기 위한 회로도이다.
도 7을 참조하면, 각각의 메모리 블록층(110BL3)은 다수의 메모리 블록들을 포함하고, 각각의 메모리 블록들은 다수의 메모리 스트링들(ST)을 포함한다. 서로 다른 메모리 블록층에 포함되고 비트라인(BL)을 공유하는 메모리 스트링들은 대칭 구조로 적층된다. 즉, 짝수 층에 배열되는 메모리 스트링(또는 메모리 블록)과 홀수 층에 배열되는 메모리 스트링(또는 메모리 블록)은 대칭 구조로 적층된다. 마찬가지로, 서로 다른 메모리 블록층에 포함되고 공통 소스 라인(SL)을 공유하는 메모리 스트링들은 대칭 구조로 적층된다.
수직으로 인접한 메모리 블록들(또는 메모리 스트링들)은 워드라인들(WL0~WLn)을 서로 공유하고, 수평으로 인접한 메모리 블록들은 워드라인들이 분리된다. 즉, 동일한 메모리 블록층에 포함된 메모리 블록들의 워드라인들은 서로 분리된다. 그리고, 동일한 영역에 적층된 메모리 블록들(또는 메모리 스트링들)의 워드라인들(WL0~WLn)은 서로 연결된다.
동일한 메모리 블록에 포함된 메모리 스트링들은 공통 소스 라인(SL)에 공통으로 연결되고, 동일한 메모리 블록층에 배열된 메모리 블록들의 공통 소스 라인들은 서로 분리된다. 즉, 동일한 층에 배열된 메모리 블록들은 서로 다른 공통 소스 라인들과 연결된다.
동일한 메모리 블록 내에서, 비트라인(BL)을 공유하는 메모리 스트링들의 드레인 선택 트랜지스터들의 게이트 라인들(또는 드레인 선택 라인들)(SGD)은 서로 분리되는 것이 바람직하다. 또한, 동일한 메모리 블록 내에서, 공통 소스 라인(SL)을 공유하는 메모리 스트링들의 소스 선택 트랜지스터들의 게이트 라인들(또는 소스 선택 라인들)(SGS)은 서로 연결될 수 있다.
다시, 도 1 및 도 7을 참조하면, 동작 제어 회로(120)는 선택된 메모리 블록에 포함된 메모리 셀들의 리드 동작을 포함하는 데이터의 입출력 동작을 제어하도록 구성된다. 이러한 동작 제어 회로(120)는 외부로부터 입력되는 명령 신호(CMD)에 응답하여 데이터 입출력 동작에 필요한 전압들(예, Vsgd, Vread, Vpass_read, Vpgm, Vpass_pgm, Vsgs, Vsl)의 생성을 제어하기 위한 전압 제어 신호(CMD_OPV)를 동작 전압 공급 회로(130)로 출력한다. 또한, 동작 제어 회로(120)는 리드 동작, 프로그램 동작 및 소거 동작 중 선택되는 동작에 따라 페이지 읽기/쓰기 회로(150)에 포함된 회로(예, 페이지 버퍼)의 동작을 제어하기 위한 동작 제어 신호(CMD_RW)를 읽기/쓰기 회로(150)로 출력한다.
특히, 동작 제어 회로(120)는 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 서로 다른 층에 형성된 비트라인 그룹들(BLA0~BLAk, BLB0~BLBk) 중 한 그룹의 비트라인들을 선택하기 위한 비트라인 선택 신호(BL_SEL)를 비트라인 제어 회로(140)로 출력할 수 있다. 또한, 동작 제어 회로(120)는 비선택된 비트라인들로 인가되는 전압의 생성을 제어하기 위한 비트라인 전압 제어 신호(CMD_VBL)를 비트라인 제어 회로(140)로 출력할 수 있다.
동작 회로(130~150)는, 동작 제어 회로(120)의 제어에 따라, 선택된 메모리 스트링(ST)의 데이터 입출력 동작을 위해 메모리 블록들로 동작 전압들을 인가하도록 구성된다. 특히, 동작 회로(130~150)는 선택된 메모리 스트링(ST)의 리드 동작 시 선택된 메모리 스트링(ST)과 공통 소스 라인(SL)을 공유하는 상부 또는 하부의 비선택 메모리 스트링의 반도체 소자들(예, 선택 트랜지스터들과 메모리 셀들)을 턴온시킨다. 즉, 선택된 메모리 스트링(ST)의 리드 동작 시 상부 또는 하부의 비선택 메모리 스트링을 통해 공통 소스 라인(SL)으로부터 비선택 메모리 스트링의 비트라인으로 전류 패스가 추가로 제공된다. 구체적인 내용은 후술하기로 한다.
이러한 동작 회로는 동작 전압 공급 회로(130), 비트라인 제어 회로(140) 및 읽기/쓰기 회로(150)를 포함한다.
전압 공급 회로(130)는 동작 제어 회로(120)의 전압 제어 신호(CMD_OPV)에 응답하여 메모리 셀들의 데이터 입출력에 필요한 동작 전압들(예, Vsgd, Vread, Vpass_read, Vpgm, Vpass_pgm, Vsgs, Vsl 등등)을 메모리 블록들로 출력한다.
읽기/쓰기 회로(150)는 비트라인들(BLA0~BLAk 또는 BLB0~BLBk)을 통해 메모리 어레이(110)와 연결된다. 읽기/쓰기 회로(150)는 동작 제어 회로(120)의 동작 제어 신호(CMD_RW)에 응답하여 메모리 셀들에 저장되는 데이터에 따라 비트라인들을 선택적으로 프리차지하거나, 비트라인들의 전압 변화(또는 전류 변화)를 센싱하여 메모리 셀들에 저장된 데이터를 래치한다.
비트라인 제어 회로(140)는 리드 동작 시 선택된 메모리 스트링의 비트라인을 읽기/쓰기 회로(150)와 연결시키고, 선택된 메모리 스트링과 공통 소스 라인(SL)을 공유하는 상부 또는 하부의 비선택 메모리 스트링의 비트라인에 접지 전압을 인가하도록 구성된다. 이때, 비선택 메모리 스트링에 포함된 반도체 소자들(예, 셀렉트 트랜지스터들과 메모리 셀들)은 동작 전압 공급 회로(130)에 의해 모두 턴온될 수 있다. 그 결과, 선택된 메모리 스트링과 비선택 메모리 스트링에 포함된 반도체 소자들이 모두 턴온되는 경우, 선택된 메모리 스트링(ST)의 비트라인(BL)과 공통 소스 라인(SL) 사이에 제1 전류 패스가 형성되고, 선택된 메모리 스트링(ST)의 비트라인(BL)과 비선택 메모리 스트링의 비트라인 사이에 제2 전류 패스가 형성된다. 자세한 내용은 후술하기로 한다.
이러한 비트라인 제어 회로(140)는 비트라인 전압 공급 회로(141)와 비트라인 스위칭 회로(143)를 포함한다. 비트라인 전압 공급 회로(141)는 비트 라인 전압 제어 신호(CMD_VBL)에 응답하여 프로그램 동작 시 비선택 메모리 스트링의 비트라인에 접지 전압이나 프리차지 전압을 인가하고, 소거 동작 시 상기 비선택 메모리 스트링의 비트라인에 소거 전압을 인가할 수 있다. 비트라인 스위칭 회로(143)는 비트라인 선택 신호(BL_SEL)에 응답하여 선택된 메모리 스트링들의 비트라인들(예, BLA0~BLAk)을 읽기/쓰기 회로(150)와 연결시키고, 비선택 메모리 스트링들의 비트라인들(예, BLB0~BLBk)에는 비트라인 전압 공급 회로(141)에서 생성된 접지 전압(예, 0V), 프리차지 전압(예, Vcc) 또는 소거 전압(Verase)을 전달할 수 있다.
이하, 상기에서 설명한 구성들을 포함하는 반도체 메모리 장치의 동작을 설명하기로 한다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다. 도 9는 도 8에서 공통 소스 라인과 비트라인을 통해 형성되는 전류 패스를 설명하기 위한 회로도이다.
도 8을 참조하면, 제1 내지 제4 메모리 블록층들에 각각 포함된 제1 내지 제6 스트링들(ST1~ST6)이 도시되어 있다. 제1 메모리 스트링(ST1)은 제3 메모리 블록층에서 선택된 메모리 블록에 포함된 스트링들 중 선택된 메모리 스트링이다.
제2 메모리 스트링(ST2)은 제3 메모리 블록층의 선택된 메모리 블록에서 제1 메모리 스트링(ST1)과 비트라인(BLB)과 공통 소스 라인(SLB)과 워드라인들(WL0~WLn)을 공유하는 메모리 스트링이다. 제1 메모리 스트링(ST1)과 제2 메모리 스트링(ST2)은 소스 선택 라인들(SGS_C3, SGS_C2)이 서로 연결될 수 있으며, 드레인 선택 라인들(SGD_C3, SGD_C2)은 서로 분리될 수 있다.
제3 메모리 스트링(ST3)은 제2 메모리 블록층의 메모리 블록들 중에서 제3 메모리 블록층의 선택된 메모리 블록과 공통 소스 라인(SLB)을 공유하는 메모리 블록에 포함된 메모리 스트링이다. 즉, 제3 메모리 스트링(ST3)은 제1 메모리 스트링(ST1)과 공통 소스 라인(SLB)을 공유하며 하부에 인접한 메모리 스트링이다. 제2 메모리 블록층의 메모리 블록들은 수직으로 인접한 메모리 블록층의 메모리 블록들과 워드라인들(WL0~WLn)을 공유하므로, 제3 메모리 스트링(ST3)은 제1 메모리 스트링(ST1)과 워드라인들(WL0~WLn)을 공유한다.
제4 메모리 스트링(ST4)은 제4 메모리 블록층의 메모리 블록들 중에서 제3 메모리 블록층의 선택된 메모리 블록과 비트 라인(BLB)을 공유하는 메모리 블록에 포함된 메모리 스트링이다. 즉, 제4 메모리 스트링(ST4)은 제1 메모리 스트링(ST1)과 비트 라인(BLB)을 공유하며 상부에 인접한 메모리 스트링이다. 제4 메모리 블록층의 메모리 블록들은 수직으로 인접한 메모리 블록층의 메모리 블록들과 워드라인들(WL0~WLn)을 공유하므로, 제4 메모리 스트링(ST4)은 제1 메모리 스트링(ST1)과 워드라인들(WL0~WLn)을 공유한다.
제5 메모리 스트링(ST5)은 제1 메모리 블록층의 메모리 블록들 중에서 제2 메모리 블록층의 선택된 메모리 블록과 비트 라인(BLA)을 공유하는 메모리 블록에 포함된 메모리 스트링이다. 제5 메모리 스트링(ST5)은 제3 메모리 스트링(ST3)과 비트 라인(BLA)을 공유하며 하부에 인접한 메모리 스트링이다. 제2 메모리 블록층의 메모리 블록들은 수직으로 인접한 메모리 블록층의 메모리 블록들과 워드라인들(WL0~WLn)을 공유하므로, 제5 메모리 스트링(ST5)은 제1 메모리 스트링(ST1)과 워드라인들(WL0~WLn)을 공유한다.
제6 메모리 스트링(ST6)은 제3 메모리 블록층에서 비선택 메모리 블록에 포함된 메모리 스트링이다. 제6 메모리 스트링(ST6)은 제1 메모리 스트링(ST1)과 비트라인(BLB)을 공유하며, 제6 메모리 스트링(ST6)의 공통 소스 라인(SLB')과 워드라인들(WL0'~WLn')은 제1 메모리 스트링(ST1)의 공통 소스 라인(SLB)과 워드라인들(WL0~WLn)과 각각 분리된다.
비트라인들(BLA, BLB)은 서로 다른 층에 형성되고, 공통 소스 라인들(SLA, SLB, SLC)은 비트라인들(BLA, BLB) 사이의 서로 다른 층에 형성된다. 비트라인들(BLA, BLB)과 공통 소스 라인들(SLA, SLB, SLC)은 서로 교차하는 방향으로 형성될 수 있다.
전압 공급 회로(130)는 메모리 블록들(또는 메모리 스트링들)의 공통 소스 라인들(SLA, SLB, SLC), 소스 셀렉트 라인들(SGS_A1, SGS_A2, SGS_A3, SGS_B1, SGS_B2, SGS_B3, SGS_C1, SGS_C2, SGS_C3, SGS_D1, SGS_D2, SGS_D3), 워드라인(WL0~WLn) 및 드레인 셀렉트 라인들(SGD_A1, SGD_A2, SGD_A3, SGD_B1, SGD_B2, SGD_B3, SGD_C1, SGD_C2, SGD_C3, SGD_D1, SGD_D2, SGD_D3)로 데이터 입출력에 필요한 전압들을 다음의 표 1에서와 같이 인가한다.
Figure pat00001
참고로, 제2 메모리 스트링(ST2)에는 다음의 표 2와 같이 전압이 인가될 수 있다.
Figure pat00002
비트라인들(BLA, BLB)에는 비트라인 선택 신호(BL_SEL)에 응답하여 동작하는 비트라인 스위칭 회로(143)가 연결된다. 리드 동작 시 비트라인(BLB)이 선택되는 경우, 비트라인(BLB)은 비트라인 스위칭 회로(143)의 트랜지스터(N1)에 의해 읽기/쓰기 회로(150)와 연결되고, 비선택 비트라인(BLA)에는 비트라인 전압 공급 회로(141)에 의해 생성된 접지 전압(예, 0V)이 비트라인 스위칭 회로(143)의 트랜지스터(N4)에 의해 전달될 수 있다.
상기의 표 1에 도시된 전압 인가 조건 중에서 리드 동작 시 인가되는 전압들을 살펴보면, 메모리 스트링들(ST1, ST3, ST4, ST5)의 워드라인들(WL0~WLn) 중 선택된 워드라인에는 리드 전압(Vread)이 인가되고 비선택 워드라인들에는 메모리 셀을 턴온시키기 위한 리드 패스 전압(Vpass_read)이 인가된다. 선택된 메모리 스트링(ST1)의 비트라인(BLB)에는 읽기/쓰기 회로(150)에 의해 프리차지 전압(예, 1V)이 인가되고, 공통 소스 라인(SLB)에는 전압 공급 회로(130)에 의해 접지 전압(0V)이 인가된다. 또한, 선택된 메모리 스트링(ST1)의 셀렉트 라인들(SGS_C3, SGD_C3)에는 셀렉트 트랜지스터들을 턴온시키기 위한 전압(예, 4V)이 인가된다.
선택된 워드라인에 연결된 메모리 셀이 리드 전압(Vread)에 의해 턴온되는 경우, 도 9에서와 같이, 비트라인(BLB)으로부터 메모리 스트링(ST1)을 통해 공통 소스 라인(SLB)으로 제1 전류 패스(A)가 형성된다.
한편, 선택된 메모리 스트링(ST1)과 공통 소스 라인(SLB)을 공유하며 하부로 인접한 제3 메모리 스트링(ST3)에는 선택된 메모리 스트링(ST1)에 인가되는 동작 전압과 동일한 동작 전압이 인가된다. 예로써, 제3 메모리 스트링(ST3)의 워드라인들(WL0~WLn) 중 선택된 워드라인에는 리드 전압(Vread)이 인가되고 비선택 워드라인들에는 메모리 셀을 턴온시키기 위한 리드 패스 전압(Vpass_read)이 인가된다. 제3 메모리 스트링(ST3)의 비트라인(BLA)에는 비트라인 전압 공급 회로(141)의 의해 생성된 접지 전압이 비트라인 스위칭 회로(143)의 트랜지스터(N4)를 통해 인가되고, 공통 소스 라인(SLB)에는 전압 공급 회로(130)에 의해 접지 전압(0V)이 인가된다. 또한, 제3 메모리 스트링(ST3)의 셀렉트 라인들(SGS_B3, SGD_B3)에는 셀렉트 트랜지스터들을 턴온시키기 위한 전압(예, 4V)이 인가된다.
제3 메모리 스트링(ST3)에 포함된 반도체 소자들(예, 메모리 셀들 및 셀렉트 트랜지스터들)이 리드 전압(Vread)과 리드 패스 전압(Vpass_read)에 의해 모두 턴온되는 경우, 도 9에서와 같이, 공통 소스 라인(SLB)으로부터 제3 메모리 스트링(ST3)을 통해 비트 라인(BLA)으로 제2 전류 패스(B)가 추가로 형성된다. 즉, 선택된 메모리 스트링(ST1)의 비트라인(BLB)으로부터 제3 메모리 스트링(ST3)의 비트라인(BLA)까지의 제2 전류 패스(B)가 추가로 생성된다.
이렇게 전류 패스가 추가로 형성됨에 따라, 메모리 스트링(ST1)의 리드 동작 시 공통 소스 라인(SLB)의 저항에 의해 전류 패스가 영향을 받아 오동작이 발생하거나 동작의 신뢰성이 저하되는 것을 방지할 수 있다.
도 10은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1000)은 불휘발성 메모리 장치(1020)와 메모리 컨트롤러(1010)를 포함한다.
불휘발성 메모리 장치(1020)는 앞서 설명한 반도체 메모리 장치로 구성될 수 있다. 메모리 컨트롤러(1010)는 프로그램 루프, 리드 동작이나 소거 루프와 같은 일반 동작 모드에서 불휘발성 메모리 장치(1020)를 제어하도록 구성된다.
불휘발성 메모리 장치(1020)와 메모리 컨트롤러(1010)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(1011)은 프로세싱 유닛(1012)의 동작 메모리로써 사용된다. 호스트 인터페이스(1013)는 메모리 시스템(1000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1014)은 불휘발성 메모리 장치(1020)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1015)는 본 발명의 불휘발성 메모리 장치(1020)와 인터페이싱 한다. 프로세싱 유닛(1012)은 메모리 컨트롤러(1010)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(1000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(1020)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(1000)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(1010)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 11은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(1100)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(1100)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(1110)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(1120)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(1130)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(1140) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(1150)를 포함한다. 낸드 플래시 셀 어레이(1150)의 메모리 어레이는 도 2에 도시된 메모리 어레이가 적용될 수 있다.
도 12에는 본 발명에 따른 플래시 메모리 장치(1212)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 마이크로프로세서(1220), 램(1230), 사용자 인터페이스(1240), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1250) 및 메모리 시스템(1210)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(1200)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(1210)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(1210)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
110 : 메모리 어레이 110BL1~110BL4 : 메모리 블록층
120 : 동작 제어 회로 130 : 동작 전압 공급 회로
140 : 비트라인 제어 회로 150 : 읽기/쓰기 회로

Claims (17)

  1. 기판 상에 여러 층으로 적층되는 메모리 블록들을 포함하고, 홀수 층의 메모리 블록들에 포함된 메모리 스트링들과 짝수 층의 메모리 블록들에 포함된 메모리 스트링들이 비트라인들 또는 공통 소스 라인을 공유하는 메모리 어레이; 및
    선택된 메모리 스트링의 데이터 입출력 동작을 위해 상기 메모리 블록들로 동작 전압들을 인가하도록 구성된 동작 회로를 포함하며,
    상기 선택된 메모리 스트링의 리드 동작 시 상기 동작 회로가 상기 선택된 메모리 스트링과 상기 공통 소스 라인을 공유하는 상부 또는 하부의 비선택 메모리 스트링의 반도체 소자들을 턴온시키는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 짝수 층에 배열된 메모리 블록과 상기 홀수 층에 배열된 메모리 블록이 대칭 구조로 적층되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 홀수 층에 배열된 메모리 블록은 상부 짝수 층에 배열된 메모리 블록과 상기 비트라인들을 공유하고, 하부 짝수 층에 배열된 메모리 블록과 상기 공통 소스 라인을 공유하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    수직으로 인접한 메모리 블록들은 워드라인들을 서로 공유하고 수평으로 인접한 메모리 블록들은 워드라인들이 분리되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    각각의 메모리 블록에 포함된 메모리 스트링들은 상기 공통 소스 라인에 공통으로 연결되고, 동일한 층에서 서로 다른 메모리 블록들에 포함된 메모리 스트링들은 서로 다른 공통 소스 라인들과 연결되는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    각각의 메모리 스트링은 상기 공통 소스 라인과 연결되는 제1 선택 트랜지스터, 상기 비트라인과 연결되는 제2 선택 트랜지스터, 상기 제1 및 제2 선택 트랜지스터들 사이에 수직으로 직렬 연결되는 메모리 셀들을 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    각각의 메모리 블록 내에서 메모리 스트링들의 제1 선택 트랜지스터들은 동일한 동작 전압에 의해 동작하는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    각각의 메모리 블록 내에서 메모리 스트링들의 제2 선택 트랜지스터들은 다른 동작 전압들에 의해 독립적으로 동작하는 반도체 메모리 장치.
  9. 제 1 항에 있어서, 상기 동작 회로는,
    상기 선택된 메모리 스트링의 메모리 셀에 저장된 데이터를 독출하기 위한 읽기/쓰기 회로; 및
    비선택 메모리 스트링의 비트라인에 접지 전압을 인가하고 상기 선택된 메모리 스트링의 비트라인을 상기 읽기/쓰기 회로와 연결시키도록 구성된 비트라인 제어 회로를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 비트라인 제어 회로는,
    프로그램 동작 시 상기 비선택 메모리 스트링의 비트라인에 접지 전압이나 프리차지 전압을 인가하고, 소거 동작 시 상기 비선택 메모리 스트링의 비트라인에 소거 전압을 인가하기 위한 비트라인 전압 공급 회로; 및
    상기 선택된 메모리 스트링의 비트라인을 상기 읽기/쓰기 회로와 연결시키고, 상기 비선택 메모리 스트링의 비트라인에 상기 접지 전압, 상기 프리차지 전압 또는 상기 소거 전압을 전달하기 위한 비트라인 스위칭 회로를 포함하는 반도체 메모리 장치.
  11. 기판 상에 수평과 수직으로 배열되는 메모리 스트링들을 포함하고,
    상기 메모리 스트링들 중 홀수 층의 메모리 스트링들과 짝수 층의 메모리 스트링들이 비트라인들 또는 공통 소스 라인을 공유하고,
    선택된 메모리 스트링의 리드 동작 시 상부 또는 하부의 비선택 메모리 스트링을 통해 상기 공통 소스 라인으로부터 상기 비선택 메모리 스트링의 비트라인으로 전류 패스를 제공하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 홀수 층에 배열된 메모리 스트링들은 상부 짝수 층에 배열된 메모리 스트링들과 상기 비트라인들을 공유하고, 하부 짝수 층에 배열된 메모리 스트링과 상기 공통 소스 라인을 공유하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 선택된 메모리 스트링의 비트라인에는 프리차지 전압이 인가되고 상기 비선택 메모리 스트링의 비트라인에는 접지 전압이 인가되는 반도체 메모리 장치.
  14. 제 11 항에 있어서,
    상기 리드 동작 시 상기 공통 소스 라인에 접지 전압이 인가되는 반도체 메모리 장치.
  15. 제 11 항에 있어서,
    상기 전류 패스를 제공하기 위해 상기 비선택 메모리 스트링에 포함된 반도체 소자들이 모두 턴온되는 반도체 메모리 장치.
  16. 제 11 항에 있어서,
    상기 선택된 메모리 스트링과 상기 비선택 메모리 스트링에 동일한 동작 전압이 인가되는 반도체 메모리 장치.
  17. 제 11 항에 있어서,
    상기 리드 동작 시 상기 선택된 메모리 스트링의 반도체 소자들이 모두 턴온되면, 상기 선택된 메모리 스트링의 비트라인으로부터 상기 공통 소스 라인까지의 제1 전류 패스와 상기 선택된 메모리 스트링의 비트라인으로부터 상기 비선택 메모리 스트링의 비트라인까지의 제2 전류 패스가 생성되는 반도체 메모리 장치.
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