KR101747341B1 - 유기전계 발광소자용 기판 및 그 제조 방법 - Google Patents
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Abstract
본 발명은, 게이트 배선과 데이터 배선이 교차하여 화소영역이 정의되고, 상기 화소영역 내에 박막트랜지스터가 형성되는 소자영역과, 스토리지 커패시터가 형성되는 스토리지 영역이 정의된 기판 상의 상기 소자영역에 폴리실리콘의 반도체층과 제 1 게이트 절연막을 형성하고, 상기 스토리지 영역에 반도체 더미패턴과 제 1 게이트 절연막과 제 1 스토리지 전극을 형성하는 단계와; 상기 반도체층 및 제 1 스토리지 전극 위로 제 2 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 반도체층 중앙에 대응하여 게이트 전극과, 상기 제 1 스토리지 전극에 대응하여 제 2 스토리지 전극을 형성하는 단계와; 상기 반도체층 중 상기 게이트 전극 외측에 대응하여 불순물 도핑을 실시하여 오믹콘택층을 이루도록 하는 단계와; 상기 게이트 전극 및 제 2 스토리지 전극 위로 상기 오믹콘택층을 노출시키는 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 오믹콘택층과 각각 접촉하며 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 제 2 스토리지 전극에 대응하여 제 3 스토리지 전극을 형성하는 단계와; 상기 소스 및 드레인 전극과 제 3 스토리지 전극 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 제 1 전극을 형성하고, 동시에 상기 제 3 스토리지 전극에 대응하여 제 4 스토리지 전극을 형성하는 단계와; 상기 제 1 전극 위로 각 화소영역에 경계에 제 1 높이를 갖는 뱅크를 형성하고, 동시에 상기 각 화소영역의 경계에 선택적으로 상기 제 1 높이보다 높은 제 2 높이를 갖는 스페이서를 형성하는 단계를 포함하는 유기전계 발광소자용 어레이 기판의 제조 방법과 이를 통해 제조된 유기전계 발광소자용 어레이 기판을 제공한다.
Description
본 발명은 유기전계 발광소자용 기판에 관한 것으로, 특히 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비하며, 제조 공정이 단순화되며, 스토리지 커패시터의 용량을 향상시킨 유기전계 발광소자용 어레이 기판과 그 제조방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치가 제안되고 있다.
이 중 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현에 안정적이다.
또한, 유기전계 발광소자는 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하며, 증착(Deposition) 및 인캡슐레이션(encapsulation) 장비가 전부라고 할 수 있기 때문에 제조 공정이 매우 단순하다.
이와 같은 장점으로 인해 유기전계 발광소자는 차세대 평판표시장치로서 가장 주목받고 있다.
이러한 유기전계 발광소자에 있어서 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 박막트랜지스터를 구비한 어레이 기판이 구비되고 있다.
이때, 유기전계 발광소자용 어레이 기판의 경우, 소자적 안정성을 위해 이동도 특성이 뛰어난 폴리실리콘을 반도체층으로 하는 박막트랜지스터가 구비되고 있다.
이러한 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 유기전계 발광소자용 어레이 기판의 제조에는 통상 9회 내지 10회의 마스크 공정을 진행되고 있다.
즉, 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 유기전계 발광소자용 어레이 기판은 유기 발광층을 형성하기 이전까지, 폴리실리콘의 반도체층 형성/제 1 스토리지 전극 형성/게이트 전극 형성/반도체층 콘택홀을 갖는 층간절연막 형성/소스 및 드레인 전극 형성/제 1 및 제 2 보호층 형성/애노드 전극 형성/뱅크 형성/스페이서 형성의 총 9회의 마스크 공정을 진행하고 있는 실정이다.
마스크 공정이라 함을 포토리소그래피 공정을 의미하며 패터닝하기 위한 물질층을 기판 상에 형성한 후, 그 상부에 감광성 특성을 갖는 포토레지스트층의 형성, 빛의 투과영역과 차단영역을 갖는 노광 마스크를 이용한 노광, 노광된 포토레지스트층의 현상, 현상되고 남은 포토레지스트 패턴을 이용한 상기 물질층의 식각, 포토레지스트 패턴의 스트립 등 일련의 복잡한 단위공정을 포함한다.
따라서 1회의 마스크 공정을 진행하기 위해서는 각 단위 공정 진행을 위한 단위 공정 장비와 각 단위 공정 진행을 위한 재료를 필요로 하며 나아가 각 단위 공정 장비를 통한 각 공정 진행 시간이 필요로 되고 있다.
따라서, 유기전계 발광소자의 각 제조사는 어레이 기판의 제조 비용 저감 및 생산성 향상을 위해 마스크 공정을 저감시키기 위한 노력을 하고 있다.
또한, 전술한 바와 같은 9회 이상의 마스크 공정을 통해 제조되는 유기전계 발광소자용 어레이 기판은 화상 표시 안정성을 위해 각 화소영역에는 큰 용량을 갖는 스토리지 커패시터가 구비되도록 설계되고 있다.
단위 면적당 스토리지 커패시터 용량을 크게 하기 위해 중첩하는 형태로 구성함으로써 스토리지 용량을 확장시키고 있다.
하지만, 최근 표시장치의 고해상도 구현의 트렌드로 인해 이를 구현하고자 화소영역의 면적이 점점 작아짐으로서 이중으로 중첩하여 스토리지 커패시터를 구현한다 하더라도 안정적인 화상 구현을 위한 스토리지 커패시터 용량이 모자라는 실정이다.
스토리지 커패시터 용량 확보를 위해 스토리지 커패시터 면적을 늘리는 경우 개구율 저하가 발생하므로 각 화소영역 내에서 스토리지 커패시터 면적 증가 없이 스토리지 커패시터 용량을 향상시킬 수 있는 구성을 갖는 유기전계 발광소자용 어레이 기판의 제조가 필요로 되고 있다.
본 발명은 전술한 문제를 해결하기 위하 안출된 것으로, 본 발명은 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 유기전계 발광소자용 어레이 기판에 있어서, 동일한 면적 대비 스토리지 커패시터의 용량의 크기를 늘릴 수 있는 구조 및 제조 방법을 제공하는 것을 그 목적으로 한다.
나아가, 각 화소영역 내에서 단위 면적당 스토리지 커패시터의 용량을 늘리면서도 마스크 공정 수를 저감시킬 수 있는 유기전계 발광소자용 어레이 기판의 제조 방법을 제공하는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 유기전계 발광소자용 어레이 기판의 제조 방법은, 게이트 배선과 데이터 배선이 교차하여 화소영역이 정의되고, 상기 화소영역 내에 박막트랜지스터가 형성되는 소자영역과, 스토리지 커패시터가 형성되는 스토리지 영역이 정의된 기판 상의 상기 소자영역에 폴리실리콘의 반도체층과 제 1 게이트 절연막을 형성하고, 상기 스토리지 영역에 반도체 더미패턴과 제 1 게이트 절연막과 제 1 스토리지 전극을 형성하는 단계와; 상기 반도체층 및 제 1 스토리지 전극 위로 제 2 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 반도체층 중앙에 대응하여 게이트 전극과, 상기 제 1 스토리지 전극에 대응하여 제 2 스토리지 전극을 형성하는 단계와; 상기 반도체층 중 상기 게이트 전극 외측에 대응하여 불순물 도핑을 실시하여 오믹콘택층을 이루도록 하는 단계와; 상기 게이트 전극 및 제 2 스토리지 전극 위로 상기 오믹콘택층을 노출시키는 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 오믹콘택층과 각각 접촉하며 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 제 2 스토리지 전극에 대응하여 제 3 스토리지 전극을 형성하는 단계와; 상기 소스 및 드레인 전극과 제 3 스토리지 전극 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 제 1 전극을 형성하고, 동시에 상기 제 3 스토리지 전극에 대응하여 제 4 스토리지 전극을 형성하는 단계와; 상기 제 1 전극 위로 각 화소영역에 경계에 제 1 높이를 갖는 뱅크를 형성하고, 동시에 상기 각 화소영역의 경계에 선택적으로 상기 제 1 높이보다 높은 제 2 높이를 갖는 스페이서를 형성하는 단계를 포함한다.
이때, 상기 소자영역에 상기 폴리실리콘의 반도체층과 제 1 게이트 절연막을 형성하고, 상기 스토리지 영역에 상기 반도체 더미패턴과 제 1 게이트 절연막과 제 1 스토리지 전극을 형성하는 단계는, 상기 기판 상에 비정질 실리콘층을 형성하는 단계와; 상기 비정질 실리콘층을 폴리실리콘층으로 결정화하는 단계와; 상기 폴리실리콘층 위로 제 1 절연층을 형성하는 단계와; 상기 제 1 절연층 위로 제 1 금속층을 형성하는 단계와; 상기 제 1 금속층 위로 상기 스토리지 영역에 대응하여 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고 상기 소자영역에 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 상기 제 1 금속층과 폴리실리콘층을 순차적으로 제거함으로써 상기 스토리지 영역에 상기 반도체 더미패턴과 제 1 게이트 절연막과 제 1 스토리지 전극을 형성하고, 상기 소자영역에 순차적으로 상기 폴리실리콘의 반도체층과 제 1 게이트 절연막과 금속 더미패턴을 형성하는 단계와; 애싱(ashing)을 진행하여 상기 제 2 두께의 제 2 포토레지스트 패턴을 제거함으로써 상기 금속 더미패턴을 노출시키는 단계와; 상기 금속 더미패턴을 제거하여 상기 제 1 게이트 절연막을 노출시키는 단계와; 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함한다.
또한, 상기 드레인 전극과 상기 제 3 스토리지 전극은 서로 연결되도록 형성하며, 상기 제 1 전극과 상기 제 4 스토리지 전극은 서로 연결되도록 형성하는 것이 특징이다.
또한, 상기 보호층은 그 표면이 평탄하도록 형성되는 것이 특징이다.
또한, 상기 제 1 전극 위로 상기 각 화소영역에 경계에 제 1 높이를 갖는 뱅크를 형성하고, 동시에 상기 각 화소영역의 경계에 선택적으로 상기 제 1 높이보다 높은 제 2 높이를 갖는 스페이서를 형성하는 단계는, 상기 제 1 전극 위로 감광성 유기절연물질을 도포하여 절연물질층을 형성하는 단계와; 상기 절연물질층에 대해 투과영역과 차단영역 및 반투과영역을 갖는 노광 마스크를 이용하여 회절노광 또는 하프톤 노광을 실시하는 단계와; 상기 회절노광 또는 하프톤 노광된 상기 절연물질층을 현상함으로써 각 화소영역의 경계에 상기 제 1 높이를 갖는 상기 뱅크를 형성하고, 동시에 상기 각 화소영역의 경계에 선택적으로 상기 제 2 높이를 갖는 상기 스페이서를 형성하는 단계를 포함한다.
또한, 상기 게이트 전극을 형성하는 단계는, 상기 제 2 게이트 절연막 위로 상기 각 화소영역에 일 방향으로 연장하는 게이트 배선을 형성하는 단계를 포함하며, 상기 소스 및 드레인 전극을 형성하는 단계는 상기 층간절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 상기 데이터 배선을 형성하고, 상기 데이터 배선과 이격하여 나란하게 전원배선을 형성하는 단계를 포함한다.
또한, 상기 기판 상에 상기 폴리실리콘의 반도체층과 상기 반도체 더미패턴을 형성하기 전에 상기 기판 전면에 버퍼층을 형성하는 단계를 포함한다.
또한, 상기 제 1 전극을 형성하는 단계는, 상기 보호층 위로 반사효율이 우수한 금속물질을 증착하여 하부 금속층을 형성하는 단계와; 상기 하부 금속층 위로 투명 도전성 물질을 증착하여 상부 도전층을 형성하는 단계와; 상기 상부 도전층 및 하부 금속층을 연속적으로 패터닝함으로써 이중층 구조를 갖는 상기 제 1 전극을 형성하는 단계를 포함하거나, 또는 상기 보호층 위로 투명 도전성 물질층을 형성하고 이를 패터닝함으로써 단일층 구조를 갖는 상기 제 1 전극을 형성하는 단계를 포함한다.
본 발명의 실시예에 따른 유기전계 발광소자용 어레이 기판은, 게이트 배선과 데이터 배선이 교차하여 화소영역이 정의되고, 상기 화소영역 내에 박막트랜지스터가 형성되는 소자영역과, 스토리지 커패시터가 형성되는 스토리지 영역이 정의된 기판과; 상기 기판 상의 소자영역에 순차 적층 형성된 폴리실리콘의 반도체층과 제 1 게이트 절연막과, 스토리지 영역에 순차 적층 형성된 더미 반도체 패턴과 제 1 게이트 절연막과 제 1 스토리지 전극과; 상기 제 1 스토리지 전극과 상기 소자영역에 구비된 상기 제 1 게이트 절연막 위로 전면에 형성된 제 2 게이트 절연막과; 상기 제 2 게이트 절연막 위로 상기 제 1 스토리지 전극에 대응하여 형성된 제 2 스토리지 전극과, 상기 폴리실리콘의 반도체층 중앙부에 대응하여 형성된 게이트 전극과; 상기 제 2 스토리지 전극과 상기 게이트 전극을 덮으며 상기 반도체층의 양측부를 각각 노출시키며 형성된 층간절연막과; 상기 층간절연막 위로 상기 반도체층의 양측부와 접촉하며 서로 이격하며 형성된 소스 및 드레인 전극과, 상기 제 2 스토리지 전극에 대응하여 형성된 제 3 스토리지 전극과; 상기 소스 및 드레인 전극과 상기 제 3 스토리지 전극을 덮으며 상기 드레인 전극을 노출시키며 형성된 보호층과; 상기 보호층 상부로 상기 드레인 전극과 접촉하며 각 화소영역에 형성된 제 1 전극과, 상기 제 3 스토리지 전극에 대응하여 형성된 제 4 스토리지 전극과; 상기 제 1 전극의 가장자리와 중첩하며 제 1 높이를 가지며 각 화소영역의 경계에 형성된 뱅크와, 상기 뱅크와 동일한 물질로 상기 보호층 상부로 상기 제 1 높이보다 높은 제 2 높이를 가지며 상기 각 화소영역의 경계에 선택적으로 형성된 스페이서를 포함한다.
이때, 상기 드레인 전극과 상기 제 3 스토리지 전극은 동일한 층에 동일한 물질로 서로 연결되도록 형성되며, 상기 제 1 전극과 상기 제 4 스토리지 전극은 동일한 층에 동일한 물질로 서로 연결되도록 형성된 것이 특징이다.
또한, 상기 제 1 스토리지 전극과 제 2 게이트 절연막과 제 2 스토리지 전극은 제 1 스토리지 커패시터를 이루며, 상기 제 2 스토리지 전극과 층간절연막과 제 3 스토리지 전극은 제 2 스토리지 커패시터를 이루며, 상기 제 3 스토리지 전극과 보호층과 제 4 스토리지 전극은 제 3 스토리지 커패시터를 이루며, 상기 제 1, 2, 3 스토리지 커패시터는 병렬 구조로 연결된 것이 특징이다.
또한, 상기 게이트 전극이 형성된 동일한 층에 각 화소영역의 경계에 형성된 상기 게이트 배선과; 상기 소스 및 드레인 전극이 형성된 동일한 층에 각 화소영역의 경계에 상기 게이트 배선과 교차하며 형성된 데이터 배선과; 상기 데이터 배선과 나란하게 이격하며 형성된 전원배선을 포함한다.
또한, 상기 폴리실리콘의 반도체층은 상기 양측단부가 불순물이 도핑된 오믹콘택층을 이루며, 상기 게이트 전극과 대응하는 부분은 액티브층으로 이루어진 것이 특징이다.
또한, 상기 반도체층 및 더미 반도체 패턴 하부로 상기 기판 전면에 버퍼층이 형성된 것이 특징이다.
이와 같이, 본 발명의 실시예에 따른 폴리실리콘의 반도체층을 갖는 박막트랜지스터를 구비한 유기전계 발광소자용 어레이 기판은 3개의 스토리지 커패시터가 중첩하는 구성을 가짐으로서 단위 면적당 스토리지 커패시터의 용량을 향상시키는 효과가 있다.
또한, 본 발명의 실시예에 따른 폴리실리콘의 반도체층을 갖는 박막트랜지스터를 구비한 유기전계 발광소자용 어레이 기판은 유기 발광층을 형성하기 이전까지 총 7회의 마스크 공정을 진행함을 특징으로 함으로써 종래대비 2회의 마스크 공정을 단축시키며 나아가 제조 비용을 저감시키는 효과가 있다.
도 1a 내지 도 1r은 본 발명의 실시예에 따른 폴리실리콘의 반도체층을 갖는 박막트랜지스터를 구비한 유기전계 발광소자용 어레이 기판의 하나의 화소영역에 대한 제조 단계별 공정 단면도.
이하, 본 발명의 실시예에 따른 폴리실리콘을 이용한 액정표시장치용 어레이 기판 및 그 제조 방법을 도면을 참조하여 설명한다.
도 1a 내지 도 1r은 본 발명의 실시예에 따른 폴리실리콘의 반도체층을 갖는 박막트랜지스터를 구비한 유기전계 발광소자용 어레이 기판의 하나의 화소영역에 대한 제조 단계별 공정 단면도이다. 설명의 편의를 위해 각 화소영역 내에서 박막 트랜지스터가 형성되는 영역을 소자영역(DA), 스토리지 커패시터가 형성되는 영역을 스토리지 영역(StgA)이라 정의하며, 상기 소자영역(DA)에 형성되는 박막트랜지스터(Tr)는 유기전계 발광 다이오드와 연결되는 구동 박막트랜지스터가 되며, 게이트 및 데이터 배선과 연결되는 스위칭 박막트랜지스터는 상기 구동 박막트랜지스터와 동일한 구조를 가지므로 도시하지 않았다. 또한, 설명에 있어서 스위칭 및 구동 박막트랜지스터를 구분하지 않고 박막트랜지스터라 명칭하였다.
우선, 도 1a에 도시한 바와 같이, 기판(110) 상에 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO2)을 증착하여 버퍼층(105)을 형성한다. 상기 버퍼층(111)은 비정질 실리콘층을 폴리실리콘층으로 재결정화 할 경우, 레이저 조사 또는 열처리 시에 의해 발생하는 열로 인해 기판(110) 내부에 존재하는 알칼리 이온, 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생할 수 있는데, 이러한 알칼리 이온에 의해 폴리실리콘으로 이루어진 반도체층의 막특성이 저하되는 것을 방지하기 위함이다. 이때, 상기 버퍼층(111)은 상기 기판(110)이 어떠한 재질로 이루어지느냐에 따라 생략할 수도 있다.
이후, 상기 버퍼층(111) 위로 비정질 실리콘을 증착하여 비정질 실리콘층(105)을 상기 기판(110) 전면에 형성한다.
다음, 도 1b에 도시한 바와같이, 상기 순수 비정질 실리콘층(도 1a의 105)의 이동도 특성 등을 향상시키기 위해 결정화 공정을 진행함으로써 상기 순수 비정질 실리콘층(도 1a의 105)이 결정화되어 순수 폴리실리콘층(106)을 이루도록 한다. 이때, 상기 결정화 공정은 고상 결정화(Solid Phase Crystallization : SPC) 또는 레이저를 이용한 결정화 공정인 것이 바람직하다.
상기 고상 결정화(SPC) 공정은 일례로 600℃ 내지 800℃의 분위기에서 열처리를 통한 써말 결정화(Thermal Crystallization) 또는 교번자장 결정화 장치를 이용한 600℃ 내지 700℃의 온도 분위기에서의 교번자장 결정화(Alternating Magnetic Field Crystallization) 공정인 것이 바람직하며, 상기 레이저를 이용하는 결정화는 엑시머 레이저를 이용한 ELA(Excimer Laser Annealing)법, SLS(Sequential lateral Solidification) 결정화인 것이 바람직하다.
다음, 도 1c에 도시한 바와 같이, 상기 폴리실리콘층(106) 위로 무기절연물질 예를들면 질화실리콘(SiNx) 또는 산화실리콘(SiO2)을 증착하여 제 1 절연층(108)을 형성한다.
이후, 상기 제 1 절연층(108) 위로 전면에 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 몰리티타늄(MoTi) 중 어느 하나를 증착함으로써 제 1 금속층(109)을 형성한다.
다음, 도 1d에 도시한 바와같이, 상기 제 1 금속층(109) 위로 포토레지스트를 도포함으로써 포토레지스트층(180)을 형성하고, 상기 포토레지스트층(180) 위로 빛의 투과영역(TA)과 차단영역(BA) 그리고 빛의 투과량을 조절할 수 있는 반투과영역(HTA)을 갖는 노광 마스크(195)를 위치시키고, 상기 노광 마스크(195)를 통한 노광을 실시한다.
이때, 상기 반투과영역(HTA)을 통과하는 빛은 일례로써 상기 반투과영역(HTA)을 슬릿형태로 구성한 노광 마스크(195)의 경우, 상기 슬릿에 의해 노광된 빛이 회절함으로써, 또는 다중층의 코팅막이 구비되도록 하는 경우, 상기 다중층의 코팅막에 의해 빛량이 조절됨으로써, 상기 노광 마스크(195) 상의 반투과영역(HTA)에 대응하는 포토레지스트층(180) 영역에는 전면에 빛이 도달하지만, 상기 투과영역(TA)을 통과한 빛의 세기 또는 빛량 보다는 작게 되어 노광된 상기 포토레지스트층(180)을 현상하면, 도 1e에 도시한 바와 같이, 투과영역(도 1d의 TA)에 대응된 부분은 제 1 두께를 갖는 제 1 포토레지스트 패턴(181a)이 형성되고, 상기 반투과영역(도 1d의 HTA)에 대응된 부분은 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴(181b)이 형성되며, 차단영역(도 1d의 BA)에 대응된 부분은 모두 제거되어 상기 제 1 금속층(109)을 노출시키게 된다.
다음, 도 1f에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(181a, 181b) 외부로 노출된 상기 제 1 금속층(도 1e의 109)과 그 하부의 제 1 절연층(도 1e의 108) 및 폴리실리콘층(도 1e의 106)을 순차적으로 식각하여 제거함으로써 상기 소자영역(DA)에 순차적으로 적층된 순수 폴리실리콘의 반도체층(113)과 제 1 게이트 절연막(114)과 제 1 금속 더미패턴(172)을 형성하고, 동시에 스토리지 영역(StgA)에 있어서는 순차적으로 더미 폴리실리콘 패턴(170)과 제 1 게이트 절연막(114)과 제 1 스토리지 전극(117)을 형성한다.
다음, 도 1g에 도시한 바와 같이, 애싱(ashing)을 진행하여 상기 제 2 두께를 갖는 제 2 포토레지스트 패턴(도 1f의 181b)을 제거함으로써 상기 소자영역(DA)에 있어서 제 1 금속 더미패턴(172)을 노출시킨다.
이때, 상기 애싱(ashing) 진행에 의해 상기 제 1 두께를 갖는 제 1 포토레지스트 패턴(181a) 또한 그 두께가 줄어들지만, 여전히 상기 제 1 스토리지 전극(117) 상부에 남아있게 된다.
다음, 도 1h에 도시한 바와같이, 상기 제 2 포토레지스트 패턴(도 1f의 181b)이 제거됨으로써 새롭게 노출된 상기 제 1 금속더미 패턴(도 1g의 172)을 제거함으로써 상기 소자영역(DA)에 있어 상기 제 1 게이트 절연막(114)을 노출시킨다.
다음, 도 1i에 도시한 바와 같이, 스트립(strip)을 진행하여 상기 제 1 포토레지스트 패턴(도 1h의 181a)을 제거함으로써 상기 제 1 스토리지 전극(117)을 노출시킨다.
다음, 도 1j에 도시한 바와같이, 상기 제 1 스토리지 전극(117)과 상기 제 1 게이트 절연막(114) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 상기 기판(110) 전면에 제 2 게이트 절연막(118)을 형성한다. 이때, 상기 제 2 게이트 절연막(118)은 상기 제 1 게이트 절연막(114)과 서로 다른 물질로 이루어지도록 형성하는 것이 바람직하다.
일례로 상기 제 1 게이트 절연막(114)을 산화실리콘(SiO2)으로, 상기 제 2 게이트 절연막(118)을 질화실리콘(SiNx)으로 형성하거나, 또는 상기 제 1 게이트 절연막(114)을 질화실리콘(SiNx)으로, 상기 제 2 게이트 절연막(118)을 산화실리콘(SiO2)으로 형성하는 것이 바람직하다.
다음, 도 1k에 도시한 바와같이, 상기 제 2 게이트 절연막(118) 위로 금속물질 예를들어 저저항 금속물질인 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 몰리티타늄(MoTi) 중 어느 하나 또는 둘 이상의 물질을 증착하여 단일층 또는 다중층 구조의 게이트 금속층(미도시)을 형성한다.
이후, 상기 게이트 금속층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 화소영역(P)의 경계에 일 방향으로 연장하는 게이트 배선(미도시)을 형성하고, 동시에 상기 소자영역(DA)에는 상기 폴리실리콘의 반도체층(113) 중앙부에 대응하여 게이트 전극(120)을 형성하고, 상기 스토리지 영역(StgA)에 제 2 스토리지 전극(122)을 형성한다. 이때, 상기 스토리지 영역(StgA)에 순차 적층된 상기 제 1 스토리지 전극(117)과 제 2 게이트 절연막(118)과 제 2 스토리지 전극(122)은 제 1 스토리지 커패시터(StgC1)를 이룬다.
다음, 도 1l에 도시한 바와같이, 상기 게이트 전극(120)을 도핑 마스크로 하여 상기 폴리실리콘의 반도체층(113)에 n형 불순물 또는 p형 불순물의 도핑을 실시함으로써 상기 폴리실리콘의 반도체층(113)의 중앙부를 기준으로 이의 양측에 불순물이 도핑된 오믹콘택층(113b)을 형성한다. 이때, 상기 게이트 전극(120)에 의해 도핑이 이루어지지 않은 폴리실리콘의 반도체층(113) 영역은 순수 폴리실리콘으로 이루어진 액티브층(113a)을 형성하게 된다.
다음, 도 1m에 도시한 바와 같이, 상기 게이트 전극(120)과 게이트 배선(미도시) 및 제 2 스토리지 전극(122) 위로 전면에 무기절연물질인 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나, 또는 유기절연물질인 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 도포하여 층간절연막(123)을 형성한다.
이후, 상기 층간절연막(123)에 대해 마스크 공정을 실시하여 상기 제 1 게이트 절연막(114)과 더불어 패터함으로써 상기 반도체층(113) 중 상기 액티브층(113a) 외측의 오믹콘택층(113b)을 각각 노출시키는 반도체층 콘택홀(125)을 형성한다.
다음, 도 1n에 도시한 바와 같이, 상기 반도체층 콘택홀(125)이 형성된 층간절연막(123) 위로 전면에 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 몰리티타늄(MoTi) 중 어느 하나 또는 둘 이상을 증착함으로써 제 2 금속층(미도시)을 형성한다.
이후 상기 제 2 금속층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 화소영역(P)의 경계에 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하는 데이터 배선(미도시)을 형성하고 동시에 상기 데이터 배선(미도시)과 이격하여 나란하게 전원배선(미도시)을 형성한다.
그리고, 동시에 소자영역(DA)에 있어서는 상기 반도체층 콘택홀(125)을 통해 상기 오믹콘택층(113b)과 각각 접촉하며 서로 이격하는 소스 및 드레인 전극(133, 136)을 형성한다. 이때, 상기 소스 전극(133)은 스토리지 영역(StgA)까지 연장되도록 형성함으로써 제 3 스토리지 전극(134)을 이루도록 하는 것이 특징이다.
이러한 구성에 의해 스토리지 영역(StgA)에는 상기 제 2 스토리지 전극(122)과 상기 층간절연막(123)과 상기 제 3 스토리지 전극(134)이 제 2 스토리지 커패시터(StgC2)를 이루게 되며, 상기 제 1 및 제 2 스토리지 커패시터(StgC1, StgC2)는 상기 제 2 스토리지 전극(122)을 매개로 하여 서로 병렬 연결된 구조를 이룸으로써 총 스토리지 커패시터 용량은 증가하게 된다.
다음, 도 1o에 도시한 바와 같이, 상기 소스 및 드레인 전극(133, 136)과 데이터 배선(미도시)과 전원배선(미도시) 및 제 3 스토리지 전극(134) 위로 전면에 유기절연물질인 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 도포함으로써 하부 구성요소의 단차를 극복하여 평탄한 표면을 갖는 보호층(140)을 형성하고, 상기 보호층(140)을 마스크 공정을 진행하여 패터닝함으로써 상기 박막트랜지스터(Tr)의 드레인 전극(136)을 노출시키는 드레인 콘택홀(143)을 형성한다. 이때, 상기 드레인 콘택홀(143)은 실질적으로 구동 박막트랜지스터의 드레인 전극(136)과 상기 보호층(140) 상부에 형성되는 유기전계 발광 다이오드(미도시)의 제 1 전극(도 1p의 147)을 접촉시키기 위한 것이다.
다음, 도 1p에 도시한 바와같이, 상기 드레인 콘택홀(143)이 형성된 보호층(140) 위로 전면에 일함수 값이 높은 투명 도전성 물질 예를들면 인듐??틴??옥사이드(ITO) 또는 인듐??징크??옥사이드(IZO)를 전면에 증착하고 마스크 공정을 진행하여 패터닝함으로써 상기 드레인 콘택홀(143)을 통해 상기 드레인 전극(136)과 접촉하는 제 1 전극(147)을 형성한다.
이때, 유기전계 발광 다이오드(미도시)의 발광 효율을 높이고자 상기 보호층(140) 위로 상기 투명 도전성 물질을 증착하기 전에 반사성이 우수한 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 은(Ag) 중 어느 하나를 우선 증착하고, 이후 상기 투명 도전성 물질을 증착하고 패터닝함으로서 반사성이 우수한 금속물질로 이루어진 하부층(미도시)과 일함수 값이 높은 도전성 물질로 이루어진 상부층의 이중층 구조를 갖도록 상기 제 1 전극을 형성할 수도 있다. 이렇게 반사성이 우수한 물질의 하부층을 갖는 제 1 전극을 형성하는 경우, 상부발광 방식의 유기전계 발광소자용 어레이 기판(110)을 이루게 된다.
한편, 상기 제 1 전극(147)은 상기 스토리지 영역(StgA)까지 연장 형성함으로써, 상기 스토리지 영역(StgA)에 형성된 부분은 제 4 스토리지 전극(148)을 이루도록 하는 것이 특징이다. 이때, 상기 제 4 스토리지 전극(148)은 그 하부에 위치하는 보호층(140)과 제 3 스토리지 전극(134)과 더불어 제 3 스토리지 커패시터(StgC3)를 이루며, 상기 제 3 스토리지 커패시터(StgC3)는 제 3 스토리지 전극(134)을 매개로 하여 상기 제 2 스토리지 커패시터(StgC2)와 병렬로 연결됨으로써 각 화소영역(P) 내의 스토리지 커패시터 총 용량을 향상시키게 된다.
본 발명에 따른 실시예에 있어서는 스토리지 영역(StgA)에 병렬 연결되며 제 1, 2, 3 스토리지 커패시터(StgC1, StgC2, StgC3)가 형성됨으로서 종래의 2개의 스토리지 커패시터가 중첩되는 구성 대비 스토리지 용량을 더욱 향상시키는 효과가 있음을 알 수 있다.
다음, 도 1q에 도시한 바와 같이, 상기 제 1 전극(147) 위로 감광성 특성을 갖는 유기절연물질 예를들면 포토아크릴, 벤조사이클로부텐, 폴리이미드 중 어느 하나를 도포하여 제 3 절연층(153)을 형성한다.
이후, 상기 제 3 절연층(153) 위로 투과영역(TA)과 반사영역(BA) 및 반투과영역(HTA)을 갖는 노광 마스크(197)를 위치시키고 이를 통한 회절노광 또는 하프톤 노광을 실시한다.
다음, 도 1r에 도시한 바와같이, 회절노광 또는 하프톤 노광된 상기 제 3 절연층(도 1q의 153)을 현상하면, 상기 노광 마스크(도 1q의 197)의 투과영역(도 1q의 TA)에 대응된 각 화소영역(P)의 경계 중 일부에는 제 1 높이를 갖는 스페이서(160)가 형성되고, 상기 노광 마스크(도 1q의 197)의 반투과영역(도 1q의 HTA)에 대응된 각 화소영역(P)의 경계에는 상기 스페이서(160) 하부로 상기 제 1 전극(147)의 가장자리와 중첩하는 뱅크(155)가 형성된다.
이때, 상기 노광 마스크(도 1q의 197)의 차단영역(도 1q의 BA)에 대응된 제 2 절연층(도 1q의 153) 부분은 상기 현상 공정 진행시 모두 제거되어 상기 각 화소영역(P) 내에서 상기 제 1 전극(147)을 노출시킴으로서 본 발명의 실시예에 따른 유기전계 발광소자용 어레이 기판(110)을 완성한다.
이 경우, 본 발명의 실시예에 따른 유기전계 발광소자용 어레이 기판(110)은 상기 제 1 전극(147)을 형성하는 단계까지 총 7회의 마스크 공정을 진행함으로써 총 9회의 마스크 공정을 진행하는 종래대비 2회의 마스크 공정을 단축함으로써 제조 시간 및 제조 비용을 저감하는 효과를 갖는다.
한편, 도면에 나타나지 않았지만, 전술한 바와같은 구성을 갖는 어레이 기판(110)에 대응하여 화소영역(P)에 대응하여 개구를 갖는 쉐도우 마스크를 상기 스페이서 상부에 접촉하도록 위치시킨 후 진공 열 증착을 실시함으로써 상기 뱅크로 둘러싸인 영역의 상기 제 1 전극 상에 유기 발광층을 형성하고, 연속하여 상기 유기 발광층 상부로 표시영역 전면에 일함수 값이 낮은 금속물질 예를들면 알루미늄, 알루미늄 합금, 알루미늄 마그네슘 합금, 마그네슘 은 합금, 은 중 어느 하나를 증착하여 제 2 전극을 형성한다. 이때, 상기 제 1 전극과 유기 발광층과 제 2 전극은 유기전계 발광 다이오드를 이룬다.
이후, 전술한 구성을 갖는 어레이 기판(110)에 대응하여 대향기판을 위치시킨 후, 진공의 분위기 또는 불활성 가스 분위기에서 상기 어레이 기판(110)과 대향기판의 테두리를 따라 씰패턴을 형성하고 합착하거나, 또는 상기 어레이 기판(110)과 대향기판 사이에 페이스 씰을 개재하여 합착함으로써 유기전계 발광소자를 완성한다.
110 : 기판 111 : 버퍼층
113 : 반도체층 113a : 액티브층
113b : 오믹콘택층 114 : 제 1 게이트 절연막
117 : 제 1 스토리지 전극 118 : 제 2 게이트 절연막
120 : 게이트 전극 122 : 제 2 스토리지 전극
123 : 층간절연막 125 : 반도체층 콘택홀
133 : 소스 전극 134 : 제 3 스토리지 전극
136 : 드레인 전극 140 : 보호층
143 : 드레인 콘택홀 147 : 제 1 전극
148 : 제 4 스토리지 전극 155 : 뱅크
160 : 스페이서 DA : 소자영역
StgA : 스토리지 영역
StgC1, StgC2, StgC3 : 제 1, 2, 3 스토리지 커패시터
Tr : 박막트랜지스터
113 : 반도체층 113a : 액티브층
113b : 오믹콘택층 114 : 제 1 게이트 절연막
117 : 제 1 스토리지 전극 118 : 제 2 게이트 절연막
120 : 게이트 전극 122 : 제 2 스토리지 전극
123 : 층간절연막 125 : 반도체층 콘택홀
133 : 소스 전극 134 : 제 3 스토리지 전극
136 : 드레인 전극 140 : 보호층
143 : 드레인 콘택홀 147 : 제 1 전극
148 : 제 4 스토리지 전극 155 : 뱅크
160 : 스페이서 DA : 소자영역
StgA : 스토리지 영역
StgC1, StgC2, StgC3 : 제 1, 2, 3 스토리지 커패시터
Tr : 박막트랜지스터
Claims (16)
- 게이트 배선과 데이터 배선이 교차하여 화소영역이 정의되고, 상기 화소영역 내에 박막트랜지스터가 형성되는 소자영역과, 스토리지 커패시터가 형성되는 스토리지 영역이 정의된 기판 상의 상기 소자영역에 폴리실리콘의 반도체층과 제 1 게이트 절연막을 형성하고, 상기 스토리지 영역에 반도체 더미패턴과 제 1 게이트 절연막과 제 1 스토리지 전극을 형성하는 단계와;
상기 반도체층 및 제 1 스토리지 전극 위로 제 2 게이트 절연막을 형성하는 단계와;
상기 게이트 절연막 위로 상기 반도체층 중앙에 대응하여 게이트 전극과, 상기 제 1 스토리지 전극에 대응하여 제 2 스토리지 전극을 형성하는 단계와;
상기 반도체층 중 상기 게이트 전극 외측에 대응하여 불순물 도핑을 실시하여 오믹콘택층을 이루도록 하는 단계와;
상기 게이트 전극 및 제 2 스토리지 전극 위로 상기 오믹콘택층을 노출시키는 층간절연막을 형성하는 단계와;
상기 층간절연막 위로 상기 오믹콘택층과 각각 접촉하며 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 제 2 스토리지 전극에 대응하여 상기 소스 전극과 연결된 제 3 스토리지 전극을 형성하는 단계와;
상기 소스 및 드레인 전극과 제 3 스토리지 전극 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와;
상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 제 1 전극을 형성하고, 동시에 상기 제 3 스토리지 전극에 대응하여 상기 제 1 전극과 연결된 제 4 스토리지 전극을 형성하는 단계와;
상기 제 1 전극 위로 각 화소영역에 경계에 제 1 높이를 갖는 뱅크를 형성하고, 동시에 상기 각 화소영역의 경계에 선택적으로 상기 제 1 높이보다 높은 제 2 높이를 갖는 스페이서를 형성하는 단계
를 포함하고,
상기 제 1 스토리지 전극과 제 2 게이트 절연막과 제 2 스토리지 전극은 제 1 스토리지 커패시터를 이루며,
상기 제 2 스토리지 전극과 층간절연막과 제 3 스토리지 전극은 제 2 스토리지 커패시터를 이루며,
상기 제 3 스토리지 전극과 보호층과 제 4 스토리지 전극은 제 3 스토리지 커패시터를 이루며,
상기 제 1, 2, 3 스토리지 커패시터는 병렬 구조로 연결된
유기전계 발광소자용 어레이 기판의 제조 방법.
- 제 1 항에 있어서,
상기 소자영역에 상기 폴리실리콘의 반도체층과 제 1 게이트 절연막을 형성하고, 상기 스토리지 영역에 상기 반도체 더미패턴과 제 1 게이트 절연막과 제 1 스토리지 전극을 형성하는 단계는,
상기 기판 상에 비정질 실리콘층을 형성하는 단계와;
상기 비정질 실리콘층을 폴리실리콘층으로 결정화하는 단계와;
상기 폴리실리콘층 위로 제 1 절연층을 형성하는 단계와;
상기 제 1 절연층 위로 제 1 금속층을 형성하는 단계와;
상기 제 1 금속층 위로 상기 스토리지 영역에 대응하여 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고 상기 소자영역에 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와;
상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 상기 제 1 금속층과 폴리실리콘층을 순차적으로 제거함으로써 상기 스토리지 영역에 상기 반도체 더미패턴과 제 1 게이트 절연막과 제 1 스토리지 전극을 형성하고, 상기 소자영역에 순차적으로 상기 폴리실리콘의 반도체층과 제 1 게이트 절연막과 금속 더미패턴을 형성하는 단계와;
애싱(ashing)을 진행하여 상기 제 2 두께의 제 2 포토레지스트 패턴을 제거함으로써 상기 금속 더미패턴을 노출시키는 단계와;
상기 금속 더미패턴을 제거하여 상기 제 1 게이트 절연막을 노출시키는 단계와;
상기 제 1 포토레지스트 패턴을 제거하는 단계
를 포함하는 유기전계 발광소자용 어레이 기판의 제조 방법.
- 삭제
- 삭제
- 제 1 항에 있어서,
상기 보호층은 그 표면이 평탄하도록 형성한는 것이 특징인 유기전계 발광소자용 어레이 기판의 제조 방법.
- 제 1 항에 있어서,
상기 제 1 전극 위로 상기 각 화소영역에 경계에 제 1 높이를 갖는 뱅크를 형성하고, 동시에 상기 각 화소영역의 경계에 선택적으로 상기 제 1 높이보다 높은 제 2 높이를 갖는 스페이서를 형성하는 단계는,
상기 제 1 전극 위로 감광성 유기절연물질을 도포하여 절연물질층을 형성하는 단계와;
상기 절연물질층에 대해 투과영역과 차단영역 및 반투과영역을 갖는 노광 마스크를 이용하여 회절노광 또는 하프톤 노광을 실시하는 단계와;
상기 회절노광 또는 하프톤 노광된 상기 절연물질층을 현상함으로써 각 화소영역의 경계에 상기 제 1 높이를 갖는 상기 뱅크를 형성하고, 동시에 상기 각 화소영역의 경계에 선택적으로 상기 제 2 높이를 갖는 상기 스페이서를 형성하는 단계
를 포함하는 유기전계 발광소자용 어레이 기판의 제조 방법.
- 제 1 항에 있어서,
상기 게이트 전극을 형성하는 단계는 상기 제 2 게이트 절연막 위로 상기 각 화소영역에 일 방향으로 연장하는 게이트 배선을 형성하는 단계를 포함하며,
상기 소스 및 드레인 전극을 형성하는 단계는 상기 층간절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 상기 데이터 배선을 형성하고, 상기 데이터 배선과 이격하여 나란하게 전원배선을 형성하는 단계를 포함하는 유기전계 발광소자용 어레이 기판의 제조 방법.
- 제 1 항에 있어서,
상기 기판 상에 상기 폴리실리콘의 반도체층과 상기 반도체 더미패턴을 형성하기 전에 상기 기판 전면에 버퍼층을 형성하는 단계를 포함하는 유기전계 발광소자용 어레이 기판의 제조 방법.
- 제 1 항에 있어서,
상기 제 1 전극을 형성하는 단계는,
상기 보호층 위로 반사효율이 우수한 금속물질을 증착하여 하부 금속층을 형성하는 단계와;
상기 하부 금속층 위로 투명 도전성 물질을 증착하여 상부 도전층을 형성하는 단계와;
상기 상부 도전층 및 하부 금속층을 연속적으로 패터닝함으로써 이중층 구조를 갖는 상기 제 1 전극을 형성하는 단계를 포함하거나,
또는 상기 보호층 위로 투명 도전성 물질층을 형성하고 이를 패터닝함으로써 단일층 구조를 갖는 상기 제 1 전극을 형성하는 단계
를 포함하는 유기전계 발광소자용 어레이 기판의 제조 방법.
- 게이트 배선과 데이터 배선이 교차하여 화소영역이 정의되고, 상기 화소영역 내에 박막트랜지스터가 형성되는 소자영역과, 스토리지 커패시터가 형성되는 스토리지 영역이 정의된 기판과;
상기 기판 상의 소자영역에 순차 적층 형성된 폴리실리콘의 반도체층과 제 1 게이트 절연막과, 스토리지 영역에 순차 적층 형성된 더미 반도체 패턴과 제 1 게이트 절연막과 제 1 스토리지 전극과;
상기 제 1 스토리지 전극과 상기 소자영역에 구비된 상기 제 1 게이트 절연막 위로 전면에 형성된 제 2 게이트 절연막과;
상기 제 2 게이트 절연막 위로 상기 제 1 스토리지 전극에 대응하여 형성된 제 2 스토리지 전극과, 상기 폴리실리콘의 반도체층 중앙부에 대응하여 형성된 게이트 전극과;
상기 제 2 스토리지 전극과 상기 게이트 전극을 덮으며 상기 반도체층의 양측부를 각각 노출시키며 형성된 층간절연막과;
상기 층간절연막 위로 상기 반도체층의 양측부와 접촉하며 서로 이격하며 형성된 소스 및 드레인 전극과, 상기 제 2 스토리지 전극에 대응하여 형성된 제 3 스토리지 전극과;
상기 소스 및 드레인 전극과 상기 제 3 스토리지 전극을 덮으며 상기 드레인 전극을 노출시키며 형성된 보호층과;
상기 보호층 상부로 상기 드레인 전극과 접촉하며 각 화소영역에 형성된 제 1 전극과, 상기 제 3 스토리지 전극에 대응하여 형성된 제 4 스토리지 전극과;
상기 제 1 전극의 가장자리와 중첩하며 제 1 높이를 가지며 각 화소영역의 경계에 형성된 뱅크와, 상기 뱅크와 동일한 물질로 상기 보호층 상부로 상기 제 1 높이보다 높은 제 2 높이를 가지며 상기 각 화소영역의 경계에 선택적으로 형성된 스페이서
를 포함하고,
상기 소스 전극과 상기 제 3 스토리지 전극은 동일한 층에 동일한 물질로 서로 연결되도록 형성되고,
상기 제 1 전극과 상기 제 4 스토리지 전극은 동일한 층에 동일한 물질로 서로 연결되도록 형성되며,
상기 제 1 스토리지 전극과 제 2 게이트 절연막과 제 2 스토리지 전극은 제 1 스토리지 커패시터를 이루며,
상기 제 2 스토리지 전극과 층간절연막과 제 3 스토리지 전극은 제 2 스토리지 커패시터를 이루며,
상기 제 3 스토리지 전극과 보호층과 제 4 스토리지 전극은 제 3 스토리지 커패시터를 이루며,
상기 제 1, 2, 3 스토리지 커패시터는 병렬 구조로 연결된
유기전계 발광소자용 어레이 기판.
- 삭제
- 삭제
- 삭제
- 제 10 항에 있어서,
상기 게이트 전극이 형성된 동일한 층에 각 화소영역의 경계에 형성된 상기 게이트 배선과;
상기 소스 및 드레인 전극이 형성된 동일한 층에 각 화소영역의 경계에 상기 게이트 배선과 교차하며 형성된 데이터 배선과;
상기 데이터 배선과 나란하게 이격하며 형성된 전원배선
을 포함하는 유기전계 발광소자용 어레이 기판.
- 제 10 항에 있어서,
상기 폴리실리콘의 반도체층은 상기 양측단부가 불순물이 도핑된 오믹콘택층을 이루며, 상기 게이트 전극과 대응하는 부분은 액티브층으로 이루어진 것이 특징인 유기전계 발광소자용 어레이 기판.
- 제 10 항에 있어서,
상기 반도체층 및 더미 반도체 패턴 하부로 상기 기판 전면에 버퍼층이 형성된 것이 특징인 유기전계 발광소자용 어레이 기판.
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