KR100749035B1 - 반도체 장치의 형성방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 형성방법에 관한 것이다. 상부가 노출된 복수개의 딥 트렌치 캐패시터 장치를 가진 기판이 제공된다. 딥 트렌치 캐패시터의 상부 측벽에 스페이서를 형성하여, 딥 트렌치 캐패시터 장치로 둘러싸인 예정 영역을 형성한다. 마스크로서 스페이서 및 딥 트렌치 캐패시터의 상부를 사용하여 기판의 예정 영역을 에칭하여 리세스를 형성하고, 이 리세스에 리세스드 게이트를 형성한다.
Description
본 발명은 첨부된 도면을 참고로 하여 이후의 상세한 설명 및 실시예에 의해 충분히 이해될 수 있다.
도 1은 종래의 버티칼 게이트 트랜지스터의 평면도이다.
도 2a-도 2g는 본 발명에 따른 일례의 리세스드 버티칼 트랜지스터를 가진 메모리를 형성하기 위한 공정 단계를 설명한다.
도 3a는 본 발명에 따른 예시적인 실시예의 리세스드 버티칼 트랜지스터를 가진 메모리의 평면도이다.
도 3b는 본 발명에 따른 예시적인 실시예의 소자 크기가 6F2인 리세스드 버티칼 트랜지스터를 가진 메모리의 평면도이다.
도 3c는 본 발명에 따른 예시적인 실시예의 소자 크기가 4F2인 리세스드 버티칼 트랜지스터를 가진 메모리의 평면도이다.
도 3d는 본 발명에 따른 예시적인 실시예의 소자 크기가 4.5F2인 리세스드 버티칼 트랜지스터를 가진 메모리의 평면도이다.
도 4a는 본 발명에 따른 다른 예시적인 실시예의 리세스드 버티칼 트랜지스터를 가진 메모리의 평면도이다.
도 4b는 본 발명에 따른 또다른 예시적인 실시예의 리세스드 버티칼 트랜지스터를 가진 메모리의 평면도이다.
도 5a는 본 발명에 따른 다른 예시적인 실시예의 리세스드 버티칼 트랜지스터를 가진 메모리의 평면도이다.
도 5b는 본 발명에 따른 또다른 예시적인 실시예의 리세스드 버티칼 트랜지스터를 가진 메모리의 평면도이다.
도 5c는 본 발명에 따른 예시적인 실시예의 워드 라인을 포함하는 리세스드 버티칼 트랜지스터를 가진 메모리의 평면도이다.
도 5d는 본 발명에 따른 다른 예시적인 실시예의 워드 라인을 포함하는 리세스드 버티칼 트랜지스터를 가진 메모리의 평면도이다.
본 발명은 일반적으로 기억장치의 제조방법에 관한 것으로서, 보다 구체적으로는 리세스드 게이트(recessed gate)를 가진 기억장치의 제조방법에 관한 것이다.
급속도로 발전하는 집적회로 산업에서, 고성능화, 소형화 및 작업속도의 고속화하는 추세로 개발되고 있다. 또한, DRAM(dynamic random access memory) 제조방법도 급속도로 발달되고 있다.
전형적으로, 현 DRAM 소자(DRAM cell)는 트랜지스터(transistor)와 캐패시터(capacitor)를 포함한다. 현 DRAM의 용량은 256MB에서 512MB까지 도달하였고, 기 억 소자(memory cell)와 트랜지스터의 크기는 고집적화, 기억용량의 확장화 및 작업속도의 고속화에 대한 요구를 충족하기 위해 작아지고 있다. 그러나, 종래의 평면 트랜지스터 기술에서는 칩(chip)상에 사용가능한 표면적이 더 많이 필요하기 때문에, 전술한 요구를 충족시키기는 어렵다. 따라서, 반도체 기판상에서 트랜지스터 및 캐패시터가 차지하는 면적을 감소시키기 위해 리세스드 게이트 및 채널(channel) 기술을 적용하였다. 종래의 평면 트랜지스터 기술은 칩상에 큰 표면적을 필요하기 때문에, 고집적화에 대한 요구를 달성할 수 없다. 반대로, 종래의 반도체 기억소자의 단점은 DRAM 제조에 리세스드 버티칼 게이트 트랜지스터(recessed vertical gate transistor, RVERT) 기술을 적용함으로써 향상시킬 수 있다.
도 1은 종래의 버티칼 게이트 트랜지스터의 평면도이다. 도 1에서, 확산거리(diffusion distance) D의 제어 요건에 기인하여, 리세스드 게이트와 딥 트렌치 캐패시터(104) 사이의 간격은 정확하게 조절될 필요가 있다. 그러나, 통상의 리소그래피(lithography) 공정으로 리세스드 게이트를 형성하는 오버레이 콘트롤(overlay control)은 제조품이 60㎚ 이상일 경우 매우 타이트하다.
기억장치의 형성방법을 제공하는 본 발명의 바람직한 예시적인 일례에 의해 이들 및 기타 문제점은 일반적으로 해결되거나 회피되고, 기술적인 이점은 일반적으로 달성된다.
본 발명의 일례는 반도체 장치의 형성방법을 제공한다. 상부가 노출된 적어도 2개의 딥 트렌치 캐패시터(deep trench capacitor)를 포함하는 기판을 제공한다. 딥 트렌치 캐패시터의 상부 측벽에 스페이서를 형성한다. 마스크로서 스페이서 및 딥 트렌치 캐패시터의 상부를 사용하여 기판을 에칭하여 리세스를 형성하고, 이 리세스에 리세스드 게이트를 형성한다.
본 발명의 일례는 반도체 장치의 형성방법을 제공한다. 상부가 노출된 복수개의 딥 트렌치 캐패시터를 가진 기판을 제공한다. 딥 트렌치 캐패시터의 상부 측벽에 스페이서를 형성하여 딥 트렌치 캐패시티 장치로 둘러싸인 예정 영역(predetermined region)을 형성한다. 마스크로서 스페이서 및 딥 트렌치 캐패시터의 상부를 사용하여 기판의 예정 영역을 에칭하여 리세스를 형성하고, 이 리세스에 리세스드 게이트를 형성한다.
반도체 장치의 형성방법을 제공하는 본 발명의 일례가 본 명세서에 첨부되는 도면을 참고로 하여 보다 상세히 설명될 것이다. 첨부된 도면에서 동일 및/또는 대응하는 요소는 같은 도면부호로 표시하였음을 주목하기 바란다. 다음의 설명은 본 발명을 수행하기 위한 최적의 형태를 개시한다. 이러한 설명은 본 발명의 일반적인 원리를 설명하기 위한 것이므로, 한정된 의미로 받아들여서는 안된다. 본 발명의 범위는 첨부된 청구범위에 의해 최적으로 결정된다.
본 명세서에서, "기판을 오버라이하는(overlying the substrate)", "층위에(above the layer)" 또는 "필름위에(on the film)"와 같은 표현은 중간층의 존재에 관계없이 단순히 베이스층(base layer)의 표면에 대한 상대적인 위치 관계를 의미 한다. 따라서, 이들 표현은 층들의 직접적인 접촉 상태 뿐만아니라 하나 이상의 라미네이트층의 비접촉 상태를 나타낼 수 있다.
도 2a-도 2g는 본 발명에 따른 일례인 리세스드 버티칼 트랜지스터를 가진 메모리를 형성하는 공정 단계를 설명한다. 도 2a에서, 기판(200)을 제공하고, 제 1 패드층(202) 및 제 1 패드층(204)을 상기 기판(200)위에 배치한다. 기판(200)은 실리콘(silicon), 갈륨 아르세나이드(gallium arsenide), 갈륨 니트라이드(gallium nitride), 스트레인드 실리콘(strained silicon), 실리콘 게르마늄(silicon germanium), 실리콘 카바이드(silicon carbide), 다이아몬드(diamond), 에피택시(epitaxy) 층, 및/또는 다른 물질을 포함할 수 있다. 제 1 패드층(202)은 실리콘 옥사이드를 포함할 수 있고, 제 2 패드층(204)은 실리콘 니트라이드를 포함할 수 있으며, 제 1 및 제 2 패드층 모두를 종래의 리소그래피에 의해 패턴화한 다음 에칭하여 적어도 2개의 개구를 형성하게 한다.
이어, 패턴화된 제 1 패드층(202) 및 제 2 패드층(204)을 하드 마스크(hard mask)로서 사용하여 기판(200)을 에칭하여 적어도 2개의 트렌치(206)를 형성한다. 도 2b에 도시된 바와 같이, 딥 트렌치 캐패시터(208)를 트렌치에 형성한다. 딥 트렌치 캐패시터(208)의 하부는 폴리실리콘과 같은 상부 전극(210), ONO와 같은 캐패시터 유전체층(212), 및 인접하는 기판(200)에서 도핑 영역(doped region)인 하부 전극(214)을 포함한다. 딥 트렌치 캐패시터(208)의 상부는 칼라(collar) 유전체층(216), 상부 전극(212)과 전기적으로 연결되는 도전층(218), 및 상부에 배치되며 일측은 절연되고 타측은 노출되어 매립 스트랩(buried strap, 222)을 형성하는 편면(single side) 절연층(220)을 포함한다. 본 발명의 일례에서, 편면 절연층(220)의 상부 표면은 제 2 패드층(204)과 실질적으로 동일한 수준(level)이다.
다음으로, 도 2c에서, 제 2 패드층을 선택적 에칭에 의해 제거하여 딥 트렌치 캐패시터(208)의 부분을 노출시킨다. 바람직하게도, 기술된 제거 단계이후, 딥 트렌치 캐패시터(208)의 부분은 기판(200) 표면 수준위로 돌출된다. 예를 들어, 제 1 패드층(202) 및 편면 절연층(220)이 실리콘 옥사이드인 경우, 제 2 패드층은 인산에 침지함으로써 제거될 수 있다.
도 2d에서, 제 1 패드층(202)과 편면 절연층(220) 위에 증착(deposition)에 의해 스페이서층(미도시)을 형성하였다. 스페이서층은 실리콘 니트라이드, 실리콘 옥사이드, 실리콘 옥시니트라이드, 이들의 배합물, 이들의 스택층, 폴리이미드, SOG, 저(low K) 유전체층, 예컨대 FSG, 흑 다이아몬드, SILKTM, FLARETM, LKD, Xerogel 또는 Aerogel, 또는 다른 물질일 수 있다. 바람직하게도, 실리콘층은 실리콘 니트라이드를 포함한다.
다음으로, 스페이서층을 에칭하여 딥 트렌치 캐패시터(208)의 노출부 측벽 위에 스페이서(226)를 형성한다. 본 발명의 바람직한 일례에서, 에칭 단계는 주된 에칭제로서 CHF3, CF4와 O2의 배합물, 또는 C2F6의 배합물을 사용할 수 있으며, 또한 스페이서(226)가 실리콘 니트라이드인 경우 플라즈마를 사용하여 추가로 에칭될 수 있는 이방성 에칭(anisotropic etching)이다. 스페이서(226)가 실리콘 옥사이드인 경우, 이방성 에칭은 주된 에칭제로서 CHF3, CF4와 O2의 배합물, CF4 또는 C2F6 또는 C3F8의 배합물을 사용할 수 있고, 또한 플라즈마를 사용하여 추가로 에칭될 수 있다. 스페이서(226)의 폭 및 높이는 채널의 길이, 소오스의 폭 및 드레인의 폭에 영향을 줄 수 있으며, 에칭하는 압력, 온도, 전력, 바이어스(bias), 가스 플로우(gas flow)와 같은 미세한 튜닝 프로세스 파라미터에 의해 잘 조절될 수 있다.
도 2e에서, 에칭 마스크로서 딥 트렌치 캐패시터(208)의 편면 절연층(220)과 스페이서(226)를 사용하여 제 1 패드층(202)을 에칭한다. 이어, 에칭 마스크로서 스페이서(226), 딥 트렌치 캐패시터(208)의 편면 절연층(220) 및 패턴화된 제 1 및 제 2 패드층(202, 204)을 사용하여 반응성 이온 에칭(reactive ion etching)과 같은 이방성 에칭에 의해 기판(200)을 추가로 에칭하여 딥 트렌치 캐패시터(208) 사이에 리세스(228)를 형성한다.
다음으로, 도 2f에서, 리세스(228)의 바닥 및 측벽에 게이트 유전체층(230), 바람직하게는 실리콘 옥사이드를 형성한다. 게이트 유전체층(228)은 열처리 공정 또는 증착 공정을 사용하여 형성될 수 있다. 열처리 공정은 급속 열산화법, 로(furnace) 산화법 또는 인시튜 증기 발생법(In Situ Steam Generation, ISSG)일 수 있다. 증착 공정은 저압 화학 기상 증착법(low pressure chemical vapor deposition, LPCVD), 고온 산화물 (HTP) 증착법 등일 수 있다.
그후, 폴리실리콘, 텅스텐 또는 텅스텐 실리사이드와 같은 도전 물질 또는 유사 물질을 증착, 예컨대 저압 화학 기상 증착법(LPCVD)에 의해 리세스내에 충진 한다. 이어, 도전 물질을 에칭백(etching back) 처리하여 리세스드 게이트(232)를 형성하는데, 여기서 리세스드 게이트(232)의 상부 표면은 편면 절연층(220)과 동일한 수준이거나 낮을 수 있다.
도 2g에서, 제 2 패드층(204)을 인산내 침지와 같은 습식 에칭에 의해 제거한다. 이어, 기판(200)을 이온 임플란트(ion implant)하여 리세스드 게이트(232)의 반대측에 소오스 영역(source region, 234) 및 드레인 영역(drain region, 236)을 형성하는데, 여기서 소오스 영역(234)은 매립 스트랩 영역(222)에서 딥 트렌치 캐패시터의 도전층과 전기적으로 연결된다.
기술된 일례에 따라, 리세스드 게이트를 형성할 때 하나의 포토리소그래피 단계는 생략할 수 있으므로, 비용을 절감할 수 있다. 또한, 포토리소그래피 대신 스페이서에 의한 리세스드 게이트의 자기 정렬(self-alignment)에 기인하여, RVERT와 딥 트렌치 캐패시터 사이의 길이는 정확하게 제어될 수 있고 이들 사이의 확산 거리도 더욱 용이하게 제어될 수 있다.
도 3a는 본 발명에 따른 예시적인 실시예의 리세스드 버티칼 트랜지스터를 가진 메모리의 평면도이다. 소자 크기는 8F2이고, 여기서 수평 길이 D3는 4F이고 수직 길이 D4는 2F이다. 도 3a에 도시한 바와 같이, 리세스드 게이트를 형성하도록 예정된 영역(302)은 4개의 딥 트렌치 캐패시터(208)에 의해 둘러싸인다. 본 발명의 바람직한 일례에서, 딥 트렌치 캐패시터(208)는 매트릭스(matrix)로 배열되고, 딥 트렌치 캐패시터(208)에서 예정 영역(302)까지 실질적으로 동일한 거리(D2) 를 가진다.
또한, 딥 트렌치 캐패시터(208)는 기판(200) 표면 수준위로 높게 돌출한다. 스페이서가 딥 트렌치 캐패시터(208)의 돌출부 측벽에 형성된 경우, 기판(200)은 예정된 리세스 게이트 영역(302) 너머를 덮는다(cover). 결국, 리세스 게이트(232)는 예정된 리세스 게이트 영역(302)을 둘러싸는 딥 트렌치 캐패시터(208)의 돌출부 측벽에 형성된 스페이서에 의해 정의될 수 있다. 다음으로, 마스크로서 스페이서 및 딥 트렌치 캐패시터(208)를 사용하여 에칭 공정을 실시하여 예정된 리세스 게이트 영역(302)에 리세스를 형성할 수 있다. 그후, 상기 리세스에 게이트 유전체층과 리세스드 게이트를 형성한다. 딥 트렌치 캐패시터(208)와 리세스드 게이트(232)를 형성한 후, 기판(200)에 샐로우(shallow) 트랜치 아이솔레이션(502)을 형성하여 활성 영역을 정의한다.
포토리소그래피 대신 스페이서에 의한 리세스드 게이트(232)의 정의로 인해, 확산거리(D)를 오버랩 문제없이 정확하게 제어할 수 있다. 리세스드 게이트(232)는 2개의 인접하는 딥 트렌치 캐패시터(208) 사이 중간 부분에 정확하게 정의될 수 있다. 결과적으로, 워드 라인 배향 또는 비트 라인 배향을 따라 장치를 축소할 수 있다. 예를 들어, 도 3b에 도시한 바와 같이 소자 크기가 6F2(수평 길이 D3가 3F이고 수직 길이 D4가 2F임)가 되도록 워드 라인 배향을 따라 축소하는 것이 가능하다. 또한, 도 3c에 도시한 바와 같이 소자 크기가 4F2(수평 길이 D3가 2F이고 수직 길이 D4가 2F임)가 되도록 워드 라인 배향을 따라 축소하는 것이 가능하다. 더 나아가, 도 3d에 도시한 바와 같이 소자 크기가 4.5F2(수평 길이 D3가 3F이고 수직 길이 D4가 1.5F임)가 되도록 워드 라인과 비트 라인 배향을 따라 축소하는 것이 가능하다. 게다가, 도 4a에 도시한 바와 같이 딥 트렌치 캐패시터가 원형이고 소자 크기가 6F2(수평 길이 D3가 3F이고 수직 길이 D4가 2F임)가 되도록 비트 라인 배향을 따라 축소하는 것이 가능하다. 도 4b에 도시한 바와 같이 딥 트렌치 캐패시터가 타원형이고 소자 크기가 6F2(수평 길이 D3가 3F이고 수직 길이 D4가 2F임)가 되도록 비트 라인 배향을 따라 축소하는 것이 가능하다.
도 5a에서, 본 발명의 일례에서, 리세스드 게이트(232)를 포함하는 활성 영역을 정의하기 위한 샐로우 트렌치 아이솔레이션(502)은 리세스드 게이트(232)의 4개의 코너만을 절단하여 큰 아이솔레이션 프로세스 윈도우를 활성시킬 수 있거나, 도 5b에 도시된 바와 같이, 리세스 게이트(232)의 상부(504) 및 하부(506)를 절단하여 더욱 양호한 아이솔레이션 효과를 가질 수 있다.
본 발명의 일례에서, 이어 워드 라인을 형성한다. 결과적으로, 워드 라인은 일정한 폭을 가진 직선일 필요는 없다. 예를 들어, 도 5c에 도시된 바와 같이, 워드 라인(510)은 딥 트렌치 캐패시터(208)를 오버라이하는 넓은 부분과 리세스드 게이트(232)를 오버라이하는 좁은 부분을 가질 수 있다. 본 발명의 다른 일례에서, 워드 라인(520)은 도 5d에 도시된 바와 같이 딥 트렌치 캐패시터(208)의 중앙부만을 오버래핑할 수 있다.
설명된 일례에 따라, 리세스 게이트를 형성할 때 하나의 포토리소그래피 단계를 생략할 수 있어, 비용을 절감할 수 있다. 또한, 포토리소그래피 대신 스페 이서에 의한 리세스드 게이트의 자기 정렬에 기인하여, 리세스드 버티칼 트랜지스터(RVERT)와 딥 트렌치 캐패시터(DT) 사이의 길이를 정확하게 제어할 수 있고, 2개의 인접하는 딥 트렌치 캐패시터 사이 정 중앙 부분에 리세스드 게이트(232)를 정확하게 정의할 수 있으며, 오버랩 문제를 제거할 수 있고, 중요한 치수를 정확하게 제어할 수 있며, 딥 트렌치 캐패시터와 리세스드 게이트 사이의 확산 거리를 더욱 용이하게 제어할 수 있다.
본 발명을 실시예 및 바람직한 일례에 의해 설명하였지만, 본 발명이 이들에 한정되지 않는 것으로 이해되어야 한다. 반대로, 다양한 변경예 및 유사한 변형예를 포함하는 것으로 의도된다(본 분야의 기술자에게 자명할 것임). 따라서, 첨부된 청구범위의 범위는 이러한 변경예 및 유사한 변형예 모두를 포괄하도록 가장 폭넓게 해석되어야 한다.
Claims (16)
- 상부가 노출된 적어도 2개의 딥 트렌치 캐패시터(deep trench capacitor) 장치를 가진 기판을 제공하고;상기 딥 트렌치 캐패시터의 상부 측벽에 스페이서(spacer)를 형성하며;마스크(mask)로서 상기 딥 트렌치 캐패시터의 상부 및 스페이서를 사용하여 기판을 에칭하여 리세스(recess)를 형성한 다음;상기 리세스에 리세스드 게이트(recessed gate)를 형성하는 단계를 포함하는 반도체 장치의 형성방법.
- 제 1 항에 있어서, 상부가 노출된 적어도 2개의 딥 트렌치 캐패시터 장치를 가진 기판을 제공하는 단계가, 패드층(pad layer)이 형성된 기판을 제공하고; 상기 패드층 및 상기 기판을 패턴화하여 적어도 2개의 트렌치를 형성하며; 각각의 트렌치에 딥 트렌치 캐패시터 장치를 형성하고; 딥 트렌치 캐패시터 장치의 상부가 노출될 때까지 패드층을 제거하는 단계를 포함하는 반도체 장치의 형성방법.
- 제 2 항에 있어서, 상기 패드층이 패드 질화층(pad nitride layer) 및 패드 산화층(pad oxide layer)을 포함하는 반도체 장치의 형성방법.
- 제 1 항에 있어서, 리세스드 게이트의 상부 표면이 딥 트렌치 캐패시터 장치 와 실질적으로 동일한 수준인 반도체 장치의 형성방법.
- 제 1 항에 있어서, 상기 기판을 임플란팅(implanting)하여 리세스드 게이트의 반대측에 소오스 영역(source region) 및 드레인 영역(drain region)을 형성하는 단계를 추가로 포함하는 반도체 장치의 형성방법.
- 제 1 항에 있어서, 상기 스페이서가 실리콘 옥사이드, 실리콘 니트라이드 및 실리콘 옥시니트라이드로 이루어지는 그룹 중에서 선택된 1종의 물질을 포함하는 반도체 장치의 형성방법.
- 상부가 노출된 복수개의 딥 트렌치 캐패시터 장치를 가진 기판을 제공하고;상기 딥 트렌치 캐패시터의 상부 측벽에 스페이서를 형성하여 딥 트렌치 캐패시터 장치로 둘러싸인 예정(predetermined) 영역을 형성하며;마스크로서 상기 딥 트렌치 캐패시터의 상부 및 스페이서를 사용하여 기판의 예정 영역을 에칭하여 리세스를 형성한 다음;상기 리세스에 리세스드 게이트를 형성하는 단계를 포함하는 반도체 장치의 형성방법.
- 제 7 항에 있어서, 상기 복수개의 딥 트렌치 캐패시터가 매트릭스(matrix)로 배열된 4개의 딥 트렌치 캐패시터인 반도체 장치의 형성방법.
- 제 7 항에 있어서, 리세스에 리세스드 게이트를 형성한 후, 기판에 샐로우 트렌치 아이솔레이션(shallow trench isolation)을 형성하여 활성 영역(active area)을 정의하는 단계를 추가로 포함하는 반도체 장치의 형성방법.
- 제 9 항에 있어서, 샐로우 트렌치 아이솔레이션이 리세스드 게이트의 코너 4개만을 절단하는 반도체 장치의 형성방법.
- 제 7 항에 있어서, 리세스드 게이트를 전기적으로 연결하는 워드 라인(word line)을 형성하는 단계를 추가로 포함하는 반도체 장치의 형성방법.
- 제 11 항에 있어서, 상기 딥 트렌치 캐패시터를 오버라이하는(overlying) 워드 라인 부분이 리세스드 게이트를 오버라이하는 다른 부분보다 넓은 반도체 장치의 형성방법.
- 제 7 항에 있어서, 상부가 노출된 적어도 2개의 딥 트렌치 캐패시터 장치를 가진 기판을 제공하는 단계가, 패드층이 형성된 기판을 제공하고; 상기 패드층 및 상기 기판을 패턴화하여 적어도 2개의 트렌치를 형성하며; 각각의 트렌치에 딥 트렌치 캐패시터 장치를 형성하고; 딥 트렌치 캐패시터 장치의 상부가 노출될 때까지 패드층을 제거하는 단계를 포함하는 반도체 장치의 형성방법.
- 제 7 항에 있어서, 리세스에 리세스드 게이트를 형성하는 단계가, 리세스내에 게이트 유전체층을 형성하고; 기판위에 도전체(conductive material) 층을 형성하며; 도전체층, 스페이서 및 딥 트렌치 캐패시터의 상부를 폴리싱(polishing)하여 리세스드 게이트를 형성하는 단계를 포함하는 반도체 장치의 형성방법.
- 제 7 항에 있어서, 상기 기판을 임플란팅하여 리세스드 게이트의 반대측에 소오스 영역 및 드레인 영역을 형성하는 단계를 추가로 포함하는 반도체 장치의 형성방법.
- 제 7 항에 있어서, 상기 스페이서가 실리콘 옥사이드, 실리콘 니트라이드 및 실리콘 옥시니트라이드로 이루어지는 그룹 중에서 선택된 1종의 물질을 반도체 장치의 형성방법.
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