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KR101452127B1 - 적층 세라믹 전자 부품, 그 제조 방법 및 그 실장 기판 - Google Patents

적층 세라믹 전자 부품, 그 제조 방법 및 그 실장 기판 Download PDF

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KR101452127B1
KR101452127B1 KR1020130095404A KR20130095404A KR101452127B1 KR 101452127 B1 KR101452127 B1 KR 101452127B1 KR 1020130095404 A KR1020130095404 A KR 1020130095404A KR 20130095404 A KR20130095404 A KR 20130095404A KR 101452127 B1 KR101452127 B1 KR 101452127B1
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KR
South Korea
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ceramic body
width
thickness
ceramic
internal electrodes
Prior art date
Application number
KR1020130095404A
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Inventor
심재혁
오대복
최재열
박명준
이영숙
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삼성전기주식회사
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Abstract

본 발명은, 두께 방향으로 적층된 복수의 유전체층을 포함하며, 폭을 W로, 두께를 T로 규정할 때, T/W > 1.0을 만족하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 세라믹 본체의 양 단면을 통해 번갈아 노출된 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 본체의 양 단면에 형성된 머리부 및 상기 머리부와 연결되며 상기 세라믹 본체의 상하 주면에 폭 방향으로 서로 이격되게 형성된 2개의 밴드부를 포함하며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하는 적층 세라믹 전자 부품을 제공한다.

Description

적층 세라믹 전자 부품, 그 제조 방법 및 그 실장 기판{MULTI-LAYERED CERAMIC ELECTRONIC PART, MANUFACTURING METHOD THEREOF AND BOARD FOR MOUNTING THE SAME}
본 발명은 적층 세라믹 전자 부품, 그 제조 방법 및 그 실장 기판에 관한 것이다.
최근 전자 제품의 소형화 추세에 따라, 이러한 전자 제품에 사용되는 적층 세라믹 전자 부품 역시 소형화 및 고용량화가 요구되고 있다.
이에 따라 유전체층과 내부 전극의 박막화 및 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께를 얇게 하면서 그 적층 수를 증가시킨 적층 세라믹 전자 부품이 제조되고 있다.
상기 적층 세라믹 전자 부품의 소형화가 가능하고, 유전체층과 내부 전극의 박막화가 가능하면서 고용량화 구현을 위해 적층 수를 증가시킬 수 있게 되었다.
그러나, 위와 같이 유전체층 및 내부 전극의 두께를 얇게 하면서 적층 수를 증가시키면 적층 세라믹 전자 부품의 고용량 구현은 가능하나, 적층 수 증가로 인해 적층 세라믹 전자 부품의 두께가 폭에 비해 큰 형태가 된다.
위와 같이 적층 세라믹 전자 부품의 두께가 폭에 비해 크게 형성된 경우, 일반적으로 적층 세라믹 전자 부품의 양 단면에 형성된 외부 전극은 그 둘레 면이 볼록하게 라운드 된 현상을 갖게 된다.
따라서, 적층 세라믹 전자 부품을 인쇄회로기판 등에 실장 할 때 적층 세라믹 전자 부품이 실장된 상태를 유지하지 못하고 넘어지는 문제가 빈번히 발생하여 적층 세라믹 전자 부품의 실장 불량율이 증가되는 문제점이 있다.
하기 특허문헌 1은 소형화 및 고용량화 대응의 적층 세라믹 콘덴서를 개시하고 있으나, 적층 세라믹 콘덴서를 인쇄회로기판에 실장 했을 때 넘어지는 문제를 해결하기 위한 수단은 개시하지 않는다.
일본공개특허 제2005-129802호
당 기술 분야에서는, 적층 수 증가에 따라 두께가 폭에 비해 커 고용량을 구현하면서도, 적층 세라믹 전자 부품을 인쇄회로기판 등에 실장 할 때 넘어지는 문제를 해결하여 실장 불량 및 쇼트 발생을 줄일 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 두께 방향으로 적층된 복수의 유전체층을 포함하며, 폭을 W로, 두께를 T로 규정할 때, T/W > 1.0을 만족하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 세라믹 본체의 양 단면을 통해 번갈아 노출된 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 본체의 양 단면에 형성된 머리부 및 상기 머리부와 연결되며 상기 세라믹 본체의 상하 주면에 폭 방향으로 서로 이격되게 형성된 2개의 밴드부를 포함하며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하는 적층 세라믹 전자 부품을 제공한다.
본 발명의 다른 측면은, 폭 방향으로 적층된 복수의 유전체층을 포함하며, 폭을 W로, 두께를 T로 규정할 때, T/W > 1.0을 만족하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 세라믹 본체의 양 단면을 통해 번갈아 노출된 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 본체의 양 단면에서 상하 양 주면 까지 형성되며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며, 상기 세라믹 본체의 양 단면에 형성된 머리부 및 상기 머리부와 연결되며 상기 세라믹 본체의 상하 주면에 폭 방향으로 서로 이격되게 형성된 2개의 밴드부를 포함하며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하는 적층 세라믹 전자 부품을 제공한다.
본 발명의 또 다른 측면은, 제1 및 제2 내부 전극이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 상기 제1 및 제2 내부 전극이 서로 대향하여 배치되도록 적층하고 가압하여 적층체를 마련하는 단계; 상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하고 소성하여 서로 대향하는 두께 방향의 제1 및 제2 주면, 상기 제1 및 제2 내부 전극이 번갈아 노출되는 길이 방향의 제1 및 제2 단면 및 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체를 마련하는 단계; 및 상기 세라믹 본체에 상기 제1 및 제2 내부 전극과 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하며, 상기 제1 및 제2 외부 전극을 형성하는 단계는, 상기 세라믹 본체의 두께-폭 단면에 있어서, 상기 제1 및 제2 주면과 상기 제1 및 제2 측면이 서로 접하는 양 모서리부에 도전성 페이스트를 도포하여 상기 제1 및 제2 단면에 머리부를 형성하고, 상기 제1 및 제2 주면에 서로 이격되게 2개의 밴드부를 형성하는 적층 세라믹 전자 부품의 제조 방법을 제공한다.
본 발명의 일 실시 예에서, 상기 적층체를 마련하는 단계는, 상기 세라믹 시트를 두께 방향으로 적층하거나, 폭 방향으로 적층할 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체의 폭을 W로, 상기 밴드부의 폭을 a로 규정할 때, 0.10 ≤ a/W ≤ 0.45를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 밴드부의 두께를 S로 규정할 때, 2 ≤ S ≤ 40 ㎛를 만족할 수 있다.
본 발명의 일 실시 형태에 따르면, 적층 수 증가에 따라 고용량을 구현하면서도, 외부 전극을 서로 이격된 2개의 밴드부를 포함하도록 형성함으로써, 적층 세라믹 전자 부품을 인쇄회로기판 등에 실장시 넘어지는 현상을 방지하여 실장 불량율 및 쇼트 발생을 줄일 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 나타낸 사시도이다.
도 4는 도 3의 B-B'선 단면도이다.
도 5는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 나타낸 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
이하에서는 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 본 발명이 이에 한정되는 것은 아니다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 나타낸 사시도이다.
도 1을 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110), 복수의 제1 및 제2 내부 전극(121, 122) 및 제1 및 제2 외부 전극(131, 132)를 포함한다.
세라믹 본체(110)는 복수의 유전체층(111)을 두께 방향으로 적층한 다음 소성한 것으로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 세라믹 본체(110)의 형상은 특별히 제한되지 않으며, 예를 들어 육면체 형상을 가질 수 있다.
본 발명의 실시 형태를 명확하게 설명하기 위해 세라믹 본체(110)의 육면체 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 본체(110)의 서로 대향하는 두께 방향의 면을 제1 및 제2 주면으로, 제1 및 제2 주면을 연결하며 서로 대향하는 길이 방향의 면을 제1 및 제2 단면으로, 서로 대향하는 폭 방향의 면을 제1 및 제2 측면으로 정의하기로 한다.
세라믹 본체(110)는 고용량 구현을 위해 유전체층(111)의 적층 수를 증가시킨 형태로서, 폭을 W로, 두께를 T로 규정할 때, T/W > 1.0을 만족하여 세라믹 본체(110)의 폭에 비하여 두께가 더 크게 형성된다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 형성하는 세라믹 시트를 사이에 두고 서로 대향되게 배치되며, 세라믹 본체(110) 내에서 세라믹 본체(110)의 제1 및 제2 단면을 통해 각각 노출되도록 형성될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 제1 및 제2 단면에 형성된 제1 및 제2 머리부(131a, 132a), 제1 및 제2 머리부(131a, 132a)와 각각 연결되며 세라믹 본체(110)의 제1 및 제2 주면에 폭 방향으로 서로 이격되게 형성된 2개의 제1 및 제2 밴드부(131b, 132b)를 포함한다.
제1 및 제2 머리부(131a, 132a)는 제1 및 제2 단면을 통해 번갈아 노출된 복수의 제1 및 제2 내부 전극(121, 122)과 전기적으로 연결된다. 제1 및 제2 밴드부(131b, 132b)는 인쇄회로기판 등에 실장시 실장부가 된다.
이때, 제1 및 제2 외부 전극(131, 132)은 내습성 향상을 위해 세라믹 본체(110)의 제1 및 제2 측면에 제1 및 제2 머리부(131a, 132a) 및 제1 및 제2 밴드부(131b, 132b)와 연결되는 제1 및 제2 측면연결부(131c, 132c)가 형성될 수 있다.
또한, 제1 및 제2 외부 전극(131, 132)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 니켈(Ni) 및 구리(Cu) 등으로 형성될 수 있다. 이러한 제1 및 제2 외부 전극(131, 132)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 제1 및 제2 밴드부(131b, 132b) 상에는 필요시 제1 및 제2 도금층(미도시)이 형성될 수 있다.
상기 제1 및 제 2 도금층은 적층 세라믹 커패시터(100)를 인쇄회로기판에 솔더로 실장 할 때 상호 간의 접착 강도를 높이기 위한 것이다.
상기 제1 및 제2 도금층은 예를 들어 제1 및 제2 밴드부(131b, 132b) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 2는 도 1의 A-A'선 단면도로서, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 두께-폭 단면을 나타낸 것이다.
도 2를 참조하면, 세라믹 본체(110)의 폭을 W로, 외부 전극 밴드부(131b, 132b)의 폭을 a로 규정할 때, 0.10 ≤ a/W ≤ 0.45를 만족할 수 있다.
# a/W 실장시 Chip
넘어짐 여부		 신뢰성
불량여부
1 0.05 3/50ea 2/200ea
2 0.10 0/50ea 0/200ea
3 0.15 0/50ea 0/200ea
4 0.20 0/50ea 0/200ea
5 0.25 0/50ea 0/200ea
6 0.30 0/50ea 0/200ea
7 0.35 0/50ea 0/200ea
8 0.40 0/50ea 0/200ea
9 0.45 0/50ea 0/200ea
10 0.50 4/50ea 1/200ea
상기 표 1은 a/W의 값에 따른 실장시 칩의 넘어짐 여부 및 신뢰성 불량 여부를 실험하여 그 결과를 나타낸 것이다.
상기 표 1을 참조하면, a/W가 0.05인 샘플 1의 경우 실장시 50개의 칩에서 3개의 넘어짐이 발생하였으며, 신뢰성 불량 실험에서는 200개 중 2개에서 불량이 발견되었다.
또한, a/W가 0.50인 샘플 10의 경우 실장시 50개의 칩에서 4개의 넘어짐이 발생하였으며, 신뢰성 불량 실험에서는 200개 중 1개에서 불량이 발견되었다.
반면에, a/W가 본 발명의 범위 이내인 샘플 2 내지 9의 경우, 실장시 칩의 넘어짐 및 신뢰성 불량이 발견되지 않았다.
또한, 밴드부(131b, 132b)의 두께를 S로 규정할 때, 2 ≤ S ≤ 40 ㎛의 범위를 만족할 수 있다.
# S (㎛) 실장시 Chip
넘어짐 여부		 용량만족 여부
1 1 5/50ea 100%
2 2 0/50ea 100%
3 5 0/50ea 100%
4 10 0/50ea 100%
5 20 0/50ea 100%
6 30 0/50ea 100%
7 40 0/50ea 100%
8 50 0/50ea 95%
9 60 3/50ea 85%
상기 표 2는 S의 값에 따른 실장시 칩의 넘어짐 여부 및 기준 용량 만족 여부를 실험하여 그 결과를 나타낸 것이다.
상기 표 2를 참조하면, S가 1㎛인 샘플 1의 경우 실장시 50개의 칩에서 5개의 넘어짐이 발생하였으며, S가 40㎛를 초과하는 샘플 8 및 9의 경우 기준 용량을 만족시키지 못하는 것으로 나타났다. 특히, 샘플 9의 경우 기준 용량을 만족시키지 못할 뿐만 아니라, 실장시 넘어짐 또한 50개 중 3개가 발생하였다.
변형 예
도 3은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 나타낸 사시도이다.
여기서, 제1 및 제2 외부 전극(131, 132)이 형성된 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 및 제2 내부 전극(121', 122')을 토대로 구체적으로 설명하기로 한다.
도 3을 참조하면, 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터(100')는 복수의 유전체층(111)이 폭 방향으로 적층된 세라믹 본체(110)를 포함한다.
따라서, 제1 및 제2 내부 전극(121', 122')은 유전체층(111)을 형성하는 세라믹 시트를 사이에 두고 서로 대향되게 폭 방향으로 배치되며, 세라믹 본체(110) 내에서 세라믹 본체(110)의 제1 및 제2 단면을 통해 각각 노출되도록 형성될 수 있다. 이때, 제1 및 제2 내부 전극(121', 122')은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
도 4는 도 3의 B-B'선 단면도로서, 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 두께-폭 단면을 나타낸 것이다.
도 4를 참조하면, 세라믹 본체(110)의 폭을 W로, 외부 전극 밴드부(131b, 132b)의 폭을 a로 규정할 때, 0.10 ≤ a/W ≤ 0.45를 만족할 수 있다.
또한, 밴드부(131b, 132b)의 두께를 S로 규정할 때, 2 ≤ S ≤ 40 ㎛의 범위를 만족할 수 있다.
적층 세라믹 커패시터의 제조 방법
이하, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법을 설명한다.
먼저, 복수의 세라믹 시트를 마련한다. 상기 세라믹 시트는 세라믹 본체(110)의 유전체층(111)을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 캐리어 필름 상에 도포 및 건조하여 수 ㎛ 두께의 시트(sheet) 형상으로 제작한다.
다음으로, 상기 세라믹 시트의 적어도 일면에 소정의 두께로 도전성 페이스트를 인쇄하여 길이 방향을 따라 일정 간격을 두고 복수의 내부 전극 패턴을 형성한다.
상기 내부 전극 패턴을 형성하기 위한 도전성 페이스트의 인쇄 방법으로는 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
다음으로, 상기 내부 전극 패턴이 형성된 복수의 세라믹 시트를 두께 방향을 따라 상기 내부 전극 패턴이 서로 교호하도록 번갈아 적층하고 적층 방향으로부터 가압하여 적층체를 마련한다. 이때, 상기 적층체는 상기 세라믹 시트의 적층 방향을 실장되는 면을 기준으로 상기 내부 전극 패턴이 두께 방향으로 적층되도록 하거나, 또는 폭 방향으로 적층되도록 할 수 있다.
다음으로, 상기 적층체를 0603(길이×폭) 규격으로서 1개의 커패시터에 대응하는 영역마다 절단하여 두께/폭이 1.0을 초과하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 제1 및 제2 내부 전극(121, 122)이 번갈아 노출되는 길이 방향의 제1 및 제2 단면 및 폭 방향의 제1 및 제2 측면을 갖는 칩을 만들고, 1050 내지 1200 ℃의 고온에서 소성한 후 연마하여 세라믹 본체(110)를 마련한다.
다음으로, 세라믹 본체(110)의 제1 및 제2 단면에 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 각각 전기적으로 연결되도록 제1 및 제2 외부 전극(131, 132)을 형성한다.
이때, 제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 두께-폭 단면에 있어서, 상기 제1 및 제2 주면과 상기 제1 및 제2 측면이 서로 접하는 양 모서리부에 도전성 페이스트를 도포하여 상기 제1 및 제2 단면에 머리부(131a, 132a)를 형성하고, 상기 제1 및 제2 주면에 서로 이격되게 2개의 밴드부(131b, 132b)를 형성한다.
또한, 필요시 제1 및 제2 외부 전극(131, 132)을 형성하는 단계 이후에, 제1 및 제2 밴드부(131b, 132b)의 표면을 전기 도금 등의 방법으로 도금 처리하여 제1 및 제2 도금층(미도시)을 형성할 수 있다.
이때, 세라믹 본체(110)의 폭을 W로, 외부 전극 밴드부(131b, 132b)의 폭을 a로 규정할 때, 0.10 ≤ a/W ≤ 0.45를 만족하도록 할 수 있다.
적층 세라믹 커패시터의 실장 기판
도 5는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 나타낸 사시도이다.
도 5를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 적층 세라믹 커패시터(100)가 수평하도록 또는 수직하도록 실장된 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
이때, 적층 세라믹 커패시터(100)는 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)가 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 100' ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층
121, 121', 122, 122' ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극 131a, 132a ; 제1 및 제2 머리부
131b, 132b ; 밴드부
131c, 132c ; 제1 및 제2 측면연결부

Claims (14)

  1. 두께 방향으로 적층된 복수의 유전체층을 포함하며, 폭을 W로, 두께를 T로 규정할 때, T/W > 1.0을 만족하는 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 세라믹 본체의 양 단면을 통해 번갈아 노출된 복수의 제1 및 제2 내부 전극; 및
    상기 세라믹 본체의 양 단면에 형성된 머리부 및 상기 머리부와 연결되며 상기 세라믹 본체의 상하 주면에 폭 방향으로 서로 이격되게 형성된 2개의 밴드부를 포함하며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하는 적층 세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 세라믹 본체의 폭을 W로, 상기 밴드부의 폭을 a로 규정할 때, 0.10 ≤ a/W ≤ 0.45를 만족하는 것을 특징으로 하는 적층 세라믹 전자 부품.
  3. 제1항에 있어서,
    상기 밴드부의 두께를 S로 규정할 때, 2 ≤ S ≤ 40 ㎛를 만족하는 것을 특징으로 하는 적층 세라믹 전자 부품.
  4. 폭 방향으로 적층된 복수의 유전체층을 포함하며, 폭을 W로, 두께를 T로 규정할 때, T/W > 1.0을 만족하는 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 세라믹 본체의 양 단면을 통해 번갈아 노출된 복수의 제1 및 제2 내부 전극; 및
    상기 세라믹 본체의 양 단면에서 상하 양 주면 까지 형성되며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며,
    상기 세라믹 본체의 양 단면에 형성된 머리부 및 상기 머리부와 연결되며 상기 세라믹 본체의 상하 주면에 폭 방향으로 서로 이격되게 형성된 2개의 밴드부를 포함하며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하는 적층 세라믹 전자 부품.
  5. 제4항에 있어서,
    상기 세라믹 본체의 폭을 W로, 상기 밴드부의 폭을 a로 규정할 때, 0.10 ≤ a/W ≤ 0.45를 만족하는 것을 특징으로 하는 적층 세라믹 전자 부품.
  6. 제4항에 있어서,
    상기 밴드부의 두께를 S로 규정할 때, 2 ≤ S ≤ 40 ㎛를 만족하는 것을 특징으로 하는 적층 세라믹 전자 부품.
  7. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 제1 및 제2 전극 패드 위에 설치된 제1항 내지 제6항 중 어느 한 항의 적층 세라믹 전자 부품; 을 포함하는 적층 세라믹 전자 부품의 실장 기판.
  8. 제1 및 제2 내부 전극이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 상기 제1 및 제2 내부 전극이 서로 대향하여 배치되도록 적층하고 가압하여 적층체를 마련하는 단계;
    상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하고 소성하여 서로 대향하는 두께 방향의 제1 및 제2 주면, 상기 제1 및 제2 내부 전극이 번갈아 노출되는 길이 방향의 제1 및 제2 단면 및 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체를 마련하는 단계; 및
    상기 세라믹 본체에 상기 제1 및 제2 내부 전극과 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하며,
    상기 제1 및 제2 외부 전극을 형성하는 단계는, 상기 세라믹 본체의 두께-폭 단면에 있어서, 상기 제1 및 제2 주면과 상기 제1 및 제2 측면이 서로 접하는 양 모서리부에 도전성 페이스트를 도포하여 상기 제1 및 제2 단면에 머리부를 형성하고, 상기 제1 및 제2 주면에 서로 이격되게 2개의 밴드부를 형성하는 적층 세라믹 전자 부품의 제조 방법.
  9. 제8항에 있어서,
    상기 적층체를 마련하는 단계는, 상기 세라믹 시트를 두께 방향으로 적층하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  10. 제9항에 있어서,
    상기 세라믹 본체의 폭을 W로, 상기 밴드부의 폭을 a로 규정할 때, 0.10 ≤ a/W ≤ 0.45를 만족하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  11. 제9항에 있어서,
    상기 밴드부의 두께를 S로 규정할 때, 2 ≤ S ≤ 40 ㎛를 만족하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조 방법.
  12. 제8항에 있어서,
    상기 적층체를 마련하는 단계는, 상기 세라믹 시트를 폭 방향으로 적층하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  13. 제12항에 있어서,
    상기 세라믹 본체의 폭을 W로, 상기 밴드부의 폭을 a로 규정할 때, 0.10 ≤ a/W ≤ 0.45를 만족하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  14. 제12항에 있어서,
    상기 밴드부의 두께를 S로 규정할 때, 2 ≤ S ≤ 40 ㎛를 만족하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190140318A (ko) 2018-06-11 2019-12-19 삼성전기주식회사 적층형 커패시터

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6851747B2 (ja) * 2016-08-17 2021-03-31 太陽誘電株式会社 積層セラミック電子部品
CN112837934A (zh) * 2016-09-23 2021-05-25 Tdk株式会社 电子部件和电子部件装置
JP7562249B2 (ja) * 2019-11-18 2024-10-07 太陽誘電株式会社 セラミック電子部品およびその製造方法
JP7548195B2 (ja) * 2021-11-19 2024-09-10 株式会社村田製作所 積層セラミックコンデンサ

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100706687B1 (ko) * 2003-10-24 2007-04-11 티디케이가부시기가이샤 적층 세라믹 콘덴서
JP2007335754A (ja) * 2006-06-16 2007-12-27 Taiyo Yuden Co Ltd 積層コンデンサ
KR20080027030A (ko) * 2006-09-22 2008-03-26 삼성전기주식회사 적층형 칩 커패시터
JP2010129637A (ja) * 2008-11-26 2010-06-10 Murata Mfg Co Ltd 積層コンデンサ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0434913A (ja) 1990-05-30 1992-02-05 Marcon Electron Co Ltd 積層セラミックコンデンサの製造方法
JPH0817679A (ja) 1994-06-30 1996-01-19 Kyocera Corp 複合セラミックコンデンサ
JP2000357624A (ja) * 1999-06-16 2000-12-26 Murata Mfg Co Ltd 積層セラミック電子部品
JP2003060463A (ja) 2001-08-09 2003-02-28 Murata Mfg Co Ltd 積層型ｌｃ複合部品およびその製造方法
JP3948233B2 (ja) 2001-10-01 2007-07-25 株式会社村田製作所 積層型電子部品及びその製造方法
US7463474B2 (en) * 2002-04-15 2008-12-09 Avx Corporation System and method of plating ball grid array and isolation features for electronic components
JP4418969B2 (ja) * 2005-06-03 2010-02-24 株式会社村田製作所 積層セラミックコンデンサ
CN101517673B (zh) * 2006-09-22 2011-12-21 株式会社村田制作所 层叠陶瓷电容器
KR101079546B1 (ko) * 2009-12-30 2011-11-02 삼성전기주식회사 적층 세라믹 커패시터
KR101539808B1 (ko) * 2011-06-23 2015-07-28 삼성전기주식회사 적층 세라믹 커패시터
JP5899699B2 (ja) 2011-08-10 2016-04-06 Tdk株式会社 積層型コンデンサ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100706687B1 (ko) * 2003-10-24 2007-04-11 티디케이가부시기가이샤 적층 세라믹 콘덴서
JP2007335754A (ja) * 2006-06-16 2007-12-27 Taiyo Yuden Co Ltd 積層コンデンサ
KR20080027030A (ko) * 2006-09-22 2008-03-26 삼성전기주식회사 적층형 칩 커패시터
JP2010129637A (ja) * 2008-11-26 2010-06-10 Murata Mfg Co Ltd 積層コンデンサ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190140318A (ko) 2018-06-11 2019-12-19 삼성전기주식회사 적층형 커패시터

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