KR20080027030A

KR20080027030A - 적층형 칩 커패시터

Info

Publication number: KR20080027030A
Application number: KR1020060092425A
Authority: KR
Inventors: 이병화; 위성권; 정해석; 박동석; 박상수; 박민철
Original assignee: 삼성전기주식회사
Priority date: 2006-09-22
Filing date: 2006-09-22
Publication date: 2008-03-26
Also published as: JP2008078664A; US7545624B2; US20080074826A1; JP2011054989A; JP5037281B2; JP5570069B2; KR100843434B1

Abstract

본 발명에 따른 적층형 칩 커패시터는, 복수의 유전체층이 적층되어 형성되고, 서로 대향하는 제1 및 제2 측면과 서로 대향하는 제3 및 제4 측면을 갖는 커패시터 본체와; 상기 커패시터 본체 내에서 상기 유전체층에 의해 분리되어 적층된 복수의 내부 전극층과; 상기 제1 측면에 형성된 하나 이상의 제1 외부 전극과; 상기 제2 측면에 형성된 하나 이상의 제2 외부 전극을 포함한다. 상기 제1 외부 전극과 제2 외부 전극은 서로 오프셋되도록 배치되어 상기 제1 측면의 길이 방향으로 소정 간격만큼 이격되어 있다.

적층형 칩 커패시터, 외부 전극, 등가직렬 인덕턴스

Description

적층형 칩 커패시터{Multilayer Chip Capacitor}

도 1a는 종래의 2단자 적층형 칩 커패시터의 외형을 나타내는 사시도이다.

도 1b는 종래의 다단자 적층형 칩 커패시터의 외형을 나타내는 사시도이다.

도 1c는 종래의 3단자 관통 적층형 칩 커패시터의 외형을 나타내는 사시도이다.

도 2는 본 발명의 일 실시형태에 따른 2단자 적층형 칩 커패시터의 외형을 나타내는 사시도이다.

도 3은 도 2의 적층형 칩 커패시터의 내부 전극 구조를 나타내는 평면도이다.

도 4는 도 2의 커패시터의 변형례에 따른 2단자 적층형 칩 커패시터의 외형을 나타내는 사시도이다.

도 5는 도 4의 적층형 칩 커패시터의 내부 전극 구조를 나타내는 평면도이다.

도 6은 본 발명의 일 실시형태에 따른 다단자 적층형 칩 커패시터의 외형을 나타내는 사시도이다.

도 7은 도 6의 적층형 칩 커패시터의 내부 전극 구조를 나타내는 평면도이다.

도 8은 본 발명의 다른 실시형태에 따른 다단자 적층형 칩 커패시터의 외형을 나타내는 사시도이다.

도 9는 도 8의 적층형 칩 커패시터의 내부 전극 구조를 나타내는 평면도이다.

도 10은 본 발명의 일 실시형태에 따른 3단자 관통 적층형 칩 커패시터의 외형을 나타내는 사시도이다.

도 11는 도 10의 적층형 칩 커패시터의 내부 전극 구조를 나타내는 평면도이다.

도 12는 실시형태 및 종래기술에 따른 3단자 관통 적층형 칩 커패시터의 전류 경로를 개략적으로 나타낸 평면도이다.

<도면의 주요부분에 대한 부호의 설명>

100, 100', 200, 300, 400: 적층형 칩 커패시터

101, 101', 201, 301, 401: 커패시터 본체

103, 104, 203a, 203b, 204a, 204b, 303a, 303b, 303c, 303d, 304a, 304b, 304c, 304d, 403a, 403b, 404a, 404b: 외부 전극

121, 122, 221, 222, 321, 322, 421, 422: 유전체층

123, 124, 123', 124', 223, 224, 323, 324, 423, 424: 내부 전극

123a, 124b, 123a', 124a', 223a, 223b, 224a, 224b, 323a, 323b, 323c, 323d, 324a, 324b, 324c, 324d, 423a, 423b: 리드

A1: 커패시터 본체의 상면

B1, B2, C1, C2: 커패시터 본체의 측면

본 발명은 적층형 칩 커패시터에 관한 것으로, 특히 소형화에 적합하며 대향측면상의 외부 전극간 쇼트 가능성이 방지된 고신뢰성의 적층형 칩 커패시터에 관한 것이다.

적층형 칩 커패시터는 LSI의 전원 회로 등 고주파 회로 내에 배치되는 디커플링 커패시터로 유용하게 사용되고 있다. 전원 회로를 안정화시키기 위해서는 적층형 칩 커패시터의 ESL(equivalent series inductance: 등가직렬 인덕턴스)가 더 낮아져야 하며, 병렬 연결된 많은 수의 커패시터를 사용할 수 있도록 커패시터의 소형화가 요구된다. 이러한 요구는 전자장치의 고주파, 고전류화의 경향에 따라 더욱 증가되고 있다.

고속 MPU(micro processor unit)의 패키지에 사용되는 디커플링 커패시터로는 2단자 및 다단자 적층형 칩 커패시터가 있다. 또한 EMI 필터 등에 사용되는 3단자 관통 적층형 칩 커패시터도 디커플링 커패시터로 이용 가능하다. 이러한 2단자, 3단자 또는 다단자 적층형 칩 커패시터에 있어서, 소형화 및 저 ESL화 요구가 증가함에 따라, 대향 측면의 외부 전극간 쇼트 불량이 발생하는 문제가 있다.

도 1a는 종래의 2단자 저인덕턴스 세라믹 커패시터를 나타내는 사시도이다. 도 1a를 참조하면, 커패시터(100)는 커패시터 본체(11)와 2개의 외부 전극(13, 14)을 포함한다. 커패시터 본체(11)는 복수의 유전체층이 적층되어 형성된 것이다. 커패시터 본체(11) 내부에는, 유전체층들에 의해 분리되고 외부 전극(13, 14)과 연결된 복수의 내부 전극(미도시)이 적층되어 있다. 2개의 외부 전극 (13, 14)은 서로 대향하는 측면(B1, B2)에 형성되어 있다.

저ESL화를 위해서는 상대적으로 넓은 면적의 측면(B1, B2)에 외부 전극(13, 14)을 도포하는 것이 유리하다. 측면(B1, B2)에 외부 전극 도포시, 도포 공정 방식의 특성으로 인해 외부 전극(13, 14)이 커패시터 본체 상면(A1)에까지 연장된다. 커패시터가 소형화됨에 따라, 상면(A1)에서의 외부 전극(13, 14)간 이격 거리(d)가 점점 짧아지게 되어, 외부 전극(13, 14)간 쇼트(electrical short) 가능성이 높아지게 된다. 특히, 외부 전극 도포 공정 상의 한계로 인해 상면(A1)에서의 각 외부 전극(13, 14)의 연장 길이가 0.1~0.2mm 정도임을 감안하면, 상면(A1)에서의 외부 전극간 쇼트 가능성으로 인해 0306 사이즈(0.3mm의 폭(W), 0.6mm의 길이(L))의 소형화된 2단자 적층형 칩 커패시터 개발이 매우 어렵게 된다. 또한 개발자이외의 사용자 관점에서도, 매우 인접한 외부 전극을 갖는 적층형 칩 커패시터를 PCB(print circuit board) 위에 실장하는 것이 매우 어렵다. 실장 위치의 작은 오차로도 심각한 불량을 초래할 수 있기 때문이다. 이러한 문제들은 다단자 및 3단자 관통 커패시터에서도 마찬가지로 발생한다.

도 1b는 종래 다단자 적층형 칩 커패시터의 사시도이다. 도 1b를 참조하면, 커패시터(20)는 커패시터 본체(21)와 다수의 외부 전극(23, 24)을 포함한다. 4개의 외부 전극(23)과 다른 4개의 외부 전극(24)은 서로 대향하는 측면(B1, B2) 상에 배치되어 있다. 본체(21) 내부에는 리드를 통해 외부 전극(23, 24)과 연결되는 내부 전극들(미도시)이 적층되어 있다.

저ESL화 및 소형화에 의해 상면(A1)에서의 대향 측면(B1, B2)상의 외부 전극(23, 24)간 이격 거리(d')는 짧아지고, 이로 인해 외부 전극(23, 24) 간 쇼트 가능성은 더 높아지게 된다. 특히 다단자 커패시터(20)가 1608 사이즈에서 1005 사이즈로 소형화되고 또한 0603 사이즈(0.6mm의 길이(L') 및 0.3mmm의 폭(W'))로 소형화될 경우, 이러한 외부 전극간 쇼트 가능성은 매우 높아지게 된다. 다른 극성의 외부 전극이 쇼트되면, 정상적인 커패시터 동작을 기대할 수 없게 된다.

도 1c는 종래의 3단자 관통 적층형 칩 커패시터의 사시도이다. 도 1c를 참조하면, 커패시터(30)는 커패시터 본체(31)와 외부 전극(33, 34, 35, 36)을 포함한다. 일 극성의 외부 전극들(33, 34)이 서로 대향하는 2개 측면(B1, B2)에 배치되 고, 다른 일 극성의 외부 전극들(35, 36)이 서로 대향하는 나머지 2개 측면(C1, C2)에 배치되어 있다. 이러한 3단자 커패시터는 EMI 필터용으로 사용될 뿐만 아니라 디커플링용으로 사용될 수 있다.

3단자 관통 커패시터(30)에 있어서도, 1005 사이즈에서 0603 사이즈(0.6mm의 길이(L'') 및 0.3mm의 폭(W''))로 소형화될 경우 상면(A1)에서의 외부 전극(33, 34)간 이격 거리(d'')는 짧아지고, 이에 따라 외부 전극(33, 34)간 쇼트 가능성은 매우 높아지게 된다. 이러한 외부 전극(33, 34)간 쇼트 현상은 커패시터의 특성을 열화시킬 수 있다.

본 발명은 상기한 문제점을 해결하기 위한 것으로서, 그 목적은 커패시터 본체의 대향 측면상에 배치된 외부 전극간에 쇼트 가능성을 효과적으로 저감시킴으로써 소형화에 적합하고 높은 신뢰성을 갖는 적층형 칩 커패시터를 제공하는 것이다.

상술한 기술적 과제를 달성하기 위하여, 본 발명에 따른 적층형 칩 커패시터는,

복수의 유전체층이 적층되어 형성되고, 서로 대향하는 제1 및 제2 측면과 서로 대향하는 제3 및 제4 측면을 갖는 커패시터 본체와;

상기 커패시터 본체 내에서 상기 유전체층에 의해 분리되어 적층된 복수의 내부 전극층과;

상기 제1 측면에 형성된 하나 이상의 제1 외부 전극과;

상기 제2 측면에 형성된 하나 이상의 제2 외부 전극을 포함하되,

상기 제1 외부 전극과 제2 외부 전극은 서로 오프셋되도록 배치되어 상기 제1 측면의 길이 방향으로 소정 간격만큼 이격되어 있다.

바람직하게는, 상기 제3 측면(또는 제4 측면)의 길이는 상기 제1 측면(또는 제2 측면)의 길이보다 짧다.

본 발명의 일 실시형태에 따르면, 상기 적층형 칩 커패시터는 2단자 적층형 칩 커패시터이다. 이 경우, 상기 복수의 내부 전극은 복수의 제1 및 제2 내부 전극을 포함하되, 상기 제1 내부 전극과 제2 내부 전극은 서로 교대로 배치되고, 상기 제1 내부 전극 각각은 제1 측면으로 연장되어 제1 외부 전극에 연결된 리드를 갖고, 상기 제2 내부 전극 각각은 제2 측면으로 연장되어 제2 외부 전극에 연결된 리드를 가질 수 있다.

상기 2단자 적층형 칩 커패시터에 있어서, 상기 제1측면으로 연장된 제1 내부 전극의 리드는 상기 제3 측면으로도 연장되고, 상기 제2 측면으로 연장된 제2 내부 전극의 리드는 상기 제4측면으로도 연장될 수 있다. 이 경우, 제1 외부 전극 은 제3 측면으로 연장되고 제 2 외부 전극은 제4 측면으로 연장될 수 있다.

본 발명의 다른 실시형태에 따르면, 상기 적층형 칩 커패시터는 4단자 이상의 다단자 적층형 칩 커패시터이다. 이 경우, 상기 복수의 내부 전극은 복수의 제1 및 제2 내부 전극을 포함하되, 상기 제1 내부 전극과 제2 내부 전극은 서로 교대로 배치되고, 상기 제1 내부 전극 각각은 일 극성의 외부 전극에 연결되는 하나 이상의 리드를 갖고, 상기 제2 내부 전극 각각은 타 극성이 외부 전극에 연결되는 하나 이상의 리드를 가질 수 있다. 바람직하게는, 제1 내부 전극의 리드는 제2 내부 전극의 리드와 인접하여 교대로 배치된다.

상기 다단자 적층형 칩 커패시터는 4단자 적층형 칩 커패시터일 수 있다. 이 경우, 상기 제1 측면에는 서로 다른 극성을 갖는 2개의 제1 외부 전극이 배치되고, 상기 제2 측면에는 서로 다른 극성을 갖는 2개의 제2 외부 전극이 배치될 수 있다. 또한 상기 내부 전극 각각은 제1 측면으로 연장된 하나의 리드와 제2 측면으로 연장된 다른 하나의 리드를 가질 수 있다.

또한 상기 다단자 적층형 칩 커패시터는 8단자 적층형 칩 커패시터일 수 있다. 이 경우, 상기 제1 측면에는 4개의 제1 외부 전극 - 2개의 제1 외부 전극은 제1 극성을 갖고 나머지 2개의 제1 외부 전극은 제2 극성을 가짐 - 이 배치되고, 상기 제2 측면에는 4개의 제2 외부 전극 - 2개의 제2 외부 전극은 제1 극성을 갖고 나머지 2개의 제2 외부 전극은 제2 극성을 가짐 - 이 배치될 수 있다. 또한, 상기 내부 전극 각각은 제1 측면으로 연장된 2개의 리드와 제2 측면으로 연장된 다른 2개의 리드를 가질 수 있다.

상기 다단자 적층형 칩 커패시터는 4단자, 8단자이외에도 6단자, 10단자 등 다른 갯수의 단자를 가질 수도 있다.

본 발명의 또 다른 실시형태에 따르면, 상기 적층형 칩 커패시터는 3단자 관통 적층형 칩 커패시터이다. 이 경우 상기 적층형 칩 커패시터는, 서로 대향하는 상기 제3 및 제4 측면에 각각 형성된 제3 외부 전극 및 제4 외부 전극을 더 포함한다. 상기 제1 및 제2 외부 전극은 일 극성을 갖고, 제3 및 제4 외부 전극은 타 극성을 갖는다.

상기 3단자 관통 적층형 칩 커패시터에 있어서, 상기 복수의 내부 전극은 복수의 제1 및 제2 내부 전극을 포함하되, 상기 제1 내부 전극과 제2 내부 전극은 서로 교대로 배치되고, 상기 제1 내부 전극 각각은 제1 및 제2 측면으로 연장되어 제1 및 제2 외부 전극에 각각 연결된 제1 및 제2 리드를 갖고, 제2 내부 전극 각각은 제3 및 제4 측면으로 연장되어 제3 및 제4 외부 전극과 연결된다.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

도 2는 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 사시도이며, 도 3은 도 2의 커패시터의 내부 전극 구조를 나타낸다. 특히, 본 실시형태는 2단자 저인덕턴스 세라믹 커패시터(2-Terminal Low Inductance Ceramic Capacitor)를 나타낸다. 도 2를 참조하면, 커패시터(100)는 커패시터 본체(101)와 2개의 외부 전극(103, 104)을 포함한다. 커패시터 본체(101)는 복수의 유전체층의 적층에 의해 형성되며, 본체(101) 내부에는 복수의 내부 전극(123, 124)이 배치되어 있다(도 3 참조). 외부 전극(103, 104)은 본체(101)의 서로 대향하는 제1 및 제2 측면(B1, B2)에 배치되어 있으며, 본체(101) 상면(A1)으로 연장되어 있다.

도 3를 참조하면, 복수의 내부 전극(123, 124)은 유전체층(121, 122) 상에 형성되며, 제1 내부 전극(123)과 제2 내부 전극(124)으로 나뉜다. 제1 내부 전극(123)은 제1 측면(B1)으로 연장된 리드(123a)를 통해 일 극성(예컨대, + 극성)의 제1 외부 전극(103)과 연결된다. 제2 내부 전극(124)은 제2 측면(B2)으로 연장된 리드(124a)를 통해 타 극성(예컨대, - 극성)의 제2 외부 전극(104)과 연결된다. 인 접한 제1 및 제2 내부 전극(123, 124)은 유전체층(121 또는 122)에 의해 분리되어 하나의 커패시터 요소(capacitive element)를 이룬다.

도 2에 도시된 바와 같이, 커패시터 본체(101)의 제3 또는 제4 측면(C1 또는 C2)의 길이(Wa)가 제1 또는 제2 측면((B1 또는 B2)의 길이(La)보다 짧다. 즉, 제1 측면(B1)과 제2 측면(B2) 간의 거리(Wa)가 제3 측면(C1)과 제4 측면(C2) 간의 거리(La)에 비하여 작다. 따라서, 제1 측면(B1)과 제2 측면(B2)에 외부 전극(103, 104)을 배치하게 되면, 전류 경로(current path)가 짧아지고 커패시터의 전체적인 ESL이 낮아지는 효과를 얻게 된다. 그러나, 외부 전극을 갖는 대향 측면(B1, B2) 간의 거리가 과도하게 짧아지면, 전술한 바와 같이 본체 상면(A1)에서 외부 전극(103, 104) 간의 쇼트 위험성이 높아진다. 본 발명은 외부 전극의 배치 구조를 변경함으로써 이러한 쇼트 위험성을 효과적으로 저감시키는 장점을 제공해준다.

도 2에 도시된 바와 같이, 제1 측면(B1)에 형성된 제1 외부 전극(103)과 제2 측면(B2)에 형성된 제2 외부 전극(104)은 서로 오프셋(offset)되도록 배치되어 있다. 외부 전극의 오프셋 배치에 의해, 제1 외부 전극(103)과 제 2 외부 전극(104)은 제1 측면(B1)의 길이 방향(Y 방향)으로 소정 간격(a)만큼 이격된다. 이에 따라 대향 측면(B1, B2) 상의 외부 전극(103, 104)은 서로 마주보는 위치에서 완전히 벗어나게 되고, 본체(101) 상면(A1)에서의 외부 전극(103, 104) 간 쇼트 가능성은 현저히 줄어들게 된다. 특히 0510 사이즈(Wa=0.5mm, La=1.0mm)에서 0360 사이 즈(Wa=0.3mm, La=0.6mm)로 소형화가 요구될 경우, 쇼트로 인한 불량 위험성을 낮춤으로써 0360 사이즈 2단자 저인덕턴스 세라믹 커패시터의 제조 및 사용이 용이해진다.

도 4는 도 3의 변형례로서 2단자 저인덕턴스 세라믹 커패시터(100')를 나타내고, 도 5는 도 4의 커패시터의 내부 전극 구조를 나타낸다. 도 4의 실시형태에서는, 내부 전극의 리드가 인접한 2개의 측면으로 연속하여 연장됨으로 넓은 폭을 갖게 된다. 리드의 넓은 폭은 ESL을 더욱 저감시킨다.

도 4를 참조하면, 커패시터 본체(101')의 서로 대향하는 제1 및 2 측면(B1, B2)에는 제1 및 제2 외부 전극(103', 104')이 각각 형성되어 있다. 제1 외부 전극(103')은 제3 측면(C1)에까지 연장되고, 제2 외부 전극(104')은 제4 측면(C4)에 까지 연장되어 있다. 이에 따라 외부 전극(103', 104')은 넓은 면적을 갖게된다. 넓은 면적의 외부 전극(103', 104')은 넓은 폭의 리드(도 5의 123a' 및 124a' 참조)와 함께 ESL의 감소에 기여한다.

도 5를 참조하면, 제1 내부 전극(123')은 유전체층(121) 상에 형성되어 제1 측면(B1) 및 제3 측면(C1)으로 연장된 하나의 리드(123a')를 갖는다. 넓은 폭의 리드(123a')를 통해 제1 내부 전극(123')은 제1 외부 전극(103')에 연결된다. 제2 내부 전극(124')은 유전체층(122) 상에 형성되어 제2 측면(B2) 및 제4 측면(C2)으로 연장된 하나의 리드(124a')를 갖는다. 넓은 폭의 리드(124a')를 통해 제2 내부 전극(124')은 제2 외부 전극(104')에 연결된다.

이 실시형태에서도, 대향 측면(B1, B2)상의 제1 및 제2 외부 전극(103', 104')은 오프셋되도록 배치되어 제1 측면(B1)의 길이 방향(Y 방향)으로 소정 간격(a')만큼 이격된다. 따라서 외부 전극(103', 104')간 쇼트 가능성이 줄어들게 된다. 뿐만 아니라, 각각의 리드(123a', 124a')가 이웃하는 2 측면에 걸쳐 연장됨으로써 넓은 폭을 갖게 되고 이에 따라 커패시터(100') 전체의 ESL은 더욱 저감된다.

도 6은 본 발명의 일 실시형태에 따른 다단자 적층형 칩 커패시터의 외형을 나타내는 사시도이며, 도 7은 도 6의 커패시터의 내부 전극 구조를 나타내는 평면도이다. 이 실시형태는 4단자 커패시터에 해당되지만, 본 발명은 이에 한정되지 않고 6단자, 8단자, 10단자등 더 많은 단자수의 커패시터에도 적용될 수 있다.

도 6을 참조하면, 커패시터(200)는 커패시터 본체(201)와 4개의 외부 전극(203a, 203b, 204a, 204b)를 포함한다. 제1 측면(B1)에는 서로 다른 극성의 2개의 제1 외부 전극(203a, 204a)이 배치되고, 제1 측면(B1)에 대향하는 제2 측면(B2)에는 서로 다른 극성의 2개의 제2 외부 전극(203b, 204b)이 배치되어 있다.

도 7을 참조하면, 제1 내부 전극(223)은 유전체층(221) 상에 형성되고, 제1 측면으로 연장된 리드(223a)와 제2 측면으로 연장된 리드(223b)를 갖는다. 제 2 내부 전극(224)은 유전체층(222) 상에 형성되어, 제 1측면으로 연장된 리드(224a)와 제2 측면으로 연장된 리드(224b)를 갖는다. 제1 내부 전극(223)의 리드(223a, 223b)는 일 극성을 갖는 외부 전극(203a, 203b)에 연결되고, 제2 내부 전극(224)의 리드(224a, 224b)는 타 극성을 갖는 외부 전극(204a, 204b)에 연결된다. 커패시터 본체(201) 내에는 이러한 제1 및 제2 내부 전극(223, 224)이 교대로 적층되어 있다.

도 7에 도시된 바와 같이, 제1 내부 전극(223)의 리드(223a, 223b)는 제2 내부 전극(224)의 리드(224a, 224b)와 인접하여 교대로 배치되어 있다. 이와 같이 서로 다른 극성의 리드(예컨대, 223a, 224a)가 서로 인접하여 교대로 배치됨으로써, 고주파 전류에 의해 발생된 자속이 인접한 리드(223a, 224a) 사이에서 상쇄되고 이에 따라 ESL이 감소된다.

도 6에 도시된 바와 같이, 제1 측면(B1)상의 제1 외부 전극(203a, 204a)과 제2 측면(B2)상의 제2 외부 전극(204b, 203b)는 오프셋되도록 배치되어, 제1 측면의 길이 방향(Y 방향)으로 소정 간격(b)만큼 이격되어 있다. 따라서, 본 실시형태에서도 대향 측면상의 외부 전극 간의 쇼트 가능성이 억제된다. 특히, 다단자 적층형 칩 커패시터의 1608 사이즈(Lb=1.6mm, Wb=0.8mm)가 1005 사이즈(Lb=1.0mm, Wb=0.5mm)로 소형화되거나 또는 더 나아가 0603 사이즈(Lb=0.6mm, Wb=0.3mm)로 소 형화될 경우, 본 발명에 의해 쇼트로 인한 불량 위험성을 낮춤으로써 0603 사이즈 다단자 적층형 칩 커패시터를 더 용이하게 제조 및 사용할 수 있게 된다.

도 8은 본 발명의 다른 실시형태에 따른 8단자 적층형 칩 커패시터의 외형을 나타내는 사시도이고, 도 9는 도 8의 커패시터의 내부 저늑 구조를 나타내는 평면도이다.

도 8을 참조하면, 커패시터(300)는 커패시터 본체(301)와 8개의 외부 전극(303a, 303b, 303c, 303d, 304a, 304b, 304c, 304d)을 포함한다. 제1 측면(B1)에는 4개의 제1 외부 전극(303a, 303c, 304b, 304d) - 2개의 제1 외부 전극(303a, 303c)의 극성은 다른 2개의 제1 외부 전극(304b, 304d)의 극성과 다름 - 이 배치되고, 제2 측면(B2)에는 4개의 제2 외부 전극(303b, 303d, 304a, 304c) - 2개의 제2 외부 전극(303b, 303d)의 극성은 다른 2개의 제2 외부 전극(304a, 304c)의 극성과 다름- 이 배치되어 있다.

도 9를 참조하면, 제1 내부 전극(323)은 유전체층(321) 상에 형성되고, 제1 측면(B1)으로 연장된 리드(323a, 323c)와 제2 측면(B2)으로 연장된 리드(323b, 323d)를 갖는다. 제2 내부 전극(324)은 유전체층(322) 상에 형성되고, 제1 측면(b1)으로 연장된 리드(324b, 324d)와 제2 측면(B2)으로 연장된 리드(324a, 324c)를 갖는다. 제1 내부 전극(323)의 리드(323a, 323b, 323c, 323d)는 일 극성을 갖는 외부 전극(303a, 303b, 303c, 303d)에 연결되고, 제2 내부 전극(324)의 리드(324a, 324b, 324c, 324d)는 타 극성을 갖는 외부 전극(304a, 304b, 304c, 304d)에 연결된다. 커패시터 본체(301) 내에는 이러한 제1 및 제2 내부 전극(323, 324)이 교대로 적층되어 있다.

도 9에 도시된 바와 같이, 제1 내부 전극(323)의 리드(323a, 323b, 323c, 323d)는 제2 내부 전극(324)의 리드(324a, 324b, 324c, 324d)와 인접하여 교대로 배치된다. 이와 같이 서로 다른 극성의 리드(예컨대, 323a, 324b)가 서로 인접하여 교대로 배치됨으로써, 고주파 전류에 의해 발생된 자속이 인접한 리드(323a, 324b) 사이에서 상쇄되고 이에 따라 ESL이 감소된다.

도 8에 도시된 바와 같이, 제1 측면(B1)상의 제1 외부 전극(303a, 304b, 303c, 304d)과 제2 측면(B2)상의 제2 외부 전극(304a, 303b, 304c, 303d)는 오프셋되도록 배치되어, 제1 측면의 길이 방향(Y 방향)으로 소정 간격(c)만큼 이격되어 있다. 따라서, 본 실시형태에서도 대향 측면상의 외부 전극 간의 쇼트 가능성이 억제된다. 특히, 8단자 적층형 칩 커패시터의 1608 사이즈(Lc=1.6mm, Wc=0.8mm)가 1005 사이즈(Lc=1.0mm, Wc=0.5mm)로 소형화되거나 또는 더 나아가 0603 사이즈(Lc=0.6mm, Wc=0.3mm)로 소형화될 경우, 본 발명에 의해 쇼트로 인한 불량 위험성을 낮춤으로써 0603 사이즈 8단자 적층형 칩 커패시터를 더 용이하게 제조 및 사용할 수 있게 된다.

도 10은 본 발명의 일 실시형태에 따른 3단자 관통 적층형 칩 커패시터의 사시도이며, 도 11는 도 10의 커패시터의 내부 전극 구조를 나타낸 평면도이다. 도 10을 참조하면, 커패시터(400)는 커패시터 본체(401)와 외부 전극(403a, 403b, 404a, 404b)를 포함한다. 본체(401)의 대향하는 제1 및 제2 측면(B1, B2)에는 일 극성의 제1 및 제2 외부 전극(403a, 403b)이 각각 배치되고, 대향하는 제3 및 제4 측면(C1, C2)에는 타 극성의 제3 및 제4 외부 전극(404a, 404b)이 각각 배치된다 - 서로 대향하는 측면에 형성된 외부 전극(예컨대, 403a와 403b)은 서로 동일한 극성을 가짐- .

도 11을 참조하면, 유전체층(421) 상에 형성된 제1 내부 전극(423)은 제1 리드(423a)와 제2 리드(423b)를 갖는다. 제1 리드(423a)는 제1 측면(B1)으로 연장되어 제1 외부 전극(403a)에 연결되고, 제2 리드(423b)는 제2 측면(B2)으로 연장되어 제2 외부 전극(403b)에 연결된다. 따라서, 제1 내부 전극(423)은 제1 및 제2 리드(423a, 423b)를 통해 일 극성의 제1 및 제2 외부 전극(403a, 403b)에 전기적으로 접속된다. 유전체층(422) 상에 형성된 제2 내부 전극(424)은 제3 및 제4 측면(C1, C2)으로 연장되어 타 극성의 제3 및 제4 외부 전극(404a, 404b)에 연결된다. 커패시터 본체(401) 내에는 이러한 제1 및 제2 내부 전극(423, 424)이 교대로 적층되어 있다.

도 10에 도시된 바와 같이, 제1 측면(B1)상의 제1 외부 전극(403a)과 제2 측 면(B2)상의 제2 외부 전극(403b)는 오프셋되도록 배치되어, 제1 측면(B1)의 길이 방향(Y 방향)으로 소정 간격(e)만큼 이격되어 있다. 따라서, 본 실시형태에서도 대향 측면상의 외부 전극 간의 쇼트 가능성이 억제된다. 특히, 3단자 관통 적층형 칩 커패시터가 0603 사이즈로 소형화될 경우, 본 발명에 의해 쇼트로 인한 불량 위험성을 낮춤으로써 0603 사이즈 3단자 관통 적층형 칩 커패시터를 더 용이하게 제조 및 사용할 수 있게 된다.

본 실시형태에 의하면, 외부 전극간 쇼트 가능성을 줄여줄 뿐만 아니라 동일한 사이즈에서도 종래에 비하여 ESL을 더 저감시킬 수 있다. 이는, 후술하는 바와 같이, 여러 전류 경로들중 어느 하나의 전류 경로가 특히 짧아지기 때문이다.

도 12(a)는 본 실시형태에 따른 3단자 관통 적층형 칩 커패시터(도 10, 11 참조)의 전류 경로를 개략적으로 나타내며, 도 12(b)는 종래 기술에 따른 3단자 관통 적층형 칩 커패시터(도 1c 참조)의 전류 경로를 개략적으로 나타낸 것이다.

도 12에 도시된 바와 같이, 본 실시형태의 커패시터(400)에서는 제1 및 제3 외부 전극(403a, 404a)간 전류 경로(ℓ₁)가 제2 및 제3 외부 전극(403b, 404a)간 전류 경로(ℓ₂)에 비하여 특히 더 짧다. 이에 반하여 종래 커패시터(30)에서는 2가지 전류 경로(ℓ₃, ℓ₄)가 유사한 길이를 갖는다. 2개의 커패시터(400, 30)가 동일 사 이즈일 경우 경로(ℓ₁)는 경로(ℓ₃ 또는 ℓ₄)보다 더 짧다. 2가지 전류 경로에 의한 인덕턴스가 서로 병렬로 연결되어 있을 경우, 전체 인덕턴스는 가장 짧은 전류 경로에 의한 인덕턴스보다 작다. 따라서, 유사한 길이의 전류 경로들(ℓ₃, ℓ₄)을 갖는 커패시터(30)에 비하여, 서로 다른 길이의 전류 경로들(ℓ₃, ℓ₄)을 갖는 커패시터(400) 보다 저감된 ESL을 나타낸다.

본 발명자들은 본 발명의 적층형 칩 커패시터의 ESL의 적합성을 확인하기 위해 0306 사이즈의 2단자 적층형 칩 커패시터(실시예: 도 2 참조)에 대한 ESL 시뮬레이션 실험을 실시하였다. 비교를 위해, 종래 구조에 따른 0603 사이즈의 2단자 적층형 칩 커패시터(종래예: 도 1a 참조)에 대해서도 ESL 시뮬레이션으로 ESL을 측정하였다. 아래 표는 그 결과를 나타낸 것이다.

샘플	종래예	실시예
커패시터 형태	0603사이즈, 2단자, 서로 마주보는 외부 전극들	0306사이즈, 2단자, 오프셋된 외부 전극들
ESL	217 pH	180 pH

상기 표 1에 나타난 바와 같이, 실시예에 따르면 종래예에 비하여 약 17%의 ESL 절감효과를 얻을 수 있다. 이와 같이 충분히 낮은 ESL을 구현할 수 있을 뿐만 아니라, 0306 사이즈(또는 그 보다 작은 사이즈)와 같이 매우 소형화된 경우라도 외부 전극간의 쇼트 가능성은 현저히 줄어들게 된다. 서로 마주 보는(오프셋되지 않은) 외부 전극들을 갖는 0306사이즈의 2단자 커패시터는 상기 실시예의 ESL보다는 작은 ESL을 나타낼 것으로 예상되지만, 외부 전극간의 쇼트 가능성으로 인해 그 제조 자체가 어렵고 그 수율이 매우 떨어진다. 이에 반하여 실시예의 커패시터는 충분히 작은 ESL을 구현하면서도 외부 전극간 쇼트 가능성이 작아서 그 제조와 사용이 용이하다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.

이상 설명한 바와 같이 본 발명에 따르면, 외부 전극간의 쇼트 가능성을 효과적으로 감소시킬 수 있다. 이에 따라 커패시터를 소형화하기가 쉬워지고, 전원 회로 등에 많은 수의 커패시터를 디커플링용으로 용이하게 사용할 수 있게 된다. 또한 충분히 저감된 ESL을 구현할 수 있다.

Claims

복수의 유전체층이 적층되어 형성되고, 서로 대향하는 제1 및 제2 측면과 서로 대향하는 제3 및 제4 측면을 갖는 커패시터 본체;

상기 커패시터 본체 내에서 상기 유전체층에 의해 분리되어 적층된 복수의 내부 전극층;

상기 제1 측면에 형성된 하나 이상의 제1 외부 전극; 및

상기 제2 측면에 형성된 하나 이상의 제2 외부 전극을 포함하되,

상기 제1 외부 전극과 제2 외부 전극은 서로 오프셋되도록 배치되어 상기 제1 측면의 길이 방향으로 소정 간격만큼 이격된 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 제3 측면의 길이는 상기 제1 측면의 길이보다 짧은 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 적층형 칩 커패시터는 2단자 적층형 칩 커패시터인 것을 특징으로 하는 적층형 칩 커패시터.
제3항에 있어서,

상기 복수의 내부 전극은 복수의 제1 및 제2 내부 전극을 포함하되,

상기 제1 내부 전극과 제2 내부 전극은 서로 교대로 배치되고,

상기 제1 내부 전극 각각은 제1 측면으로 연장되어 제1 외부 전극에 연결된 리드를 갖고, 상기 제2 내부 전극 각각은 제2 측면으로 연장되어 제2 외부 전극에 연결된 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제4항에 있어서,

상기 제1측면으로 연장된 제1 내부 전극의 리드는 상기 제3 측면으로도 연장되고, 상기 제2 측면으로 연장된 제2 내부 전극의 리드는 상기 제4측면으로도 연장된 것을 특징으로 하는 적층형 칩 커패시터.
제5항에 있어서,

제1 외부 전극은 제3 측면으로 연장되고 제 2 외부 전극은 제4 측면으로 연장된 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 적층형 칩 커패시터는 4단자 이상의 다단자 적층형 칩 커패시터인 것을 특징으로 하는 적층형 칩 커패시터.
제7항에 있어서,

상기 복수의 내부 전극은 복수의 제1 및 제2 내부 전극을 포함하되,

상기 제1 내부 전극과 제2 내부 전극은 서로 교대로 배치되고,

상기 제1 내부 전극 각각은 일 극성의 외부 전극에 연결되는 하나 이상의 리드를 갖고, 상기 제2 내부 전극 각각은 타 극성이 외부 전극에 연결되는 하나 이상의 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제8항에 있어서,

제1 내부 전극의 리드는 제2 내부 전극의 리드와 인접하여 교대로 배치된 것을 특징으로 하는 적층형 칩 커패시터.
제7항에 있어서,

상기 다단자 적층형 칩 커패시터는 4단자 적층형 칩 커패시터인 것을 특징으로 하는 적층형 칩 커패시터.
제10항에 있어서,

상기 제1 측면에는 서로 다른 극성을 갖는 2개의 제1 외부 전극이 배치되고, 상기 제2 측면에는 서로 다른 극성을 갖는 2개의 제2 외부 전극이 배치되고,

상기 내부 전극 각각은 제1 측면으로 연장된 하나의 리드와 제2 측면으로 연장된 다른 하나의 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제7항에 있어서,

상기 다단자 적측형 칩 커패시터는 8단자 적층형 칩 커패시터인 것을 특징으로 하는 적층형 칩 커패시터.
제12항에 있어서,

상기 제1 측면에는 4개의 제1 외부 전극 - 2개의 제1 외부 전극은 제1 극성을 갖고 나머지 2개의 제1 외부 전극은 제2 극성을 가짐 - 이 배치되고,

상기 제2 측면에는 4개의 제2 외부 전극 - 2개의 제2 외부 전극은 제1 극성을 갖고 나머지 2개의 제2 외부 전극은 제2 극성을 가짐 - 이 배치되고,

상기 내부 전극 각각은 제1 측면으로 연장된 2개의 리드와 제2 측면으로 연장된 다른 2개의 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 적층형 칩 커패시터는 3단자 관통 적층형 칩 커패시터인 것을 특징으로 하는 적층형 칩 커패시터.
제14항에 있어서,

서로 대향하는 상기 제3 및 제4 측면에 각각 형성된 제3 외부 전극 및 제4 외부 전극을 더 포함하되,

상기 제1 및 제2 외부 전극은 일 극성을 갖고, 제3 및 제4 외부 전극은 타 극성을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제15항에 있어서,

상기 복수의 내부 전극은 복수의 제1 및 제2 내부 전극을 포함하되,

상기 제1 내부 전극과 제2 내부 전극은 서로 교대로 배치되고,

상기 제1 내부 전극 각각은 제1 및 제2 측면으로 연장되어 제1 및 제2 외부 전극에 각각 연결된 제1 및 제2 리드를 갖고, 제2 내부 전극 각각은 제3 및 제4 측면으로 연장되어 제3 및 제4 외부 전극과 연결된 것을 특징으로 하는 적층형 칩 커패시터.