KR101084036B1

KR101084036B1 - 자심형 적층 인덕터

Info

Publication number: KR101084036B1
Application number: KR1020067001619A
Authority: KR
Inventors: 후미아키 나카오; 카즈나리 스즈키; 미키오 키타오카; 다이스케 마츠바야시; 시게노리 스즈키
Original assignee: 에프디케이 가부시키가이샤
Priority date: 2003-07-24
Filing date: 2004-07-22
Publication date: 2011-11-16
Also published as: JP2005045108A; WO2005010901A3; WO2005010901A2; KR20060085236A; US20060152325A1; US7605682B2; JP4304019B2

Abstract

도체패턴(20)의 층 사이에 자기갭층(40)을 개재시킴과 아울러, 그 자기갭층(40)은 자성체층을 사이에 두고 서로 떨어진 복수층으로 나뉘어 형성되고, 더불어, 그 복수층의 자기갭층을 적층 중심부에 대하여 자기등가적으로 상하 대칭으로 배치함과 아울러, 각 자기갭층은 2층이상의 도체패턴을 사이에 두고 배치되는 자심형 적층 인덕터.

자심형 적층 인덕터

Description

자심형 적층 인덕터{CORE TYPE LAMINATE INDUCTOR}

본 발명은 자심형 적층 인덕터에 관한 것으로, 특히, 표면실장용 칩 인덕터로서 직류중첩되어 사용되는 것에 적용하기에 유효하며, 예컨대, 휴대전화기 등의 이동정보기기에 있어서 내장 전지로부터 얻어지는 전원전압(기전력)을 소정의 회로동작전압으로 변환하는 초소형 DC-DC 컨버터에 이용하기에 적합하다.

DC-DC 컨버터 등의 전원회로에 사용되는 트랜스나 초크코일 등의 자심형 인덕터는 자성코어에 코일을 권회하여 구성되기 때문에 반도체집적회로 등의 전자부품에 비해 소형화 특히 박형화가 곤란했다. 따라서, 본 발명자는 도9에 도시된 바와 같은 자심형 적층 인덕터를 검토했다.

도9는 본 발명자가 본 발명에 앞서 검토한 자심형 적층 인덕터의 구성을 나타낸다. 동 도면에 있어서, (a)는 외관구성의 사시도, (b)는 도체패턴의 평면도, (c)는 (b)의 A-A 단면도, (d)는 (c)의 두께방향 확대도를 각각 나타낸다.

자성코어를 갖지 않는 비자심형 적층 인덕터는 비자성 전기절연층과 도체패턴을 스크린인쇄 등에 의해 적층하여 형성되지만 도9에 도시된 자심형 적층 인덕터(10b)는 전기절연성 자성체(연자성체)(30)와 도체패턴(20)을 스크린인쇄 등에 의해 적층함으로써 형성된다. 도체패턴(20)은 전기절연성 자성체(30)내에서 층방향으로 중첩되면서 나선형으로 주회하는 코일(L)을 형성한다. 적층된 전기절연성 자성체(30)는 상기 코일(L)로부터의 자속(도면 중의 화살표)을 고리모양으로 안내하는 폐자로(closed magnetic circuit)를 형성한다. 코일(L)의 양단은 인출용 도체패턴부(21, 22)를 통해 인덕터 칩의 양단에 위치하는 전극단자(11, 12)에 접속된다.

상기 자심형 적층 인덕터(10b)는 자성체(30)에 의한 자성코어(자심)를 가짐으로써 자기누설을 감소시키고, 비교적 적은 코일 권수로 필요한 인덕턴스를 얻을 수 있다. 따라서, 상기 트랜스나 초크코일 등을 칩 인덕터로서 초소형으로 형성하는데 적합하다. 예컨대, 고주파 스위칭 방식의 DC-DC 컨버터에서 사용하는 칩 인덕터에 대해서는, 고투자율의 자성체(30)와의 조합에 의해 4회 정도의 코일 권수로 대부분의 사양요구에 대응할 수 있다.

또한, 상기 검토 기술에 비교적 근접한 공지기술의 예로서는, 예컨대, 일본 특허공개공보 제2003-31424호 또는 일본 특허공개공보 제2001-85231호에 기재된 적층 인덕터가 있다.

상기 자심형 적층 인덕터(10b)에서는 코일 권수에 비해 높은 인덕턴스를 얻을 수 있지만, 작은 코일전류(여자전류)로도 자성체(30)의 자기포화에 의한 인덕턴스의 급격한 저하가 발생해 버린다고 하는 문제가 있었다. 즉, 소정 이상의 인덕턴스를 보증할 수 있는 전류 상한치가 작아져서 트랜스나 초크코일 등으로 충분한 정격전류를 얻을 수 없다고 하는 문제가 있었다.

DC-DC 컨버터 등의 전원회로 또는 파워회로에 사용되는 인덕터는 직류전류가 중첩된 상태, 소위 직류중첩 되어서 사용되는 것이 많다. 직류중첩상태에서 소정의 인덕턴스 특성을 얻기 위해서는 상기 정격전류를 충분히 크게 확보할 필요가 있다.

따라서, 본 발명자는 도10에 도시된 바와 같이 상기 폐자로에 자기갭층(40)을 개재시킴으로써 그 폐자로에서의 자기포화 레벨을 높이고 이에 따라 상기 정격전류를 증대시키는 것을 검토했다.

도1O에 있어서, (a)는 자심형 적층 인덕터(10b)의 두께 확대 단면도, (b)는 그 인덕터(10b)의 전류/인덕턴스 특성 그래프를 각각 나타낸다.

동 도면에 도시된 자심형 적층 인덕터(10b)는 (a)에 도시된 바와 같이 고투자율의 자성체(30) 중에 도체패턴(20)이 4층(20a∼20d)으로 형성되어 있다. 이 4층의 도체패턴(20a∼20d)은 4회 감긴 코일을 형성한다. 자기갭층(40)은 그 4층의 도체패턴(20a∼20d)을 층방향으로 양분하는 중심층부에 형성되어 있다. 이 자기갭층(40)이 상기 폐자로에 개재됨으로써 그 폐자로에서의 자기포화 레벨을 높일 수 있다.

따라서, 동 도면의 (b)에 도시된 바와 같이 소정 이상의 인덕턴스값을 보증할 수 있는 전류상한치, 즉, 정격전류를 크게 확보할 수 있다. (b)의 그래프에 있어서, 실선은 자기갭층(40)이 있을 경우의 특성, 파선은 자기갭층(40)이 없을 경우의 특성을 각각 나타낸다.

도10에 도시된 자심형 적층 인덕터(10b)는 자기갭층(40)에 의해 소정 이상의 인덕턴스값을 보증할 수 있는 정격전류를 증대시킬 수 있지만, 다음과 같은 문제가 있는 것이 판명되었다.

즉, 도10의 (b)에 있어서, 코일전류(여자전류)가 소정 이상의 큰 영역에서 는, 코일전류에 의한 인덕턴스의 변화가 비교적 완만해서 특성이 안정되어 있지만, 코일전류가 작은 영역에서는 인덕턴스가 특이하게 높고, 코일전류에 의한 변화가 급격하고 특성이 안정되지 않는다. 따라서, 직류전류를 중첩시켜서 사용할 경우, 그 중첩전류에 의해 인덕턴스가 크게 변동되어 버려 양호한 직류중첩 성능이 얻어지지 않는다는 문제가 발생한다.

또한, 인덕턴스의 측정 검사는 통상, 소전류로 하는 편이 측정 부담을 경감하여 검사 효율을 높일 수 있지만, 그 소전류에 의한 검사로는 특이한 고인덕턴스가 계측되기 때문에 정확한 검사가 이루어지지 않는다는 문제도 발생한다.

소전류 영역에서 인덕턴스가 특이하게 높게 되는 것에 대해 본 발명자가 지득한 바에 의하면 다음과 같은 것이 고려된다. 즉, 도1O의 (a)에 화살표로 도시된 바와 같이 각 도체패턴(20a∼20d)의 주위에 각각 국부적인 폐자로가 형성된다. 자기갭층(40)에 인접하는 내측의 도체패턴(20b, 20c)의 주위에는 그 자기갭층(40)의 개재에 의해 상대적으로 저투자율의 폐자로가 국부적으로 형성된다. 한편, 자기갭층(40)으로부터 벗어난 외측의 도체패턴(20a, 20d)의 주위에는 자기갭층(40)이 개재되지 않기 때문에 상대적으로 고투자율의 폐자로가 국부적으로 형성된다. 따라서, 내측의 도체패턴(20b, 20c)과 외측의 도체패턴(20a, 20b) 사이에는 각 도체패턴으로부터의 유도자속이 서로 평형 상쇄되지 않아서 국부적인 자기 바이어스가 발생한다. 이 자기 바이어스에 의해 발생된 국부적인 자기포화가 도10의 (b)에 도시된 바와 같은 특이한 고인덕턴스를 발생시키는 것으로 생각된다.

본 발명의 첫번째 목적은 소정 이상의 인덕턴스값을 보증할 수 있는 정격전류를 크게 확보할 수 있음과 아울러, 정격 범위내의 전전류영역(全電流領域)에서 인덕턴스 변화가 비교적 완만한 양호한 특성을 얻을 수 있도록 함으로써 양호한 직류중첩 성능을 얻을 수 있도록 하고, 소전류에 의한 측정 검사도 적정하게 행할 수 있도록 한 자심형 적층 인덕터를 제공하는 것이다.

상기 목적 및 다른 목적을 달성하기 위해, 본 발명의 제1실시형태에 의한 적층 인덕터는 전기절연성 자성체와 도체패턴이 상하로 적층되어 상기 도체패턴이 상기 자성체내에서 상하로 중첩되면서 나선형으로 주회하는 코일을 형성하고, 상기 자성체가 상기 코일에서의 자계를 고리모양으로 안내하는 폐자로를 형성하는 자심형 적층 인덕터에 있어서, 상기 도체패턴의 층 사이에 자기갭층이 개재되어 있음과 아울러, 그 자기갭층이 자성체층을 사이에 두고 서로 떨어진 복수층으로 나뉘어 형성되고, 그 복수의 자기갭층은 적층 중심부에 대하여 자기등가적으로 상하 대칭으로 배치됨과 아울러, 각 자기갭층은 2층 이상의 도체패턴을 사이에 두고 배치되어 있다.

또한, 상기 자심형 적층 인덕터는 다음 사항 (1)∼(6) 중 어느 하나 또는, 그 조합을 충족하는 것이 바람직하다. 즉,

(1) 상기 적층 중심부에는 자성체층이 위치하고, 이 중심부에 자성체층을 개재한 상기 복수의 자기갭층이 자기등가적으로 상하 대칭으로 배치되어 있다.

(2) 상기 코일을 형성하는 도체패턴이 짝수층임과 아울러, 그 짝수의 도체패턴층을 상하로 양분하는 중심부 자성체층의 상방과 하방에 각각 상기 자기갭층이 자기등가적으로 상하 대칭으로 배치되어 있다.

(3) 상기 코일이 4층의 도체패턴에 의해 형성됨과 아울러, 제1층과 제2층의 도체패턴의 사이, 및 제3층과 제4층의 도체패턴의 사이에 각각 상기 자기갭층이 배치되어 있다.

(4) 상기 자성체가 페라이트 자성재료로 형성되어 있다.

(5) 상기 자기갭층이 비자성재료로 형성되어 있다. 또는, 상기 자기갭층이 상기 자성체에 대하여 상대적으로 저투자율 또한, 고포화의 자성체로 형성되어 있다.

(6) 상기 자기갭층이 나선형으로 주회하는 상기 도체패턴과의 중첩면 및 그 내측면에 형성되어, 그 자기갭층의 측단면이 상기 자성체로 둘러싸여 있다.

본 발명의 상기 이외의 특징 및 그 목적은 첨부된 도면을 참조하여 본 명세서의 기재를 판독함으로써 명확해 질 것이다.

도1은 본 발명의 제1실시예의 자심형 적층 인덕터의 구성이며, (a)는 외관구성을 나타내는 사시도, (b)는 도체패턴을 나타내는 평면도, (c)는 도1b의 A-A 단면을 두께방향으로 확대 강조한 단면도이다.

도2는 본 발명의 제1실시예에 있어서의 자심형 적층 인덕터의 전류/인덕턴스 특성의 일례를 도시한 도면이다.

도3은 본 발명에 의한 제2실시예의 자심형 적층 인덕터, 제3실시예의 자심형 적층 인덕터, 및 비교예의 자심형 적층 인덕터의 구성이며, (a)는 제2실시예, 제3 실시예, 및 비교예 각각의 자심형 적층 인덕터의 파단 사시도, (b)는 제2실시예의 자심형 적층 인덕터의 파단 사시도, (c)는 제3실시예의 자심형 적층 인덕터의 파단 사시도이다.

※ 도면의 주요 부분에 대한 부호의 설명

10 : 자심형 적층 인덕터(본 발명)

1Ob : 자심형 적층 인덕터(종래예 또는 비교예)

11,12 : 전극단자, 20 : 도체패턴

20a∼20j : 도체패턴(층별로 도시됨)

21,22 : 인출용 도체패턴부, 30 : 전기절연성 자성체

4O : 자기갭층, L : 코일

도4는 본 발명의 제2실시예의 자심형 적층 인덕터, 제3실시예의 자심형 적층 인덕터, 및 비교예의 자심형 적층 인덕터 각각의 전류/인덕턴스 특성을 도시한 도면이다.

도5는 본 발명의 제4∼제6실시예의 자심형 적층 인덕터와 비교예의 자심형 적층 인덕터의 구성이며, (a)는 비교예의 자심형 적층 인덕터의 두께가 강조된 파단 사시도, (b)는 제4실시예의 자심형 적층 인덕터의 파단 사시도, (c)는 제5실시예의 자심형 적층 인덕터의 파단 사시도, (d)는 제6실시예의 자심형 적층 인덕터의 파단 사시도이다.

도6은 비교예의 자심형 적층 인덕터와 본 발명에 의한 제4∼제6실시예의 자심형 적층 인덕터의 특성도이며, (a)는 비교예와 제6실시예의 자심형 적층 인덕터 의 전류/인덕턴스 특성을 도시한 도면, (b)는 제6실시예와 제4실시예 각각의 자심형 적층 인덕터의 전류/인덕턴스 특성을 도시한 도면, (c)는 제4실시예와 제5실시예 각각의 자심형 적층 인덕터의 전류/인덕턴스 특성을 도시한 도면이다.

도7은 본 발명의 제7실시예의 자심형 적층 인덕터에 관한 도면이며, (a)는 제7실시예의 자심형 적층 인덕터의 두께를 강조한 파단 사시도, (b)는 제7실시예의 자심형 적층 인덕터의 전류/인덕턴스 특성을 도시한 도면이다.

도8은 본 발명의 제8∼제10실시예의 자심형 적층 인덕터의 구성이며, (a)는 제8실시예의 자심형 적층 인덕터의 두께를 강조한 파단 사시도, (b)는 제9실시예의 자심형 적층 인덕터의 두께를 강조한 파단 사시도, (c)는 제10실시예의 자심형 적층 인덕터의 두께를 강조한 파단 사시도이다.

도9는 본 발명의 자심형 적층 인덕터의 비교예로서, 본 발명자가 본 발명에 앞서 검토한 자심형 적층 인덕터의 구성이며, (a)는 비교예의 자심형 적층 인덕터의 외관구성을 나타내는 사시도, (b)는 비교예의 자심형 적층 인덕터의 도체패턴을 나타내는 평면도, (c)는 도9b의 A-A 단면도, (d)는 도9c의 두께방향을 확대 강조한 단면도이다.

도10은 도9에 도시된 비교예의 자심형 적층 인덕터의 변형예이며, (a)는 비교예의 자심형 적층 인덕터에 자기갭층을 형성한 자심형 적층 인덕터(10b)의 두께 확대 단면도, (b)는 도9에 도시된 비교예의 자심형 적층 인덕터에 자기갭층을 형성한 자심형 적층 인덕터(10b)의 전류/인덕턴스 특성을 도시한 도면이다.

본 발명 및 그 이점의 보다 완전한 이해를 위해 첨부도면을 참조하여 상세히 후술한다.

본 명세서에 있어서의 설명 및 첨부된 도면의 기재에 의해, 적어도 다음 사항이 명확해진다.

도1은 본 발명에 의한 자심형 적층 인덕터의 제1실시예를 나타낸다. 동 도면에 있어서, (a)는 외관구성의 사시도, (b)는 도체패턴의 평면도, (c)는 (b)의 A-A 단면을 두께방향으로 확대한 도면을 각각 나타낸다.

동 도면에 도시된 자심형 적층 인덕터(10)는 표면실장용 칩 부품으로서 구성되어 있다. 이 자심형 적층 인덕터(10)는 전기절연성 자성체(연자성체)(30)와 도체패턴(20)을 스크린인쇄 등에 의해 교대로 적층함으로써 형성된다. 도체패턴(20)은 전기절연성 자성체(30)내에서 층방향으로 중첩되면서 나선형으로 주회하는 코일(L)을 형성한다. 도시된 실시예의 경우, 도체패턴(20)은 직각으로 굴곡되면서 직사각형으로 권회된 코일(L)을 형성하고 있다.

적층된 전기절연성 자성체(30)는 상기 코일(L)로부터의 자속(도면 중의 화살표)을 고리모양으로 안내하는 폐자로를 형성한다. 코일(L)의 양단은 인출용 도체패턴부(21, 22)를 통해 인덕터 칩의 양단에 위치하는 전극단자(11, 12)에 접속된다. 전극단자(11, 12)는 칩의 양단에 위치 대칭적으로 설치되어 있다.

여기서, 상기 자심형 적층 인덕터(10)에는 (c)에 도시된 바와 같이 상기 코일이 4층(짝수)의 도체패턴(20a∼20d)에 의해 4회 감겨져 형성되어 있다. 또한, 상기 자성체(30)내에는 자기갭층(40, 40)이 2층으로 분할되어서 형성되어 있다.

한 쪽의 자기갭층(40)은 제1층과 제2층의 도체패턴(20a, 20b)의 층 사이에 개재되어 있다. 다른 쪽의 자기갭층(40)은 제3층과 제4층의 도체패턴(20c, 20d)의 층 사이에 개재되어 있다.

도체패턴(20a∼20d)이 짝수층(4층)임으로써, 적층 중심부에는 자성체층이 위치한다. 2개의 자기갭층(40, 40)은 그 적층 중심부의 자성체층을 사이에 두고 서로 떨어진 2층으로 나뉘어 형성됨과 아울러, 그 적층 중심부에 대하여 자기등가적으로 상하 대칭으로 배치되어 있다. 상방의 자기갭층(40)과 하방의 자기갭층(40) 사이에는 2개의 도체패턴(20b, 20c)의 층이 배치된 형태가 되어 있다.

상기 자성체(30)는 페라이트 자성재료를 사용하여 형성되어 있다. 또한, 상기 자기갭층(40, 40)은 비자성재료를 사용하여 형성되어 있다. 이 자기갭(40, 40)은 실시예에서는 비자성체를 사용하고 있지만, 상기 자성체(30)에 대하여 상대적으로 저투자율 또한, 고포화의 자성체를 사용하여 형성해도 좋다.

도2는 상기 자심형 적층 인덕터(10)의 전류/인덕턴스 특성을 나타낸다. 동 도면에 있어서, 실선으로 도시된 특성은 도1에 도시된 실시예의 자심형 적층 인덕터(10)의 특성을 나타낸다. 파선은 도10에 도시된 자심형 적층 인덕터(10b)의 특성을 나타낸다. 동 도면으로부터 명확한 바와 같이, 양쪽 모두 소정 이상의 인덕턴스를 보증할 수 있는 정격전류에 관해서는 자기갭에 의해 크게 확보되어 있지만, 실시예쪽은 소전류 영역에서 인덕턴스가 특이하게 높게되지 않고, 정격전류의 범위에서 전체가 완만하고 변화가 적은 양호한 전류/인덕턴스 특성을 나타내고 있다.

이러한 양호한 특성은 다음과 같은 구성상의 특징에 의해 달성되어 있다. 즉 ,

(1) 도체패턴(20a∼20d)의 층 사이에 자기갭층(40, 40)이 개재되어 있다.

(2) 그 자기갭층(40, 40)이 자성체층을 사이에 두고 서로 떨어진 복수층으로 나뉘어 형성되어 있다.

(3) 그 복수층의 자기갭층(40, 40)이 적층 중심부에 대하여 자기등가적으로 상하 대칭으로 배치되어 있다.

(4) 각 자기갭층(40, 40)은 사이에 2층 이상의 도체패턴(20b, 20c)을 두고 배치되어 있다.

상기 구성상의 특징에 의해 소전류 영역에서의 인덕턴스가 다음과 같은 이유에 의해 평탄화되는 것으로 생각된다.

즉, 도1의 (c)에 화살표의 자속선으로 도시된 바와 같이 도체패턴(20a)와 (20b)의 사이, 및 (20c)와 (20d)의 사이를 각각 자기갭층(40)으로 하면, 도체패턴(20a)와 (20b)의 사이, 및 (20c)와 (20d)의 사이를 면방향(수평방향)으로 빠져나가는 국부적인 자속이 상기 자기갭층(40)에 의해 차단된다. 요컨대, 권선간을 빠져나가는 국부적인 자속이 없어진다. 그리고, 적층 중심부 즉, 2조의 도체패턴(20a, 20b의 조와 20c, 20d의 조)의 사이는 자성체층으로 되어 있지만, 이 중심 자성체층의 상하에서 각각 발생하는 국부적인 자계는 그 중심부의 자성체층에서 같은 크기의 자계가 역방향으로 작용하여 서로 상쇄된다. 이에 따라 권선간의 자속이 누출되는 것이 없어진다. 결과적으로, 모든 코일 사이에서 면방향으로 빠져나가는 자속이 없어짐에 따라 특이한 임피던스 변화가 억제된다.

상기한 바에 의하면, 코일이 4층의 도체패턴(20a∼20d)에 의해 형성됨과 아울러, 제1층과 제2층의 도체패턴(20a, 20b)의 사이, 및 제3층과 제4층의 도체패턴(20c, 20d)의 사이에 각각 상기 자기갭층(40, 40)이 배치되어 있는 구성이 최적인 것으로 된다. 도2에 도시된 결과가 이것을 뒷받침한다.

복수층의 자기갭층(40, 40)은 적층 중심부에 대하여 자기등가적으로 상하 대칭으로 배치되지만, 그 자기등가적으로 상하 대칭인 배치는, 상기 실시예와 같이, 형상 치수적으로 상하 대칭인 배치에 의해 형성될 수 있다. 그러나, 상기 효과는 자기등가적인 상하 대칭에 의해 얻을 수 있고, 반드시 형상 치수적인 상하 대칭이 아니어도 좋다.

이상과 같이, 상기 실시예의 자심형 적층 인덕터(10)에서는 소정 이상의 인덕턴스값을 보증할 수 있는 정격전류를 크게 확보할 수 있음과 아울러, 그 정격 범위내의 전전류영역에서 인덕턴스 변화가 비교적 완만한 양호한 특성을 얻을 수 있다. 따라서, 양호한 직류중첩 성능을 얻을 수 있다. 또한, 소전류에 의한 측정 검사도 적정하게 행할 수 있다.

상기 제1실시예는 본 발명을 실시하기 위한 최선의 형태 중 하나이지만 본 발명은 상기 이외의 형태로도 소정의 효과를 얻을 수 있다.

도3은 본 발명에 의한 자심형 적층 인덕터의 제2 및 제3실시예를 비교예와 함께 나타낸다. 동 도면에 있어서, (a), (b), (c)는 각각 자심형 적층 인덕터의 두께방향을 확대 강조한 파단 사시도이며, (a)는 비교예, (b)는 제2실시예, (c)는 제3실시예를 각각 나타낸다.

비교예의 자심형 적층 인덕터(10b)와 실시예의 자심형 적층 인덕터(10)는 모두, 6층의 도체패턴(20a∼20f)에 의한 5.5 권회수의 코일이 적층 형성되어 있다.

(a)에 도시된 비교예의 적층 인덕터(10b)는 6층의 도체패턴(20a∼20f)을 상하로 양분하는 중심부에 비교적 두께가 큰 자기갭층(40)(12μm)이 1층만 형성되어 있다. 이 비교예를 타입 A라고 한다.

(b)에 도시된 제2실시예의 적층 인덕터(10)는 6층의 도체패턴(20a∼20f) 중, 위로부터 제2층과 제3층의 사이, 및 밑에서부터 제2층과 제3층의 사이에 각각, 비교적 얇은 자기갭층(40)(6μm)이 형성되어 있다. 2개의 자기갭층(40, 40)은 적층 중심부의 자성체층을 사이에 두고 자기등가적으로 상하 대칭으로 배치되어 있다. 또한, 그 2개의 자기갭층(40, 40)의 사이에는 2개의 도체패턴층이 배치되어 있다. 이 실시예를 타입 B라고 한다.

(c)에 도시된 제3실시예의 적층 인덕터(10)는 6층의 도체패턴(20a∼20f) 중, 위로부터 제1층과 제2층의 사이, 및 밑에서부터 제1층과 제2층의 사이에 각각, 비교적 얇은 자기갭층(40)(6μm)이 형성되어 있다. 2개의 자기갭층(40, 40)은 적층 중심부의 자성체층을 사이에 두고 자기등가적으로 상하 대칭으로 배치되어 있다. 또한, 그 2개의 자기갭층(40, 40)의 사이에는 4개의 도체패턴층이 배치되어 있다. 이 실시예를 타입 C라고 한다.

이 경우, 6층의 도체패턴에 대하여, 코일 권수가 6 권회수가 아닌 5.5 권회수로 되어 있지만 이것은 권선의 양단 인출이 각각 접속하는 전극단자(11, 12)가 대면하여 위치하기 때문이다. 따라서, 형상 치수적으로는 권수가 상하 대칭이 되지 않지만, 상기한 바와 같이, 자기등가적인 상하 대칭을 확보할 수 있으면 좋다. 또한, 적층 코일의 실현에는, 각 층의 도체패턴을 스루홀(through hole) 등에 의하여층간 접속하는 수단이 필요하지만, 그 층간 접속 장소는 각 층마다 겹치지 않도록 위치를 변경시킬 필요가 있다. 따라서, 결과적으로 엄밀한 의미에서는, 중심부를 사이에 두고 상하 대칭이 되지는 않지만, 현실적으로 상기 효과가 얻어지는 자기등가적인 상하 대칭이 되면 좋다.

도4는 상기 세가지 타입 A, B, C의 전류/인덕턴스 특성을 각각 나타낸다. 동 도면으로부터 명확한 바와 같이, 제2, 제3실시예인 타입 B와 C는 비교예인 타입 A에 비해 정격 범위내의 전전류영역에서 인덕턴스 변화가 비교적 완만한 양호한 특성을 얻고 있다. 또한, 타입 B와 타입 C의 사이에서 비교하면, 제3실시예인 타입 C쪽이 큰 전류영역에서의 인덕턴스 유지 능력이 매우 양호한 특성을 얻을 수 있다.

도5는 본 발명에 의한 자심형 적층 인덕터의 제4∼제6실시예를 비교예와 함께 나타낸다. 동 도면에 있어서, (a)∼(d)는 각각 자심형 적층 인덕터의 두께방향을 확대 강조한 파단 사시도이며, (a)는 비교예, (b)는 제4실시예, (c)는 제5실시예, (d)는 제6실시예를 각각 나타낸다.

비교예의 자심형 적층 인덕터(10b)와 실시예의 자심형 적층 인덕터(10)는 모두, 8층의 도체패턴(20a∼20h)에 의한 7.5 권회수의 코일이 적층 형성되어 있다.

(a)에 도시된 비교예의 적층 인덕터(10b)는 8층의 도체패턴(20a∼20h)을 상하로 양분하는 중심부에 비교적 두께가 큰 자기갭층(40)(l0μm)이 1층만 형성되어 있다. 이 비교예를 타입 A라고 한다.

(b)에 도시된 제4실시예의 적층 인덕터(10)는 8층의 도체패턴(20a∼20h) 중, 위로부터 제3층과 제4층의 사이, 및 밑에서부터 제3층과 제4층의 사이에 각각, 비교적 얇은 자기갭층(40)(5μm)이 형성되어 있다. 2개의 자기갭층(40, 40)은 적층 중심부의 자성체층을 사이에 두고 상하 대칭으로 배치되어 있다. 또한, 그 2개의 자기갭층(40, 40)의 사이에는 2개의 도체패턴층이 배치되어 있다. 이 실시예를 타입 B라고 한다.

(c)에 도시된 제5실시예의 적층 인덕터(10)는 8층의 도체패턴(20a~20h) 중, 위로부터 제2층과 제3층의 사이, 및 밑에서부터 제2층과 제3층의 사이에 각각, 비교적 얇은 자기갭층(40)(5μm)이 형성되어 있다. 2개의 자기갭층(40, 40)은 적층 중심부의 자성체층을 사이에 두고 상하 대칭으로 배치되어 있다. 또한, 그 2개의 자기갭층(40, 40)의 사이에는 4개의 도체패턴층이 배치되어 있다. 이 실시예를 타입 C라고 한다.

(d)에 도시된 제6실시예의 적층 인덕터(10)는 8층의 도체패턴(20a∼20h) 중, 위로부터 제1층과 제2층의 사이, 및 밑에서부터 제1층과 제2층의 사이에 각각, 비교적 얇은 자기갭층(40)(5μm)이 형성되어 있다. 2개의 자기갭층(40, 40)은 적층 중심부의 자성체층을 사이에 두고 상하 대칭으로 배치되어 있다. 또한, 그 2개의 자기갭층(40, 40)의 사이에는 6개의 도체패턴층이 배치되어 있다. 이 실시예를 타입 D라고 한다.

도6은 상기 네가지 타입 A∼D의 전류/인덕턴스 특성을 각각 나타낸다. 동 도면에 있어서, (a)는 타입 A와 타입 D의 특성, (b)는 타입 D와 타입 B의 특성, (c) 는 타입 B와 타입 C의 특성을 각각 나타낸다.

각 특성도 (a), (b), (c)를 검증하면, 타입 B, C, D(제4∼제6실시예) 모두는 타입 A(비교예)에 비해 소전류영역에서의 인덕턴스 변화가 작아지고, 정격 범위내의 전전류영역에서 인덕턴스 변화가 비교적 완만한 양호한 특성이 얻어진다. 또한, 타입 B, C, D(제4∼제6실시예)간의 비교에 의하면, 타입 C(제5실시예), 타입 B(제4실시예), 타입 D(제6실시예) 순으로 뛰어난 특성을 얻을 수 있었다.

도7은 본 발명에 의한 자심형 적층 인덕터의 제7실시예를 나타낸다. 동 도면에 있어서, (a)는 자심형 적층 인덕터(1O)의 두께방향을 확대 강조한 파단 사시도를 나타내고, (b)는 그 전류/인덕턴스 특성을 나타낸다.

상기한 실시예와의 차이에 착안하여 설명하면 이 제7실시예에서는 자기갭층(40, 40)이 나선형으로 주회하는 도체패턴(20)과의 중첩면 및 그 내측면에 형성되어, 그 자기갭층(40, 40)의 측단면이 자성체(30)로 둘러싸여 있다.

본 발명자가 지득한 바에 의하면, 자기갭층(40)을 적층면 전체에 펼쳐 형성했을 경우, 그 자기갭층(40)의 측단면으로부터 외부로의 자속누설을 발생시키고, 이것이 노이즈 발생의 원인이 되는 것으로 판명되었다. DC-DC 컨버터 등의 전원회로에서는 트랜스나 초크코일에 고주파의 여자전류를 통전시키지만, 그 고주파여자전류에 의한 유도 전자계가 상기 자기갭층(40)의 측단면으로부터 누설되어 노이즈 발생 원인으로 되는 것이 확인되었다.

그러나, 상기 제7실시예에 의하면, 자기갭층(40, 40)이 자성체(30)로 둘러싸여 자기실드(magnetically shield)되기 때문에 노이즈 발생의 원인이 되는 외부로 의 자속누설을 확실하게 저지할 수 있다. 또한, 전류/인덕턴스 특성도, (b)에 도시된 바와 같이 직류중첩 성능을 향상시키는 방향으로 개선되는 것이 판명되었다.

도8은 본 발명에 의한 자심형 적층 인덕터의 제8∼10실시예를 나타낸다. 동 도면에 있어서, (a)∼(c)는 각각 자심형 적층 인덕터(10)의 두께방향을 확대 강조한 파단 사시도를 나타낸다.

제8∼10실시예는 각각 제7실시예의 변형예이다. (a)는 6층의 도체패턴(20a∼20f)에 2개의 자기갭층(40, 40)을 형성한 실시예를 나타낸다. (b)는 8층의 도체패턴(20a∼20h)에 2개의 자기갭층(40, 40)을 형성한 실시예를 나타낸다. 또한, (c)는 10층의 도체패턴(20a∼20j)에 2개의 자기갭층(40, 40)을 자기등가적으로 상하 대칭으로 형성한 실시예를 나타낸다. 이러한 실시예에 있어서도 상기 효과를 얻는 것이 가능하다.

이상, 본 발명을 그 대표적인 실시예에 의거하여 설명했지만, 본 발명은 상기 이외에도 다양한 실시예가 가능하다. 예컨대, 적층자성체(30), 코일의 도체패턴(20), 자기갭층(40)은 원형패턴 또는 타원형패턴 등의 사각형 이외의 평면패턴으로 형성해도 좋다.

이상 설명한 본 발명실시예에 의하면, 소정 이상의 인덕턴스값을 보증할 수 있는 정격전류를 크게 확보할 수 있음과 아울러, 정격 범위내의 전전류영역에서 인덕턴스변화가 비교적 완만한 양호한 특성을 얻을 수 있게 되고, 이것에 의해 양호한 직류중첩 성능이 얻어지게 되고, 더불어 소전류에 의한 측정 검사도 적정하게 행하는 자심형 적층 인덕터를 제공할 수 있다. 이러한 특징은, 예컨대, 휴대전화기 등의 이동정보기기에 있어서, 내장 전지로부터 얻어지는 전원전압을 소정의 회로동작전압으로 변환하는 초소형 DC-DC 컨버터에 이용하기에 적합하다.

본 발명의 바람직한 실시예에 대해 상세히 기재하였지만, 발명의 기술적 사상 및 범위로부터 벗어나지 않는 다양한 변경, 치환, 개조가 가능하다는 것을 이해해야 한다.

Claims

전기절연성 자성체와 도체패턴이 상하에 적층되어 상기 도체패턴이 상기 자성체내에서 상하로 중첩되면서 나선형으로 주회하는 코일을 형성하고, 상기 자성체가 상기 모든 코일에서의 자계를 고리모양으로 안내하는 폐자로를 형성하는 자심형 적층 인덕터에 있어서: 상기 도체패턴의 층 사이에 자기갭층이 개재되어 있음과 아울러, 그 자기갭층이 자성체층을 사이에 두고 서로 떨어진 복수층으로 나뉘어 형성되고, 그 복수의 자기갭층은 적층 중심부에 대하여 자기등가적으로 상하 대칭으로 배치됨과 아울러, 각 자기갭층은 2층 이상의 도체패턴을 사이에 두고 배치되어, 상기 자기갭층을 사이에 두는 상기 코일의 권선간을 통과하는 국부적인 자속이 없는 것을 특징으로 하는 자심형 적층 인덕터.
제 1 항에 있어서,

상기 적층 중심부에는 자성체층이 위치하고, 이 중심부의 자성체층을 사이에 두고 상기 복수의 자기갭층이 자기등가적으로 상하 대칭으로 배치되어 있는 것을 특징으로 하는 자심형 적층 인덕터.
제 1 항에 있어서,

상기 코일을 형성하는 도체패턴이 짝수층임과 아울러, 그 짝수의 도체패턴층을 상하로 양분하는 중심부 자성체층의 상방과 하방에 각각 상기 자기갭층이 자기등가적으로 상하 대칭으로 배치되어 있는 것을 특징으로 하는 자심형 적층 인덕터.
제 1 항에 있어서,

상기 코일이 4층의 도체패턴에 의해 형성됨과 아울러, 제1층과 제2층의 도체패턴의 사이, 및 제3층과 제4층의 도체패턴의 사이에 각각, 상기 자기갭층이 배치되어 있는 것을 특징으로 하는 자심형 적층 인덕터.
제 1 항에 있어서,

상기 자성체가 페라이트 자성재료로 형성되어 있는 것을 특징으로 하는 자심형 적층 인덕터.
제 1 항에 있어서,

상기 자기갭층이 비자성재료로 형성되어 있는 것을 특징으로 하는 자심형 적층 인덕터.