KR100905850B1 - 적층 인덕터 - Google Patents

Abstract

적층 인덕터는, 복수의 자성체층이 적층된 본체와, 상기 복수의 자성체층에 형성된 복수의 도체 패턴과 복수의 도전성 비아를 갖는 코일부와, 상기 본체의 외부면에 형성되어 상기 코일부의 양단에 각각 연결된 제1 및 제2 외부전극과, 상기 코일부에서 발생되는 중첩 직류 전류에 의한 자기포화가 완화되도록 상기 복수의 자성체층 중 적어도 하나의 자성체층에 형성된 비자성 도체를 갖는다. 자기갭으로서 비자성 도체를 이용함으로써 적층인덕터의 제조공정을 간소하면서도 DC 중첩특성을 효과적으로 개선할 수 있다.

적층 인덕터(laminated inductor), 자기갭(magnetic gap), DC 바이어스(DC bias), 인덕턴스(inductance)

Description

적층 인덕터{laminated inductor}

본 발명은 적층 인덕터에 관한 것으로, 보다 상세하게는 적층형 인덕터의 DC 바이어스 특성(즉, DC 중첩특성)을 향상 시키기 위한 적층 인덕터의 구조에 관한 것이다.

종래에는, 개인용 컴퓨터 등의 주전원으로 사용되는 DC/DC 변환기에는, 트랜스포머나 초크 코일은 자기코어에 코일을 감긴 구조가 주로 사용되었으나, 최근에는 제품의 소형화와 박형화 요구에 따라, 적층 구조의 칩 부품형태인 적층 인덕터가 실용화되고 있다.

일반적인 적층 인덕터는 도체패턴이 형성된 복수의 자성체층을 적층한 구조를 가지며, 상기 도체패턴은 각 자성체층에 형성된 도전성 비아에 의해 순차적으로 접속되어 적층방향에 따라 중첩되면서 나선구조를 갖는 코일을 이룬다. 또한, 상기 코일의 양단은 적층체의 외부면에 인출되어 외부단자와 접속된 구조를 갖는다.

이와 같이, 적층 인덕터는 코일이 자성체로 둘러싸여 있으므로, 자기 누설이 발생되며, 적층형 칩 구조를 가지므로 소형화와 박형화에 유리한 장점을 갖고 있다.

하지만, 이러한 장점에도 불구하고, DC-DC 컨버터 등의 전원회로에 사용되는 적층형 인덕터는 자성체의 자기포화에 의하여 급격한 인덕턴스 저하(DC 중첩 특성 저하)가 발생하는 단점이 있다. 따라서, 이러한 급격한 인덕턴스 저하를 방지하고자 하는 연구가 이루어지고 있다.

주로 DC 중첩 특성을 향상시키기 위한 종래의 방법(미국등록특허 6,515,568호, 일본특허공개공보 2005-136911호)으로는 칩 내부에 자기 갭(gap)을 삽입하여 자성체의 자기포화를 지연시키는 방법이 주로 사용되고 있다.

이들 방법에 따르면, 도체패턴이 형성되는 일부 층을 전기적 절연성을 갖는 비자성체층으로 대체하거나, 해당 층의 일부영역을 전기적 절연성을 갖는 비자성체 물질로 형성하는 방법을 제안하고 있다.

하지만, 이러한 방안에 따르면, 이종인 비자성체 재료의 선택에 따른 사용재료가 증가하고, 그에 따른 별도의 공정이 요구되는 공정상 번거로움이 있다. 특히, 해당 층의 일부영역을 대체할 경우에는 시트 제조공정이 상당히 복잡해지는 문제가 있다.

또한, 종래의 방안은 인덕터 본체를 주로 구성하는 자성체층 사이에 이종물질인 비자성체층이 개재된 구조를 가지므로, 소성시 수축율 차이에 따른 층간 박리문제를 적절히 고려해야 하는 부담이 있을 수 있다.

본 발명은 상기한 종래 기술의 문제를 해결하기 위한 것으로서, 그 목적은 본체를 구성하는 자성체층 사이에 이종물질인 비자성체층으로 삽입하는 방식을 대체할 수 있는 새로운 구조의 자기 갭을 채용함으로써 DC 바이어스의 중첩특성을 향상시킬 수 있는 적층 인덕터를 제공하는데 있다.

상기한 기술적 과제를 실현하기 위해서, 본 발명은

복수의 자성체층이 적층된 본체와, 상기 복수의 자성체층에 형성된 복수의 도체 패턴과 복수의 도전성 비아를 갖는 코일부와, 상기 본체의 외부면에 형성되어 상기 코일부의 양단에 각각 연결된 제1 및 제2 외부전극과, 상기 코일부에서 발생되는 중첩 직류 전류에 의한 자기포화가 완화되도록 상기 복수의 자성체층 중 적어도 하나의 자성체층에 형성된 비자성 도체를 포함하는 적층 인덕터를 제공한다.

바람직하게, 상기 비자성 도체는 낮은 투자율을 갖는 금속일 수 있다. 보다 바람직하게는, 상기 비자성 도체는 상기 코일 패턴과 동일한 물질로 이루어질 수 있다. 대표적인 예로, 상기 비자성 도체는 상기 코일부를 구성하는 도체 패턴으로 주로 사용되는 Ag 또는 Cu일 수 있다.

특정 실시형태에서는, 코일부를 구성하는 도체패턴과 다른 추가적인 자성체 층 상에 형성될 수 있다. 즉, 상기 적어도 하나의 자성체층은 상기 코일부를 위한 도체패턴이 형성되지 않은 자성체층일 수 있다. 이 경우에, 필요에 따라 상기 비자성 도체는 해당 자성체층에 형성된 도전성 비아홀과 절연되도록 오픈영역을 가질 수 있다.

이와 달리, 비자성 도체는 코일부를 구성하는 도체패턴이 형성된 자성체층 상에 함께 형성될 수 있다. 즉, 상기 적어도 하나의 자성체층은 상기 코일부를 위한 도체패턴이 형성된 자성체층일 수 있다. 단, 이 경우에, 상기 비자성 도체는 상기 도체패턴과 전기적으로 절연될 필요가 있다.

또한, 본 발명에서 자기 갭으로 채용된 비자성 도체는 제1 및 제2 외부전극과 접속여부에 따라서 크게 2가지로 구분될 수 있다.

즉, 상기 비자성 도체는, 상기 제1 및 제2 외부전극과 관련하여 상기 외부전극과 연결되지 않은 부유형태를 가질 수 있으며, 이와 달리 상기 제1 및 제2 외부전극 중 적어도 일측에 연결된 비부유형태를 가질 수 있다.

상기 비자성 도체가 비부유형태를 갖는 경우에, 전기적 쇼트가 발생되지 않는 조건을 만족할 필요가 있다. 일 예에서, 상기 비자성 도체는 상기 제1 및 제2 외부전극 중 일 외부전극이 형성된 외부면까지 연장되도록 형성될 수 있다.

특정 실시형태에서, 상기 비자성 도체는 동일 자성체층 상에서 적어도 2개로 분리된 영역을 갖도록 형성될 수 있다. 이 경우에, 상기 적어도 2개로 분리된 영역 중 일 영역은 상기 제1 외부전극이 위치한 일 외부면까지 연장되며, 다른 영역은 상기 제2 외부전극이 위치한 다른 외부면까지 연장될 수 있다. 또한, 이와 같이, 상기 비자성 도체를 복수개로 분할하는 세그멘테이션(segmentation)을 통해 와류손을 보다 효과적으로 방지할 수 있다.

DC 중첩특성의 보다 효과적인 개선을 위해서, 상기 비자성 도체는 적어도 2개의 자성체층 상에 형성될 수 있다.

이 경우에, 상기 적어도 2개의 자성체층 중 일 자성체층 상에 형성된 비자성 도체는 다른 자성체층 상에 형성된 비자성 도체와 적층방향으로 중첩되지 않은 영역을 갖는 것이 바람직하다. 특정 예에서, 상기 일 자성체층 상에 위치한 비자성 도체는 상기 코일부의 내부영역을 포함하도록 형성되며, 상기 다른 자성체층 상에 형성된 비자성 도체는 상기 코일부의 외부영역을 포함하도록 형성될 수 있다.

상기 비자성 도체는 상기 제1 및 제2 외부전극이 형성되지 않은 외부면으로부터 이격되도록 형성될 수 있다. 이와 달리, 상기 비자성 도체는 상기 외부단자가 형성된 외부면까지 연장되도록 형성될 수 있다. 이 경우에, 상기 비자성 도체가 연장된 상기 본체의 외부면에 형성되어 상기 비자성 도체의 노출을 방지하는 보호층이 추가로 형성될 수 있다.

본 발명에 채용된 비자성 도체의 다양한 배치와 형상은 서로 결합하여 적용될 수 있다. 또한, 또 다른 실시형태에서는, 상술된 비자성 도체를 이용한 자기갭 과 함께, 코일부를 구성하는 도체패턴의 형상(특히, 면적)을 변형하는 형태와 결합되어 사용될 수 있다.

즉, 상술된 비자성 도체의 자기갭을 갖는 적층 인덕터에서, 상기 복수의 도체패턴은 거의 중첩된 영역을 갖도록 형성되며, 상기 복수의 도체패턴 중 일부 도체패턴은 상기 중첩된 영역을 벗어나도록 확장된 면적을 갖는 돌출부를 가질 수 있다.

상술한 바와 같이, 본 발명에 따르면, 적층 인덕터 본체를 구성하는 주재료인 자성체층을 그대로 채용하면서, 단순한 도체 인쇄공정만으로 제공될 수 있는 비자성 도체로 자기갭을 채용함으로써 추가적인 다른 재료 선택과, 그에 따른 공정의 복잡함을 해소하면서, 우수한 DC 중첩특성의 개선효과를 갖는 적층 인덕터를 제공할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 구체적인 실시형태를 상세히 설명하기로 한다.

도1a 및 도1b는 본 발명의 일 실시형태에 따른 적층 인덕터의 일 예를 나타내는 외부 사시도 및 측단면도이며, 도2는 도1에 도시된 적층 인덕터 구조를 설명하기 위한 분해사시도이다.

도1a를 참조하면, 자성체층으로 이루어진 본체(11)와 상기 본체(11)의 서로 반대되는 양면에 형성된 제1 및 제2 외부전극(15a,15b)을 갖는 적층 인덕터(10)가 도시되어 있다.

상기 적층 인덕터의 본체(11)는 도2에 도시된 바와 같이, 복수의 자성체층(11a-11i)이 적층되어 이루어진다. 상기 커버층(11a,11i)은 필요한 두께에 따라 각각 복수의 층으로 구성될 수 있다.

본 실시형태에서, 복수의 자성체층 중 커버층와 같은 일부(11a,11e,11i)를 제외한 자성체층(11b-11d, 11f-11h)에는 도체패턴(12a-12g)과 도전성 비아(v)가 형성된다. 각 도체패턴(12a-12g)은 도전성 비아(v)에 의해 접속되어 중첩된 위치에서 주회하는 코일부(도1b의 12 참조)를 형성한다. 상기 코일부(12)의 양단(I,O)은 각각 제1 및 제2 외부전극(15a,15b)에 연결될 수 있도록 인출된 형태를 갖는다.

도1b에 도시된 바와 같이, 상기 적층 인덕터(10)에서는 DC 전류인가시에 중첩된 DC전류에 의해 코일부(12) 주위에 자속(F)이 발생된다. 이로 인해, 자성체의 자기포화가 발생되어 적층 인덕터(10)의 인덕턴스는 급격히 저하될 수 있다.

이러한 문제를 해결하기 위해서, 본 실시형태에서는, 복수의 자성체층 중 일 자성체층(11e) 상에 비자성 도체(14)를 추가적으로 배치한다. 상기 비자성 도체(14)는 자기갭으로 작용할 수 있는 낮은 투자율을 가지면서, 동시에 전기적 전도성을 갖는 물질이 사용된다.

도1b 및 도2에 도시된 바와 같이, 상기 비자성 도체(14)는 코일부(12)의 중첩영역의 내부와 외부영역을 포함하는 면적을 갖도록 특정 자성체층(11e) 상에 형성된다. 여기서, 본 실시형태에 자기갭으로 채용되는 비자성 도체(14)는 전기적 전도성을 가지므로, 원하지 않는 쇼트불량이 발생되지 않도록 제1 및 제2 외부전극(15a,15b)과 다른 도체패턴(12a-12f)에 대한 전기적 접속상태를 고려할 필요가 있다.

본 실시형태에서는, 제1 및 제2 외부전극(15a,15b) 모두로부터 전기적 절연되도록 제1 및 제2 외부전극(15a,15b)이 형성된 면과 일정한 간격(g)을 갖도록 형성되며, 코일부(12)를 구성하는 도체패턴이 형성되지 않는 별도의 자성체층(11e) 상에 형성될 수 있다.

또한, 상기 비자성 도체(14)가 형성된 영역에 인접한 도체패턴(12c,12d)을 연결하기 위한 도전성 비아(v)가 경유하는 경우에는 그 도전성 비아(v)와 전기적으로 절연되도록 오픈영역을 가질 수 있다.

본 발명에 채용되는 비자성 도체(14)는 상기 코일부(12)에서 발생되는 중첩 직류 전류에 의한 자기포화가 완화될 수 있는 위치에 다양한 형태로 형성될 수 있다. 또한, 본 실시형태에서는 추가적인 자성체층 상에 형성된 형태로 도시되어 있으나, 도체패턴이 형성된 자성체층 상에 형성하는 방안도 고려될 수 있다. 이에 대해서는 후술하기로 한다.

본 실시형태에서 자기갭으로 채용된 비자성 도체(14)는 본체(11)를 구성하는 자성체층을 대체하는 요소라기 보다는, 도체패턴(12a-12f)과 유사한 공정(예, 페이스트를 이용한 인쇄공정)을 통해 적용될 수 있는 요소로 이해될 수 있다.

따라서, 상기 비자성 도체(14)는 동일한 물질인 자성체층 상에 형성될 수 있으므로, 다른 자성체층과 박리문제를 근본적으로 해결할 수 있다. 또한, 별도의 가공공정이 아니라, 도체패턴(12a-12f)을 인쇄하는 공정과 유사한 공정을 통해 비자성 도체(14)를 제공할 수 있다.

바람직하게는, 상기 비자성 도체(14)는 상기 코일부를 구성하는 도체패턴(12a-12f)과 동일한 물질로 구성될 수 있다. 이 경우에, 도체패턴 인쇄공정과 동일한 공정이 적용되며, 동일한 물질인 자성체층 상에 형성할 수 있으므로, 별도의 재료선택이나, 추가적인 공정 없이 통상의 적층 인덕터의 제조공정을 거의 그대로 적용할 수 있다. 대표적인 예로, 상기 비자성 도체(14)는 상기 코일부를 구성하는 도체 패턴(12a-12f)으로 주로 사용되는 Ag 또는 Cu일 수 있다.

앞서 설명한 바와 같이, 본 발명에 따른 자성갭인 비자성 도체는 상술된 실시형태와 다른 위치에 형성될 수 있으며, 보다 다양한 형상을 갖는 구조로 제공될 수 있다. 이러한 비자성 도체의 다양한 설계변형에서 보다 효과적인 DC 중첩특성의 완화를 기대할 수도 있다.

특히, 본 발명에 채용된 비자성 도체는, 외부전극과 접속상태에 따라서 부유형태 또는 비부유형태를 가질 수 있다.

도3 및 도4에 도시된 실시형태는 도1에 도시된 형태와 유사한 부유형태를 갖는 비자성 도체의 다른 예와 이를 포함한 적층 인덕터를 나타낸다.

우선, 도3b와 함께 도3a를 참조하면, 자기갭을 제공하는 비자성 도체(34)는 일 자성체층(31') 상에 제1 및 제2 외부전극(35a,35b) 모두로부터 전기적 절연되도록 제1 및 제2 외부전극(35a,35b)이 형성된 면과 일정한 간격(g)을 갖도록 형성된다.

상기 비자성 도체(34)가 형성된 자성체층(31')은 코일부를 구성하는 도체패턴이 형성되지 않는 별도의 자성체층이며, 적층 인덕터(30)의 본체(31)를 구성하는 일 층으로 이해할 수 있다. 또한, 도1에 도시된 적층 인덕터(10)와 유사하게, 상기 비자성 도체(34)는 인접한 도체패턴을 연결하기 위한 도전성 비아(v)와 전기적으로 절연되도록 오픈영역을 가질 수 있다.

다만, 본 실시형태에 따른 비자성 도체(34)는 외부전극(35a,35b)이 형성되지 않는 면에 해당하는 자성체층(31')의 모서리(S)까지 연장되도록 형성된다. 이러한 연장된 영역은 보다 효과적으로 코일부(32)에서의 중첩된 DC 전류에 의한 자속을 차단할 수 있을 것으로 기대할 수 있다.

이 경우에, 비자성 도체(34)를 구성하는 물질에 따라 산화하기 쉬운 금속인 경우에는 도3b에 도시된 바와 같이, 모서리(S)까지 연장된 비자성 도체(34)의 산화를 방지하기 위한 보호막을 추가적으로 형성하는 것이 바람직하다. 이러한 보호막(36)은 공정의 편의를 고려하여 외부전극(35a,35b)의 형성공정에서 일괄 제공하 기 위해서 외부전극(35a,35b)과 동일한 금속으로 형성될 수도 있다.

도3a에서 상기 비자성 도체(34)는, 도체패턴이 형성되지 않는 별도의 자성체층에 제공된 것으로 예시되어 있으나, 이와 달리 비자성 도체(44)는 도4a에 도시된 바와 같이, 도체패턴(42)이 형성된 자성체(41') 상에 형성될 수 있다.

도4a를 참조하면, 비자성 도체(44)는 도체패턴(42')과 함께 일 자성체층에 형성된다. 상기 비자성 도체(44)는 도체패턴(42')과 원하지 않는 쇼트를 방지하기 위해서 그와 전기적으로 절연될 수 있도록 일정한 간격을 가지며 형성된다.

본 실시형태에서, 상기 비자성 도체(44)는 도체패턴(42')(또는 코일부(42))의 내부영역에 형성된 형태로 도시되어 있다. 이 경우에도, 도4b에 도시된 적층 인덕터(40)의 단면구조에서 확인할 수 있는 바와 같이, 중첩된 DC 전류에 의한 자속을 코일부(42)의 내부영역에서 효과적으로 차단할 수 있다. 물론, 본 실시형태에서도, 도체패턴(42')과 접속되지 않도록 코일부(42)의 외부영역에 추가적인 비자성 도체를 제공할 수 있다.

도5 및 도6에 도시된 실시형태는 앞선 실시형태와 달리 비부유형태를 갖는 비자성 도체의 예와 이를 포함한 적층 인덕터를 나타낸다.

도5a와 도5b를 참조하면, 자기갭을 제공하는 비자성 도체(54)는 일 자성체층(51') 상에 형성된다. 상기 비자성 도체(54)는 인접한 도체패턴을 연결하기 위한 도전성 비아(v)와 전기적으로 절연되도록 오픈영역을 가질 수 있다.

상기 비자성 도체(54)는 외부전극(54a,54b)이 형성되지 않는 양 면으로부터는 각각 제1 간격(g₁)을 가지며 제1 외부전극(55a)이 형성된 면과는 제2 간격(g₂)을 갖도록 형성된다. 다만, 본 실시형태에서, 상기 비자성 도체(54)는 제2 외부전극(55b)이 형성된 면에 해당하는 모서리(S)까지 연장되도록 형성된다. 이 경우에, 전기적 전도성을 갖는 비자성 도체(55)가 제2 외부전극(55b)과 접속되더라도, 다른 측의 제1 외부전극(55a)과 절연되므로, 쇼트문제를 야기하지 않을 수 있다.

도5b에 도시된 바와 같이, 상기 비자성 도체(54)는, 일측 모서리(S)까지 연장된 형태를 가지므로, 도1에 도시된 적층 인덕터(10)의 경우에서보다는, 적어도 제2 외부전극(55b)과 인접한 코일부(52)에서 보다 효과적인 자속(F)차단효과를 기대할 수 있을 것이다.

앞선 실시형태에서는, 일 자성체층 상에 단일한 비자성 도체만을 제공한 형태를 예시하였으나, 본 발명은 이에 한정되지 않는다. 즉, 일 자성체층 상에 복수의 분리된 영역을 갖는 비자성 도체를 형성할 수 있다.

도6a에는 일 자성체층(61') 상에 2개의 비자성 도체(64a,64b)가 제공된 형태를 도시하고 있다.

도6a에 도시된 바와 같이, 분리된 비자성 도체(64a,64b)는 동일 자성체층(61') 상에 제공될 수 있다. 이 경우에, 비자성 도체(64a,64b)는 양측 모서리에서 각각 형성되어 제1 및 제2 외부전극에 접속될 수 있다. 제1 및 제2 외부전극(65a,65b)이 모두 비자성 도체(64a,64b)에 각각 접속되더라도 비자성 도체(64a,64b) 자체가 분리되어 서로 전기적으로 절연되어 있으므로, 쇼트문제를 야기하지 않을 수 있다.

본 실시형태에 따른 비자성 도체(64a,64b)는 양측 모서리에서 보다 개선된 자속차단효과를 얻을 수 있다. 도6b에 도시된 바와 같이, 코일부(62) 내부영역 중심에 가까운 영역보다 외부영역에서 효과적인 자속차단이 요구되는 경우에 유익하게 채용될 수 있다. 또한, 본 구조에서는 2개의 비자성 도체(64a,64b)가 분리된 영역에 도전성 비아를 경유하도록 설계가능하므로, 별도의 오픈영역을 채용하지 않을 수 있다.

도4a의 설명에서 이미 언급한 바와 같이, 도체패턴이 형성된 자성체층에도 2개의 영역으로 분리된 비자성체층을 형성할 수 있다. 즉, 도4a에서 코일부(42)의 내부영역에 형성된 비자성 도체(44) 외에 추가적으로 코일부(42)의 외부영역에 추가적인 비자성 도체를 제공할 수 있다.

또한, 도6에 도시된 실시형태와 유사하게, 상기 비자성 도체는 복수개로 분할하여 작은 면적 단위로 구현할 수 있다. 이러한 세그멘테이션(segmentation)을 통해서 와류손은 보다 효과적으로 방지할 수 있다는 장점을 제공한다.

본 발명의 상술된 다양한 형태의 비자성 도체 구조는, 상술된 실시형태와 같 이 단독으로 실시될 수 있으나, 각 실시형태가 허용가능한 범위에서 동일 층 상에 결합되어 실시되거나, 각각 다른 층 상에 적어도 2개의 실시형태가 병합되어 실시될 수 있을 것이며, 당업자에게 자명한 바와 같이 이 또한 본 발명의 범위에 속한다고 할 것이다.

상술된 실시형태의 병용 실시 외에도, 도7 및 도8에 도시된 바와 같이, 상술된 비자성 도체를 이용한 자기갭 구조는, 코일부를 구성하는 도체패턴의 형상(특히, 면적)을 변형하는 형태와 결합되어 보다 효과적인 DC 중첩 전류특성을 얻을 수 있다.

도7은 본 발명의 다른 실시형태에 따른 적층 인덕터 구조를 설명하기 위한 분해사시도이며, 도8은 도7에 도시된 적층 인덕터를 나타내는 단면도이다.

도8과 함께, 도7을 참조하면, 상기 적층 인덕터의 본체(71)는 복수의 자성체층(71a-71i)이 적층되어 이루어진다. 여기서, 상기 커버층(71a,71i)은 필요한 두께에 따라 각각 복수의 층으로 구성될 수 있다.

본 실시형태에서, 복수의 자성체층 중 커버층와 같은 일부(71a,71e,71i)를 제외한 자성체층(71b-71d, 71f-71h)에는 도체패턴(72a-72f)과 도전성 비아(v)가 형성된다. 각 도체패턴(72a-72f)은 도전성 비아(v)에 의해 접속되어 중첩된 위치에서 주회하는 코일부(도8의 72 참조)를 형성한다. 상기 코일부(82)의 양단(I,O)은 각각 제1 및 제2 외부전극(85a,85b)에 연결될 수 있도록 인출된 형태를 갖는다.

도7에 도시된 바와 같이, 상기 복수의 도체패턴(72a-72f)은 통상적인 구조와 유사하게 거의 중첩된 영역을 갖도록 형성되는 반면에, 상기 코일부(72)를 구성하는 도체패턴(72a-72f) 중에 특정 자성체층(71c,71g) 상에 위치한 도체패턴(72b,72e)은 그 중첩된 영역을 벗어나도록 확장된 면적을 갖는 돌출부(E1,E2)를 가질 수 있다. 물론, 연장된 돌출부(E1,E2)가 본 실시형태와 같이 외부전극(75a,75b)이 형성된 면인 경우에 그와 간격(g)을 유지하도록 형성된다.

또한, 상기 돌출부(E1,E2)를 갖는 도체패턴(72b,72e)과 함께, 특정 자성체층(71e) 상에는 추가적으로 코일부(72)의 내부영역을 포함하는 면적을 갖도록 비자성 도체(74)가 형성된다. 여기서, 상기 비자성 도체(74)는 코일부(72)의 내부영역에 해당하는 형태로 예시되어 있으나, 이와 달리 상술된 실시형태들 중 임의의 다른 형태를 갖는 비자성 도체일 수 있다.

본 실시형태에 따른 적층 인덕터(70)에서, 도8에 도시된 바와 같이, 중첩된 DC전류에 의해 발생되는 코일부(72) 주위에 발생된 자속(F)은, 비자성 도체(74)뿐만 아니라, 상기 도체패턴(72b,72e)의 돌출부(E1,E2)에 의해서도 적절한 경로가 차단되므로, 자성체의 자기포화가 발생되어 적층 인덕터(70)의 인덕턴스는 급격히 저하될 수 있다.

이와 같이, 본 발명에 따른 적층 인덕터는 다양한 형태로 실시될 수 있으며, 다양한 조합의 형태로 구현될 수 있다.

이하, 본 발명의 일 실시예를 참조하여, 본 발명에서 채용된 적층 인덕터에 따른 DC 중첩특성 개선효과를 살펴보기로 한다.

(실시예)

본 실시예에서는, 도1에 도시된 구조와 유사한 구조를 갖는 적층 인덕터를 제조하였다. 6개의 자성체층 상에 Ag 페이스트를 이용하여 도체패턴을 형성하고, 동일한 인쇄공정을 통해 다른 자성체층에 Ag 금속으로 이루어진 비자성 도체(도1b 및 도2의 14 참조)를 인쇄하였다. 이어, 비자성 도체가 형성된 자성체층을 도체 패턴이 형성된 자성체 중 중간영역에 배치되도록 적층한 후에 소성하고, 추가적으로 칩 단위로 절단한 후에 외부전극을 형성함으로써 적층형 인덕터를 제조하였다.

(비교예1)

본 비교예에서는, 상기한 실시예와 동일한 구조를 갖도록 동일한 공정을 적용하여 적층 인덕터를 제조하되, 비자성 도체를 형성한 자성체층을 추가하지 않고, Ag로 이루어진 도체패턴으로만 구성된 적층 인덕터를 제조하였다.

(비교예2)

본 비교예에서는, 상기한 실시예와 동일한 구조를 갖도록 동일한 공정을 적용하여 적층 인덕터를 제조하되, 비자성 도체를 형성한 자성체층을 추가하지 않고, 종래의 방식과 유사하게 6개의 자성체층 중 중간에 위치한 자성체층을 전기적 절연성을 갖는 비자성체층으로 대체하여 적층 인덕터를 제조하였다. 본 비교예에서 자기갭으로 채용된 비자성체층은 다른 자성체층과 동일 크기를 가지면서 본체를 구성하는 층으로 사용되었다.

상술된 실시예와 비교예 1 및 2에 따른 적층 인덕터에서의 직류전압에 의한 인덕턴스 변화율을 측정하여 도9에 도시된 그래프로 도시하였다.

도9를 참조하면, 어떠한 자기갭도 채용하지 않은 비교예1의 경우에는 DC 전류 증가에 따라 인덕턴스가 급격히 저하되는 것으로 나타난 반면에, 본 실시예는 비교예2와 유사한 수준으로 인덕턴스의 저하가 둔화되는 것을 확인할 수 있다. 즉, 본 발명에 따른 비자성 도체를 이용하여 공간상 다소 제약되더라도, 종래의 전기적 절연성을 갖는 비자성체의 자기갭과 거의 동일한 DC 중첩전류 특성의 향상효과를 얻을 수 있다.

이와 같은 본 실시예의 효과는 비교예2와 같이 비자성체층으로 자성체층을 대체하는 방식이 아니라, 도체패턴과 유사한 공정(예, 페이스트를 이용한 인쇄공정)을 통해 적용될 수 있으며, 본 실시예와 같이, 도체패턴과 동일한 재료(Ag)를 사용할 경우에, 재료 선택 또는 그에 따른 공정추가가 요구되지 않으므로, 공정상 큰 장점이 있다고 할 수 있다.

한편, 본 실시예의 비자성 도체는 동일한 물질인 자성체층 상에 형성될 수 있으므로, 다른 자성체층과 박리문제를 근본적으로 해결할 수 있다.

이와 같이, 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.

도1a 및 도1b는 본 발명의 일 실시형태에 따른 적층 인덕터의 일 예를 나타내는 외부 사시도 및 측단면도이다.

도2는 도1에 도시된 적층 인덕터 구조를 설명하기 위한 분해사시도이다.

도3a는 본 발명의 적층 인덕터에 채용가능한 비자성 도체패턴의 예를 나타내는 상부 평면도이며, 도3b는 도3a에 도시된 비자성 도채패턴을 채용한 적층 인덕터를 나타내는 외부 사시도이다.

도4a는 본 발명의 적층 인덕터에 채용가능한 비자성 도체패턴의 예(부유형태의 일 예)를 나타내는 상부 평면도이며, 도4b는 도4a에 도시된 비자성 도채패턴을 채용한 적층 인덕터를 나타내는 측단면도이다.

도5a는 본 발명의 적층 인덕터에 채용가능한 비자성 도체패턴의 예(비부유형태의 일 예)를 나타내는 상부 평면도이며, 도5b는 도5a에 도시된 비자성 도채패턴을 채용한 적층 인덕터를 나타내는 측단면도이다.

도6a는 본 발명의 적층 인덕터에 채용가능한 비자성 도체패턴의 예(비부유형태의 다른 예)를 나타내는 상부 평면도이며, 도6b는 도6a에 도시된 비자성 도채패턴을 채용한 적층 인덕터를 나타내는 측단면도이다.

도7는 본 발명의 다른 실시형태에 따른 적층 인덕터 구조를 설명하기 위한 분해사시도이다.

도8은 도7에 도시된 적층 인덕터를 나타내는 단면도이다.

도9는 본 발명에 따른 일 실시예와 비교예에 따른 적층 인덕터에서의 직류 전압에 의한 인덕턴스 변화율을 나타내는 그래프이다.

Claims (17)

1. 복수의 자성체층이 적층된 본체;

   상기 복수의 자성체층에 형성된 복수의 도체 패턴과 상기 도체 패턴을 서로 접속시키는 복수의 도전성 비아를 갖는 코일부;

   상기 본체의 외부면에 형성되어 상기 코일부의 양단에 각각 연결된 제1 및 제2 외부전극; 및

   상기 코일부에서 발생되는 중첩 직류 전류에 의한 자기포화가 완화되도록 상기 복수의 자성체층 중 적어도 하나의 자성체층에 형성된 비자성 도체를 포함하되,

   상기 비자성 도체는 적어도 하나의 자성체층상에서 코일부의 중첩영역과, 코일부의 내부에 위치하는 내부영역 및 코일부의 외부에 위치하는 외부영역을 모두 포함하는 면적을 갖도록 형성되는 적층 인덕터.
2. 제1항에 있어서,

   상기 비자성 도체는 금속인 것을 특징으로 하는 적층 인덕터.
3. 제1항에 있어서,

   상기 비자성 도체는 상기 코일부를 구성하는 도체패턴과 동일한 물질로 이루어진 것을 특징으로 하는 적층 인덕터.
4. 제3항에 있어서,

   상기 비자성 도체 및 상기 도체 패턴은 Ag 또는 Cu로 이루어진 것을 특징으 로 하는 적층 인덕터.
5. 제1항에 있어서,

   상기 적어도 하나의 자성체층은 상기 코일부를 위한 도체패턴이 형성되지 않은 자성체층인 것을 특징으로 하는 적층 인덕터.
6. 제5항에 있어서,

   상기 비자성 도체는 해당 자성체층에 형성된 도전성 비아홀과 절연되도록 오픈영역을 갖는 것을 특징으로 하는 적층 인덕터.
7. 복수의 자성체층이 적층된 본체;

   상기 복수의 자성체층에 형성된 복수의 도체 패턴과 상기 도체 패턴을 서로 접속시키는 복수의 도전성 비아를 갖는 코일부;

   상기 본체의 외부면에 형성되어 상기 코일부의 양단에 각각 연결된 제1 및 제2 외부전극; 및

   상기 코일부에서 발생되는 중첩 직류 전류에 의한 자기포화가 완화되도록 상기 복수의 자성체층 중 적어도 하나의 자성체층에 형성된 비자성 도체를 포함하되,

   상기 적어도 하나의 자성체층은 상기 코일부를 위한 도체패턴이 형성된 자성체층이며,

   상기 비자성 도체는 상기 도체패턴과 전기적으로 절연되도록 형성된 것을 특징으로 하는 적층 인덕터.
8. 제5항 또는 제7항에 있어서,

   상기 비자성 도체는 적어도 하나의 자성체층상에서 그 모서리부위가 상기 제1 및 제2 외부전극이 형성되지 않은 본체의 외부면으로부터 이격되도록 형성된 것을 특징으로 하는 적층 인덕터.
9. 제5항 또는 제7항에 있어서,

   상기 비자성 도체는 적어도 하나의 자성체층상에서 그 모서리부위가 상기 제1 및 제2 외부전극이 형성되지 않은 본체의 외부면까지 연장되도록 형성되며,

   상기 비자성 도체가 연장된 외부면에는 상기 비자성 도체의 노출을 방지하기 위한 보호층이 형성된 것을 특징으로 하는 적층 인덕터.
10. 제5항 또는 제7항에 있어서,

    상기 비자성 도체는 적어도 하나의 자성체층상에서 그 모서리부위가 상기 제1 및 제2 외부전극과 전기적으로 절연되도록 상기 제1 및 제2 외부전극이 형성된 본체의 외부면으로부터 이격된 위치에 형성된 것을 특징으로 하는 적층 인덕터.
11. 제5항 또는 제7항에 있어서,

    상기 비자성 도체는 상기 제1 및 제2 외부전극 중 일 외부전극이 형성된 외부면까지 연장되도록 형성된 것을 특징으로 하는 적층 인덕터.
12. 복수의 자성체층이 적층된 본체;

    상기 복수의 자성체층에 형성된 복수의 도체 패턴과 상기 도체 패턴을 서로 접속시키는 복수의 도전성 비아를 갖는 코일부;

    상기 본체의 외부면에 형성되어 상기 코일부의 양단에 각각 연결된 제1 및 제2 외부전극; 및

    상기 코일부에서 발생되는 중첩 직류 전류에 의한 자기포화가 완화되도록 상기 복수의 자성체층 중 적어도 하나의 자성체층에 형성된 비자성 도체를 포함하되,

    상기 비자성 도체는 동일 자성체층 상에서 적어도 2개로 분리된 영역을 갖도록 형성된 것을 특징으로 하는 적층 인덕터.
13. 제12항에 있어서,

    상기 적어도 2개로 분리된 영역 중 일 영역은 상기 제1 외부전극이 위치한 일 외부면까지 연장되며,

    상기 적어도 2개로 분리된 영역 중 다른 영역은 상기 제2 외부전극이 위치한 다른 외부면까지 연장된 것을 특징으로 하는 적층 인덕터.
14. 제12항에 있어서,

    상기 비자성 도체는 2개의 자성체층 상에 형성된 것을 특징으로 하는 적층 인덕터.
15. 제14항에 있어서,

    상기 적어도 2개의 자성체층 중 일 자성체층 상에 형성된 비자성 도체는 다른 자성체층 상에 형성된 비자성 도체와 적층방향으로 중첩되지 않은 영역을 갖는 것을 특징으로 하는 적층 인덕터
16. 제15항에 있어서,

    상기 일 자성체층 상에 위치한 비자성 도체는 상기 코일부의 내부영역을 포함하도록 형성되며,

    상기 다른 자성체층 상에 형성된 비자성 도체는 상기 코일부의 외부영역을 포함하도록 형성된 것을 특징으로 하는 적층 인덕터.
17. 제12항에 있어서,

    상기 복수의 도체패턴은 거의 중첩된 영역을 갖도록 형성되며,

    상기 복수의 도체패턴 중 일부 도체패턴은 상기 중첩된 영역를 벗어나도록 확장된 면적을 갖는 돌출부를 갖는 것을 특징으로 하는 적층 인덕터.

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