KR101190743B1 - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents
비휘발성 메모리 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR101190743B1 KR101190743B1 KR1020100138806A KR20100138806A KR101190743B1 KR 101190743 B1 KR101190743 B1 KR 101190743B1 KR 1020100138806 A KR1020100138806 A KR 1020100138806A KR 20100138806 A KR20100138806 A KR 20100138806A KR 101190743 B1 KR101190743 B1 KR 101190743B1
- Authority
- KR
- South Korea
- Prior art keywords
- peripheral circuit
- forming
- conductive film
- memory device
- region
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 31
- 230000002093 peripheral effect Effects 0.000 claims abstract description 141
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 claims abstract description 33
- 239000010410 layer Substances 0.000 claims description 29
- 239000011229 interlayer Substances 0.000 claims description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 229920005591 polysilicon Polymers 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 2
- 238000009271 trench method Methods 0.000 claims 1
- 238000009826 distribution Methods 0.000 description 30
- 230000015572 biosynthetic process Effects 0.000 description 8
- 230000000903 blocking effect Effects 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Images
Classifications
-
- H01L29/66666—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H01L29/66825—
-
- H01L29/66833—
-
- H01L29/7926—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 메모리 셀이 형성될 셀 영역과, 주변 회로를 구성하기 위한 복수개의 주변 회로 소자가 형성될 주변 회로 영역을 포함하는 기판을 제공하는 단계; 상기 셀 영역의 상기 기판 상에 수직으로 적층되는 복수개의 상기 메모리 셀을 형성하는 단계; 상기 메모리 셀 상에 선택 트랜지스터의 게이트 전극 형성을 위한 제1 도전막을 형성하면서 동시에 상기 주변 회로 영역에 상기 제1 도전막을 형성하는 단계를 포함하고, 상기 주변 회로 영역의 상기 제1 도전막은 적어도 하나의 상기 주변 회로 소자에 전기적으로 연결되어 인가되는 전압을 분배하는 저항체로 작용한다.
Description
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 기판으로부터 수직으로 메모리 셀이 적층되는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치로서, 예를 들어, 플래쉬 메모리 장치 등이 널리 이용되고 있다.
이러한 비휘발성 메모리 장치의 영역은 크게 메모리 셀이 형성되는 셀 영역과, 이러한 메모리 셀의 억세스 동작에 필요한 다양한 회로들을 구성하기 위한 단위 소자들이 형성되는 주변 회로 영역으로 구별된다.
구체적으로, 셀 영역에는 터널 절연막, 플로팅 게이트, 전하 차단막, 및 컨트롤 게이트가 적층된 구조를 갖는 메모리 셀이 배치된다.
주변 회로 영역에는 메모리 셀의 억세스 동작에 필요한 다양한 회로들이 배치될 수 있는데, 이들 회로는 각각 트랜지스터, 캐패시터, 저항체 등과 같은 여러 단위 소자의 조합으로 구성될 수 있다. 특히, 주변 회로 영역에는 인가되는 소정 전압을 분배하기 위한 전압 분배 회로가 배치될 수 있으며, 이 전압 분배 회로는 저항체로 구성될 수 있다. 이에 관하여는 아래의 도 1을 참조하여 설명하기로 한다.
도 1은 종래의 전압 분배 회로의 일례를 나타내기 위한 도면이다.
도 1을 참조하면, 소정 전압 인가 회로(110)는 소정 전압 예컨대, 고전압(VPP)을 출력한다. 전압 분배 회로(120)는 이 고전압(VPP)을 분배하기 위하여 출력 노드(D1)에 직렬로 연결되는 제1 및 제2 저항(R1, R2)을 포함한다. 제1 저항(R1)은 출력 노드(D1) 및 출력 노드(D2) 사이에 연결되고, 제2 저항(R2)은 출력 노드(D2) 및 그라운드 사이에 연결된다. 제1 및 제2 저항(R1, R2)은 기 설정된 저항 비율에 의하여 인가되는 고전압(VPP)을 분배하여 출력 노드(D2)에 분배 전압(VPPI)을 출력한다.
따라서, 주변 회로 영역에 위와 같은 전압 분배 회로를 배치하기 위해서는, 주변 회로 영역의 기판 상에 저항체를 형성하여야 한다. 전압 분배를 위한 저항체를 이하, 전압 분배용 저항체라 한다.
종래에는 전압 분배용 저항체로서 폴리실리콘막을 이용하였으며, 이 폴리시리콘막은 셀 영역의 플로팅 게이트 형성을 위한 폴리실리콘막 형성시 함께 형성되거나, 또는, 셀 영역의 컨트롤 게이트의 하부막 형성을 위한 폴리실리콘막 형성시 함께 형성되었다.
그러나, 이와 같이 상대적으로 하부 구조물인 플로팅 게이트 또는 컨트롤 게이트를 형성하면서 전압 분배용 저항체를 함께 형성하는 경우, 열처리 공정이나 식각 공정 등과 같은 여러가지 후속 공정에 의하여 폴리실리콘막에 도핑된 불순물 농도가 변화하기 때문에, 결국 전압 분배용 저항체의 저항이 크게 변화하는 문제를 초래한다.
한편, 위에서 설명한 것과 같이 실리콘 기판 상에 단층으로 메모리 셀을 제조하는 2차원 구조의 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 복수의 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 장치가 제안되었다.
도 2는 종래의 3차원 구조의 비휘발성 메모리 장치를 나타내는 단면도이다.
도 2를 참조하면, 종래의 비휘발성 메모리 장치는 기판(10) 상에 수직으로 적층되는 하부 선택 트랜지스터(하부 ST), 복수개의 메모리 셀(MC) 및 상부 선택 트랜지스터(상부 ST)를 포함한다.
하부 선택 트랜지스터(하부 ST) 및 상부 선택 트랜지스터(상부 ST)는 각각 종래의 2차원 비휘발성 메모리 장치의 드레인 선택 트랜지스터(또는 소스 선택 트랜지스터) 및 소스 선택 트랜지스터(또는 드레인 선택 트랜지스터)에 해당하는 것으로서, 비휘발성 메모리 장치의 프로그램/리드 동작시, 원하는 페이지(PAGE)를 선택하기 위한 선택 트랜지스터이다. 이러한 하부 선택 트랜지스터(하부 ST) 및 상부 선택 트랜지스터(상부 ST)는 각각 기판(10)으로부터 수직 상부를 향하는 방향으로 형성된 채널막(14)과, 채널막(14)의 측벽에 배치되는 게이트 전극용 도전막(12)과, 채널막(14)과 게이트 전극용 도전막(12) 사이에 배치되는 게이트 절연막(13)을 포함한다.
하부 선택 트랜지스터(하부 ST)와 상부 선택 트랜지스터(상부 ST) 사이에는 수직 방향으로 적층되는 복수개의 메모리 셀(MC)이 배치된다. 복수개의 메모리 셀(MC)은 기판(10)으로부터 수직 상부를 향하는 방향으로 형성된 채널막(14)과, 채널막(14)의 측벽에 배치되고 게이트 전극용 도전막(12)과 층간 절연막(11)이 교대로 적층된 구조물과, 이 적층 구조물과 채널막(14) 사이에 배치되는 전하 차단막(15), 전하 트랩막(16) 및 터널 절연막(17)을 포함한다.
이러한 3차원 구조의 비휘발성 메모리 장치에서도 주변 회로 영역에 전압 분배용 저항체가 형성되어야 함은 마찬가지이나, 이에 관한 구체적인 구조 내지 방법은 아직 제시되지 않은 상태이다.
본 발명이 해결하려는 과제는, 복수의 메모리 셀을 수직 방향으로 적층함으로써 비휘발성 메모리 장치의 집적도를 증가시키면서, 주변 회로 영역에 전압 분배용 저항체 형성시 저항 변화 및 저항체가 차지하는 면적을 감소시킬 수 있고 나아가 제조 공정을 단순화시킬 수 있는 비휘발성 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 메모리 셀이 형성될 셀 영역과, 주변 회로를 구성하기 위한 복수개의 주변 회로 소자가 형성될 주변 회로 영역을 포함하는 기판; 상기 셀 영역의 상기 기판 상에 수직으로 적층되는 복수개의 상기 메모리 셀; 상기 메모리 셀 상에 형성된 선택 트랜지스터의 게이트 전극; 및 상기 주변 회로 영역에 형성되고 상기 게이트 전극과 동일한 물질로 이루어지는 도전막 패턴을 포함하고, 상기 도전막 패턴은 적어도 하나의 상기 주변 회로 소자에 전기적으로 연결되어 인가되는 전압을 분배하는 저항체로 작용한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 메모리 셀이 형성될 셀 영역과, 주변 회로를 구성하기 위한 복수개의 주변 회로 소자가 형성될 주변 회로 영역을 포함하는 기판을 제공하는 단계; 상기 셀 영역의 상기 기판 상에 수직으로 적층되는 복수개의 상기 메모리 셀을 형성하는 단계; 상기 메모리 셀 상에 선택 트랜지스터의 게이트 전극 형성을 위한 제1 도전막을 형성하면서 동시에 상기 주변 회로 영역에 상기 제1 도전막을 형성하는 단계를 포함하고, 상기 주변 회로 영역의 상기 제1 도전막은 적어도 하나의 상기 주변 회로 소자에 전기적으로 연결되어 인가되는 전압을 분배하는 저항체로 작용한다.
본 발명의 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 복수의 메모리 셀을 수직 방향으로 적층함으로써 비휘발성 메모리 장치의 집적도를 증가시키면서, 주변 회로 영역에 전압 분배용 저항체 형성시 저항 변화 및 저항체가 차지하는 면적을 감소시킬 수 있고 나아가 제조 공정을 단순화시킬 수 있다.
도 1은 종래의 전압 분배 회로의 일례를 나타내기 위한 도면이다.
도 2는 종래의 3차원 구조의 비휘발성 메모리 장치를 나타내는 단면도이다.
도 3a 내지 도 3c는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 개념적으로 설명하기 위한 공정 단면도이다.
도 4a 내지 도 4e는 도 3a 내지 도 3c의 제조 방법이 구체적으로 예시된 것을 설명하기 위한 공정 단면도이다.
도 5a 내지 도 5c는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 개념적으로 설명하기 위한 공정 단면도이다.
도 6a 내지 도 6e는 도 5a 내지 도 5c의 제조 방법이 구체적으로 예시된 것을 설명하기 위한 공정 단면도이다.
도 2는 종래의 3차원 구조의 비휘발성 메모리 장치를 나타내는 단면도이다.
도 3a 내지 도 3c는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 개념적으로 설명하기 위한 공정 단면도이다.
도 4a 내지 도 4e는 도 3a 내지 도 3c의 제조 방법이 구체적으로 예시된 것을 설명하기 위한 공정 단면도이다.
도 5a 내지 도 5c는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 개념적으로 설명하기 위한 공정 단면도이다.
도 6a 내지 도 6e는 도 5a 내지 도 5c의 제조 방법이 구체적으로 예시된 것을 설명하기 위한 공정 단면도이다.
이하에서는, 본 발명의 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하, 도 3a 내지 도 4e를 참조하여 본 발명의 제1 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 장치 및 그 제조 방법을 설명하기로 한다. 도 3a 내지 도 3c는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 개념적으로 설명하기 위한 공정 단면도이고, 도 4a 내지 도 4e는 도 3a 내지 도 3c의 제조 방법이 구체적으로 예시된 것을 설명하기 위한 공정 단면도이다. 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치에 관하여는 도 3c 및 도 4e를 다시 참조하여 설명하기로 한다.
먼저, 도 3a를 참조하면, 셀 영역과 주변 회로 영역을 포함하는 기판(200)을 제공한다.
셀 영역은 메모리 셀이 형성될 영역이다. 본 실시예에서, 셀 영역의 기판(200) 상부에는 수직 방향으로 적층되는 복수개의 메모리 셀이 형성될 수 있다.
주변 회로 영역은 메모리 셀의 억세스 동작에 필요한 다양한 회로들이 배치되는 영역으로서, 실질적으로 이들 회로를 구성하는 다양한 단위 소자들 예컨대, 트랜지스터, 캐패시터, 저항체 등이 형성될 영역이다. 이하에서는, 설명의 편의를 위하여 주변 회로 영역에 배치되는 다양한 회로들을 주변 회로라 칭하기로 하며, 이들 회로를 구성하는 단위 소자들을 주변 회로 소자라 칭하기로 한다.
본 실시예에서, 주변 회로 영역에는 소정 주변 회로로서 전압 분배 회로가 배치되며, 이를 위하여 주변 회로 영역에는 전압 분배용 저항체로 작용하는 도전막이 형성될 수 있다.
그 외에도 주변 회로 영역에는 상기 전압 분배 회로로 소정 전압을 출력하는 전압 인가 회로가 배치될 수 있고, 이를 위하여 주변 회로 영역에는 전압 인가 회로를 구성하는 다양한 주변 회로 소자 예컨대, 트랜지스터, 캐패시터 등이 형성될 수 있다.
이어서, 주변 회로 영역의 기판(200) 상에 주변 회로부(210)를 형성한다. 여기서, 주변 회로부(210)는, 전술한 전압 분배 회로를 제외하고, 요구되는 다양한 주변 회로를 포함할 수 있다. 예컨대, 주변 회로부(210)는 소정 전압을 출력하는 전압 인가 회로를 포함할 수 있다. 이러한 주변 회로부(210)의 형성에 관하여는 도 4a를 참조하여 보다 구체적으로 예를 들어 설명하기로 한다.
도 4a를 참조하면, 주변 회로 영역의 기판(200) 상에 주변 회로부(210)에 포함되는 다양한 주변 회로를 구성하기 위한 복수개의 주변 회로 소자 예컨대, 제1 내지 제3 주변 회로 소자(210a, 210b, 210c)를 형성한다. 이어서, 후속 공정을 위하여 제1 내지 제3 주변 회로 소자(210a, 210b, 210c)를 덮는 절연층(212)을 형성한 후, 절연층(212)을 관통하여 제1 주변 회로 소자(210a)와 전기적으로 연결되는 콘택(214)을 형성한다.
제1 내지 제3 주변 회로 소자(210a, 210b, 210c) 각각은 트랜지스터, 캐패시터, 저항체 등일 수 있으며 다양한 예가 존재함을 나타내기 위하여 각 주변 회로 소자(210a, 210b, 210c)를 사각 박스 형상으로 도시하였다. 본 실시예에서는 세 개의 주변 회로 소자(210a, 210b, 210c)가 동일한 층에 형성된 경우를 예시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 요구되는 주변 회로 형성을 위하여 다양한 주변 회로 소자들이 다양한 개수로 다양한 레벨의 층에 배치될 수 있다.
주변 회로부(210)가 소정 전압을 출력하는 전압 인가 회로를 포함하고, 제1 주변 회로 소자(210a)가 이러한 전압 인가 회로의 구성 요소 중 하나로서 제1 주변 회로 소자(210a)의 일 노드는 전압 인가 회로의 출력 노드와 대응한다고 가정할 때, 후속 공정을 통하여 절연층(212) 상부에 형성되면서 콘택(214)을 통하여 제1 주변 회로 소자(210a)의 상기 일 노드와 전기적으로 연결되는 도전막을 형성함으로써 전압 분배용 저항체를 형성할 수 있다. 이에 관하여는 해당 부분에서 구체적으로 후술하기로 한다.
이어서, 도 3b를 참조하면, 셀 영역의 기판(200) 상에 요구되는 메모리 셀부 (220)를 형성한다. 본 실시예에서, 메모리 셀부(220)는 셀 영역의 기판(200) 상에 수직으로 적층되는 복수개의 메모리 셀을 포함하며, 그에 따라 본 발명의 비휘발성 메모리 장치의 집적도를 향상시킬 수 있다. 이러한 메모리 셀부(220)의 형성에 관하여는 도 4b를 참조하여 보다 구체적으로 예를 들어 설명하기로 한다.
도 4b을 참조하면, 소스 라인 등과 같이 요구되는 하부 구조물(미도시됨)이 형성되어 있는 셀 영역의 기판(200) 상에 하부 선택 트랜지스터(하부 ST) 및 복수개의 메모리 셀(MC)이 적층된 구조물을 형성한다.
보다 구체적으로 설명하면, 먼저 다음과 같은 방법으로 하부 선택 트랜지스터(하부 ST)를 형성한다. 즉, 셀 영역의 기판(200) 상에 층간 절연막(221), 게이트 전극용 도전막(222), 및 층간 절연막(221)을 순차적으로 형성한다. 이어서, 층간 절연막(221), 게이트 전극용 도전막(222), 및 층간 절연막(221)을 패터닝하여 기판(200)을 노출시키는 트렌치(T1)를 형성한 후, 이 트렌치(T1)의 내벽에 게이트 절연막(223)을 형성한다. 이어서, 게이트 절연막(223)이 형성된 트렌치(T1) 내에 매립되는 채널막(224)을 형성한다. 여기서, 층간 절연막(221)은 예를 들어, 산화막이나 질화막을 포함할 수 있고, 게이트 전극용 도전막(222)은 예를 들어, 불순물이 도핑된 폴리실리콘막을 포함할 수 있고, 채널막(224)은 예를 들어, 불순물이 도핑된 폴리실리콘막을 포함할 수 있다.
이어서, 다음과 같은 방법으로 수직 방향으로 적층되는 복수개의 메모리 셀(MC)을 형성한다. 즉, 하부 선택 트랜지스터(하부 ST)가 형성된 결과물 상에 층간 절연막(221) 및 게이트 전극용 도전막(222)을 교대로 적층한다. 이어서, 교대로 적층된 층간 절연막(221) 및 게이트 전극용 도전막(222)을 패터닝하여 하부 선택 트랜지스터(하부 ST)의 채널막(224)을 노출시키는 트렌치(T2)를 형성한다. 이어서, 트렌치(T2)의 내벽에 전하 차단막(225a), 전하 트랩막(225b) 및 터널 절연막(225c)을 순차적으로 형성한다. 이하, 전하 차단막(225a), 전하 트랩막(225b) 및 터널 절연막(225c)을 메모리 게이트 절연막(225)이라 한다. 이어서, 메모리 게이트 절연막(225)이 형성된 트렌치(T2) 내에 매립되는 채널막(226)을 형성한다. 여기서, 전하 차단막(225a), 전하 트랩막(225b) 및 터널 절연막(225c)은 각각 예를 들어, 산화막, 질화막 및 산화막일 수 있다. 채널막(226)은 예를 들어, 불순물이 도핑된 폴리실리콘막을 포함할 수 있다.
즉, 도 3b 및 도 4b에서 메모리 셀부(220)는 하부 선택 트랜지스터(하부 ST) 및 복수개의 메모리 셀(MC)을 포함할 수 있으며, 후술할 상부 선택 트랜지스터(상부 ST)는 포함하지 않는다.
이어서, 도 3c를 참조하면, 셀 영역의 메모리 셀부(220) 상에 상부 선택 트랜지스터의 게이트 전극(230a)을 형성하면서 동시에 주변 회로 영역의 주변 회로부(210) 상에 전압 분배용 저항체로 작용하는 도전막 패턴(230b)를 형성한다. 게이트 전극(230a) 및 도전막 패턴(230b)은 메모리 셀부(220) 및 주변 회로부(210)가 형성된 결과물의 전면 상에 게이트 전극(230a) 형성을 위한 소정 도전막을 형성하고, 이 도전막을 패터닝함으로써 형성될 수 있다. 다시 말하면, 도전막 패턴(230b)은 게이트 전극(230a) 형성을 위한 도전막을 이용하여 제조되는 것이다. 게이트 전극(230a) 및 도전막 패턴(230b)을 이루는 도전막은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 이러한 게이트 전극(230a) 및 도전막 패턴(230b)의 형성에 관하여는 도 4c 내지 도 4e를 참조하여 보다 구체적으로 예를 들어 설명하기로 한다.
도 4c를 참조하면, 셀 영역의 복수개의 메모리 셀(MC) 상에 층간 절연막(221), 게이트 전극용 도전막(222) 및 층간 절연막(221)을 순차적으로 형성한다. 이때, 셀 영역의 게이트 전극용 도전막(222)을 형성하면서 주변 회로 영역에도 게이트 전극용 도전막(222)을 함께 형성한다. 그 결과, 주변 회로 영역의 절연막(212) 상에 게이트 전극용 도전막(222)이 형성되어 있다.
도 4d를 참조하면, 셀 영역의 층간 절연막(221), 게이트 전극용 도전막(222), 및 층간 절연막(221)을 패터닝하여 메모리 셀(MC)의 채널막(226)을 노출시키는 트렌치(T3)를 형성하면서, 동시에 주변 회로 영역의 게이트 전극용 도전막(222)을 패터닝한다.
본 공정 결과, 셀 영역에 형성된 패터닝된 게이트 전극용 도전막(222)은 상부 선택 트랜지스터(상부 ST)의 게이트 전극(도 3c의 330a 참조)이 되고, 주변 회로 영역에 형성된 패터닝된 게이트 전극용 도전막(222)은 전압 분배용 저항체로 작용하는 도전막 패턴(도 3c의 330b 참조)이 된다.
본 도면에서, 주변 회로 영역의 패터닝된 게이트 전극용 도전막(222)은 콘택(214)을 통하여 제1 주변 회로 소자(210a)와 전기적으로 연결될 수 있다. 전술한 바와 같이 제1 주변 회로 소자(210a)가 전압 인가 회로의 구성 요소 중 하나로서 제1 주변 회로 소자(210a)의 일 노드가 전압 인가 회로의 출력 노드와 대응한다고 가정할 때, 주변 회로 영역의 패터닝된 게이트 전극용 도전막(222)은 이러한 제1 주변 회로 소자(210a)의 상기 일 노드와 전기적으로 연결되어 인가되는 전압을 분배할 수 있다 그러나, 본 도면은 하나의 실시예일 뿐이며, 본 발명이 이에 한정되는 것은 아니다. 주변 회로 영역의 패터닝된 게이트 전극용 도전막(222)은 주변 회로 영역의 다양한 주변 회로 소자와 연결되어 인가되는 전압을 분배할 수 있다.
또한, 게이트 전극(230a) 및 도전막 패턴(230b)을 이루는 도전막은 예를 들어, 불순물이 도핑된 폴리실리콘일 수 있다고 하였으나, 본 발명이 이에 한정되는 것은 아니다. 게이트 전극(230a) 및 도전막 패턴(230b)을 이루는 도전막은 불순물이 도핑되지 않은 폴리실리콘일 수도 있고, 이러한 경우, 게이트 전극(230a) 및 도전막 패턴(230b) 형성 공정 후에 이온 주입 공정으로 게이트 전극(230a) 및 도전막 패턴(230b)에 불순물을 도핑할 수도 있다.
도 4e를 참조하면, 트렌치(T3)의 내벽에 게이트 절연막(227)을 형성하고, 게이트 절연막(227)이 형성된 트렌치(T3)를 매립하는 채널막(228)을 형성함으로써 복수개의 메모리 셀(MC) 상부에 배치되는 상부 선택 트랜지스터(상부 ST)를 형성한다. 여기서, 채널막(228)은 예를 들어, 불순물이 도핑된 폴리실리콘막을 포함할 수 있다.
이하, 도 3c 및 도 4e를 다시 참조하여 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 구조를 설명하기로 한다.
도 3c 및 도 4e를 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치는, 셀 영역과 주변 회로 영역을 갖는 기판(200), 상기 기판(200) 상의 셀 영역 및 주변 회로 영역에 각각 형성된 메모리 셀부(220) 및 주변 회로부(210), 및 상기 메모리 셀부(220) 및 주변 회로부(210) 상에 각각 형성된 상부 선택 트랜지스터(상부 ST)의 게이트 전극(230a) 및 게이트 전극(230a)과 동일한 물질 예컨대, 도핑된 폴리실리콘 또는 불순물이 도핑되지 않은 폴리실리콘으로 이루어지고 전압 분배용 저항체로 작용하는 도전막 패턴(230b)을 포함한다.
메모리 셀부(220)는 수직으로 적층되는 복수개의 메모리 셀(MC)을 포함하며, 이 메모리 셀(MC) 하부에는 하부 선택 트랜지스터(하부 ST)가 형성될 수도 있다. 주변 회로부(210)는 주변 회로를 구성하기 위한 복수개의 주변 회로 소자(210a, 210b, 210c)를 포함하며, 이 주변 회로 소자(210a, 210b, 210c) 중 적어도 어느 하나 예컨대, 제1 주변 회로 소자(210a)를 전압 분배용 저항체와 연결하기 위한 콘택(214), 이 콘택(214)이 매립되는 절연막(212)등을 포함할 수 있다.
이상으로 설명한 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 수직 방향으로 적층되는 메모리 셀 상에 선택 트랜지스터 형성시, 보다 구체적으로는 선택 트랜지스터의 게이트 전극 형성시 주변 회로 영역에 전압 분배용 저항체로 작용하는 도전막을 함께 형성함으로써, 아래와 같은 효과가 획득될 수 있다.
즉, 복수의 메모리 셀을 수직 방향으로 적층함으로써 비휘발성 메모리 장치의 집적도를 증가시킬 수 있다.
또한, 상대적으로 후반 공정인 상부 선택 트랜지스터 형성시에 전압 분배용 저항체를 함께 형성하기 때문에, 후속 공정에 의한 전압 분배용 저항체의 저항 변화가 감소된다.
또한, 전압 분배용 저항체가 주변 회로부의 수직 상부에 배치되기 때문에, 이 전압 분배용 저항체 형성을 위한 별도의 면적이 요구되지 않아 메모리 장치의 사이즈를 감소시킬 수 있다.
나아가, 상부 선택 트랜지스터의 게이트 전극 형성시 전압 분배용 저항체로 작용하는 도전막을 함께 형성 및 패터닝할 수 있기 때문에 제조 공정이 단순화될 수 있다.
이하, 도 5a 내지 도 6e를 참조하여 본 발명의 제2 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 장치 및 그 제조 방법을 설명하기로 한다. 도 5a 내지 도 5c는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 개념적으로 설명하기 위한 공정 단면도이고, 도 6a 내지 도 6e는 도 5a 내지 도 5c의 제조 방법이 구체적으로 예시된 것을 설명하기 위한 공정 단면도이다. 본 실시예를 설명함에 있어서 전술한 제1 실시예와 실질적으로 중복되는 부분에 대하여는 설명을 생략하거나 간략히 하기로 한다.
먼저, 도 5a를 참조하면, 셀 영역과 주변 회로 영역을 포함하는 기판(200)을 제공한다.
이어서, 셀 영역의 기판(200) 상에 요구되는 메모리 셀부(220)를 형성한다. 본 실시예에서, 메모리 셀부(220)는 셀 영역의 기판(200) 상에 수직으로 적층되는 복수개의 메모리 셀을 포함한다. 이러한 메모리 셀부(220)의 형성에 관하여는 도 6a를 참조하여 보다 구체적으로 예를 들어 설명하기로 한다.
도 6a을 참조하면, 소스 라인 등과 같이 요구되는 하부 구조물(미도시됨)이 형성되어 있는 셀 영역의 기판(200) 상에 도시된 것과 같이 하부 선택 트랜지스터(하부 ST) 및 복수개의 메모리 셀(MC)이 적층된 구조물을 형성한다. 하부 선택 트랜지스터(하부 ST) 및 복수개의 메모리 셀(MC)이 적층된 구조물 형성에 관하여는 전술하였다.
이어서, 도 5b를 참조하면, 셀 영역의 메모리 셀부(220) 상에 상부 선택 트랜지스터(상부 ST)의 게이트 전극(230a)을 형성하면서 동시에 주변 회로 영역의 기판(200) 상에 전압 분배용 저항체로 작용하는 도전막 패턴(230b)를 형성한다. 이러한 게이트 전극(230a) 및 도전막 패턴(230b)의 형성에 관하여는 도 6b 내지 도 6d를 참조하여 보다 구체적으로 예를 들어 설명하기로 한다.
도 6b를 참조하면, 셀 영역의 복수개의 메모리 셀(MC) 상에 층간 절연막(221), 게이트 전극용 도전막(222) 및 층간 절연막(221)을 순차적으로 형성한다. 이때, 셀 영역의 게이트 전극용 도전막(222)을 형성하면서 주변 회로 영역에도 게이트 전극용 도전막(222)을 함께 형성한다. 그 결과, 주변 회로 영역의 기판(200) 상에 게이트 전극용 도전막(222)이 형성되어 있다.
도 6c를 참조하면, 셀 영역의 메모리 셀(MC) 상의 층간 절연막(221), 게이트 전극용 도전막(222), 및 층간 절연막(221)을 패터닝하여 복수개의 메모리 셀(MC)의 채널막(226)을 노출시키는 트렌치(T3)를 형성하면서, 동시에 주변 회로 영역의 게이트 전극용 도전막(222)을 패터닝한다.
본 공정 결과, 셀 영역에 형성된 패터닝된 게이트 전극용 도전막(222)은 상부 선택 트랜지스터(상부 ST)의 게이트 전극(도 5b의 230a 참조)이 되고, 주변 회로 영역에 형성된 패터닝된 게이트 전극용 도전막(222)은 전압 분배용 저항체로 작용하는 도전막 패턴(도 5b의 230b 참조)이 된다.
도 6d를 참조하면, 트렌치(T3)의 내벽에 게이트 절연막(227)을 형성하고, 게이트 절연막(227)이 형성된 트렌치(T3)를 매립하는 채널막(228)을 형성함으로써 복수개의 메모리 셀(MC) 상부에 배치되는 상부 선택 트랜지스터(상부 ST)를 형성한다.
도 5c를 참조하면, 도전막 패턴(230b)이 형성된 주변 회로 영역의 기판(200) 상에 주변 회로부(210)를 형성한다. 여기서, 주변 회로부(210)는, 요구되는 다양한 주변 회로 예컨대, 소정 전압을 출력하는 전압 인가 회로를 포함할 수 있다. 이러한 주변 회로부(210)의 형성에 관하여는 도 6e를 참조하여 보다 구체적으로 예를 들어 설명하기로 한다.
도 6e를 참조하면, 도전막 패턴(230b)이 형성된 주변 회로 영역의 기판(200) 상에 도전막 패턴(230b)을 덮는 절연막(216)을 형성하고, 절연막(216)을 관통하여 도전막 패턴(230b)과 전기적으로 연결되는 콘택(218)을 형성한다.
이어서, 콘택(218)을 포함하는 절연막(216) 상에 주변 회로부(210)에 포함되는 다양한 주변 회로를 구성하기 위한 복수개의 주변 회로 소자 예컨대, 제1 내지 제3 주변 회로 소자(210a, 210b, 210c)를 형성한다. 이때, 제1 주변 회로 소자(210a)는 콘택(218) 상에 배치되어 도전막 패턴(230b)과 전기적으로 연결될 수 있다. 주변 회로부(210)가 소정 전압을 출력하는 전압 인가 회로를 포함하고, 제1 주변 회로 소자(210a)가 이러한 전압 인가 회로의 구성 요소 중 하나로서 제1 주변 회로 소자(210a)의 일 노드는 전압 인가 회로의 출력 노드와 대응한다고 가정할 때, 도전막 패턴(230b)은 콘택(218)을 통하여 제1 주변 회로 소자(210a)의 상기 일 노드와 전기적으로 연결되어 인가되는 전압을 분배하는 저항체로 작용할 수 있다.
이하, 도 5c 및 도 6e를 다시 참조하여 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 구조를 설명하기로 한다
도 5c 및 도 6e를 참조하면, 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치는, 셀 영역과 주변 회로 영역을 갖는 기판(200), 상기 기판(200) 상의 셀 영역에 형성된 메모리 셀부(220), 상기 메모리 셀부(220) 및 상기 주변 회로 영역의 기판(200) 상에 각각 형성된 상부 선택 트랜지스터(상부 ST)의 게이트 전극(230a) 및 게이트 전극(230a)과 동일한 물질 예컨대, 도핑된 폴리실리콘으로 이루어지고 전압 분배용 저항체로 작용하는 도전막 패턴(230b), 및 도전막 패턴(230b)이 형성된 주변 회로 영역의 기판(200) 상에 형성된 주변 회로부(210)를 포함한다.
본 발명의 제2 실시예는, 주변 회로부(210)를 형성하기 전에 전압 분배용 저항체로서 도전막 패턴(230b)을 먼저 형성한다는 점과, 그에 따라 도전막 패턴(230b)이 주변 회로부(210) 하부에 배치된다는 점을 제외하고는, 전술한 제1 실시예와 실질적으로 동일하다. 그에 따라 본 발명의 제2 실시예에 의하면, 제1 실시예와 실질적으로 유사한 작용 효과를 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200: 기판 210: 주변 회로부
220: 메모리 셀부 230a: 게이트 전극
230b: 도전막 패턴
220: 메모리 셀부 230a: 게이트 전극
230b: 도전막 패턴
Claims (16)
- 메모리 셀이 형성될 셀 영역과, 주변 회로를 구성하기 위한 복수개의 주변 회로 소자가 형성될 주변 회로 영역을 포함하는 기판을 제공하는 단계;
상기 셀 영역의 상기 기판 상에 수직으로 적층되는 복수개의 상기 메모리 셀을 형성하는 단계;
상기 메모리 셀 상에 선택 트랜지스터의 게이트 전극 형성을 위한 제1 도전막을 형성하면서 동시에 상기 주변 회로 영역에 상기 제1 도전막을 형성하는 단계를 포함하고,
상기 셀 영역의 상기 제1 도전막과 최상부에 위치하는 상기 메모리 셀의 게이트 전극 사이에는 층간 절연막이 개재되고,
상기 주변 회로 영역의 상기 제1 도전막은 적어도 하나의 상기 주변 회로 소자의 저항체로 작용하는
비휘발성 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 제1 도전막 형성 단계 전에,
상기 주변 회로 영역의 상기 기판 상에 상기 주변 회로 소자를 형성하는 단계를 더 포함하고,
상기 주변 회로 영역의 상기 제1 도전막은 상기 주변 회로 소자 상부에 배치되는
비휘발성 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 제1 도전막 형성 단계 후에,
상기 주변 회로 영역의 상기 제1 도전막 상부에 상기 주변 회로 소자를 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제2 항에 있어서,
상기 주변 회로 소자 형성 단계 후에,
상기 주변 회로 소자 상에, 상기 주변 회로 소자와 상기 제1 도전막을 전기적으로 연결시키기 위한 콘택을 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제3 항에 있어서,
상기 제1 도전막 형성 단계 후에,
상기 제1 도전막 상에, 상기 주변 회로 소자와 상기 제1 도전막을 전기적으로 연결시키기 위한 콘택을 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 제1 도전막 형성 단계 후에,
상기 메모리 셀 상의 상기 제1 도전막을 패터닝하여 상기 선택 트랜지스터의 게이트 전극을 형성하면서 동시에 상기 주변 회로 영역의 상기 제1 도전막을 패터닝하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 복수개의 메모리 셀 형성 단계는,
상기 셀 영역의 상기 기판 상에 층간 절연막 및 메모리 셀의 게이트 전극 형성을 위한 제2 도전막을 교대로 적층하는 단계;
상기 교대로 적층된 층간 절연막 및 제2 도전막을 패터닝하여 트렌치를 형성하는 단계;
상기 트렌치 내벽에 메모리 게이트 절연막을 형성하는 단계; 및
상기 트렌치를 매립하는 채널막을 형성하는 단계를 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 제1 도전막 형성 단계 전에,
상기 메모리 셀 상에 상기 제1 도전막 하부에 배치될 제1 층간 절연막을 형성하는 단계를 더 포함하고,
상기 제1 도전막 형성 단계 후에,
상기 셀 영역의 상기 제1 도전막 상에 제2 층간 절연막을 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제8 항에 있어서,
상기 제2 층간 절연막 형성 단계 후에,
상기 메모리 셀 상의 상기 제1 층간 절연막, 제1 도전막 및 제2 층간 절연막을 패터닝하여 상기 메모리 셀을 노출시키는 트렌치를 형성하면서 동시에 상기 주변 회로 영역의 상기 제1 도전막을 패터닝하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제9 항에 있어서,
상기 트렌치 형성 단계 후에,
상기 트렌치 내벽에 게이트 절연막을 형성하는 단계; 및
상기 트렌치를 매립하는 채널막을 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 제1 도전막은, 불순물이 도핑된 폴리실리콘을 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 제1 도전막은 불순물이 도핑되지 않은 폴리실리콘을 포함하고,
상기 제1 도전막 형성 단계 후에,
이온 주입 공정으로 상기 제1 도전막에 불순물을 도핑하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 메모리 셀이 형성될 셀 영역과, 주변 회로를 구성하기 위한 복수개의 주변 회로 소자가 형성될 주변 회로 영역을 포함하는 기판;
상기 셀 영역의 상기 기판 상에 수직으로 적층되는 복수개의 상기 메모리 셀;
상기 메모리 셀 상에 형성된 선택 트랜지스터의 게이트 전극; 및
상기 주변 회로 영역에 형성되고 상기 선택 트랜지스터의 게이트 전극과 동일한 물질로 이루어지는 도전막 패턴을 포함하고,
상기 선택 트랜지스터의 게이트 전극과 최상부에 위치하는 상기 메모리 셀의 게이트 전극 사이에는 층간 절연막이 개재되고,
상기 도전막 패턴은 적어도 하나의 상기 주변 회로 소자의 저항체로 작용하는
비휘발성 메모리 장치.
- 제13 항에 있어서,
상기 주변 회로 영역의 상기 기판 상에 형성된 상기 주변 회로 소자를 더 포함하고,
상기 도전막 패턴은 상기 주변 회로 소자 상부에 배치되는
비휘발성 메모리 장치.
- 제13 항에 있어서,
상기 주변 회로 영역의 상기 도전막 패턴 상부에 형성된 상기 주변 회로 소자를 더 포함하는
비휘발성 메모리 장치.
- 제14 항 또는 제15 항에 있어서,
상기 주변 회로 소자와 상기 도전막 패턴 사이에는 이들을 전기적으로 연결시키는 콘택이 개재되는
비휘발성 메모리 장치.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100138806A KR101190743B1 (ko) | 2010-12-30 | 2010-12-30 | 비휘발성 메모리 장치 및 그 제조 방법 |
| CN201110265429.XA CN102569205B (zh) | 2010-12-30 | 2011-09-08 | 非易失性存储器件及其制造方法 |
| US13/243,556 US8941154B2 (en) | 2010-12-30 | 2011-09-23 | Non-volatile memory device and method for fabricating the same |
| US14/584,737 US9391166B2 (en) | 2010-12-30 | 2014-12-29 | Non-volatile memory device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100138806A KR101190743B1 (ko) | 2010-12-30 | 2010-12-30 | 비휘발성 메모리 장치 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120077005A KR20120077005A (ko) | 2012-07-10 |
| KR101190743B1 true KR101190743B1 (ko) | 2012-10-12 |
Family
ID=46379992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100138806A KR101190743B1 (ko) | 2010-12-30 | 2010-12-30 | 비휘발성 메모리 장치 및 그 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US8941154B2 (ko) |
| KR (1) | KR101190743B1 (ko) |
| CN (1) | CN102569205B (ko) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9123579B2 (en) * | 2013-03-13 | 2015-09-01 | Macronix International Co., Ltd. | 3D memory process and structures |
| CN104051279B (zh) * | 2013-03-13 | 2018-03-30 | 旺宏电子股份有限公司 | 一种半导体装置及其制造方法 |
| KR20150047823A (ko) * | 2013-10-25 | 2015-05-06 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
| KR102139944B1 (ko) * | 2013-11-26 | 2020-08-03 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
| KR102193685B1 (ko) * | 2014-05-02 | 2020-12-21 | 삼성전자주식회사 | 수직 구조의 비휘발성 메모리 소자 |
| KR102234266B1 (ko) | 2014-07-23 | 2021-04-02 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US9917096B2 (en) * | 2014-09-10 | 2018-03-13 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing same |
| KR102310511B1 (ko) | 2014-12-19 | 2021-10-08 | 삼성전자주식회사 | 반도체 소자 및 그 형성 방법 |
| KR102453709B1 (ko) | 2015-10-29 | 2022-10-12 | 삼성전자주식회사 | 수직형 메모리 장치 |
| US9691781B1 (en) | 2015-12-04 | 2017-06-27 | Sandisk Technologies Llc | Vertical resistor in 3D memory device with two-tier stack |
| KR102650995B1 (ko) | 2016-11-03 | 2024-03-25 | 삼성전자주식회사 | 수직형 메모리 장치 |
| SG10201803464XA (en) | 2017-06-12 | 2019-01-30 | Samsung Electronics Co Ltd | Semiconductor memory device and method of manufacturing the same |
| US10727244B2 (en) | 2017-06-12 | 2020-07-28 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and methods of fabricating the same |
| US10403634B2 (en) * | 2017-06-12 | 2019-09-03 | Samsung Electronics Co., Ltd | Semiconductor memory device and method of manufacturing the same |
| CN109461737B (zh) * | 2018-11-12 | 2020-09-29 | 长江存储科技有限责任公司 | 一种半导体器件及其制造方法 |
| CN109473435B (zh) * | 2018-11-21 | 2020-09-18 | 长江存储科技有限责任公司 | 一种半导体器件及其制造方法 |
| CN109887926B (zh) * | 2019-02-01 | 2021-03-12 | 长江存储科技有限责任公司 | 一种三维存储器及其制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009224633A (ja) | 2008-03-18 | 2009-10-01 | Toshiba Corp | 半導体記憶装置 |
| JP2010098067A (ja) * | 2008-10-15 | 2010-04-30 | Toshiba Corp | 半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7186617B2 (en) * | 2003-07-08 | 2007-03-06 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices having a resistor pattern and plug pattern that are made from a same material |
| KR100669103B1 (ko) | 2005-06-28 | 2007-01-15 | 삼성전자주식회사 | 플래시 메모리 장치의 제조 방법 |
| KR100760634B1 (ko) * | 2006-10-02 | 2007-09-20 | 삼성전자주식회사 | 낸드형 비휘발성 기억 소자 및 그 형성 방법 |
| US7910973B2 (en) * | 2008-03-17 | 2011-03-22 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
| KR101551901B1 (ko) * | 2008-12-31 | 2015-09-09 | 삼성전자주식회사 | 반도체 기억 소자 및 그 형성 방법 |
| KR101562969B1 (ko) * | 2009-03-03 | 2015-10-26 | 삼성전자주식회사 | 반도체 장치 |
-
2010
- 2010-12-30 KR KR1020100138806A patent/KR101190743B1/ko active IP Right Grant
-
2011
- 2011-09-08 CN CN201110265429.XA patent/CN102569205B/zh active Active
- 2011-09-23 US US13/243,556 patent/US8941154B2/en active Active
-
2014
- 2014-12-29 US US14/584,737 patent/US9391166B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009224633A (ja) | 2008-03-18 | 2009-10-01 | Toshiba Corp | 半導体記憶装置 |
| JP2010098067A (ja) * | 2008-10-15 | 2010-04-30 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8941154B2 (en) | 2015-01-27 |
| US20150118808A1 (en) | 2015-04-30 |
| CN102569205A (zh) | 2012-07-11 |
| KR20120077005A (ko) | 2012-07-10 |
| CN102569205B (zh) | 2016-08-10 |
| US9391166B2 (en) | 2016-07-12 |
| US20120168831A1 (en) | 2012-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101190743B1 (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| US10825865B2 (en) | Three-dimensional semiconductor device | |
| US9343507B2 (en) | Dual channel vertical field effect transistor including an embedded electrode | |
| US9362305B2 (en) | Vertically stacked nonvolatile NAND type flash memory device with U-shaped strings, method for operating the same, and method for fabricating the same | |
| KR102298775B1 (ko) | 싱글 폴리 비휘발성 메모리 소자 및 그 제조방법 | |
| JP5144698B2 (ja) | 半導体記憶装置及びその製造方法 | |
| US8482055B2 (en) | Non-volatile memory device and method for fabricating the same | |
| US9362299B2 (en) | Method of fabricating a nonvolatile memory device with a vertical semiconductor pattern between vertical source lines | |
| US20150123209A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2002141469A5 (ko) | ||
| JP2011129771A (ja) | 半導体装置及びその製造方法 | |
| KR20160096309A (ko) | 3차원 비휘발성 반도체 장치 | |
| CN106847823B (zh) | 垂直存储器件 | |
| US9356039B2 (en) | Nonvolatile memory device including a source line having a three-dimensional shape | |
| JP2015060874A (ja) | 不揮発性半導体記憶装置 | |
| JP2013098391A (ja) | 不揮発性半導体記憶装置 | |
| TWI512729B (zh) | 改善位元線電容之半導體結構 | |
| US9941292B2 (en) | Semiconductor memory device and method for manufacturing same | |
| TW201537725A (zh) | 具有單層浮動閘極的非揮發性記憶體裝置 | |
| US9773859B2 (en) | Non-volatile memory device | |
| JP2018049937A (ja) | 半導体メモリおよび半導体メモリの製造方法 | |
| US20210335804A1 (en) | Semiconductor structure and method for manufacturing the same | |
| JP2011077406A (ja) | 不揮発性半導体記憶装置 | |
| JP2014053542A (ja) | 半導体記憶装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20150921 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20160923 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20170925 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20180920 Year of fee payment: 7 |