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KR101036927B1 - 수직게이트를 구비한 반도체장치 및 그 제조 방법 - Google Patents

수직게이트를 구비한 반도체장치 및 그 제조 방법 Download PDF

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KR101036927B1
KR101036927B1 KR1020080138589A KR20080138589A KR101036927B1 KR 101036927 B1 KR101036927 B1 KR 101036927B1 KR 1020080138589 A KR1020080138589 A KR 1020080138589A KR 20080138589 A KR20080138589 A KR 20080138589A KR 101036927 B1 KR101036927 B1 KR 101036927B1
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Abstract

본 발명은 후속 에치백 등의 공정에서 활성필라의 상부가 어택받는 것을 방지할 수 있는 수직게이트를 구비한 반도체장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 기판 내에 트렌치에 의해 서로 분리된 매립형비트라인을 형성하는 단계; 상기 기판의 표면을 노출시키는 복수의 제1필라홀을 갖는 제1분리막을 형성하는 단계; 상기 제1필라홀에 매립되는 제1활성필라를 형성하는 단계; 상기 제1활성필라 상에 게이트전극을 형성하는 단계; 상기 게이트전극의 일부를 식각하여 상기 제1활성필라를 노출시키는 복수의 제2필라홀을 형성하는 단계; 및 상기 제2필라홀에 매립되어 상기 제1활성필라와 연결되는 제2활성필라를 형성하는 단계를 포함하고, 상술한 본 발명은 필라홀에 매립되는 형태로 활성필라를 형성하므로써 후속 공정에 의해 활성필라가 무너지는 것을 방지할 수 있는 효과가 있다. 또한, 본 발명은 매립형비트라인 및 매립형비트라인을 분리시키기 위한 트렌치 공정을 활성필라보다 먼저 진행하므로써 트렌치 형성시 활성필라의 상부가 어택받는 것을 방지할 수 있는 효과가 있다.
수직게이트, 활성필라, 매립형비트라인, 에피택셜성장

Description

수직게이트를 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH VERTICAL GATE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체장치 제조 방법에 관한 것으로, 특히 수직게이트를 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
최근에 집적도 향상을 위해 40nm 이하급 메모리 소자가 요구되고 있는데, 8F2(F:minimum feature size) 또는 6F2 셀아키텍쳐(cell architecture) 형태에서 사용하는 플라나채널(Planar channel) 또는 리세스채널(Recess channel)을 갖는 트랜지스터의 경우에는 40nm 이하로 스케일링(scaling) 하기가 매우 어려운 문제가 있다. 따라서 동일 스케일링에서 집적도를 1.5∼2 배 향상시킬 수 있는 4F2 셀아키텍쳐를 갖는 DRAM 소자가 요구되고 있으며, 그에 따라 수직게이트(Vertical gate)를 갖는 반도체장치가 제안되었다.
수직게이트를 갖는 반도체장치는 반도체 기판을 가공하여 기둥형의 활성영 역(Active pillar, 이하 '활성필라'라고 약칭함)과 활성필라의 주위를 감싸는 환형(Surround type)의 수직게이트를 구비하고, 수직게이트를 중심으로 하여 활성필라의 상부와 하부에 채널이 수직방향으로 형성되는 트랜지스터이다.
이와 같은 수직게이트를 구비한 반도체장치는 이온주입을 통해 매립형비트라인(Buried BitLine; BBL)을 형성하며, 이웃한 매립형비트라인을 분리시키기 위해 트렌치(Trench) 공정을 진행하고 있다.
도 1은 종래기술에 따른 수직게이트를 구비한 반도체장치의 제조 방법을 도시한 도면이다.
도 1에 도시된 바와 같이, 보호막(13)을 식각장벽으로 기판(11)을 식각하여 리세스된 측벽을 갖는 활성필라(12)를 형성한 후, 활성필라(12)의 리세스된 측벽을 에워싸는 수직게이트(14)를 형성한다.
이어서, 기판(11) 내에 이온주입을 통해 불순물영역을 형성한 후, 불순물영역이 분리되는 깊이까지 트렌치(16)를 형성하여 불순물영역을 분리시킨다. 여기서, 분리된 불순물영역은 매립형비트라인(15A, 15B)이 된다.
그러나, 종래기술은 도 2a 내지 도 2c와 같은 문제가 있다.
도 2a 내지 도 2c는 종래기술에 따른 문제점을 도시한 사진이다.
먼저, 활성필라의 리세스된 측벽을 형성하기 위해 등방성식각을 진행하는데, 이때 활성필라가 상부에 비해 하부의 크기가 작아서 활성필라의 무너짐(Pillar Collapse)이 발생한다(도 2a의 A 참조).
또한, 종래기술은 매립형비트라인과 누설을 방지하기 위해 산화막 에치 백(Oxide Etchback)을 진행하면서 활성필라의 상부가 어택(Pillar Top Attack)받는다(도 2b의 B 참조).
또한, 종래기술은 수직게이트를 형성하기 위해 에치백을 진행할 때 활성필라의 상부가 어택받는다(도 2c의 C 참조).
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 후속 에치백 등의 공정에서 활성필라의 상부가 어택받는 것을 방지할 수 있는 수직게이트를 구비한 반도체장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 활성필라가 무너지는 것을 방지할 수 있는 수직게이트를 구비한 반도체장치 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 기판 내에 트렌치에 의해 서로 분리된 매립형비트라인을 형성하는 단계; 상기 기판의 표면을 노출시키는 복수의 제1필라홀을 갖는 제1분리막을 형성하는 단계; 상기 제1필라홀에 매립되는 제1활성필라를 형성하는 단계; 상기 제1활성필라 상에 게이트전극을 형성하는 단계; 상기 게이트전극의 일부를 식각하여 상기 제1활성필라를 노출시키는 복수의 제2필라홀을 형성하는 단계; 및 상기 제2필라홀에 매립되어 상기 제1활성필라와 연결되는 제2활성필라를 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 제2필라홀은 상기 제1필라홀보다 선폭이 더 큰 홀이고, 상기 제1활성필라와 제2활성필라는 에피택셜성장을 통해 실리콘막을 형성한 후 에치백하여 형성하는 것을 특징으로 한다. 상기 게이트전극은 텅스텐막을 포함한다.
그리고, 본 발명의 반도체장치는 매립형비트라인이 형성된 기판; 상기 기판 상에 형성되고 제1필라홀을 제공하는 제1분리막; 상기 제1필라홀에 매립된 제1활성필라; 상기 제1분리막 상에 형성되고 상기 제1활성필라를 노출시키는 제2필라홀을 제공하는 게이트전극; 상기 제2필라홀에 매립되어 상기 제1활성필라와 연결된 제2활성필라; 및 상기 게이트전극 사이를 분리시키는 제2분리막을 포함하는 것을 특징으로 한다.
상술한 본 발명은 필라홀에 매립되는 형태로 활성필라를 형성하므로써 후속 공정에 의해 활성필라가 무너지는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명은 매립형비트라인 및 매립형비트라인을 분리시키기 위한 트렌치 공정을 활성필라보다 먼저 진행하므로써 트렌치 형성시 활성필라의 상부가 어택받는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명은 게이트전극을 식각하여 형성한 필라홀에 활성필라를 채워 형성하므로써 활성필라의 어택을 방지할 수 있는 효과가 있다.
결국, 본 발명은 30nm급 이하의 고집적 반도체장치에서 사용되는 수직게이트의 구조를 더욱 안정적으로 형성할 수 있고, 이로써 동작성능이 우수한 반도체장치를 구현할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 반도체장치의 구조를 도시한 도면이다. 이하, 각 도면에서 A-A' 방향은 매립형비트라인과 교차하는 방향이고, B-B' 방향은 매립형비트라인과 나란한 방향이다. A-A'방향과 B-B' 방향은 도 4a 내지 도 4e를 참조한다.
도 3을 참조하면, 매립형비트라인(22A)이 형성된 반도체기판(21), 반도체기판(21) 상에 형성되고 제1필라홀을 제공하는 제1분리막(25A), 제1필라홀에 매립된 제1활성필라(27A), 제1분리막(25A) 상에 형성되고 제1활성필라(27A)를 노출시키는 제2필라홀을 제공하는 게이트전극(28), 제2필라홀에 매립되어 제1활성필라(27A)와 연결되는 제2활성필라(32), 및 게이트전극(28) 사이를 분리시키는 제2분리막(30)을 포함한다. 제1활성필라(27A)와 제2활성필라(32)는 에피택셜실리콘막을 포함한다. 게이트전극(28)은 텅스텐막을 포함한다.
도 3에서, 제2필라홀은 제1필라홀보다 선폭이 더 크다. 이에 따라, 제1활성필라보다 제2활성필라의 선폭이 더 크게 된다. 그리고, A-A'방향에서 제2활성필라(32)는 게이트전극(28)에 의해 에워싸이는 형태가 되고, B-B' 방향에서는 제2활성필라(32)는 게이트전극(28)에 의해 에워싸이지 않는 선폭을 갖는다.
도 4a 내지 도 4i는 본 발명의 실시예에 따른 수직게이트를 구비한 반도체장치 제조 방법을 도시한 도면이다.
도 4a에 도시된 바와 같이, 반도체기판(21)에 불순물이온주입을 진행하여 불 순물영역(22)을 형성한다. 불순물영역(22)은 인(Ph) 또는 비소(As) 등의 불순물을 이온주입하여 형성한다. 반도체기판(21)은 실리콘막을 포함할 수 있다. 불순물영역(22)은 매립형비트라인의 역할을 한다.
도 4b에 도시된 바와 같이, 반도체기판(21) 상부에 제1감광막패턴(23)을 형성한다. 제1감광막패턴(23)은 라인/스페이스(Line/space) 형태로 패터닝된 것이며, 매립형비트라인을 분리시키기 위한 BBL 마스크의 역할을 한다.
이어서, 제1감광막패턴(23)을 이용한 식각을 통해 불순물영역(22)이 분리되는 깊이까지 반도체기판(21)을 식각하여 트렌치(24)를 형성한다.
이와 같이, 트렌치(24)에 의해 불순물영역(22)은 분리되어 매립형비트라인(22A)이 된다.
도 4c에 도시된 바와 같이, 제1감광막패턴(23)을 스트립한다. 이어서, 트렌치(24)를 갭필하는 제1층간절연막(25)을 형성한다. 제1층간절연막(25)은 갭필특성이 우수한 BPSG(Boro Phosporous Silicate Glass) 등의 산화막일 수 있으며, 제1층간절연막(25)은 이웃한 매립형비트라인(22A) 사이를 분리시키는 'BBL ILD' 역할을 한다.
제1층간절연막(25)의 표면은 평탄화될 수 있다. 여기서, 평탄화는 CMP(Chemical Mechanical Polishing) 공정을 이용할 수 있다.
도 4d에 도시된 바와 같이, 제1층간절연막(25) 상에 제1필라홀이 정의된 제1필라홀마스크(26)를 형성한 다음, 제1필라홀마스크(26)를 식각장벽으로 하여 제1층간절연막(25)을 식각한다. 이에 따라, 제1분리막(25A)이 형성되며, 제1분리막(25A) 은 이웃하는 매립형비트라인(22A)을 분리시키는 역할을 한다. 평면상으로 볼 때, 제1분리막(25A)은 도트매트릭스 형태(Dot matrix)의 제1필라홀(25B)을 갖는다.
도 5a는 제1필라홀이 형성된 상태의 평면도로서, 제1분리막(25A)에 복수개의 제1필라홀(25B)이 도트매트릭스 형태를 갖고 배열되어 있다.
도 4e에 도시된 바와 같이, 제1필라홀마스크를 제거한 후에 제1분리막(25A)의 제1필라홀을 갭필하면서 제1분리막(25A) 위로 일정 두께를 갖는 제1실리콘막(27)을 형성한다. 여기서, 제1실리콘막(27)은 후속 에치백에 의해 평탄화되므로 설명의 편의상 점선으로 도시하였다.
제1실리콘막(27)은 에피택셜성장법(Epitaxial growth)을 이용하여 제1분리막(25A)의 제1필라홀 아래에서 노출되어 있는 반도체기판(21) 상에서 성장시킨다. 따라서, 제1실리콘막(27)은 실리콘에피택셜막이 될 수 있다. 실리콘에피택셜막은 SiH4 등의 실리콘소스를 이용한 선택적에피택셜성장법(Selective Epitaxial Growth; SEG)을 이용하여 형성할 수 있다. 선택적에피택셜성장법 적용시 공정 온도는 적어도 15 ℃ 이상으로 하며, 채널로 작용하기 위해 일정 농도의 불순물이 도핑될 수도 있다.
제1실리콘막(27)은 후속하는 식각공정을 통해 활성필라가 형성되는 물질로서 활성필라의 높이를 고려하여 두께를 조절한다.
이어서, 제1실리콘막(27)을 에치백하여 제1분리막(25A)의 표면을 노출시킨다. 이에 따라, 제1필라홀에 매립되는 제1활성필라(27A)가 형성되며, 제1활성필 라(27A)는 도트매트릭스 형태로 배열된다. 결국, 제1활성필라(27A)는 제1분리막(25A)에 마련된 제1필라홀(25B)에 매립된 형태를 갖는다.
도 5b는 제1활성필라가 형성된 상태의 평면도로서, 제1분리막(25A)의 제1필라홀(25B) 각각에 제1활성필라(27A)가 매립되어 있으며, 제1활성필라(27A)는 제1필라홀의 형태가 전사되므로 도트매트릭스 형태를 갖고 배열되어 있다.
도 4f에 도시된 바와 같이, 제1활성필라(27A)를 포함한 전면에 게이트도전막을 형성한 후, 게이트마스크(29)를 이용하여 게이트도전막을 식각한다. 이에 따라 게이트전극(28)이 형성된다. 게이트전극(28)은 텅스텐막(W)으로 형성하며, 텅스텐막 증착시 최저 온도는 100℃ 이상으로 한다.
도 4g에 도시된 바와 같이, 게이트마스크를 제거한 후에 게이트전극(28) 사이를 갭필하도록 전면에 제2층간절연막을 증착한 후에, 에치백하여 게이트전극(28) 사이를 절연시킨다. 이에 따라, 게이트전극(28) 사이에는 제2분리막(30)이 형성된다. 제2분리막(30)은 산화막으로 형성하며, 에치백공정시 산소플라즈마를 이용하여 진행한다. 이와 같이 산소플라즈마를 이용하여 에치백하면 주변의 게이트전극(28)의 손상을 방지할 수 있다.
도 5c는 게이트전극이 형성된 상태의 평면도로서, 제2분리막(30)에 의해 이웃한 게이트전극(28)이 분리되어 있으며, A-A' 방향에서는 게이트전극(28)이 라인형태를 가지며, B-B' 방향에서는 게이트전극이 일정 간격을 갖고 배열된다. 양방향 모두 게이트전극(28) 아래에는 제1활성필라(27A)가 위치한다.
도 4h에 도시된 바와 같이, 제2필라홀마스크(31)를 이용하여 게이트전극(28) 의 일부를 식각한다. 이에 따라, 제2필라홀(28A)이 형성되며, 제2필라홀(28A)은 도트매트릭스 형태로 배열된다. 제2필라홀(28A) 아래에는 제1활성필라(27A)의 표면이 노출되며, 제2필라홀(28A)은 제1필라홀보다 선폭이 더 클 수도 있다. 즉, 제2필라홀(28A)의 선폭은 제1활성필라(27A)의 선폭보다 더 크다.
도 5d는 제2필라홀이 형성된 상태의 평면도로서, 제2필라홀(28A) 아래에 제1활성필라(27A)가 노출된다. 제2필라홀(28A)의 선폭은 제1활성필라(27A)의 선폭보다 더 크다.
도 4i에 도시된 바와 같이, 제2필라홀 아래에서 노출되어 있는 제1활성필라 (27A) 상에 제2실리콘막 성장시킨 다음, 게이트전극(28)이 노출되도록 제2실리콘막을 에치백한다. 이에 따라, 제2활성필라(32)가 형성되며, 제2활성필라(32)의 측벽을 게이트전극(28)이 에워싸는 형태가 되므로 게이트전극(28)은 수직게이트가 된다. 아울러, 게이트전극(28)이 텅스텐막의 단일막이므로 제2활성필라(32)와 게이트전극(28)간 계면특성이 우수하다.
제2활성필라(32)가 되는 제2실리콘막은 에피택셜성장법(Epitaxial growth)을 이용하여 제2필라홀 아래에서 노출되어 있는 제1활성필라(27A) 상에서 성장시킨다. 따라서, 제2실리콘막은 실리콘에피택셜막이 될 수 있다. 실리콘에피택셜막은 SiH4 등의 실리콘소스를 이용한 선택적에피택셜성장법(Selective Epitaxial Growth; SEG)을 이용하여 형성할 수 있다. 선택적에피택셜성장법 적용시 공정 온도는 적어도 15 ℃ 이상으로 하며, 채널로 작용하기 위해 일정 농도의 불순물이 도핑될 수도 있다.
도 5e는 제2활성필라가 형성된 상태의 평면도이다.
도 5e를 참조하면, 제2필라홀(28A)에 제2활성필라(32)가 매립되어 있으며, 제2활성필라(32) 아래에는 제1활성필라(27A)가 연결된다. 이에 따라, 제2활성필라(32)의 측벽을 게이트전극(28)이 에워싸는 형태가 된다. 즉, A-A'방향에서 제2활성필라(32)는 게이트전극(28)에 의해 에워싸이는 형태가 되고, B-B' 방향에서는 제2활성필라(32)는 게이트전극(28)에 의해 에워싸이지 않는 선폭을 갖는다. 게이트전극(28) 사이는 제2분리막(30)에 의해 절연되어 있다.
도시하지 않았지만, 제2활성필라(32) 형성전에 게이트절연막을 형성할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래기술에 따른 수직게이트를 구비한 반도체장치의 제조 방법을 도시한 도면.
도 2a 내지 도 2c는 종래기술에 따른 문제점을 도시한 사진.
도 3은 본 발명의 실시예에 따른 반도체장치의 구조를 도시한 도면.
도 4a 내지 도 4i는 본 발명의 실시예에 따른 수직게이트를 구비한 반도체장치 제조 방법을 도시한 도면.
도 5a는 제1필라홀이 형성된 상태의 평면도.
도 5b는 제1활성필라가 형성된 상태의 평면도.
도 5c는 게이트전극이 형성된 상태의 평면도.
도 5d는 제2필라홀이 형성된 상태의 평면도.
도 5e는 제2활성필라가 형성된 상태의 평면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22A : 매립형비트라인
24 : 트렌치 25A : 제1분리막
27A : 제1활성필라 28 : 게이트전극
30 : 제2분리막 32 : 제2활성필라

Claims (16)

  1. 기판 내에 트렌치에 의해 서로 분리된 매립형비트라인을 형성하는 단계;
    상기 기판의 표면을 노출시키는 복수의 제1필라홀을 갖는 제1분리막을 형성하는 단계;
    상기 제1필라홀에 매립되는 제1활성필라를 형성하는 단계;
    상기 제1활성필라 상에 게이트전극을 형성하는 단계;
    상기 게이트전극의 일부를 식각하여 상기 제1활성필라를 노출시키는 복수의 제2필라홀을 형성하는 단계; 및
    상기 제2필라홀에 매립되어 상기 제1활성필라와 연결되는 제2활성필라를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 제2필라홀은 상기 제1필라홀보다 선폭이 더 큰 홀인 반도체장치 제조 방법.
  3. 제1항에 있어서,
    상기 제1활성필라와 제2활성필라는 에피택셜성장을 통해 실리콘막을 형성한 후 에치백하여 형성하는 반도체장치 제조 방법.
  4. 제1항에 있어서,
    상기 제1필라홀과 제2필라홀은 도트매트릭스 형태로 배열되는 반도체장치 제조 방법.
  5. 제1항에 있어서,
    상기 제2필라홀을 형성하는 단계는,
    상기 게이트전극 상에 상기 제1필라홀보다 더 큰 선폭을 갖도록 상기 제2필라홀이 정의된 감광막패턴을 형성하는 단계; 및
    상기 감광막패턴을 식각장벽으로 상기 게이트전극을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  6. 제1항에 있어서,
    상기 게이트전극을 형성하는 단계는,
    상기 제1활성필라를 포함한 전면에 게이트도전막을 형성하는 단계;
    상기 제1활성필라의 전체를 덮도록 상기 게이트도전막을 식각하여 게이트전극을 형성하는 단계;
    상기 게이트전극 사이를 분리시키는 제2분리막을 형성하는 단계; 및
    를 포함하는 반도체장치 제조 방법.
  7. 제1항에 있어서,
    상기 게이트전극은 텅스텐막을 포함하는 반도체장치 제조 방법.
  8. 제1항에 있어서,
    상기 매립형비트라인은 불순물의 이온주입에 의해 형성하는 반도체장치 제조 방법.
  9. 제1항에 있어서,
    상기 제1분리막을 형성하는 단계는,
    상기 기판 상에 상기 제1분리막용 산화막을 형성하는 단계;
    상기 산화막 상에 상기 제1필라홀이 정의된 감광막패턴을 형성하는 단계; 및
    상기 감광막패턴을 식각장벽으로 상기 산화막을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  10. 제1항에 있어서,
    상기 게이트전극을 형성한 후에,
    상기 게이트전극 사이를 갭필할때까지 전면에 산화막을 증착한 후 에치백하여 제2분리막을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  11. 제10항에 있어서,
    상기 산화막의 에치백은, 산소플라즈마를 이용하여 진행하는 반도체장치 제조 방법.
  12. 매립형비트라인이 형성된 기판;
    상기 기판 상에 형성되고 제1필라홀을 제공하는 제1분리막;
    상기 제1필라홀에 매립된 제1활성필라;
    상기 제1분리막 상에 형성되고 상기 제1활성필라를 노출시키는 제2필라홀을 제공하는 게이트전극;
    상기 제2필라홀에 매립되어 상기 제1활성필라와 연결된 제2활성필라; 및
    상기 게이트전극 사이를 분리시키는 제2분리막
    을 포함하는 반도체장치.
  13. 제12항에 있어서
    상기 제2필라홀은 상기 제1필라홀보다 선폭이 더 큰 반도체장치.
  14. 제12항에 있어서,
    상기 제1활성필라와 제2활성필라는 에피택셜실리콘막인 반도체장치.
  15. 제12항에 있어서,
    상기 게이트전극은 텅스텐막인 반도체장치.
  16. 제12항에 있어서,
    상기 제2활성필라는 상기 게이트전극에 의해 일부가 에워싸이는 형태가 되는 선폭을 갖는 반도체장치.
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