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KR101145390B1 - 매립비트라인을 구비한 반도체장치 및 그 제조 방법 - Google Patents

매립비트라인을 구비한 반도체장치 및 그 제조 방법 Download PDF

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KR101145390B1
KR101145390B1 KR1020100120894A KR20100120894A KR101145390B1 KR 101145390 B1 KR101145390 B1 KR 101145390B1 KR 1020100120894 A KR1020100120894 A KR 1020100120894A KR 20100120894 A KR20100120894 A KR 20100120894A KR 101145390 B1 KR101145390 B1 KR 101145390B1
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마원광
임창문
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에스케이하이닉스 주식회사
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Abstract

본 발명은 오믹콘택없이 접합영역을 형성할 수 있는 반도체장치 및 그 제조 방법을 제공하기 위한 것으로, 기판 상에 제1도전막을 형성하는 단계; 상기 제1도전막을 식각하여 복수의 매립비트라인을 형성하는 단계; 상기 복수의 매립비트라인 사이에 제1활성영역을 형성하는 단계; 상기 제1활성영역 내에 상기 매립비트라인과 연결되는 접합영역을 형성하는 단계; 및 상기 제1활성영역 상에 트렌치에 의해 분리되는 제2활성영역을 형성하는 단계를 포함하고, 상술한 본 발명은 매립비트라인을 금속막으로 형성하므로써 저항을 낮추어 반도체장치가 소형화되더라도 동작특성 저하 없는 장치를 구현할 수 있는 효과가 있고, 또한 본 발명은 접합영역 형성시 감광막을 이용하므로써 접합영역의 깊이 및 위치를 균일하게 형성할 수 있는 효과가 있다.

Description

매립비트라인을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH BURIED BITLIN METHOD FOR MANUFACTURING THE SAMEE}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 매립비트라인을 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
디자인룰(Design rule)이 축소됨에 따라 다양한 형태의 반도체장치 구조가 소개되고 있으며. 기존 8F2, 6F2 구조로는 디자인룰 축소(design rule shrink)에 한계가 있다. 이를 극복하기 위한 대안 중에 하나로 수직게이트(vertical gate) 구조가 개발 중에 있다. 공정(Process) 측면에서 아직은 검증이 필요한 단계지만, 넷다이(net die) 확보, 패터닝(patterning) 등의 측면에서 장점(merit)이 있어서 현재 다양한 구조(scheme)를 적용하여 개발이 진행 중에 있다.
수직게이트를 구비한 반도체장치는 반도체 기판 상에서 수직으로 연장된 활성필라(Active pillar)의 주위를 감싸는 환형(Surround type)의 게이트전극(이를 '수직게이트'라 일컬음)을 형성하고, 게이트 전극을 중심으로 하여 활성필라의 상부와 하부에 각각 소스영역과 드레인 영역을 형성함으로써 채널이 수직방향으로 형성된다.
수직게이트를 이용하여 셀(Cell)을 형성하는 경우, 매립비트라인(Buried bitline; BBL)을 적용한다.
도 1은 종래기술에 따른 수직채널을 갖는 반도체장치를 도시한 도면이다.
도 1을 참조하면, 기판(11) 상에 수직방향으로 연장된 필라형태의 활성영역(12)과 하드마스크막(13)을 포함하는 복수의 필라구조물이 형성된다. 그리고, 활성영역(12)의 외벽을 게이트절연막(14)과 수직게이트(Vertical gate, 15)가 에워싸고 있으며, 기판(11) 내에는 불순물의 이온주입에 의한 매립비트라인(16)이 형성되어 있다. 이웃하는 매립비트라인(16)을 분리시키는 트렌치(17) 내부에 층간절연막(18)이 매립되어 있다.
그러나, 도 1의 종래기술은 매립비트라인(16)을 형성하기 위해서 이온주입공정(Implant)을 진행하여 도펀트(Dopant)를 주입하고 있으나, 반도체장치가 소형화될 경우 도펀트 주입만으로는 매립비트라인(16)의 저항을 감소시키는데 한계가 있어 장치 특성 저하를 가져오게 된다. 또한, 이웃하는 매립비트라인(16) 사이의 분리를 위해 트렌치(17)를 형성해야 하며, 이에 따라 트렌치(17)의 간격만큼 셀의 크기가 커지기 때문에 고집적화에 불리하다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 매립비트라인의 저항을 감소시켜 고속 동작에 유리한 반도체장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 매립비트라인과 접촉하는 접합영역을 원하는 위치에 형성할 수 있는 반도체장치 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 기판 상에 제1도전막을 형성하는 단계; 상기 제1도전막을 식각하여 복수의 매립비트라인을 형성하는 단계; 상기 복수의 매립비트라인 사이에 제1활성영역을 형성하는 단계; 상기 제1활성영역 내에 상기 매립비트라인과 연결되는 접합영역을 형성하는 단계; 및 상기 제1활성영역 상에 트렌치에 의해 분리되는 제2활성영역을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 접합영역을 형성하는 단계는, 상기 제1활성영역을 포함한 전면에 불순물이 도핑된 제2도전막을 형성하는 단계; 상기 제2도전막을 식각하여 상기 매립비트라인과 제1활성영역에 동시에 중첩되는 제2도전막패턴을 형성하는 단계; 및 어닐을 진행하여 상기 제1활성영역 내에 불순물을 확산시는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 기판 내에 비이온주입영역과 접합영역을 형성하는 단계; 상기 기판 상에 도전막을 형성하는 단계; 상기 도전막과 기판을 일정 깊이 식각하여 어느 하나의 측벽에서는 상기 비이온주입영역이 노출되고 다른 하나의 측벽에서는 상기 접합영역이 노출되는 트렌치를 형성하는 단계; 상기 접합영역의 측벽을 선택적으로 노출시키는 측벽콘택을 갖는 절연막을 형성하는 단계; 및 상기 트렌치 내부에 상기 접합영역과 연결되는 매립비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체장치는 기판; 상기 기판 상에 일정 거리를 두고 이격된 복수의 매립비트라인; 상기 매립비트라인 사이에 매립된 제1활성영역; 상기 제1활성영역 내에 형성되어 상기 매립비트라인과 접촉하는 접합영역; 및 상기 제1활성영역 상에 형성된 제2활성영역을 포함하는 것을 특징으로 한다.
상술한 본 발명은 매립비트라인을 금속막으로 형성하므로써 저항을 낮추어 반도체장치가 소형화되더라도 동작특성 저하 없는 장치를 구현할 수 있는 효과가 있다.
그리고, 본 발명은 접합영역 형성시 감광막을 이용하므로써 접합영역의 깊이 및 위치를 균일하게 형성할 수 있는 효과가 있다.
도 1은 종래기술에 따른 반도체장치의 구조를 도시한 도면.
도 2는 본 발명의 제1실시예에 따른 반도체장치의 구조를 도시한 도면.
도 3a 내지 도 3j는 본 발명의 제1실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도.
도 4는 본 발명의 제2실시예에 따른 반도체장치의 구조를 도시한 도면이다.
도 5a 내지 도 5f는 본 발명의 제2실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 6a 내지 도 6h는 본 발명의 제2실시예에 따른 측벽콘택의 형성 방법의 일예를 도시한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제1실시예에 따른 반도체장치의 구조를 도시한 도면이다.
도 2를 참조하면, 기판(21), 기판(21) 상에 형성된 복수의 비트라인(BL), 비트라인(BL) 사이를 갭필하는 제1활성영역(27), 비트라인(BL)의 어느 하나의 측벽에 인접하는 제1활성영역(27) 내에 형성된 접합영역(31) 및 제1활성영역(27) 상에 형성된 제2활성영역(32A)을 포함한다. 제1활성영역(27)과 제2활성영역(32A)은 트랜지스터의 소스, 드레인 및 채널이 형성되는 활성영역(100)이 된다. 제2활성영역(32A) 상에는 하드마스크막패턴(33A)이 형성되어 있고, 비트라인(100) 상부는 제2절연막(36)이 덮고 있다. 비트라인(BL)과 기판(21) 사이에는 제1절연막패턴(22A)이 형성되어 있고, 비트라인(BL)의 어느 하나의 측벽에는 스페이서(25A)가 형성되어 있다.
도 2에서, 활성영역(100)을 이루는 제1활성영역(27)과 제2활성영역(32A)은 실리콘에피택셜막을 포함한다. 접합영역(31)은 N형 불순물이 도핑되어 있으며, N형 불순물은 인(Ph)을 포함할 수 있다. 그리고, N형 불순물의 도핑농도는 1E19～1E22atoms/cm3일 수 있다.
그리고, 비트라인(BL)은 금속막패턴(23A)과 배리어막패턴(24A)의 순서로 적층될 수 있다. 금속막패턴(23A)은 텅스텐막을 포함하고, 배리어막패턴(24A)은 티타늄막과 티타늄질화막이 적층될 수 있다.
도 3a 내지 도 3j는 본 발명의 제1실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 실리콘기판 등의 기판(21) 상부에 제1절연막(22)을 형성한다. 제1절연막(22)은 실리콘산화막 등의 산화막을 포함한다.
제1절연막(22) 상에 매립비트라인으로 사용될 제1도전막을 형성한다. 여기서, 제1도전막은 금속막(23)과 배리어막(24)을 적층하여 형성한다. 금속막(23)은 텅스텐막(W)을 포함한다. 배리어막(24)은 티타늄막과 티타늄질화막의 적층막(Ti/TiN)을 포함할 수 있다. 제1절연막(22)은 제1도전막과 기판(21)간을 절연시킨다.
도 3b에 도시된 바와 같이, 비트라인마스크 및 식각 공정을 통해 배리어막(24)과 금속막(23)을 식각한다. 이에 따라 비트라인(BL)이 형성되며, 비트라인(BL)은 금속막패턴(23A)과 배리어막패턴(24A)이 적층된다. 비트라인(BL)은 매립비트라인(BBL)이 된다.
금속막(23) 식각후에 제1절연막(22)을 식각하여 제1절연막패턴(22A)을 형성한다.
도 3c에 도시된 바와 같이, 비트라인(BL)의 양측벽에 스페이서(25)를 형성한다. 스페이서(25)는 실리콘산화막 등의 산화막을 포함한다. 스페이서(25)를 형성하기 위해 비트라인(BL)을 포함한 전면에 산화막을 증착한 후 에치백 공정을 진행한다.
도 3d에 도시된 바와 같이, 스페이서(25) 중 어느 하나를 제거한다. 이를 위해 제1감광막패턴(26)을 형성한다. 제1감광막패턴(26)의 오픈부는 일측면이 배리어막패턴(24A)의 상부 표면 일부에 정렬되고, 타측면이 기판(21) 표면에 정렬된다.
이와 같은 제1감광막패턴(26)을 식각장벽으로 하여 노출된 어느 하나의 스페이서(25)를 제거한다. 이로써, 비트라인(BL)의 어느 하나의 측벽에만 스페이서(25A)가 잔류한다.
도 3e에 도시된 바와 같이, 제1감광막패턴(26)을 제거한 후에, 비트라인(BL) 사이를 갭필하는 제2도전막(27)을 형성한다. 이때, 제2도전막(27)은 에피택셜성장법을 이용하여 형성할 수 있다. 따라서, 제1도전막(27)은 비트라인(BL) 사이의 기판(21) 표면으로부터 성장되어 비트라인(BL) 사이를 갭필한다. 바람직하게, 제2도전막(27)은 실리콘에피택셜막을 포함할 수 있다. 제2도전막(27)은 이웃하는 비트라인(BL) 중 어느 하나의 비트라인(BL)과 연결된다. 다른 하나의 비트라인(BL)은 스페이서(25A)에 의해 절연된다. 제2도전막(27)은 활성영역이 된다. 이하, 제2도전막(27)을 '제1활성영역(27)'이라 한다.
제1활성영역(27) 및 비트라인(BL)을 포함한 전면에 제3도전막(28)을 형성한다. 제3도전막(28)은 접합영역을 형성하기 위한 불순물이 도핑되어 있다. 제3도전막(28)은, 불순물이 도핑된 도우프드 폴리실리콘막(Doped polysilicon)을 포함한다. 도우프드 폴리실리콘막에는 N형 불순물이 도핑되어 있을 수 있다. 제3도전막(28)에 도핑되어 있는 불순물은 인(Ph) 등의 N형 불순물을 포함하고, 불순물의 도핑 농도는 1E19～1E22atoms/cm3의 높은 도핑농도(High doping concentration)를 갖는다.
도 3f에 도시된 바와 같이, 제3도전막(28) 상에 제2감광막패턴(29)을 형성한다. 제2감광막패턴(29)은 비트라인(BL)의 일부와 제1활성영역(27)의 일부를 동시에 중첩하면서 형성된다.
이어서, 제2감광막패턴(29)을 식각장벽으로 하여 제3도전막(28)을 식각한다. 이에 따라, 제3도전막패턴(28A)이 형성되며, 제3도전막패턴(28A)은 비트라인(BL)과 제1활성영역(27)에 동시에 중첩되면서 라인 형태로 형성될 수 있다.
이와 같이 제3도전막패턴(28A)은 제2감광막패턴(29)을 통해 형성하는데, 마스크 공정을 이용하므로써 후속의 접합영역의 위치를 용이하게 제어할 수 있다.
도 3g에 도시된 바와 같이, 제2감광막패턴(29)을 제거한다.
이어서, 어닐(30)을 진행하여 접합영역(31)을 형성한다. 이때, 접합영역(31)은 제3도전막패턴(28A) 내에 주입되어 있던 불순물이 확산하여 형성된다. 예컨대, 제3도전막패턴(28A)과 비트라인(BL)이 중첩되지 않은 영역 아래의 제1활성영역(27)으로 불순물이 확산하여 접합영역(31)이 형성된다. 결국, 접합영역(31)은 비트라인(BL)의 어느 하나의 측벽에 인접하는 제1활성영역(27) 내에 형성된다. 어닐(30) 진행시 불순물이 비트라인(BL)쪽으로 확산할 수 있으나, 배리어막패턴(24A)에 의해 불순물의 확산을 방지한다.
도 3h에 도시된 바와 같이, 제3도전막패턴(28A)을 제거한 후에, 전면에 제4도전막(32)을 형성한다. 이때, 제4도전막(32)은 에피택셜성장법을 이용하여 형성할 수 있다. 예컨대, 제4도전막(32)은 접합영역(31)이 형성된 제1활성영역(27) 상에서 성장되며, 비트라인(BL)의 상부까지 형성되도록 한다. 바람직하게, 제4도전막(32)은 실리콘에피택셜막을 포함할 수 있다.
하드마스크막(33)을 형성한다. 이때, 하드마스크막(33)은 질화막으로 형성할 수 있다.
하드마스크막(33) 상에 제3감광막패턴(34)을 형성한다.
도 3i에 도시된 바와 같이, 제3감광막패턴(34)을 식각장벽으로 하여 하드마스크막을 식각한다. 이에 따라, 하드마스크막패턴(33A)이 형성된다.
제3감광막패턴(34)을 제거한 훙, 하드마스크막패턴(33A)을 식각장벽으로 하여 제4도전막(32)을 식각하여 제1활성영역(27) 상에 제2활성영역(32A)을 형성한다. 이때, 제2활성영역(32A)은 필라 구조를 갖고, 제2활성영역(32A) 사이는 트렌치(35)가 된다. 결국, 트렌치(35) 아래에는 비트라인(BL)이 매립구조를 갖고 잔류하게 되며, 제2활성영역(32A)은 트렌치(35)에 의해 서로 분리된다.
제1활성영역(27)과 제2활성영역(32A)은 적층되어 활성영역(100)을 이루고, 활성영역(100)은 트렌치(35)에 의해 분리된다.
도 3j에 도시된 바와 같이, 비트라인(BL) 상부를 덮는 제2절연막(36)을 형성한다. 여기서, 제2절연막(36)은 후속하는 물질과의 절연을 위한 것이다.
상술한 제1실시예에 따르면, 비트라인(BL)과 접합영역(31)간의 콘택을 위한 콘택공정이 필요없으므로, 공정을 단순화할 수 있다. 또한, 비트라인(BL)을 금속막으로 형성하므로써 저항을 낮출 수 있다. 또한, 접합영역(31) 형성시 제3도전막패턴(28A), 제2감광막패턴(29) 및 어닐(30)을 이용하므로써 접합영역(31)의 깊이 및 위치를 균일하게 형성할 수 있는 효과가 있다.
도 4는 본 발명의 제2실시예에 따른 반도체장치의 구조를 도시한 도면이다.
도 4를 참조하면, 기판(41), 기판(41) 상에 형성되고 트렌치(49)에 의해 분리된 복수의 활성영역(200), 활성영역(200) 사이에 형성된 매립비트라인(53)을 포함한다. 활성영역(200)은 제1영역(41A)과 제2영역(46A)이 적층되며, 제1영역(41A) 내에는 접합영역(45A)이 형성된다. 접합영역(45A)의 어느 하나의 측벽은 노출되고, 노출된 측벽은 매립비트라인(53)과 전기적으로 연결된다. 접합영역(45A)의 측벽을 노출시키도록 절연막(50, 51)이 형성된다. 활성영역(200)의 상부에 하드마스크막패턴(47A)이 형성된다.
도 4에서, 활성영역(200)을 이루는 제1영역(41A)과 제2영역(46A)은 실리콘에피택셜막을 포함한다. 제1영역(41A)은 기판(41)을 식각하여 형성된다. 접합영역(45A)은 N형 불순물이 도핑되어 있으며, N형 불순물은 인(Ph)을 포함할 수 있다. 그리고, N형 불순물의 도핑농도는 1E19～1E22atoms/cm3일 수 있다.
도 5a 내지 도 5f는 본 발명의 제2실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 실리콘기판 등의 기판(41) 상부에 버퍼막(42)을 형성한다. 버퍼막(42)은 실리콘산화막 등의 산화막을 포함하며, 후속 이온주입공정시 이온충격으로부터 기판(41) 표면을 보호하는 역할을 한다.
버퍼막(42) 상에 제1감광막패턴(43)을 형성한다. 제1감광막패턴(43)은 1차 BBL(Buried BitLine) 마스크라고 하며, 이온주입배리어로 사용된다.
제1감광막패턴(43)을 이온주입배리어로 하여 이온주입공정(44)을 진행한다. 이에 따라, 기판(41) 내에 접합영역(45)이 형성된다. 이온주입공정(44)은 N형 불순물을 이온주입한다. N형 불순물은 인(Ph) 또는 비소(As) 등을 포함한다. 접합영역(45)에 도핑된 도펀트(dopant)는 적어도 1×1020atoms/cm3 이상의 도핑농도(Doping concentration)를 갖는다.
도 5b에 도시된 바와 같이, 제1감광막패턴(43)을 제거한 후 버퍼막(42)을 제거한다. 제1감광막패턴(43)은 산소플라즈마를 이용하여 스트립한다. 버퍼막(42)은 불산(HF) 또는 BOE(Buffered Oxide Etchant) 케미컬을 이용하여 제거한다.
기판(41) 상에 도전막(46)을 형성한다. 이때, 도전막(46)은 에피택셜성장법(Epitaxial growth)을 이용하여 형성할 수 있다. 따라서, 도전막(46)은 기판(41) 표면으로부터 성장된다. 바람직하게, 기판(41)이 실리콘기판인 경우, 도전막(46)은 실리콘에피택셜막(Silicon epitaxial layer)을 포함할 수 있다.
도 5c에 도시된 바와 같이, 도전막(46) 상에 하드마스크막(47)을 형성한다. 이때, 하드마스크막(47)은 실리콘질화막 등의 질화막으로 형성할 수 있다.
하드마스크막(47) 상에 제2감광막패턴(48)을 형성한다. 제2감광막패턴(48)은 2차 BBL 마스크라고도 일컫는다.
도 5d에 도시된 바와 같이, 제2감광막패턴(48)을 식각장벽으로 하여 하드마스크막을 식각한다. 이에 따라, 하드마스크막패턴(47A)이 형성된다.
이어서, 제2감광막패턴(48)을 제거한 후 하드마스크막패턴(47A)을 식각배리어로 하여 도전막(46)을 식각한다. 계속해서 접합영역(45)이 분리되도록 기판(41)을 일정 깊이 식각한다. 이에 따라, 트렌치(49)에 의해 분리되는 활성영역(200)이 형성된다. 활성영역(200)은 제1영역(41A)과 제2영역(46A)이 적층된다. 제1영역(41A)은 기판(41)을 식각하여 형성된 영역이고, 제2영역은(46A)은 도전막(46)을 식각하여 형성된 영역이다. 제1영역(41A)의 어느 하나의 측벽 내에는 접합영역(45A)이 형성된다. 즉, 접합영역(45A)은 제1영역(41A)의 어느 하나의 측벽에서만 형성되고, 다른 하나의 측벽에서는 형성되지 않는다. 결국, 접합영역(45A)의 어느 하나의 측벽이 외부에 노출된다.
상술한 바에 따르면, 트렌치(49)에 의해 분리되는 복수의 활성영역(200)이 형성되고, 트렌치(49)는 접합영역(45A)의 어느 하나의 측벽을 노출시킨다.
도 5e에 도시된 바와 같이, 접합영역(45A)의 측벽을 노출시키는 측벽콘택(52)을 갖는 절연막(50, 51)을 형성한다. 측벽콘택(52)의 형성 방법을 후술하는 도 6을 참조하기로 한다.
도 5f에 도시된 바와 같이, 측벽콘택을 통해 접합영역(45A)과 전기적으로 연결되는 매립비트라인(53)을 형성한다. 매립비트라인(53)은 트렌치(49)를 부분 매립하는 형태이다.
매립비트라인(53)을 형성하기 위해 전면에 비트라인도전막을 증착한다. 이때, 비트라인도전막은 트렌치(49)를 갭필하도록 전면에 증착한다. 비트라인도전막은 티타늄질화막(TiN), 텅스텐막(W) 등의 금속막을 포함한다. 예를 들어, 비트라인도전막은 티타늄질화막과 텅스텐막을 적층(TiN/W)하여 형성할 수 있다. 이어서, 비트라인도전막을 에치백한다. 이에 따라, 접합영역(45A)에 접촉하는 매립비트라인(53)이 형성된다.
도시하지 않았지만, 매립비트라인(BBL) 상부를 덮는 절연막을 형성한다. 여기서, 절연막은 후속하는 물질과의 절연을 위한 것이다.
도 6a 내지 도 6h는 본 발명의 제2실시예에 따른 측벽콘택의 형성 방법의 일예를 도시한 도면이다.
도 6a에 도시된 바와 같이, 전술한 도 5d까지 진행하여 접합영역(45A) 및 트렌치(49)에 의해 분리되는 복수의 활성영역(200)을 형성한다.
이어서, 절연막으로서 제1라이너막(50)을 형성한다. 제1라이너막(50)은 실리콘산화막 등의 산화막을 포함한다.
제1라이너막(50) 상에 활성영역(200) 사이의 트렌치(49)를 갭필하는 희생막(60)을 형성한다. 희생막(60)은 언도우프드 폴리실리콘(Undoped polysilicon) 또는 비정질실리콘(Amorphous silicon)을 포함한다.
도 6b에 도시된 바와 같이, 하드마스크막패턴(47A)의 표면이 드러날때까지 희생막(60)을 평탄화한다. 희생막(60)의 평탄화는 화학적기계적연마(Chmiecal Mechanical Polishing; CMP) 공정을 포함한다. 연속하여 에치백 공정(Etch-back process)을 진행한다. 이와 같은 에치백 공정 후에 희생막패턴(60A)이 형성된다. 화학적기계적연마 공정시 하드마스크막패턴(47A) 상의 제1라이너막(50)이 연마될 수 있다. 이에 따라, 하드마스크막패턴(47A)과 트렌치(49)의 양쪽 측벽을 덮는 제1라이너막(50)이 잔류한다.
이어서, 습식식각(Wet etch)을 이용하여 제1라이너막(50)을 슬리밍(slimming)한다. 이때, 습식식각 시간을 조절하므로써 활성영역(200)의 측벽에서 제1라이너막(50)이 일정 두께를 갖고 잔류하도록 한다.
도 6c에 도시된 바와 같이, 희생막패턴(60A)을 포함한 전면에 절연막으로서 제2라이너막(51)을 형성한다. 제2라이너막(51)은 실리콘질화막 등의 질화막을 포함한다. 제2라이너막(51)은 제1라이너막(50)의 슬리밍된 두께와 동일하게 형성한다.
제2라이너막(50)을 선택적으로 식각한다. 이에 따라 제1라이너막(50)의 슬리밍 영역에 제2라이너막(51)이 형성된다. 제2라이너막(51)을 형성하기 위해 에치백 공정을 적용할 수 있고, 이로써, 제2라이너막(51)은 스페이서 형태가 된다.
계속해서, 제2라이너막(51)을 식각장벽으로 하여 희생막패턴(60A)을 일정 깊이 리세스시킨다. 이에 따라, 제1라이너막(50)의 일부 표면이 노출된다. 이때, 희생막패턴(60A)은 도면부호 '60B'가 된다. 희생막패턴(60B)이 폴리실리콘을 포함하는 경우, 에치백 공정을 이용하여 리세스시킨다.
도 6d에 도시된 바와 같이, 전면에 컨포멀하게 금속질화막을 형성한다. 이후, 스페이서식각을 실시하여 희생스페이서(61)를 형성한다. 희생스페이서(61)는 활성영역(200)의 양쪽 측벽에 형성된다. 희생스페이서(61)는 티타늄질화막(TiN)을 포함한다.
도 6e에 도시된 바와 같이, 희생스페이서(61)가 형성된 활성영역(200) 사이를 갭필하는 갭필막(62)을 형성한다. 갭필막(62)은 산화막을 포함한다. 갭필막(62)은 스핀온절연막(Spin On Dielectric; SOD)을 포함한다.
이어서, 갭필막(62)을 평탄화한 후 에치백한다. 이에 따라, 리세스된 갭필막(62)이 형성된다.
갭필막(62)을 포함한 전면에 제3라이너막(63)을 형성한다. 제3라이너막(63)은 언도우프드 폴리실리콘을 포함한다.
도 6f에 도시된 바와 같이, 틸트이온주입(64)을 진행한다.
틸트이온주입(64)은 일정 각도로 틸트를 주어 도펀트(Dopnat)를 이온주입한다. 제3라이너막(63) 중에서 일부에 도펀트가 주입된다.
틸트이온주입(64) 공정은 소정 각도를 갖고 진행된다. 소정각도는 약 5～30°를 포함한다. 이온빔(Ion beam)은 하드마스크막패턴(47A)에 의해 일부가 새도우(Shadow)된다. 따라서, 제3라이너막(63)의 일부는 도핑되지만 나머지는 언도우프드로 잔류한다. 예를 들어, 이온주입되는 도펀트는 P형 도펀트, 바람직하게 보론(Boron)이며, 보론을 이온주입하기 위해 도펀트소스는 BF2를 사용한다. 그 결과, 제3라이너막(63)의 일부는 언도우프드로 잔류하는데, 이 부분은 하드마스크막패턴(47A)의 오른쪽에 인접하는 부분이다.
이와 같은 도펀트의 틸트이온주입(64)에 의해 제3라이너막 중 하드마스크막패턴(47A)의 상부면에 형성된 부분과 하드마스크막패턴(47A)의 왼쪽에 인접하는 일부는 도펀트가 도핑된 도우프드 제3라이너막(63A)이 된다. 도펀트가 주입되지 않은 제3라이너막은 언도우프드 제3라이너막(63B)이 된다.
도 6g에 도시된 바와 같이, 언도우프드 제3라이너막(63B)을 제거한다. 여기서, 제3라이너막으로 사용된 폴리실리콘은 도펀트의 도핑 유무에 따라 식각속도의 차이가 발생한다. 특히, 도펀트가 주입되지 않은 언도우프드 폴리실리콘은 습식식각속도가 빠르다. 따라서, 언도우프드 폴리실리콘만을 습식식각할 수 있는 선택비가 높은 케미컬을 이용하여 언도우프드 폴리실리콘을 선택적으로 제거한다. 언도우프드 제3라이너막(63B)은 습식식각(Wet etching) 또는 습식세정(Wet cleaning)을 이용하여 제거한다.
위와 같이 언도우프드 제3라이너막(63B)을 제거하면, 도우프드 제3라이너막(60A)만 잔류한다.
이어서, 희생스페이서(61) 중 어느 하나를 제거한다. 이에 따라, 갭필막(62)과 제2라이너막(51) 사이에 갭(도면부호 생략)이 형성된다. 희생스페이서(61)은 습식식각을 이용하여 제거한다. 이에 따라, 하나의 희생스페이서(61)가 잔류한다.
도 6h에 도시된 바와 같이, 측벽 일부를 노출시키기 위해 세정 공정(Cleaning process)을 진행한다.
세정 공정은 습식세정(Wet cleaning)을 포함한다. 습식세정은 불산(HF), BOE(Buffered Oxide Etchant) 등을 이용한다. 습식세정을 이용하면, 희생막(60B), 희생스페이서(61), 및 제2라이너막(51)을 손상시키지 않고 제1라이너막(50)을 선택적으로 제거할 수 있다. 제1라이너막(50) 제거시에 갭필막(62)도 제거된다.
상술한 바와 같이, 하드마스크막패턴(47A), 제1라이너막(50), 제2라이너막(51), 희생막패턴(60B) 및 희생스페이서(61)을 통틀어 '절연막'이라 약칭한다. 따라서, 절연막은 활성영역(200)의 어느 하나의 측벽 일부를 노출시키는 측벽콘택(52)을 제공한다.
후속하여, 도우프드 제3라이너막(63A)을 제거한다. 이때, 도우프드 제3라이너막(63A)과 희생막패턴(60B)이 동일하게 폴리실리콘이므로, 동시에 제거된다.
이어서, 희생스페이서(61)를 제거한다.
상술한 제2실시예에 따르면, 매립비트라인(53)을 금속막으로 형성하므로써 저항을 낮출 수 있다. 또한, 접합영역(45A) 형성시 제1감광막패턴(43) 및 이온주입을 이용하므로써 접합영역(45A)의 깊이 및 위치를 균일하게 형성할 수 있는 효과가 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
21 : 기판 22A : 제1절연막패턴
23A : 금속막패턴 24A : 배리어막패턴
25A : 스페이서 27 :제1활성영역
31 : 접합영역 32A : 제2활성영역

Claims (22)

  1. 기판 상에 제1도전막을 형성하는 단계;
    상기 제1도전막을 식각하여 복수의 매립비트라인을 형성하는 단계;
    상기 복수의 매립비트라인 사이에 제1활성영역을 형성하는 단계;
    상기 제1활성영역 내에 상기 매립비트라인과 연결되는 접합영역을 형성하는 단계; 및
    상기 제1활성영역 상에 트렌치에 의해 분리되는 제2활성영역을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 접합영역을 형성하는 단계는,
    상기 제1활성영역을 포함한 전면에 불순물이 도핑된 제2도전막을 형성하는 단계;
    상기 제2도전막을 식각하여 상기 매립비트라인과 제1활성영역에 동시에 중첩되는 제2도전막패턴을 형성하는 단계; 및
    어닐을 진행하여 상기 제1활성영역 내에 불순물을 확산시는 단계
    를 포함하는 반도체장치 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서,
    상기 제2도전막은, 불순물이 도핑된 폴리실리콘막을 포함하는 반도체장치 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서,
    상기 제2도전막은, N형 불순물이 도핑된 폴리실리콘막을 포함하는 반도체장치 제조 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1활성영역을 형성하는 단계는,
    에피택셜성장법을 이용하는 반도체장치 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 제1활성영역은 실리콘에피택셜막을 포함하는 반도체장치 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제2활성영역을 형성하는 단계는,
    상기 제1활성영역을 포함한 전면에 제3도전막을 형성하는 단계; 및
    하드마스크막패턴을 식각장벽으로 상기 제3도전막을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 제3도전막은 에피택셜성장법을 이용하여 형성하는 반도체장치 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 제3도전막은 실리콘에피택셜막을 포함하는 반도체장치 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1도전막은 금속막과 배리어막을 적층하여 형성하는 반도체장치 제조 방법.
  11. 기판 내에 비이온주입영역과 접합영역을 형성하는 단계;
    상기 기판 상에 도전막을 형성하는 단계;
    상기 도전막과 기판을 일정 깊이 식각하여 어느 하나의 측벽에서는 상기 비이온주입영역이 노출되고 다른 하나의 측벽에서는 상기 접합영역이 노출되는 트렌치를 형성하는 단계;
    상기 접합영역의 측벽을 선택적으로 노출시키는 측벽콘택을 갖는 절연막을 형성하는 단계; 및
    상기 트렌치 내부에 상기 접합영역과 연결되는 매립비트라인을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 비이온주입영역과 접합영역을 형성하는 단계는,
    상기 기판 상에 버퍼막을 형성하는 단계;
    상기 버퍼막 상에 감광막패턴을 형성하는 단계; 및
    상기 감광막패턴을 배리어로 하여 이온주입을 실시하는 단계
    를 포함하는 반도체장치 제조 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 비이온주입영역의 일부와 상기 접합영역의 일부가 동시에 중첩되는감광막패턴을 형성하는 단계; 및
    상기 감광막패턴을 식각장벽으로 상기 기판을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 매립비트라인을 형성하는 단계는,
    상기 트렌치를 갭필하는 금속막을 형성하는 단계; 및
    상기 금속막을 에치백하는 단계
    를 포함하는 반도체장치 제조 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제14항에 있어서,
    상기 금속막은 텅스텐막을 포함하는 반도체장치 제조 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 도전막은 에피택셜성장법을 이용하여 형성하는 반도체장치 제조 방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제16항에 있어서,
    상기 도전막은 실리콘에피택셜막을 포함하는 반도체장치 제조 방법.
  18. 기판;
    상기 기판 상에 일정 거리를 두고 이격된 복수의 매립비트라인;
    상기 매립비트라인 사이에 매립된 제1활성영역;
    상기 제1활성영역 내에 형성되어 상기 매립비트라인과 접촉하는 접합영역; 및
    상기 제1활성영역 상에 형성된 제2활성영역
    을 포함하는 반도체장치.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서,
    상기 제1활성영역과 제2활성영역은 실리콘에피택셜막을 포함하는 반도체장치.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서,
    상기 접합영역은 N형 불순물이 도핑되어 있는 반도체장치.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서,
    상기 매립비트라인은 금속막과 배리어막의 순서로 적층된 반도체장치.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서,
    상기 접합영역에 접촉하는 부분을 제외한 매립비트라인의 나머지 측벽 및 바닥에 형성된 절연막을 더 포함하는 반도체장치.
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