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KR101007136B1 - 발광 소자, 발광 소자 패키지 및 발광 소자 제조방법 - Google Patents

발광 소자, 발광 소자 패키지 및 발광 소자 제조방법 Download PDF

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KR101007136B1
KR101007136B1 KR20100014437A KR20100014437A KR101007136B1 KR 101007136 B1 KR101007136 B1 KR 101007136B1 KR 20100014437 A KR20100014437 A KR 20100014437A KR 20100014437 A KR20100014437 A KR 20100014437A KR 101007136 B1 KR101007136 B1 KR 101007136B1
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KR
South Korea
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layer
semiconductor layer
light emitting
emitting device
conductive semiconductor
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KR20100014437A
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손효근
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엘지이노텍 주식회사
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Publication date
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Abstract

실시예에 따른 발광 소자는 복수의 홈을 포함하는 제1 도전형 반도체층; 상기 제1 도전형 반도체층의 상면 및 상기 복수의 홈을 따라 형성되는 활성층; 상기 활성층 상에 형성되며 편평한 상면을 갖는 누설전류방지층; 및 상기 누설전류방지층 상에 제2 도전형 반도체층을 포함한다.

Description

발광 소자, 발광 소자 패키지 및 발광 소자 제조방법{LIGHT EMITTING DEVICE, LIGHT EMITTING DEVICE PACKAGE AND METHOD FOR FABRICATING THE SAME}
실시예는 발광 소자, 발광 소자 패키지 및 발광 소자 제조방법에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 전류를 빛으로 변환시키는 반도체 발광 소자이다. 최근 발광 다이오드는 휘도가 점차 증가하게 되어 디스플레이용 광원, 자동차용 광원 및 조명용 광원으로 사용이 증가하고 있으며, 형광 물질을 이용하거나 다양한 색의 발광 다이오드를 조합함으로써 효율이 우수한 백색 광을 발광하는 발광 다이오드도 구현이 가능하다.
실시예는 새로운 구조를 갖는 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지를 제공한다.
실시예는 양호한 결정성을 갖는 질화물 반도체 재질의 발광 소자를 제공한다.
실시예는 누설 전류가 감소된 발광 소자를 제공한다.
실시예에 따른 발광 소자는 복수의 홈을 포함하는 제1 도전형 반도체층; 상기 제1 도전형 반도체층의 상면 및 상기 복수의 홈을 따라 형성되는 활성층; 상기 활성층 상에 형성되며 편평한 상면을 갖는 누설전류방지층; 및 상기 누설전류방지층 상에 제2 도전형 반도체층을 포함한다.
실시예에 따른 발광 소자는 기판; 상기 기판 상에 1μm 내지 5μm의 두께로 형성되며, p형 도펀트로 도핑된 제1 도전형 반도체층; 상기 제1 도전형 반도체층의 상에 형성된 활성층; 및 상기 활성층 상에 형성되며, n형 도펀트로 도핑된 제2 도전형 반도체층을 포함한다.
실시예에 따른 발광 소자 제조방법은 기판 상에 복수의 홈을 포함하는 홈형성층을 형성하는 단계; 상기 홈형성층 상에 상기 복수의 홈의 형상이 잔존하도록 제1 도전형 반도체층을 형성하는 단계; 상기 제1 도전형 반도체층 상에 상기 복수의 홈의 형상이 잔존하도록 활성층을 형성하는 단계; 상기 활성층 상에 편평한 상면을 갖는 누설전류방지층을 형성하는 단계; 및 상기 누설전류방지층 상에 제2 도전형 반도체층을 형성하는 단계를 포함한다.
실시예에 따른 발광 소자 패키지는 패키지 몸체부; 상기 패키지 몸체부에 설치된 제1 리드전극 및 제2 리드전극; 상기 패키지 몸체부에 설치되어 상기 제1 리드전극 및 제2 리드전극에 전기적으로 연결되는 발광 소자; 및 상기 발광 소자를 포위하는 몰딩부재를 포함하며, 상기 발광 소자는 복수의 홈을 포함하는 제1 도전형 반도체층과, 상기 제1 도전형 반도체층의 상면 및 상기 복수의 홈을 따라 형성되는 활성층과, 상기 활성층 상에 형성되며 편평한 상면을 갖는 누설전류방지층과, 상기 누설전류방지층 상에 제2 도전형 반도체층을 포함한다.
실시예는 새로운 구조를 갖는 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지를 제공할 수 있다.
실시예는 양호한 결정성을 갖는 질화물 반도체 재질의 발광 소자를 제공할 수 있다.
실시예는 누설 전류가 감소된 발광 소자를 제공할 수 있다.
도 1은 실시예에 따른 발광 소자의 단면도이다.
도 2는 실시예에 따른 발광 소자를 이용한 수평형(Lateral) 전극 구조의 발광 소자의 단면도이다.
도 3은 실시예에 따른 발광 소자를 이용한 수직형(Vertical) 전극 구조의 발광 소자의 단면도이다.
도 4는 실시예에 따른 발광 소자를 포함하는 발광 소자 패키지의 단면도이다.
실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
이하, 첨부된 도면을 참조하여 실시예들에 따른 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지에 대해 설명한다.
도 1은 실시예에 따른 발광 소자(100)의 단면도이다.
도 1을 참조하면, 상기 발광 소자(100)는 기판(110), 상기 기판(110) 상에 버퍼층(112), 상기 버퍼층(112) 상에 언도프드(Undoped) 반도체층(120), 상기 언도프드 반도체층(120) 상에 홈형성층(123), 상기 홈형성층(123) 상에 초격자구조층(127), 상기 초격자구조층(127) 상에 제1 도전형 반도체층(130), 상기 제1 도전형 반도체층(130) 상에 활성층(140), 상기 활성층(140) 상에 누설전류방지층(145) 및 상기 누설전류방지층(145) 상에 제2 도전형 반도체층(150)을 포함할 수 있다.
상기 활성층(140)은 상기 제1 도전형 반도체층(130) 및 상기 제2 도전형 반도체층(150)으로부터 전자 및 정공을 제공받으며, 상기 전자 및 정공이 재결합함에 따라 빛 에너지를 생성한다.
상기 기판(110)은 예를 들어, 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 또는 Ge 중 적어도 하나로 형성될 수 있다.
비록 도시되지는 않았지만, 상기 기판(110)은 패턴이 형성된 PSS(Patterned Sapphire Substrate)로 선택되거나, 상기 기판(110)의 상면이 주 평면(main surface)에 대해 소정의 경사를 가지도록 형성될 수도 있으며, 이에 대해 한정하지는 않는다.
상기 기판(110)은 챔버(Chamber)에 로딩되어, 대략 1070℃의 온도로 열 세척(Thermal Cleaning)을 실시하여 준비될 수 있다.
상기 기판(110) 상에 형성되는 다수의 층들은 질화물 반도체층 일 수 있으며, 예를 들어 InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 가질 수 있다.
상기 질화물 반도체층들은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판(110) 상에는 상기 버퍼층(112)이 형성될 수 있다. 상기 버퍼층(112)은 상기 기판(110)과 상기 제1 도전형 반도체층(130) 사이의 격자 상수 차이를 완화시키기 위해 형성될 수 있다.
상기 버퍼층(112)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어, AlN, GaN 등으로 형성될 수 있다.
또한, 상기 버퍼층(112)의 성장 온도는 예를 들어, 400℃ 내지 1100℃일 수 있으며, 바람직하게는 400℃ 내지 600℃ 일 수 있다.
상기 버퍼층(112) 상에는 상기 언도프드 반도체층(120)이 형성될 수 있다. 상기 언도프드 반도체층(120)은 도전형 도펀트가 도핑되지 않아 상기 제1,2 도전형 반도체층(130,150) 등에 비해 낮은 전기 전도성을 가지는 층으로, 예를 들어, InxAlyGa1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 이때, 상기 언도프드 반도체층(120)의 성장 온도는 1000℃ 내지 1100℃ 일 수 있다.
상기 언도프드 반도체층(120)은 상기 기판(110)과 상기 제1 도전형 반도체층(130) 사이의 격자 상수 차이를 완화하는 한편, 상기 언도프드 반도체층(120) 상에 형성될 층들의 결정성을 향상시킬 수 있다.
상기 언도프드 반도체층(120) 상에는 표면에 복수의 홈(V-Pit)을 포함하는 상기 홈형성층(123)이 형성될 수 있다.
상기 홈형성층(123)의 재질은 상기 언도프드 반도체층(120)의 재질과 같을 수 있으며, 예를 들어, InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 바람직하게는 GaN으로 형성될 수 있다.
한편, 상기 홈형성층(123)의 성장 온도는 600℃ 내지 1000℃로 상기 언도프드 반도체층(120)에 비해 비교적 저온에서 형성된다. 이에 따라, 상기 홈형성층(123)은 성장 과정에서 표면에 뭉침 현상이 발생하게 되어, 상기 복수의 홈(124)을 포함하도록 형성되게 된다.
이러한 뭉침 현상은 상기 기판(110)과 상기 홈형성층(123) 사이의 격자 상수 차이가 그 주된 원인이 된다. 즉, 상기 언도프드 반도체층(120)의 경우 높은 성장 온도 때문에 상기 격자 상수 차이에도 표면이 비교적 편평하게 성장될 수 있지만, 상기 홈형성층(123)은 낮은 성장 온도에서 성장되므로 상기 격자 상수 차이가 성장 과정에 그대로 반영되어, 표면에 상기 복수의 홈(124)이 형성되는 것이다.
상기 홈형성층(123)을 상기 유기금속 화학 증착법(MOCVD)에 의해 형성하는 경우, 상기 홈형성층(123)은 챔버(chamber) 내부의 온도를 600℃ 내지 1000℃로 유지시켜주면서 상기 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 수소 가스(H2) 중 적어도 하나의 가스를 주입함으로써 형성될 수 있다.
상기 홈형성층(123)의 두께는 0.5μm 내지 5μm 일 수 있다.
상기 복수의 홈(124)들은 브이(V) 형상이 일 방향으로 길게 연장된 형상을 가지거나 원뿔 또는 다각뿔의 형상을 가질 수 있으며, 이에 대해 한정하지는 않는다.
상기 복수의 홈(124)들 각각의 상부의 지름(w)은 0.5μm 내지 1.5μm 일 수 있으며, 그 깊이는 0.3μm 내지 0.7μm 일 수 있다. 다만, 이에 대해 한정하지는 않는다.
한편, 상기 홈형성층(123)은 표면에 뭉침 현상이 발생하여 상기 복수의 홈(124)을 포함하도록 형성되는 대신, 양호한 결정성을 가지도록 형성될 수 있다. 즉, 상기 홈형성층(123)에는 상기 기판(110)과의 격자 상수 차이에 기인한 결함(defect) 또는 전위(dislocation) 등에 의해 상기 복수의 홈(124)이 형성되게 되지만, 상기 복수의 홈(124)이 형성되지 않은 영역의 결정성은 오히려 상기 뭉침 현상에 의해 양호해질 수 있다. 따라서, 상기 홈형성층(123)을 형성하고 그 위에 다수의 질화물 반도체층들을 형성함으로써 상기 발광 소자(100)의 휘도를 향상시킬 수 있다.
상기 홈형성층(123) 상에는 상기 초격자구조층(SLS : Super Lattice Structure)(127)이 형성될 수 있다. 상기 초격자구조층(127)은 서로 다른 재질의 복수의 층이 수차례 교번하여 적층된 층이다.
예를 들어, 상기 초격자구조층(127)은 InGaN층과 GaN층이 15회 내지 25회 반복하여 적층된 구조를 가질 수 있으며, 이때 상기 InGaN층과 GaN층의 두께는 각각 대략 5Å 및 25Å 일 수 있다.
상기 유기금속 화학 증착법(MOCVD)을 사용하는 경우, 상기 초격자구조층(127)은 상기 챔버에 트리메틸 갈륨 가스(TMGa), 트리메틸 인듐 가스(TMIn) 암모니아 가스(NH3), 질소 가스(N2), 수소 가스(H2) 중 적어도 하나의 가스를 주입함으로써 형성될 수 있다.
상기 초격자구조층(127)은 상기 복수의 홈(124)의 크기 및 형상을 제어할 수 있다. 즉, 상기 초격자구조층(127)에 포함되는 인듐(In)의 양과 성장 온도 등에 따라 상기 복수의 홈(124)의 상기 지름(w) 및 깊이가 결정될 수 있다.
상기 초격자구조층(127) 상에는 상기 제1 도전형 반도체층(130)이 형성될 수 있다. 상기 제1 도전형 반도체층(130)은 예를 들어, p형 반도체층으로 구현될 수 있는데, 상기 p형 반도체층은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 등에서 선택될 수 있으며, Zn, Mg, Ca, Sr, Ba 등의 p형 도펀트가 예를 들어 1020cm-3 내지 9*1021cm-3 의 도핑 농도로 도핑될 수 있다.
일반적으로, p형 반도체층은 활성층 상에 형성되므로, 활성층의 손상을 방지하기 위해 비교적 저온인 900℃ 내지 1000℃ 정도에서 1000Å 내지 2000Å의 두께를 가지도록 형성하게 된다.
하지만, 실시예에서는, p형 반도체층인 상기 제1 도전형 반도체층(130)이 상기 활성층(140)보다 먼저 형성되므로, 상기 제1 도전형 반도체층(130)을 비교적 높은 온도인 1100℃ 내지 1150℃의 성장 온도에서 형성하는 한편, 1μm 내지 5μm의 두께를 가지도록 형성할 수 있다. 따라서, 상기 제1 도전형 반도체층(130)의 결정성이 향상될 수 있으므로 상기 발광 소자(100)의 발광 효율이 향상될 수 있다.
상기 제1 도전형 반도체층(130)을 상기 유기금속 화학 증착법(MOCVD)을 사용하여 형성하는 경우, 상기 제1 도전형 반도체층(130)은 챔버 내부를 1100℃ 내지 1150℃의 성장 온도로 유지하면서 상기 챔버에 트리메틸 갈륨 가스(TMGa), 트리메틸 인듐 가스(TMIn), 트리메틸 알루미늄 가스(TMAl), 암모니아 가스(NH3), 질소 가스(N2), 수소 가스(H2) 중 적어도 하나의 가스 및 아연(Zn), 마그네슘(Mg)과 같은 p형 도펀트를 포함하는 가스를 주입하여 형성할 수 있으나, 이에 한정되는 것은 아니다.
이때, 상기 제1 도전형 반도체층(130)의 성장 온도(1100℃ 내지 1150℃)와 같은 고온에서는 도핑 효율을 높이기 위하여, 아연(Zn)을 이용하여 상기 제1 도전형 반도체층(130)에 도핑을 실시하는 것이 바람직하다.
한편, 갈륨(Ga)은 편평하게 성장되는 특징이 있으므로, 상기 제1 도전형 반도체층(130)을 성장하는 과정에서 상기 챔버(chamber) 내에 주입되는 상기 트리메틸 갈륨 가스(TMGa)의 양을 기존에 비해 대략 1/10 정도의 수치인 1 sccm(standard cubic centimeter per minute) 내지 2 sccm 으로 조절함으로써, 상기 홈형성층(123)에서 형성된 상기 복수의 홈(124)의 형상이 상기 제1 도전형 반도체층(130)에 그대로 잔존할 수 있다.
또한 이처럼 상기 갈륨 가스(TMGa)를 천천히 주입함에 따라, 도전형 도펀트인 아연(Zn), 마그네슘(Mg) 등이 성장 과정에서 효율적으로 활성화될 수 있는 효과가 있다.
상기 제1 도전형 반도체층(130) 상에는 상기 활성층(140)이 형성될 수 있다.
상기 활성층(140)은 예를 들어, InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체 재료를 포함하여 형성할 수 있으며, 양자선(Quantum wire)구조, 양자점(Quantum dot)구조, 단일 양자 우물 구조 또는 다중 양자 우물 구조(MQW : Multi Quantum Well) 중 어느 하나로 형성될 수 있다.
상기 활성층(140)이 상기 다중 양자 우물 구조(MQW)로 형성되는 경우, 상기 활성층(140)은 복수의 양자우물층과 복수의 장벽층이 서로 반복적으로 적층되어 형성될 수 있다. 상기 복수의 양자우물층 및 복수의 장벽층은 각각 InxGa1 -xN(0.15≤x<1) 및 InyGa1 -yN(0<y≤0.03)의 반도체 재질을 가지도록 형성될 수 있다.
예를 들어, 상기 유기금속 화학 증착법(MOCVD)을 사용하는 경우, 상기 활성층(140)은 챔버에 트리메틸 갈륨 가스(TMGa), 트리메틸 인듐 가스(TMIn), 암모니아 가스(NH3), 질소 가스(N2) 등을 주입하여 InGaN/GaN 구조를 갖는 다중 양자우물구조로 형성될 수 있으나, 이에 한정되는 것은 아니다.
이때, 실시예에서는, 상기 복수의 양자우물층은 대략 0.5Å/min 내지 1Å/min의 성장 속도로 성장하고, 상기 복수의 장벽층은 대략 5Å/min 내지 10Å/min의 성장 속도로 성장할 수 있다.
이처럼 상기 복수의 양자우물층을 상기 복수의 장벽층에 비해 저속으로 성장함으로써, 상기 복수의 양자우물층에 포함되는 인듐(In)의 양의 세밀한 조절이 가능하여 잉여 인듐(In)의 양을 최소화할 수 있다. 인듐(In)은 뭉침 현상을 가지면서 성장하는 특징을 가지므로, 이와 같은 인듐(In) 양의 조절은 상기 활성층(140) 표면의 뭉침 현상을 최소화하여 상기 발광 소자(100)의 발광 효율을 향상시킬 수 있다.
상기 활성층(140) 상에는 상기 누설전류방지층(145)이 형성될 수 있다.
상기 누설전류방지층(145)은 비교적 높은 밴드갭(band gap) 에너지 및 저항을 가지도록 형성되어 상기 발광 소자(100)의 전 영역에 대해 전류를 스프레딩할 수 있다. 또한, 상기 누설전류방지층(145)은 상기 복수의 홈(124)에 의해 침강된 영역을 메우면서 성장되어 상기 발광 소자(100)의 표면을 평탄하게 하여 전류의 누설을 최소화할 수 있다.
상기 누설전류방지층(145)은 제1 누설전류방지층(143) 및 제2 누설전류방지층(147) 중 적어도 하나를 포함할 수 있다.
상기 제1 누설전류방지층(143)은 예를 들어, InxAlyGa1 -x- yN (0<x≤0.03, 0<y<1, 0<x+y<1)의 반도체 재질로 형성될 수 있으며, 적어도 일부 영역에 실리콘(Si) 등의 n형 도펀트를 포함하는 n형 반도체층으로 형성될 수 있다.
상기 제1 누설전류방지층(143)의 두께는 0.3μm 내지 0.7μm 일 수 있으며, 그 성장 온도는 900℃ 내지 1000℃ 일 수 있다.
상기 제2 누설전류방지층(147)은 n형 도펀트가 도핑된 AlGaN층과 GaN층이 수차례 반복적으로 적층되어 형성된 초격자 구조(SLS)를 가질 수 있다.
예를 들어, 상기 AlGaN층과 GaN층의 두께는 각각 대략 20Å 및 30Å일 수 있으며, 두 층은 대략 10주기 반복하여 형성될 수 있다. 또한 상기 제2 누설전류방지층(147)의 성장 온도는 1000℃ 내지 1100℃ 일 수 있다.
상기 누설전류방지층(145)은 알루미늄(Al)을 포함하여 상기 활성층(140)에 비해 높은 밴드갭 에너지 및 저항을 가지므로, 상기 활성층(140)과 상기 누설전류방지층(145) 사이의 밴드갭 에너지 및 저항 차이에 의해 상기 발광 소자(100)에는 효과적으로 전류 스프레딩이 일어날 수 있다.
상기 누설전류방지층(145) 상에는 상기 제2 도전형 반도체층(150)이 형성될 수 있다.
상기 제2 도전형 반도체층(150)은 예를 들어, n형 반도체층을 포함할 수 있는데, 상기 n형 반도체층은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 예를 들어, 5*1018cm-3 내지 3*1019cm-3의 도핑 농도로 도핑될 수 있다.
예를 들어, 상기 유기금속 화학 증착법(MOCVD)을 사용하는 경우, 상기 제2 도전형 반도체층(150)은 챔버에 트리메틸 갈륨 가스(TMGa), 트리메틸 인듐 가스(TMIn), 트리메틸 알루미늄 가스(TMAl), 암모니아 가스(NH3), 질소 가스(N2), 수소 가스(H2) 중 적어도 하나의 가스 및 실리콘(Si)과 같은 n형 도펀트를 포함하는 실란 가스(SiH4)가 주입되어 형성될 수 있다. 다만, 이에 대해 한정하지는 않는다.
상기 제2 도전형 반도체층(150)의 성장 온도는 1000℃ 내지 1100℃ 이므로, 상기 활성층(140)의 손상을 방지하기 위해 상기 제2 도전형 반도체층(150)의 두께는 1μm 내지 1.5μm 로 형성할 수 있으나, 이에 대해 한정하지는 않는다.
상기 제2 도전형 반도체층(150)은 n형 반도체층이므로, 상기 제2 도전형 반도체층(150) 상면에 n형 반도체층에 용이하게 오믹 접촉을 하는 컨택층(미도시)을 용이하게 형성할 수 있는 장점이 있다.
도 2는 실시예에 따른 발광 소자(100)를 이용한 수평형(Lateral) 전극 구조의 발광 소자(100A)의 단면도이다.
도 2를 참조하면, 상기 수평형 전극 구조의 발광 소자(100A)는 기판(110), 상기 기판(110) 상에 버퍼층(112), 상기 버퍼층(112) 상에 언도프드(Undoped) 반도체층(120), 상기 언도프드 반도체층(120) 상에 홈형성층(123), 상기 홈형성층(123) 상에 초격자구조층(127), 상기 초격자구조층(127) 상에 제1 도전형 반도체층(130), 상기 제1 도전형 반도체층(130) 상에 활성층(140), 상기 활성층(140) 상에 누설전류방지층(145), 상기 누설전류방지층(145) 상에 제2 도전형 반도체층(150), 상기 제1 도전형 반도체층(130) 상에 제1 전극(131) 및 상기 제2 도전형 반도체층(130) 상에 제2 전극(152)을 포함할 수 있다.
즉, 상기 수평형 전극 구조의 발광 소자(100A)는 실시예에 따른 발광 소자(100)에 상기 제1 도전형 반도체층(130)이 노출되도록 메사 에칭(Mesa Etching)을 실시한 후, 노출된 상기 제1 도전형 반도체층(130) 상에 상기 제1 전극(131)을 형성하고, 상기 제2 도전형 반도체층(150) 상에 상기 제2 전극(151)을 형성함으로써 제공될 수 있다.
서로 수평 방향으로 배치되는 상기 제1,2 전극(131,151)은 외부 전원과 연결되어, 상기 수평형 전극 구조의 발광 소자(100A)에 전원을 제공할 수 있다.
한편, 상기 제1 전극(131)과 상기 제1 도전형 반도체층(130) 사이 및 상기 제2 전극(150)과 상기 제2 도전형 반도체층(150) 사이에는 오믹 접촉(Ohmic Contact)을 위해 각각 컨택층(미도시)이 형성될 수 있다.
상기 컨택층(미도시)은 투광성컨택층 또는 반사컨택층일 수 있다.
상기 투광성컨택층은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, ZnO 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
상기 반사컨택층은 반사 효율이 높은 은(Ag), 알루미늄(Al), 팔라듐(Pd), 백금(Pt), 구리(Cu) 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
도 3은 실시예에 따른 발광 소자(100)를 이용한 수직형(Vertical) 전극 구조의 발광 소자(100B)의 단면도이다.
도 3을 참조하면, 상기 수직형 전극 구조의 발광 소자(100B)는 제1 도전형 반도체층(130), 상기 제1 도전형 반도체층(130) 상에 활성층(140), 상기 활성층(140) 상에 누설전류방지층(145), 상기 누설전류방지층(145) 상에 제2 도전형 반도체층(150), 상기 제2 도전형 반도체층(150) 상에 반사층(160), 상기 반사층(160) 상에 전도성 지지부재(170) 및 상기 제1 도전형 반도체층(130) 아래에 제3 전극(132)을 포함할 수 있다.
즉, 상기 수직형 전극 구조의 발광 소자(100B)는 실시예에 따른 발광 소자(100)에 상기 전도성 지지부재(170)를 형성한 후, 기판(미도시)을 제거하고 상기 제3 전극(132)을 형성함으로써 제공될 수 있다.
서로 수직 방향으로 배치되는 상기 전도성 지지부재(170) 및 상기 제3 전극(132)은 상기 수직형 전극 구조의 발광 소자(100B)에 전원을 제공할 수 있다.
상기 전도성 지지부재(170)는 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu), 몰리브덴(Mo) 또는 불순물이 주입된 반도체 기판 중 적어도 어느 하나로 형성될 수 있다.
상기 반사층(160)은 반사 효율이 높은 은(Ag), 알루미늄(Al), 팔라듐(Pd), 백금(Pt), 구리(Cu) 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다.
상기 기판(미도시)은 레이저 리프트 오프(Laser Lift Off) 공정 또는/및 에칭 공정에 의해 제거될 수 있으며, 상기 기판(미도시)을 제거한 후 상기 제1 도전형 반도체층(130)의 표면을 연마하는 에칭 공정이 실시될 수도 있다.
<발광 소자 패키지>
도 4는 실시예에 따른 발광 소자(100)를 포함하는 발광 소자 패키지의 단면도이다.
도 4를 참조하면, 실시예에 따른 발광 소자 패키지는 패키지 몸체부(20)와, 상기 패키지 몸체부(20)에 설치된 제1 리드전극(31) 및 제2 리드전극(32)과, 상기 패키지 몸체부(20)에 설치되어 상기 제1 리드전극(31) 및 제2 리드전극(32)과 전기적으로 연결되는 실시예에 따른 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩부재(40)를 포함한다.
상기 패키지 몸체부(20)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(100)의 주위에 경사면이 형성될 수 있다.
상기 제1 리드전극(31) 및 제2 리드전극(32)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다. 또한, 상기 제1 리드전극(31) 및 제2 리드전극(32)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(100)는 상기 패키지 몸체부(20) 상에 설치되거나 상기 제1 리드전극(31) 또는 제2 리드전극(32) 상에 설치될 수 있다.
상기 발광 소자(100)는 와이어를 통해 상기 제1 리드전극(31) 및 제2 리드전극(32)과 전기적으로 연결되는 와이어 방식으로 도시되었으나, 이에 대해 한정하지는 않으며, 예를 들어, 상기 발광 소자(100)는 상기 제1 리드전극(31) 및 제2 리드전극(32)과 플립칩 방식 또는 다이 본딩 방식에 의해 전기적으로 연결될 수도 있다.
상기 몰딩부재(40)는 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(40)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
상기 발광 소자 패키지는 상기에 개시된 실시예들의 발광 소자 중 적어도 하나를 하나 또는 복수 개를 탑재함으로써 형성될 수 있으며, 이에 대해 한정하지는 않는다.
실시예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이되며, 상기 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다.
또 다른 실시 예는 상술한 실시예들에 기재된 반도체 발광소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 발광 소자 110 : 기판
112 : 버퍼층 120 : 언도프드 반도체층
123 : 홈형성층 127 : 초격자구조층
130 : 제1 도전형 반도체층 140 : 활성층
145 : 누설전류방지층 150 : 제2 도전형 반도체층

Claims (20)

  1. 복수의 홈을 포함하는 제1 도전형 반도체층;
    상기 제1 도전형 반도체층의 상면 및 상기 복수의 홈을 따라 형성되는 활성층;
    상기 활성층 상에 형성되며 편평한 상면을 갖는 누설전류방지층; 및
    상기 누설전류방지층 상에 제2 도전형 반도체층을 포함하는 발광 소자.
  2. 제 1항에 있어서,
    상기 복수의 홈의 형상은 브이(V) 형상이 일 방향으로 길게 연장된 형상, 원뿔 형상 및 다각뿔의 형상 중 어느 하나를 포함하는 발광 소자.
  3. 제 1항에 있어서,
    상기 누설전류방지층의 밴드갭 에너지는 상기 활성층의 밴드갭 에너지보다 큰 발광 소자.
  4. 제 1항에 있어서,
    상기 누설전류방지층은 제1 누설전류방지층 및 제2 누설전류방지층 중 적어도 하나를 포함하며,
    상기 제1 누설전류방지층은 InxAlyGa1 -x- yN (0<x≤0.03, 0<y<1, 0<x+y<1)을 포함하고, 상기 제2 누설전류방지층은 n형 도펀트가 도핑된 AlGaN층과 GaN층을 포함하는 구조가 반복적으로 적층된 초격자 구조를 갖는 발광 소자.
  5. 제 1항에 있어서,
    상기 제1 도전형 반도체층은 1μm 내지 5μm의 두께를 가지고,
    상기 제2 도전형 반도체층은 1μm 내지 1.5μm의 두께를 가지는 발광 소자.
  6. 제 1항에 있어서,
    상기 제1 도전형 반도체층은 Zn을 포함하는 발광 소자.
  7. 제 1항에 있어서,
    상기 제1 도전형 반도체층 아래에 홈형성층 및 상기 홈형성층 아래에 언도프드 반도체층을 포함하며,
    상기 홈형성층은 복수의 제2 홈을 포함하는 발광 소자.
  8. 제 7항에 있어서,
    상기 홈형성층 및 상기 언도프드 반도체층은 같은 재질인 발광 소자.
  9. 제 7항에 있어서,
    상기 홈형성층과 상기 제1 도전형 반도체층 사이에 반복적으로 적층된 InGaN층과 GaN층을 포함하는 초격자구조층을 포함하는 발광 소자.
  10. 제 7항에 있어서,
    상기 홈형성층의 두께는 0.5μm 내지 5μm 인 발광 소자.
  11. 제 7항에 있어서,
    상기 복수의 제2 홈의 상부의 지름은 0.5μm 내지 1.5μm이고, 깊이는 0.3μm 내지 0.7μm인 발광 소자.
  12. 기판;
    상기 기판 상에 형성되며, 복수의 홈을 포함하는 홈 형성층;
    상기 홈 형성층 상에 1μm 내지 5μm의 두께로 형성되며, p형 도펀트로 도핑된 제1 도전형 반도체층;
    상기 제1 도전형 반도체층의 상에 형성된 활성층; 및
    상기 활성층 상에 형성되며, n형 도펀트로 도핑된 제2 도전형 반도체층을 포함하는 발광 소자.
  13. 삭제
  14. 제 12항에 있어서,
    상기 활성층 및 상기 제2 도전형 반도체층 사이에 누설전류방지층을 포함하며, 상기 누설전류방지층의 밴드갭 에너지는 상기 활성층의 밴드갭 에너지보다 큰 발광 소자.
  15. 제 12항에 있어서,
    상기 제2 도전형 반도체층은 1μm 내지 1.5μm의 두께를 가지는 발광 소자.
  16. 기판 상에 복수의 홈을 포함하는 홈형성층을 형성하는 단계;
    상기 홈형성층 상에 상기 복수의 홈의 형상이 잔존하도록 제1 도전형 반도체층을 형성하는 단계;
    상기 제1 도전형 반도체층 상에 상기 복수의 홈의 형상이 잔존하도록 활성층을 형성하는 단계;
    상기 활성층 상에 편평한 상면을 갖는 누설전류방지층을 형성하는 단계; 및
    상기 누설전류방지층 상에 제2 도전형 반도체층을 형성하는 단계를 포함하는 발광 소자 제조방법.
  17. 제 16항에 있어서,
    상기 제1 도전형 반도체층은 p형 도펀트를 포함하고, 상기 제2 도전형 반도체층은 n형 도펀트를 포함하는 발광 소자 제조방법.
  18. 제 16항에 있어서,
    상기 홈형성층은 InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)을 포함하며, 600℃ 내지 1000℃의 성장 온도에서 형성되는 발광 소자 제조방법.
  19. 제 16항에 있어서,
    상기 제1 도전형 반도체층은 1100℃ 내지 1150℃의 성장 온도에서 형성되며, 1μm 내지 5μm의 두께를 가지도록 형성되는 발광 소자 제조방법.
  20. 패키지 몸체부;
    상기 패키지 몸체부에 설치된 제1 리드전극 및 제2 리드전극;
    상기 패키지 몸체부에 설치되어 상기 제1 리드전극 및 제2 리드전극에 전기적으로 연결되는 발광 소자; 및
    상기 발광 소자를 포위하는 몰딩부재를 포함하며,
    상기 발광 소자는 복수의 홈을 포함하는 제1 도전형 반도체층과, 상기 제1 도전형 반도체층의 상면 및 상기 복수의 홈을 따라 형성되는 활성층과, 상기 활성층 상에 형성되며 편평한 상면을 갖는 누설전류방지층과, 상기 누설전류방지층 상에 제2 도전형 반도체층을 포함하는 발광 소자 패키지.
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