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KR100986560B1 - 발광소자 및 그 제조방법 - Google Patents

발광소자 및 그 제조방법 Download PDF

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KR100986560B1
KR100986560B1 KR1020100013041A KR20100013041A KR100986560B1 KR 100986560 B1 KR100986560 B1 KR 100986560B1 KR 1020100013041 A KR1020100013041 A KR 1020100013041A KR 20100013041 A KR20100013041 A KR 20100013041A KR 100986560 B1 KR100986560 B1 KR 100986560B1
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KR
South Korea
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electrode
contact
substrate
conductive semiconductor
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Application number
KR1020100013041A
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정환희
이상열
문지형
송준오
최광기
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엘지이노텍 주식회사
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Abstract

실시 예는 발광소자 및 그 제조방법에 관한 것이다.
실시 예에 따른 발광소자는, 제1도전형 반도체층, 상기 제1도전형 반도체층 아래에 활성층, 상기 활성층 아래에 제2도전형 반도체층을 포함하는 복수의 화합물 반도체층; 상기 복수의 화합물 반도체층 아래에 접촉층; 상기 접촉층 아래에 접합층; 상기 복수의 화합물 반도체층과 상기 접합층 사이의 둘레에 형성된 제1절연층; 상기 접합층 아래에 기판; 상기 기판의 제1영역을 통해 관통되는 제1전극; 상기 제1전극과 상기 제1도전형 반도체층 사이를 전기적으로 연결하는 제1접촉 전극; 상기 기판의 제2영역을 통해 관통되며 상기 접촉층에 전기적으로 연결된 제2전극; 및 상기 제1전극과 상기 접촉층을 절연시키는 제2절연층을 포함한다.

Description

발광소자 및 그 제조방법{LIGHT EMITTING DEVICE AND FABRICATION METHOD THEREOF}
실시 예는 발광소자 및 그 제조방법에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
발광 다이오드(Light Emitting Diode : LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
이러한 질화물 반도체 재료를 이용한 LED 혹은 LD의 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 핸드폰의 키패드 발광부, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다.
실시 예는 새로운 수직형 구조를 갖는 발광소자 및 그 제조방법을 제공한다.
실시 예는 반도체층 위에 패드를 구비하지 않는 수직형 구조의 발광소자 및 그 제조방법을 제공한다.
실시 예에 따른 발광소자는, 제1도전형 반도체층, 상기 제1도전형 반도체층 아래에 활성층, 상기 활성층 아래에 제2도전형 반도체층을 포함하는 복수의 화합물 반도체층; 상기 복수의 화합물 반도체층 아래에 접촉층; 상기 접촉층 아래에 접합층; 상기 복수의 화합물 반도체층과 상기 접합층 사이의 둘레에 형성된 제1절연층; 상기 접합층 아래에 기판; 상기 기판의 제1영역을 통해 관통되는 제1전극; 상기 제1전극과 상기 제1도전형 반도체층 사이를 전기적으로 연결하는 제1접촉 전극; 상기 기판의 제2영역을 통해 관통되며 상기 접촉층에 전기적으로 연결된 제2전극; 및 상기 제1전극과 상기 접촉층을 절연시키는 제2절연층을 포함한다.
실시 예에 따른 발광 소자 제조방법은, 제1기판 위에 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 복수의 화합물 반도체층을 형성하는 단계; 상기 복수의 화합물 반도체층의 상면 둘레에 제1절연층을 형성하는 단계; 상기 복수의 화합물 반도체층 위에 접촉층을 형성하는 단계; 상기 접촉층 위에 제1접합층을 형성하는 단계; 제2기판 위의 제2접합층과 상기 제1접합층을 접합시키는 단계; 상기 제1기판을 제거하는 단계; 상기 복수의 화합물 반도체층의 칩 경계 영역을 에칭하는 단계; 상기 제2기판의 제1영역 및 제2영역에 쓰루 홀을 형성하여 제1전극 및 제2전극을 형성하는 단계; 및 상기 제1전극과 상기 제1도전형 반도체층 사이를 연결해주는 제1접촉 전극을 형성하는 단계를 포함한다.
실시 예는 반도체층 위에 패드를 제거할 수 있어, 반도체층의 상면에서의 광 추출 효율을 개선시켜 줄 수 있다.
실시 예는 수평형 칩에 비해 발광 면적의 감소를 개선시켜 줄 수 있다.
실시 예는 기판 아래에 본딩 전극을 배치함으로써, 발광 영역이 감소되는 것을 개선시켜 줄 수 있다.
실시 예는 광 효율을 개선시켜 줄 수 있다.
실시 예는 반도체 발광소자의 신뢰성을 개선시켜 줄 수 있다.
도 1은 제1실시 예에 따른 발광소자를 나타낸 측 단면도이다.
도 2 내지 도 10은 도 1의 제조과정을 나타낸 도면이다.
도 11은 제2실시 예에 따른 발광소자를 나타낸 측 단면도이다.
도 12는 제3실시 예에 따른 발광소자를 나타낸 측 단면도이다.
도 13은 제4실시 예에 따른 발광소자를 나타낸 측 단면도이다.
도 14는 제5실시 예에 따른 발광소자를 나타낸 측 단면도이다.
도 15는 제6실시 예에 따른 발광소자 패키지를 나타낸 측 단면도이다.
상기의 실시 예를 설명함에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다. 도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 각 실시 예의 기술적 특징은 각 실시 예로 한정하지 않고 다른 실시 예에 선택적으로 적용될 수 있다.
이하, 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 제1실시 예에 따른 발광소자를 나타낸 단면도이다.
도 1을 참조하면, 발광소자(100)는 제1도전형 반도체층(110), 활성층(120), 제2도전형 반도체층(130), 접촉층(140), 접합층(145), 기판(150), 제1절연층(160), 제2절연층(162), 제3절연층(165), 제1접촉전극(171), 제1전극(173), 제2전극(183), 제1리드 전극(175), 제2리드 전극(185)을 포함한다.
상기 발광소자(100)는 복수의 화합물 반도체층 예컨대, 3족-5족 원소의 화합물 반도체층을 이용한 LED를 포함하며, 상기 LED는 청색, 녹색, 또는 적색 등과 같은 광을 방출하는 유색 LED이거나 UV LED일 수 있다. 상기 LED의 방출 광은 실시 예의 기술적 범위 내에서 다양한 반도체를 이용하여 구현될 수 있다.
발광 소자(100)는 기판(150)의 상부에 배치된 제1도전형 반도체층(110), 활성층(120) 및 제2도전형 반도체층(130)을 포함하는 복수의 화합물 반도체층이 적층된다.
상기 제1도전형 반도체층(110)은 제1도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형이 N형 반도체인 경우, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함한다. 상기 제1도전형 반도체층(110)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1도전형 반도체층(110)은 활성층(120)과 동일한 면적 또는 그 이상으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(110)의 상면에는 러프니스 또는 패턴(112)이 형성될 수 있으며, 상기 러프니스 또는 패턴(112)은 뿔 형상 또는 기둥 형상으로 형성되어 광 추출 효율을 개선시켜 줄 수 있다. 상기 제1도전형 반도체층(110)의 상면 외측은 상면 내측보다 높이 형성되거나 낮게 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(110)의 상면에는 전류 확산층이 형성될 수 있으며, 상기 전류 확산층은 금속 산화물 또는 금속 질화물을 포함하며, 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), ITON, IZON, IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 등으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(110) 아래에는 활성층(120)이 형성되며, 상기 활성층(120)은 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 또한, 양자선(Quantum wire)구조 또는 양자점(Quantum dot)구조를 포함할 수도 있다.
상기 활성층(120)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, 및 InGaN 우물층/InGaN 장벽층의 주기 중 적어도 하나의 주기를 포함할 수 있다.
상기 활성층(120)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수 있으며, 상기 도전형 클래드층은 GaN계 반도체로 형성될 수 있다.
상기 활성층(120) 아래에는 상기 제2도전형 반도체층(130)이 형성되며, 상기 제 2도전형 반도체층(130)은 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형이 P형 반도체인 경우, 상기 제2도전형 도펀트는 Mg, Zn 등과 같은 P형 도펀트를 포함한다. 상기 제2도전형 반도체층(130)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.
또한 상기 제2도전형 반도체층(130) 아래에는 제3도전형 반도체층 예컨대, 제2도전형과 반대의 극성을 갖는 반도체층이 형성될 수 있다. 이에 따라 발광 구조물(135)은 N-P 접합, P-N 접합, N-P-N 접합, P-N-P 접합 구조 중 적어도 하나가 형성될 수 있다. 이하의 설명에서는 발광 구조물(135)의 하층에는 제2도전형 반도체층(130)이 배치된 구조를 일 예로 설명하기로 한다.
상기 제2도전형 반도체층(130)의 아래에는 접촉층(140)이 배치되며, 상기 접촉층(140)의 아래에는 접합층(145)이 배치되며, 상기 접합층(145) 아래에는 기판(150)이 배치된다.
상기 접촉층(140)은 오믹층 또는/및 반사층을 포함할 수 있다. 상기 오믹층은 층 또는 복수의 패턴으로 형성될 수 있으며, 금속, 산화물 및 질화물 재질 중 적어도 하나를 포함할 수 있다. 상기 오믹층은 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh and Pd. 중 적어도 하나를 포함할 수 있다. 상기 반사층은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다.
상기 접촉층(140)은 상기 제1절연층(160)의 아래까지 연장될 수 있으며, 이에 대해 한정하지는 않는다.
상기 접촉층(140)과 상기 제2도전형 반도체층(130) 사이에는 산화물을 이용한 도전성 또는 절연성 물질의 패턴을 더 형성하여 접촉 계면 간의 저항 차이가 있도록 형성할 수 있다.
상기 기판(150)과 상기 접촉층(140) 사이에는 접합층(145)이 형성되며, 상기 접합층(145)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다. 상기 접합층(145)은 서로 다른 접합층을 접합시켜 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 접합층(145)은 상기 제1절연층(160)의 아래 일측 또는 전체에 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판(150)은 절연 재질, 예컨대 사파이어 기판(Al203), ZnO 등을 사용할 수 있다. 이러한 기판(150)은 상기 반도체층(110,120,130)의 성장에 사용되지 않는 기판으로서, 칩 아래에 별도로 배치된 형태이다. 이하, 실시 예에서는 상기 기판으로서 사파이어와 같은 절연 기판을 그 예로 설명하기로 한다.
상기 제1절연층(160)의 내측은 상기 접합층(145)와 제2도전형 반도체층(130) 사이에 형성되며, 외측은 발광 구조물(135)의 외측인 채널 영역으로 연장될 수 있다.
제2절연층(162)은 상기 접촉층(140) 및 상기 접합층(145)의 외측 채널 영역에 형성된다. 상기 제3절연층(165)은 상기 반도체층(110,120,130)의 둘레에 형성될 수 있다. 상기 제1 내지 제3절연층(160,162,165)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 , TiO2 등으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2절연층(162)과 상기 기판(150)의 제1영역을 관통하는 적어도 하나의 제1쓰루 홀(155)이 형성되며, 상기 제1쓰루 홀(155)에는 제1전극(173)이 형성된다. 상기 제1절연층(160), 상기 접합층(145) 및 상기 기판(150)의 제2영역을 관통하는 적어도 하나의 제2쓰루 홀(156)이 형성되며, 상기 제2쓰루 홀(156)에는 제2전극(183)이 형성된다. 상기의 쓰루 홀(155,156)은 드릴 또는 레이저 등을 이용할 수 있다.
상기 제1접촉 전극(171)은 하나 또는 복수로 배치되며, 제1전극(173)과 상기 제1도전형 반도체층(110) 사이를 전기적으로 연결해 준다.
상기 제1접촉전극(171)의 상단은 상기 제1도전형 반도체층(110)의 상면에 연결되고, 그 나머지는 상기 반도체층(110,120,130)의 측면에 배치된 제3절연층(165)을 따라 상기 제1전극(173)의 상단에 접촉된다. 상기 제1접촉 전극(171)은 제1도전형 반도체층(110)과의 오믹 접촉, 금속층 간의 접착성, 반사 특성, 전도성 특성 등을 고려하여 상기 물질 등에서 선택될 수 있다.
상기 제1접촉 전극(171) 및 제1전극(173)은 Cr, Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Cu 및 Au 중 어느 하나 또는 복수의 물질을 혼합하여 단층 또는 다층으로 형성될 수 있다.
상기 제2전극(183)은 Ti, Al, Al alloy, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Ag alloy, Au, Hf, Pt, Ru 및 Au 등 중에서 하나 이상의 물질 또는 합금을 이용하여 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판(150)의 아래에는 제1리드 전극(175) 및 제2리드 전극(185)이 배치된다. 상기 제1리드 전극(175) 및 제2리드 전극(185)은 서로 이격되며, 본딩층으로 기능하게 된다.
상기 제1리드 전극(175)은 상기 제1전극(173)의 하단에 연결되며, 상기 제2리드 전극(185)은 상기 제2전극(183)의 하단에 연결된다.
도 2 내지 도 10은 도 1의 제조과정을 나타낸 도면이다.
도 2를 참조하면, 제1기판(101)은 성장 장비에 로딩되고, 그 위에 2족 내지 6족 원소의 화합물 반도체를 이용하여 층 또는 패턴 형태로 형성될 수 있다.
상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 제1기판(101)은 도전성 기판 또는 절연성 기판 등을 포함할 수 있으며, 예컨대, 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다. 이러한 제1기판(101)의 상면에는 렌즈 형상 또는 스트라이프 형상의 요철 패턴이 형성될 수 있다. 또한 상기 제1기판(101) 위에는 화합물 반도체층이 형성되며, 상기 화합물 반도체층은 2족 내지 6족 원소의 화합물 반도체를 이용한 층 또는 패턴으로 형성될 수 있으며, 예컨대, ZnO층(미도시), 버퍼층(미도시), 언도프드 반도체층(미도시) 중 적어도 한 층이 형성될 수 있다. 상기 버퍼층 또는 언도프드 반도체층은 예컨대, 3족-5족 원소의 화합물 반도체를 이용하여 형성될 수 있으며, 상기 버퍼층은 상기 기판과의 격자 상수의 차이를 줄여주게 되며, 상기 언도프드 반도체층은 도핑하지 않는 GaN계 반도체로 형성될 수 있다.
상기 제1기판(101) 위에는 제 1도전형 반도체층(110)이 형성되고, 상기 제 1도전형 반도체층(110) 위에는 활성층(120)이 형성되며, 상기 활성층(120) 위에는 제 2도전형 반도체층(130)이 형성된다. 상기 각 층의 위 또는 아래에는 다른 층이 배치될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(110)은 제1도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형이 N형 반도체인 경우, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함한다. 상기 제1도전형 반도체층(110)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(110) 위에는 활성층(120)이 형성되며, 상기 활성층(120)은 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(120)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, 및 InGaN 우물층/InGaN 장벽층의 주기 중 적어도 하나의 주기를 포함할 수 있다.
상기 활성층(120)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수 있으며, 상기 도전형 클래드층은 GaN계 반도체 또는 상기 활성층보다 밴드 갭이 높은 물질로 형성될 수 있다.
상기 활성층(120) 위에는 상기 제2도전형 반도체층(130)이 형성되며, 상기 제 2도전형 반도체층(130)은 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형이 P형 반도체인 경우, 상기 제2도전형 도펀트는 Mg, Zn 등과 같은 P형 도펀트를 포함한다. 상기 제2도전형 반도체층(130)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(110), 상기 활성층(120) 및 상기 제2도전형 반도체층(130)은 발광 구조물(135)로 정의될 수 있다. 또한 상기 제2도전형 반도체층(130) 위에는 제3도전형 반도체층 예컨대, 제2도전형과 반대의 극성을 갖는 반도체층이 형성될 수 있다. 이에 따라 상기 발광 구조물(135)은 N-P 접합, P-N 접합, N-P-N 접합, P-N-P 접합 구조 중 적어도 하나가 형성될 수 있다. 이하의 설명에서는 발광 구조물(135)의 상층에는 제2도전형 반도체층(130)이 배치된 구조를 일 예로 설명하기로 한다.
도 3 및 도 4를 참조하면, 제2도전형 반도체층(130)의 상면 둘레에는 제1절연층(160)이 형성되며, 상기 제1절연층(160)은 포토레지스트 공정을 통해 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 등으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2도전형 반도체층(130) 위에는 접촉층(140)이 형성될 수 있으며, 상기 접촉층(140)은 오믹층 또는/및 반사층을 포함할 수 있다. 상기 오믹층은 층 또는 복수의 패턴으로 형성될 수 있으며, 금속, 산화물 및 질화물 재질 중 적어도 하나를 포함할 수 있다. 상기 오믹층은 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh and Pd. 중 적어도 하나를 포함할 수 있다. 상기 반사층은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다.
또한 상기 접촉층(140)과 상기 제2도전형 반도체층(130) 사이에는 산화물을 이용한 도전성 또는 절연성 물질의 패턴을 형성하여 접촉 계면 간의 저항 차이가 있도록 형성할 수 있다.
상기 접촉층(140) 위에는 제1접합층(145A)이 형성되며, 상기 제1접합층(145A)은 상기 제1절연층(145A) 위에 연장될 수 있다. 상기 제1접합층(145A)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
도 4 및 도 5를 참조하면, 제2기판(150)은 도 1의 기판에 대응되며, 절연 기판 예컨대, 사파이어 기판(Al203), ZnO 등으로 이루어진 군에서 선택될 수 있다. 상기 제2기판(150)은 반도체와의 열 팽창계수 차이가 적은 물질이거나, 상기 제1기판(101)과 동일한 재질의 기판을 사용할 수 있다. 상기 제2기판(150)은 도전성 기판을 사용할 수 있다.
상기 제2기판(150) 위에는 제2접합층(145B)이 형성되며, 상기 제2접합층(145B)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2기판(150) 위의 제2접합층(145B)과 상기 제2도전형 반도체층(130)의 아래의 제1접합층(145A)은 도 6의 접합층(160)으로 접합될 수 있다. 상기 제2기판(150)은 베이스에 배치된다.
도 6 및 도 7을 참조하면, 성장 기판인 제1기판(101)을 물리적 또는/및 화학적 방법으로 제거하게 된다. 상기 제1기판(101)의 제거 방법은 레이저 리프트 오프(LLO : Laser Lift Off) 과정으로 제거하게 된다. 즉, 상기 제1기판(101)에 일정 영역의 파장을 가지는 레이저를 조사하는 방식으로 상기 제1기판(101)을 리프트 오프하게 된다. 또는 상기 제1기판(101)과 상기 제 1도전형 반도체층(110) 사이에 다른 반도체층(예: 버퍼층)이 형성된 경우, 습식 식각 액을 이용하여 상기 버퍼층을 제거하여, 상기 제1기판을 분리할 수도 있다. 상기 제1기판(101)이 제거된 상기 제 1도전형 반도체층(110)의 표면에 대해 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 등의 방식으로 에칭하거나, 폴리싱 장비로 연마할 수 있으며, 이에 대해 한정하지는 않는다.
도 7 및 도 8을 참조하면, 아이솔레이션 에칭을 수행하여 상기 제1절연층(160)을 노출시켜 준다. 상기 제1도전형 반도체층(110)의 상면에 러프니스 또는 패턴(112)이 형성될 수 있다.
도 8 및 도 9를 참조하면, 상기 기판(150)을 관통하는 적어도 하나의 제1쓰루 홀(155) 및 제2쓰루 홀(156)을 형성하게 된다. 상기 제1쓰루 홀(155)에는 상부 직경이 크고 하부 직경은 좁게 형성할 수 있으며, 상기 접합층(145)의 외측에는 상기 제1쓰루 홀(155) 영역에 제2절연층(162)이 형성된다.
상기 제1쓰루 홀(155)에는 제1전극(173)이 형성되며, 상기 제2쓰루 홀(156)에는 제2전극(183)이 형성된다. 상기 제1전극(173)은 상기 제1쓰루 홀(155)을 통해 상기 기판(150)과 상기 제2절연층(162)에 관통된다. 상기 제2전극(183)은 상기 제2쓰루 홀(156)을 통해 상기 제1절연층(160), 접합층(145) 및 상기 기판(150)에 관통된다.
상기 반도체층(110,120,130)의 둘레에는 제3절연층(165)이 형성되며, 상기 제3절연층(165)의 상단은 상기 제1도전형 반도체층(110)의 외측 상단에 배치되며, 그 하단은 상기 제1절연층(160)에 접촉될 수 있다.
도 9 및 도 10을 참조하면, 상기 제3절연층(165)의 외측에 제1접촉 전극(171)을 형성하게 된다. 상기 제1접촉 전극(171)의 상단은 상기 제1도전형 반도체층(165)의 상면에 접촉되고, 하단은 상기 제1전극(173)의 상단에 접촉된다.
상기 제1접촉 전극(171)은 Cr, Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Cu 및 Au 중 어느 하나 또는 복수의 물질을 혼합하여 단층 또는 다층으로 형성될 수 있다. 상기 제1접촉 전극(171)은 제1도전형 반도체층(110)과의 오믹 접촉, 금속층 간의 접착성, 반사 특성, 전도성 특성 등을 고려하여 상기 물질 등에서 선택될 수 있다.
이에 따라 제2기판(150)의 제1리드 전극(175)은 제1전극(173), 제1접촉 전극(171)을 통해 제1도전형 반도체층(110)과 전기적으로 연결된다. 상기 제2기판(150)의 제2리드 전극(185)은 제2전극(183), 접합층(145) 및 접촉층(140)을 통해 제2도전형 반도체층(130)에 전기적으로 연결된다.
여기서, 상기 제1도전형 반도체층(110) 위에 배치된 상기 제1접촉 전극(171)의 상단은 소정 패턴은 예컨대, 가지형 패턴, 방사형 패턴, 직선형 패턴 등으로 형성되어 전류 분포를 균일하게 가져갈 수 있다. 또한 상기 제1도전형 반도체층(110)의 상측에 전류 확산층 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 등을 형성하여, 전류를 전 영역으로 확산시켜 줄 수 있다.
상기 제1접촉 전극(171)은 복수개가 이격되어 배치될 수 있으며, 이는 상기 제1도전형 반도체층(110)에 전류를 균일하게 공급할 수 있다.
도 11은 제2실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 도 11을 설명함에 있어서, 제1실시 예와 동일 부분에 대해서는 제1실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 11을 참조하면, 발광 소자(100A)는 제1전극(173) 및 제2전극(183)이 상기 기판(150)의 양 측면에 배치될 수 있다. 상기 전극(173,183)의 위치는 상기 기판(150)의 커팅 위치에 따라 달라질 수 있으며, 이에 대해 한정하지는 않는다.
도 12는 제3실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 도 12를 설명함에 있어서, 제1실시 예와 동일 부분에 대해서는 제1실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 12를 참조하면, 발광 소자(100B)는 제1전극(173) 및 제1접촉 전극(172)이 발광 영역에 배치된다. 상기 제1전극(173)은 상기 기판(150)의 쓰루 홀 구조로 형성되며, 상기 제1접촉 전극(172)은 상기 제1전극(173)의 위에 접촉되며, 상기 접합층(145)부터 상기 제1도전형 반도체층(110)의 상단까지 관통된다. 상기 제1접촉 전극(172)은 제3쓰루 홀(157)의 내주변에 형성된 제4절연층(167)에 의해 다른 층(120,130,140,145)과 절연된다.
상기 제1접촉전극(172)의 상단(172A)은 상기 제1도전형 반도체층(110) 위에 노출되며, 상기 제3쓰루 홀(157)의 직경보다는 큰 폭으로 형성될 수 있다. 상기 제1접촉 전극(172) 및 상기 제1전극(173)은 하나 또는 복수로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 13은 제4실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 도 13을 설명함에 있어서, 제1실시 예와 동일 부분에 대해서는 제1실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 13을 참조하면, 발광 소자(100C)는 발광 영역에 복수의 제1접촉 전극(174)이 배치된 구조이다.
상기 제2도전형 반도체층(130)의 아래에는 접촉층(141)이 형성되며, 상기 접촉층(141)과 상기 접합층(145) 사이의 전 영역에는 제1절연층(160)이 형성된다. 상기 접촉층(141)은 상기 제2도전형 반도체층(130)과 접촉되며, 상기 접합층(145)과는 상기 제1절연층(160)에 의해 오픈된다.
제1전극(173)은 제1쓰루 홀(155A)을 통해 상기 기판(150)을 통해 접합층(145)에 접촉되며, 상기 복수의 제1접촉 전극(174)은 상기 접합층(145) 위로 돌출되며, 상기 접합층(145)에 각각 접촉된다.
상기 제1접촉 전극(174)은 전극 홈(158)과 그 내주변의 제4절연층(166)에 의해 다른 층(141,130,120)과 절연된다. 상기 제1접촉 전극(174)의 상단은 상기 제1도전형 반도체층(110)의 내부 하면에 접촉된다.
이러한 제1접촉 전극(174)의 형성 과정은 상기 접촉층(141)의 형성 후 전극 홈(158) 및 제1절연층(160)을 형성한 다음 형성할 수 있으며, 이에 대해 한정하지는 않는다.
상기 접촉층(141)은 발광 영역 외측으로 연장되어 상기 제2전극(183)의 상단에 접촉되며, 상기 제2전극(183)은 제2쓰루 홀(156A)에 의해 기판 하면까지 연장된다.
도 14는 제5실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 도 14를 설명함에 있어서, 상기에 개시된 실시 예와 동일 부분에 대해서는 상기에 개시된 실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 14를 참조하면, 복수의 제1접촉 전극(174)이 제5절연층(167)에 의해 다른 층(120,130,140A,145)과 절연되며, 제1전극(173)과 제1도전형 반도체층(110)의 내측 하면 사이에 접촉된다.
복수의 제1접촉 전극(174)은 소정의 분기 패턴에 의해 서로 연결될 수 있으며, 이러한 분기 패턴은 반도체층(110,120,130)의 센터 영역, 에지 영역 등에 형성된 전극 홈(159)을 따라 형성될 수 있다.
상기 전극 홈(159)은 상기 접촉층(140A), 제2도전형 반도체층(130), 활성층(120), 상기 제1도전형 반도체층(110)의 일부까지 형성되며, 그 내주변에 제5절연층(167)이 형성된다. 상기 제5절연층(167)은 제1도전형 반도체층(110)을 제외한 다른 층(140A,130,120,145) 사이에 형성되어, 상기 제1접촉 전극(174)의 쇼트를 차단하게 된다.
복수의 제1접촉 전극(174) 중 일부는 상기 제1전극(173)의 상단과 접촉되며, 이에 따라 상기 제1도전형 반도체층(110)에 전원을 공급할 수 있게 된다. 또한 복수의 제1접촉 전극(174)을 통해 전원을 공급함으로써, 전류가 집중되는 문제를 해결할 수 있다.
도 15는 제6실시 예에 따른 발광 소자 패키지의 단면도이다.
도 15를 참조하면, 발광 소자 패키지(15)는 몸체부(10)와, 상기 몸체부(10)에 설치된 제1리드 프레임(14) 및 제2리드 프레임(15)과, 상기 몸체부(10)에 설치되어 상기 제1리드 프레임(14) 및 제2리드 프레임(15) 위에 솔더(22)를 이용하여 탑재되는 실시 예에 따른 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩 부재(12)를 포함한다.
상기 몸체부(10)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 캐비티 등을 포함할 수 있으며, 상기 캐비티는 상기 발광 소자(100)의 주위에 경사면을 제공할 수 있다.
상기 제1리드 프레임(14) 및 제2리드 프레임(15)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다. 상기 발광 소자(100)는 별도의 와이어를 사용하지 않고 상기 제1 리드 프레임(14)과 제2리드 프레임(15)에 다이 본딩 형태로 연결될 수 있다.
상기 몰딩 부재(12)는 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩 부재(12)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
상기 발광 소자 패키지는 상기에 개시된 실시 예들의 발광 소자 중 적어도 하나를 하나 또는 복수개로 탑재할 수 있으며, 이에 대해 한정하지는 않는다.
실시 예에 따른 발광 소자 패키지는 복수개가 기판 상에 어레이되며, 상기 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 반도체 발광소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
상기 실시 예(들)에 따른 발광소자는 별도의 와이어 본딩 과정이 없이 직접 다이 본딩을 통해 리드 프레임이나 보드 등에 탑재된 후, 몰딩 부재를 이용하여 패키지화할 수 있다. 이러한 패키지는 지시 장치, 조명 장치, 표시 장치 등의 광원으로 사용될 수 있다. 또한 상기 각 실시 예는 각 실시 예로 한정되지 않고, 상기에 개시된 다른 실시 예에 선택적으로 적용될 수 있으며, 각 실시 예로 한정하지는 않는다.
상기한 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100,100A,100B,100C:발광소자, 110 : 제1도전형 반도체층, 120: 활성층, 130:제2도전형 반도체층, 140,141: 접촉층, 145:접합층, 101,150:기판, 160,162,165:절연층, 171:접촉전극, 173:제1전극, 183:제2전극, 175:제1리드전극, 185:제2리드전극, 15:발광소자패키지, 10:몸체부, 14,15:리드프레임, 12: 몰딩부재

Claims (17)

  1. 제1도전형 반도체층, 상기 제1도전형 반도체층 아래에 활성층, 및 상기 활성층 아래에 제2도전형 반도체층을 포함하는 복수의 화합물 반도체층;
    상기 복수의 화합물 반도체층 아래에 접촉층;
    상기 접촉층 아래에 접합층;
    상기 복수의 화합물 반도체층과 상기 접합층 사이의 둘레에 형성된 제1절연층;
    상기 접합층 아래에 기판;
    상기 기판의 제1영역을 통해 관통되는 제1전극;
    상기 제1전극과 상기 제1도전형 반도체층 사이를 전기적으로 연결하는 제1접촉 전극;
    상기 기판의 제2영역을 통해 관통되며 상기 접촉층에 전기적으로 연결된 제2전극; 및
    상기 제1전극과 상기 접촉층을 절연시키는 제2절연층을 포함하는 발광 소자.
  2. 제1항에 있어서, 상기 제1전극 및 상기 제2전극 중 적어도 하나는 상기 기판의 외 측면 또는 내부에 배치되는 발광 소자.
  3. 제1항에 있어서, 상기 기판의 아래에 상기 제1전극에 연결된 제1리드 전극; 및 상기 기판의 아래에 상기 제2전극에 연결된 제2리드 전극을 포함하는 발광 소자.
  4. 제1항에 있어서, 상기 접촉층은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh, Pd, Ag, Al, Ir, Ru, Mg, Zn, Au, Hf 및 이들 중 둘 이상이 혼합된 물질로 구성된 물질 중 적어도 하나를 포함하는 발광소자.
  5. 제1항에 있어서, 상기 접촉층은 상기 복수의 화합물 반도체층의 아래에 형성된 오믹층; 및 상기 오믹층의 아래에 형성된 반사층을 포함하는 발광소자.
  6. 제1항에 있어서, 상기 제1 및 제2전극 중 적어도 하나는 상기 접합층의 상면보다 높게 배치되는 발광 소자.
  7. 제1항에 있어서, 상기 복수의 화합물 반도체층의 외측에 제3절연층을 포함하며,
    상기 제1접촉 전극은 상기 제3절연층의 외측에 형성되며, 그 상단은 상기 제1도전형 반도체층의 상면과 접촉되는 발광 소자.
  8. 제1항에 있어서, 상기 제1접촉 전극은 상기 복수의 화합물 반도체층 및 상기 접촉층의 내측을 관통하여 형성되며, 그 상단은 상기 제1도전형 반도체층과 접촉되는 발광 소자.
  9. 제8항에 있어서, 상기 제1접촉 전극과 다른 층의 접촉을 선택적으로 차단하는 제4절연층을 포함하는 발광 소자.
  10. 제9항에 있어서, 상기 제1절연층은 상기 접촉층과 상기 접합층을 전기적으로 절연하도록 연장되어 형성되며,
    상기 제1접촉 전극은 상기 접합층과 상기 제1도전형 반도체층을 전기적으로 연결하며,
    상기 제2전극은 상기 접촉층에 직접 접촉되는 발광 소자.
  11. 제9항에 있어서, 상기 제1접촉 전극은 상기 접합층부터 상기 제1도전형 반도체층의 상단까지 관통되는 발광 소자.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 제1도전형 반도체층은 N형 반도체이며, 상기 제2도전형 반도체층은 P형 반도체인 발광 소자.
  13. 제1기판 위에 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 복수의 화합물 반도체층을 형성하는 단계;
    상기 복수의 화합물 반도체층의 상면 둘레에 제1절연층을 형성하는 단계;
    상기 복수의 화합물 반도체층 위에 접촉층을 형성하는 단계;
    상기 접촉층 위에 제1접합층을 형성하는 단계;
    제2기판 위의 제2접합층과 상기 제1접합층을 접합시키는 단계;
    상기 제1기판을 제거하는 단계;
    상기 복수의 화합물 반도체층의 칩 경계 영역을 에칭하는 단계;
    상기 제2기판의 제1영역 및 제2영역에 쓰루 홀을 형성하여 제1전극 및 제2전극을 형성하는 단계; 및
    상기 제1전극과 상기 제1도전형 반도체층 사이를 연결해주는 제1접촉 전극을 형성하는 단계를 포함하는 발광 소자 제조방법.
  14. 제13항에 있어서, 상기 제1영역 또는 상기 제2영역의 쓰루 홀은 상기 접합층부터 형성되며,
    상기 제1전극 또는 상기 제2전극과 접합층의 사이를 절연하는 제2절연층을 형성하는 단계를 더 포함하는 발광 소자 제조방법.
  15. 제13항에 있어서, 상기 제2기판의 아래에 상기 제1전극에 연결된 제1리드 전극을 형성하는 단계; 및
    상기 제2기판의 아래에 상기 제2전극에 연결된 제2리드 전극을 형성하는 단계를 더 포함하는 발광 소자 제조방법.
  16. 제13항에 있어서, 상기 복수의 화합물 반도체층의 둘레에 제3절연층을 형성하는 단계를 더 포함하며,
    상기 제1접촉 전극은 상기 제3절연층의 외측에 형성되는 발광 소자 제조방법.
  17. 제16항에 있어서, 상기 접촉층부터 상기 제1도전형 반도체층의 적어도 일부까지 관통되는 전극 홈 및 절연층을 형성한 후, 상기 제1접촉 전극을 형성하는 발광 소자 제조방법.
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