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KR20160000513A - 반도체 발광소자 패키지 - Google Patents

반도체 발광소자 패키지 Download PDF

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KR20160000513A
KR20160000513A KR1020140077242A KR20140077242A KR20160000513A KR 20160000513 A KR20160000513 A KR 20160000513A KR 1020140077242 A KR1020140077242 A KR 1020140077242A KR 20140077242 A KR20140077242 A KR 20140077242A KR 20160000513 A KR20160000513 A KR 20160000513A
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KR
South Korea
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semiconductor
package
electrode
layer
electrode layer
Prior art date
Application number
KR1020140077242A
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English (en)
Inventor
김경준
권용민
Original Assignee
삼성전자주식회사
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Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US14/644,174 priority patent/US20150372207A1/en
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Abstract

본 발명의 일 측면은, 서로 반대에 위치한 제1 및 제2 면과 그 사이의 측면을 가지며, 각각 상기 제1 및 제2 면을 제공하는 제1 및 제2 도전형 반도체층과 그 사이에 위치한 활성층을 갖는 반도체 적층체와, 상기 반도체 적층체의 제2 면에 위치하며, 제1 및 제2 패키지 전극을 갖는 지지체와, 상기 제1 도전형 반도체층에 접속되도록 상기 반도체 적층체의 제1 면에 위치하며, 상기 반도체 적층체의 측면을 따라 연장되어 상기 제1 패키지 전극에 접속된 제1 전극층과, 상기 반도체 적층체의 측면에 위치하며, 상기 제1 전극층과 상기 반도체 적층체의 측면을 전기적으로 절연하는 측면 절연층과, 상기 반도체 적층체의 제2 면에 위치하며 상기 제1 도전형 반도체층과 상기 제2 패키지 전극을 전기적으로 연결하는 제2 전극층;을 포함하는 반도체 발광소자 패키지를 제공한다.

Description

반도체 발광소자 패키지{SEMICONDUCTOR LIGHT EMITTING DEVICE PACKAGE}
본 발명은 반도체 발광소자 패키지에 관한 것이다.
일반적으로, 발광 다이오드(Light Emitting Diode, LED)는 낮은 소비전력, 고휘도 등의 여러 장점 때문에 광원으로서 널리 사용된다. 특히 최근 발광소자는 조명장치 및 대형 액정디스플레이(Liquid Crystal Display, LCD)용 백라이트(Backlight) 장치로 채용되고 있다. 이러한 발광소자는 조명장치 등 각종 장치에 장착되기 용이한 패키지 형태로 제공된다. 다양한 방면으로 조명용으로서 LED의 용도가 확대됨에 따라 각 용도에 맞는 조명디자인의 자유도를 위해서는 패키지의 크기는 작아져야 한다.
또한, 발광소자 패키지에서, 전류 주입량이 증가함에 따라 발광소자로부터 발생된 열을 방출시키기 위한 방열성능이 중요한 요소가 된다. 높은 방열성능은 일반 조명장치 및 대면적 백라이트 유닛과 같이 고출력 발광소자가 요구되는 분야에서 보다 중요하게 요구되는 패키지 조건이다.
당 기술분야에서는, 방열 특성이 개선되거나 공정을 단순화할 수 있는 새로운 구조의 반도체 발광소자 패키지가 요구되고 있다.
본 발명의 일 측면은, 서로 반대에 위치한 제1 및 제2 면과 그 사이의 측면을 가지며, 각각 상기 제1 및 제2 면을 제공하는 제1 및 제2 도전형 반도체층과 그 사이에 위치한 활성층을 갖는 반도체 적층체와, 상기 반도체 적층체의 제2 면에 위치하며, 제1 및 제2 패키지 전극을 갖는 지지체와, 상기 제1 도전형 반도체층에 접속되도록 상기 반도체 적층체의 제1 면에 위치하며, 상기 반도체 적층체의 측면을 따라 연장되어 상기 제1 패키지 전극에 접속된 제1 전극층과, 상기 반도체 적층체의 측면에 위치하며, 상기 제1 전극층과 상기 반도체 적층체의 측면을 전기적으로 절연하는 측면 절연층과, 상기 반도체 적층체의 제2 면에 위치하며 상기 제1 도전형 반도체층과 상기 제2 패키지 전극을 전기적으로 연결하는 제2 전극층;을 포함하는 반도체 발광소자 패키지를 제공한다.
상기 제1 패키지 전극의 일 영역은 상기 지지체의 가장자리에 위치하며, 상기 일 영역은 상기 제1 전극층과 접속되는 콘택 영역을 포함할 수 있다. 상기 콘택 영역은 상기 제1 패키지 전극의 다른 영역보다 침하된(descended) 영역를 가질 수 있다.
상기 제1 패키지 전극은 상기 제2 패키지 전극의 적어도 일부 영역을 둘러싸도록 배열될 수 있다. 이와 달리, 상기 제1 패키지 전극과 상기 제2 패키지 전극은 거의 평행하게 배열될 수 있다.
상기 제1 패키지 전극과 상기 제2 패키지 전극은 에어갭에 의해 분리될 수 있다. 상기 제2 패키지 전극은 상기 제1 패키지 전극보다 큰 단면적을 가질 수 있다.
상기 반도체 발광소자 패키지는, 상기 반도체 적층체의 제2 면 중 적어도 상기 제2 전극층이 형성되지 않은 영역에 위치한 절연막을 더 포함할 수 있다.
상기 제2 전극층이 형성된 영역은 상기 제2 면의 전체 면적 중 50% 이상을 점유할 수 있다.
상기 반도체 적층체의 측면은 경사진 측면을 가질 수 있다.
상기 반도체 발광소자 패키지는 상기 반도체 적층체를 둘러싸도록 형성된 수지 포장부를 더 포함할 수 있다. 이 경우에 상기 수지 포장부의 측면은 상기 지지체의 측면과 실질적으로 평탄한 공면을 가질 수 있다. 상기 제1 전극층의 일부는 상기 수지 포장부와 상기 지지체 사이에 위치하며, 상기 평탄한 공면에서 노출될 수 있다.
상기 반도체 발광소자 패키지는 적어도 상기 반도체 적층체의 제2 면에 위치하는 파장 변환층을 더 포함할 수 있다.
상기 제1 전극층은 투명 전극층을 포함할 수 있다. 상기 제1 전극층은 상기 반도체 적층체의 제1 면에 위치한 투명전극층과, 상기 투명전극층과 상기 제1 패키지 전극를 연결하도록 상기 반도체 적층체의 측면을 따라 배치된 금속 전극층을 포함할 수 있다. 상기 제1 전극층은 상기 반도체 적층체의 제1 면에 위치한 복수의 전극지를 더 포함할 수 있다.
본 발명의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면과 그 사이의 측면을 가지며, 각각 상기 제1 및 제2 면을 제공하는 제1 및 제2 도전형 반도체층과 그 사이에 위치한 활성층을 갖는 반도체 적층체와, 상기 반도체 적층체의 제1 면의 일 영역에 위치하며 상기 제2 도전형 반도체층에 접속된 제2 전극층과, 상기 반도체 적층체의 제1 면의 다른 영역에 위치하며, 상기 전기적 절연성을 갖는 물질로 이루어진 절연막과, 상기 절연막 상에 위치하며 상기 반도체 적층체의 제2 면의 모서리에 연결된 콘택 영역을 갖는 제1 패키지 전극과, 상기 제2 면의 제2 영역에 위치하며 상기 제2 전극층에 접속된 제2 패키지 전극과, 상기 제1 도전형 반도체층과 상기 제1 패키지 전극의 콘택 영역을 연결하는 제1 전극층을 포함하는 반도체 발광소자 패키지를 제공한다.
상기 콘택 영역은 상기 제1 패키지 전극의 다른 영역보다 침하된 영역를 가질 수 있다.
상기 반도체 적층체의 측면은 경사진 측면을 가지며, 상기 제1 전극층은 상기 제1 면으로부터 상기 반도체 적층체의 경사진 측면을 따라 연장되어 상기 콘택 영역에 접속될 수 있다.
상기 제2 패키지 전극의 일부는 상기 절연막과 접할 수 있다. 상기 제1 패키지 전극과 상기 제2 패키지 전극 사이에 위치하여 상기 제1 및 제2 패키지 전극을 결속시키는 절연성 부재를 더 포함할 수 있다.
상기 반도체 적층체를 둘러싸도록 형성된 수지 포장부를 더 포함하며, 상기 수지 포장부의 측면은 상기 제1 및 제2 패키지 전극의 측면 일부와 실질적으로 평탄한 공면을 가질 수 있다.
본 발명의 다른 측면은, 상술된 반도체 발광소자 패키지와, 상기 반도체 발광소자 패키지를 구동하도록 구성된 구동부와, 상기 구동부에 외부 전압을 공급하도록 구성된 외부 접속부를 포함하는 조명장치를 제공할 수 있다.
상술한 바와 같이, 두 전극을 반도체 적층체의 대향하는 두 면에 각각 배치함으로써 전극(예, n측 전극) 형성공정을 단순화할 수 있다. 예를 들어, 전극 형성을 위한 반도체 적층체의 식각 공정이나 TSV(through silicon via)와 같은 관통 전극 형성공정을 생략할 수 있다.
반도체 적층체의 접합면(예, 제2 면)에 배치된 절연막의 단차가 감소될 수 있으므로, 칩 웨이퍼와 지지체 간의 높은 접합강도를 보장할 수 있다.
두 전극이 수직 구조로 배열되므로 전류의 분산효율을 높일 수 있을 뿐만 아니라, 전극 형성과정에서 발광면적이 감소되지 않으므로, 발광효율을 크게 향상시킬 수 있다. 칩의 전극과 패키지의 패키지 전극의 접촉면적을 넓일 수 있으므로, 방열성능을 향상시킬 수 있다.
도1은 본 발명의 일 실시예에 따른 반도체 발광소자 패키지를 나타내는 측단면도이다.
도2 및 도3은 각각 도1에 도시된 반도체 발광소자 패키지의 상부에서 본 평면도 및 저면도이다.
도4는 반도체 적층체가 형성된 웨이퍼를 나타내는 평면도이다.
도5 내지 도13은 도1에 도시된 반도체 발광소자 패키지의 제조방법의 일 예를 설명하기 위한 주요 공정별 단면도이다.
도14는 본 발명의 일 실시예에 따른 반도체 발광소자 패키지를 나타내는 측단면도이다.
도15 및 도16은 각각 도14에 도시된 반도체 발광소자 패키지의 상부에서 본 평면도 및 저면도이다.
도17은 본 발명의 반도체 발광소자 패키지에 채용될 수 있는 지지체 기판의 개략도이다.
도18은 본 발명의 일 실시예에 따른 반도체 발광소자 패키지를 나타내는 상부 평면도이다.
도19 및 도20은 본 발명의 일 실시예에 따른 반도체 발광소자가 채용될 수 있는 백라이트 유닛의 예를 나타낸다.
도21은 본 발명의 일 실시예에 따른 반도체 발광소자가 채용된 조명 장치의 예를 나타낸다.
도22는 본 발명의 일 실시예에 따른 반도체 발광소자가 채용된 헤드 램프의 예를 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다.
본 실시예들은 다른 형태로 변형되거나 여러 실시예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 실시예들은 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 예를 들어, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다. 본 명세서에서, '상부', '상면', '하부', '하면', '측면' 등의 용어는 도면을 기준으로 한 것이며, 실제로는 소자가 배치되는 방향에 따라 달라질 수 있을 것이다.
한편, 본 명세서에서 사용되는 "일 실시예(one example)"라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공되는 것이다. 그러나, 아래 설명에서 제시된 실시예들은 다른 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명으로 이해될 수 있다.
도1은 본 발명의 일 실시예에 따른 발광소자 패키지를 개략적으로 나타낸 단면도이며, 도2 및 도3은 각각 도1에 도시된 발광소자 패키지의 상부 평면도 및 저면도이다.
도1을 참조하면, 본 발명의 일 실시예에 따른 반도체 발광소자 패키지(20)는 반도체 적층체(L)와 지지체(21)와 상기 반도체 적층체(L)를 둘러싸는 파장변환층(26) 및 수지 포장부(27)를 포함할 수 있다. 본 실시예에 따른 발광소자 패키지(20)는 칩 스케일 패키지(Chip Scale Package, CSP)일 수 있다. 이러한 패키지(20)는 웨이퍼 레벨 패키지(Wafer Level Package, WLP)공정에 의해 얻어질 수 있다(도5 내지 도13 참조).
상기 반도체 적층체(L)는 제1 도전형 반도체층(14) 및 제2 도전형 반도체층(16)과, 그 사이에 위치하는 활성층(15)을 포함한다. 상기 반도체 적층체(L)는 상기 제1 및 제2 도전형 반도체층(15,16)이 각각 제공하는 제1 및 제2 면과 그 사이에 위치한 측면을 포함한다.
상기 반도체 적층체(L)는 AlxInyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 만족하는 질화물 반도체일 수 있다. 상기 반도체 적층체(L)를 이루는 제1 및 제2 도전형 반도체층(14, 16)은 각각 p형 반도체층 및 n형 반도체층이 될 수 있으나, 이에 제한되는 것은 아니다. 상기 제1 및 제2 도전형 반도체층(14,16)은 단일 층일 수 있으나, 조성 및/또는 불순물의 도핑농도가 다른 복수의 층 구조를 가질 수 있다. 예를 들어, 상기 제1 도전형 반도체층(14)은 n형 GaN일 수 있다. 상기 제2 도전형 반도체층(16)은 p형 AlGaN/ p형 GaN일 수 있다. 상기 활성층(15)은 상기 제1 및 제2 도전형 반도체층(14,16)으로부터 공급된 전자와 정공이 재결합하여 특정 파장의 광을 생성할 수 있도록 구성된다. 예를 들어, 상기 활성층(15)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조일 수 있다. 반도체 적층체(L)가 질화물 반도체일 경우, 상기 활성층(15)은 GaN/InGaN인 다중양자우물구조일 수 있다. 하지만, 이에 한정되지 않으며, 필요에 따라 상기 활성층(15)은 단일 양자우물(SQW) 구조일 수 있다. 다른 예에서, 상기 반도체 적층체(L)는 다른 조성의 반도체 물질을 사용할 수 있다. 예를 들어, 질화물 반도체 외에도 AlInGaP나 AlInGaAs 계열의 반도체가 사용될 수도 있다
상기 반도체 적층체(L)는 별도의 성장용 기판 상에 성장된 후에 지지체(21)상에 전사된 것일 수 있다. 상기 성장용 기판은 상기 반도체 적층체(L)로부터 제거되고 제거된 면(제1 면)에는 광추출효율을 향상시키기 위해서 요철(P)이 형성될 수 있다. 이러한 요철(P)은 상기 성장용 기판을 반도체 적층체(L)로부터 제거한 후 또는 그 과정에서 제2 도전형 반도체층(16)의 표면에 습식 식각 또는 플라즈마를 이용한 건식 식각을 적용함으로써 얻어질 수 있다.
상기 반도체 적층체(L)의 측면에는 측면 절연층(23)이 형성될 수 있다. 도1에 도시된 바와 같이, 상기 측면 절연층(23)은 상기 반도체 적층체(L)의 측면 전체에 배치되어 페시베이션층으로 제공될 수 있다. 상기 측면 절연층(23)은 실리콘 산화물 또는 실리콘 질화물일 수 있다. 상기 반도체 적층체(L)의 측면을 경사지도록 형성하여 상기 측면 절연층(23)을 더욱 용이하게 증착할 수 있다.
본 실시예에서는, 제1 전극층(18) 및 제2 전극층(19)은 반도체 적층체(L)의 제1 면 및 제2 면을 통해 각각 제1 도전형 반도체층(14)과 제2 도전형 반도체층(16)에 접속될 수 있다. 이와 같이, 두 전극(18,19)와 반도체 적층체의 접속위치가 수직 방향으로 배치되므로, 반도체 적층체(L)(특히, 활성층의 전체 면적)에서 보다 균일한 전류의 분산을 도모할 수 있다.
본 실시예와 달리, 상기 반도체 적층체(L)의 제2 면에서 상기 제1 도전형 반도체층(14)과 상기 제1 패키지 전극(21a)을 연결할 경우에, 상기 제2 면에서 상기 제1 도전형 반도체층(14)을 노출하기 위한 식각공정이 요구된다. 따라서, 이러한 식각공정에서 활성층(15)이 부분적으로 제거되어 발광면적이 감소된다. 또한, 이러한 구조에서는, 상기 제1 도전형 반도체층(14)이 노출된 영역에서 (비아홀 또는 메사에칭에 의한) 단차가 크게 발생되므로, 지지체(21)와 접합시에 보이드가 발생되어 원하지 않는 접합 불량이 야기될 수 있다.
반면에, 본 실시예에서는, 상기 반도체 적층체(L)의 제1 면에서 상기 제1 도전형 반도체층(14)과 접속된 제1 전극층(18)은 상기 반도체 적층체(L)의 측면을 따라 연장되고, 상기 제2 면에 위치한 제1 패키지 전극(21a)에 연결될 수 있다. 이와 같이, 본 구조에서는, 반도체 적층체(L)에 대한 추가적인 식각 공정이 요구되지 않으므로, 발광 면적이 유지될 수 있으며, 반도체 적층체(L)의 접합면(예, 제2 면)에서의 단차가 감소되어 반도체 적층체(L)와 지지체(21) 간의 높은 접합강도를 보장할 수 있다.
상기 제1 전극층(18)은 투명 전극을 포함할 수 있다. 본 실시예와 같이, 상기 제1 전극층(18) 전체를 투명 전극으로 형성할 수 있으나, 필요에 따라 상기 반도체 적층체(L)의 제1 면에서 접속된 영역을 투명 전극으로 형성하고, 다른 영역은 메탈 전극으로 형성될 수 있다. 본 실시예에서 채용되는 투명전극은 이에 한정되지 않으나, 투명 전도성 산화물층 또는 질화물층 중 어느 하나일 수 있다. 예를 들어, ITO(Indium Tin Oxide), ZITO(Zinc-doped Indium Tin Oxide), ZIO(Zinc Indium Oxide), GIO(Gallium Indium Oxide), ZTO(Zinc TinOxide), FTO(Fluorine-doped Tin Oxide), AZO(Aluminium-doped Zinc Oxide), GZO(Gallium-doped Zinc Oxide),In4Sn3O12 또는 Zn(1-x)MgxO(Zinc Magnesium Oxide, 0≤x≤1)으로 구성된 그룹으로부터 선택된 적어도 하나일 수 있다. 필요에 따라, 상기 제1 전극층(18)은 그래핀(graphene)을 포함할 수도 있다.
상기 제2 전극층(19)은 반도체 적층체(L)의 제2 면에서 형성될 수 있다. 상기 제2 전극층(19)은 높은 반사율을 갖는 오믹 콘택 가능한 물질이 사용될 수 있다. 예를 들어, 상기 제2 전극층(19)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, Ni/Ag, Zn/Ag, Ni/Al, Zn/Al, Pd/Ag, Pd/Al, Ir/Ag. Ir/Au, Pt/Ag, Pt/Al, Ni/Ag/Pt의 2층 이상일 수 있다.
본 실시예에서는, 상기 제1 전극층(18)과 상기 제2 전극층(19)은 각각 하나로 예시되어 있으나, 필요에 따라 복수 개가 형성될 수도 있다. 또한, 각 전극층의 형성위치 및/또는 면적은 다양하게 변경될 수 있다.
예를 들어, 도1 및 도2에 도시된 제1 전극층(18)은 반도체 적층체(L)의 전체 측면을 따라 연장된 형태로 도시되어 있으나, 일부 측면에서만 연장되어 제1 패키지 전극(21a)에 접속될 수도 있다(도15의 "58b" 참조). 상기 제2 전극층(19)도 상기 제2 패키지 전극(21b)의 형상에 따라 적절히 변경될 수 있다.
상기 반도체 적층체(L)의 제2 면에는 상기 제1 및 제2 패키지 전극(21a,21b)을 구비한 지지체(21)가 배치될 수 있다. 상기 제1 및 제2 패키지 전극(21a,21b)은 상기 반도체 적층체(L)의 제2 면에 형성된 절연막(17)에 의해 상기 반도체 적층체(L)에 접합될 수 있다. 상기 절연막(17)은 본딩가능한 물질로서, 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 폴리머와 같은 수지류일 수 있을 것이다.
도3에 도시된 바와 같이, 본 실시예에 채용된 제1 및 제2 패키지 전극(21a, 21b)은 에어갭(g)에 의해 분리될 수 있다. 이 경우에, 상기 제2 패키지 전극(21b)은 상기 반도체 적층체(L)에 고정될 수 있도록 상기 절연막(17)과 접합될 수 있다.
본 실시예에서는, 상기 절연막(17)이 본딩기능을 함께 갖는 형태로 예시하여 설명하였으나, 이에 한정되지 않으며, 상기 절연막(17) 외에 별도의 접합물질을 이용하여 상기 제1 및 제2 패키지 전극(21a, 21b)을 접합시킬 수 있다. 예를 들어, 상기 제2 패키지 전극(21b)은 AuSn, NiSi와 같은 공융 접합(eutectic bonding)물질을 이용하여 제2 전극층(19)에 접합시킬 수 있다.
앞서 설명한 바와 같이, 본 실시예에서는, 제1 도전형 반도체층(14)을 위한 전극형성을 위해서 반도체 적층체(L)의 제2 면이 식각되지 않으므로, 반도체 적층체(L)의 접합면(즉, 제2 면)에서는 큰 단차가 발생되지 않아 반도체 적층체(L)와 지지체(21) 사이에서 안정적인 접합을 유지할 수 있다.
도3에 도시된 바와 같이, 상기 제1 패키지 전극(21a)은 상기 제2 패키지 전극(21b)을 둘러싼 구조를 가질 수 있다. 상기 제1 패키지 전극(21a)은 상기 반도체 적층체(L)의 모서리까지 연장될 수 있다. 연장된 부분은 상기 제1 전극층(18)과 접속하기 위한 콘택 영역(C)으로 제공될 수 있다.
도1에 나타난 바와 같이, 상기 제1 패키지 전극(21a)의 콘택 영역(C)은 침하된 영역으로서 다른 영역보다 낮은 영역일 수 있다. 상기 제1 전극층(18)은 상기 측면 절연층(23)에 의해 상기 반도체 적층체(L)의 측면과 전기적으로 절연되어 상기 제1 패키지 전극(21a)에 접속될 수 있다.
상기 제1 및 제2 패키지 전극(21a,21b)은 상기 반도체 적층체(L)에 전압을 인가하는 수단일 뿐만 아니라, 활성층(15)에서 발생된 열을 외부로 방출하는 경로로 이용될 수 있다. 본 실시예에서, 상기 제2 전극층(19)은 상기 제2 면에서 상대적으로 넓은 면적에 걸쳐 형성될 수 있으므로, 상기 반도체 적층체(L)로부터 발생된 열을 상기 제2 패키지 전극(21b)을 통해서 더욱 효과적으로 방출시킬 수 있다. 원활한 열방출을 위해서, 상기 제2 전극층(19)이 형성된 영역은 상기 제2 면의 전체 면적 중 50% 이상을 점유할 수 있다. 상기 제2 패키지 전극(21b)은 상기 제1 패키지 전극(21a)의 단면적보다 큰 단면적일 수 있다. 여기서, 단면적은 패키지 전극의 두께와 수직한 방향으로 절개된 면적을 의미한다.
상기 제1 및 제2 패키지 전극(21a,21b)은 전기전도도 및 열전도도가 우수한 물질을 사용할 수 있다. 예를 들어, 상기 제1 및 제2 패키지 전극(21a,21b)은 Si와 같은 반도체 또는, Cu, Al, Ag, Au, Ni, Cr, Pd, Cu, Pt, Sn, W, Rh, Ir, Ru, Mg, Zn 또는 이들을 포함하는 합금일 수 있다. 상기 제1 및 제2 패키지 전극(21a,21b)은 상기 반도체 적층체(L)를 핸들링할 수 있는 충분한 두께를 가질 수 있다. 예를 들어, 상기 제1 및 제2 패키지 전극(21a,21b)은 수십 마이크로 이상의 두께(예, 50㎛ ∼ 500㎛)를 가질 수 있다.
상기 반도체 발광소자 패키지(20)는 활성층(15)으로부터 방출된 광의 파장을 변환하는 파장변환층(26)을 더 포함할 수 있다. 상기 파장변환층(26)에 의해 변환된 광과 활성층(15)의 방출광은 결합하여 백색광과 같은 원하는 출력광을 제공할 수 있다. 상기 파장변환층(26)은 적어도 주된 방출영역, 즉 반도체 적층체(L)의 제1 면을 덮도록 배치될 수 있다. 상기 파장변환층(26)은 형광체 또는 양자점을 포함할 수 있으며, 상기 파장변환층(26)은 투명 수지와 같은 물질과 혼합되어 제공될 수 있다. 특정 예에서, 상기 파장변환층(26)은 몰딩공정 및 코팅공정으로 제공될 수 있으나, 필름으로 미리 제조되어 부착하는 방식을 제공될 수 있다.
상기 반도체 발광소자 패키지(20)는 상기 반도체 적층체(L)를 둘러싸는 수지 포장부(27)를 포함할 수 있다. 필요에 따라, 상기 수지 포장부(27)는 상기 반도체 적층체(L)를 덮는 렌즈 구조로 제공될 수 있다. 예를 들어, 상기 수지 포장부(27)는 상면이 볼록한 돔 형상의 구조를 갖거나, 광 확산을 향상시키기 위하여 표면에 콜로이드 입자가 배치된 형태일 수 있다. 이러한 수지 포장부(27)는 광투과성과 내열성이 우수한 물질이 사용될 수 있다. 예를 들어, 실리콘(silicone), 에폭시, 유리, 플라스틱이 사용될 수 있다.
본 실시예에서, 상기 수지 포장부(27)의 측면은 상기 지지체(21)의 측면과 실질적으로 평탄한 공면을 가질 수 있다. 상기 제1 전극층(18)의 일부는 상기 수지 포장부(27)와 상기 지지체(21) 사이에 위치하며, 상기 평탄한 공면에서 노출될 수 있다.
도5 내지 도13은 도1에 도시된 반도체 발광소자 패키지의 제조방법의 일 예를 설명하기 위한 주요 공정별 단면도이다.
도5에 도시된 바와 같이, 본 제조방법은 반도체 적층체(L)가 형성된 웨이퍼(W)를 마련하는 단계로 시작될 수 있다. 도5에 도시된 반도체 적층체(L)는 도4에 도시된 웨이퍼(W)에서 2개의 발광소자에 해당하는 영역(A-A')을 절개한 단면도이다.
상기 반도체 적층체(L)는 성장용 기판(11) 상에 형성된 복수의 발광소자를 위한 에피택셜층으로서, 제1 도전형 반도체층(14), 활성층(15) 및 제2 도전형 반도체층(16)을 포함할 수 있다. 본 성장공정은 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition, MOCVD), 수소화 기상 에피택시(Hydride Vapor Phase Epitaxy, HVPE), 분자선 에피택시(Molecular Beam Epitaxy, MBE) 등과 같이 당 기술 분야에서 공지된 공정이 사용될 수 있다.
상기 성장용 기판(11)은 필요에 따라 절연성, 도전성 또는 반도체 기판이 사용될 수 있다. 예를 들어, 상기 성장용 기판(11)은 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN일 수 있다.
상기 반도체 적층체(L)는 질화물 반도체일 수 있으며, 예를 들어, 상기 제1 및 제2 도전형 반도체층(14,16)은 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성을 갖는 질화물 단결정일 수 있다. 물론, 이에 한정되지 않으며, AlGaInP계열 반도체나 AlGaAs계열 반도체와 같은 물질이 사용될 수도 있다. 상기 제1 및 제2 도전형 반도체층(14,16)은 각각 n형 및 p형 불순물이 도핑된 반도체로 이루어질 수 있다. 이에 한정되는 것은 아니고 반대로 각각 p형 및 n형 반도체층이 될 수도 있다. 상기 활성층(15)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수 있으며, 다만, 단일 양자우물(SQW) 구조일 수도 있다. 예를 들어, 질화물 반도체일 경우에, 반도체 적층체(L)의 총 두께가 2.5 ㎛ 내지 10 ㎛의 범위일 수 있다.
상기 반도체 적층체(L)는 상기 기판(11) 상에 형성된 버퍼층(12) 상에 형성될 수 있다. 상기 버퍼층(12)은 상기 기판(11)과 후속 공정에 형성될 반도체 적층체(L) 사이의 격자상수의 부정합(mismatchng)으로 인한 변위를 감소시키고, 열팽창 계수 차이로 인한 변형(deformation)을 감소시키고 크랙(crack) 발생을 억제하기 위해서 사용될 수 있다. 상기 버퍼층(12)은 단일 층으로 이루어질 수 있으나, 복수의 층을 갖는 다층 구조일 수도 있다.
예를 들어, 실리콘 기판이 질화물 단결정 성장용 기판(11)으로 사용될 경우에, 실리콘의 (111) 면이 결정 성장을 위한 면으로 사용될 수 있다. 이 경우에, 상기 버퍼층(12)은 AlN 핵성장층과, Al이 함유된 질화물 결정으로 이루어진 격자 완충층을 포함할 수 있다.
도6에 도시된 바와 같이, 상기 반도체 적층체(L)의 상면(즉, 제2 면)의 일 영역에는 상기 제2 도전형 반도체층(16)에 접속된 제2 전극층(19)을 형성하며, 다른 영역에는 절연막(17)을 형성할 수 있다. 상기 제2 전극층(19)은 각각 개별 발광소자를 위한 영역에 제공될 수 있다.
상기 반도체 적층체(L) 상면의 일 영역에는 오믹 물질을 증착하여 제2 전극층(19)을 형성할 수 있다. 상기 제2 전극층(19)은 이에 한정되지 않으나, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, Ni/Ag, Zn/Ag, Ni/Al, Zn/Al, Pd/Ag, Pd/Al, Ir/Ag. Ir/Au, Pt/Ag, Pt/Al, Ni/Ag/Pt 등과 같이 2층 이상의 구조일 수 있다. 예를 들어, 제2 전극층(19)은 제2 도전형 반도체층(16)과 오믹 콘택을 위해서 고반사율을 갖는 Ag가 사용될 수 있다. 상기 Ag 층에 선택적으로 Ni, Ti, Pt, W의 단일층 또는 이들의 합금층이 교대로 적층될 수 있다. 구체적인 예에서, 상기 Ag 층 상에 Ni/Ti층, TiW/Pt층 또는 Ti/W층이 적층되거나 또는 이들 층이 교대로 적층될 수 있다. 상기 제2 전극층(19)은 상기 반도체 적층체(L)의 하면의 전체 면적 중 50% 이상을 차지할 수 있다.
본 공정에서, 상기 반도체 적층체(L) 상면의 다른 영역에 절연막(17)을 형성할 수 있다. 상기 절연막(17) 형성공정은 상기 제2 전극층(19)을 형성하기 전 또는 후에 수행될 수 있다. 상기 절연막(17)은 상기 반도체 적층체(L)의 하면에 위치할 제1 패키지 전극(21a)과 상기 제1 도전형 반도체층(14)을 서로 전기적으로 절연될 수 있다. 상기 절연막(17)은 실리콘 산화물 또는 실리콘 질화물일 수 있다. 상기 절연막(17)은 CVD와 같은 공정으로 증착할 수 있다. 이 외에도 상기 절연막(17)으로는 폴리머 수지를 이루어진 절연성 접합물질을 이용할 수 있다.
본 실시예에서, 상기 절연막(17)은 지지체를 위한 본딩층으로 사용될 수 있다. 상기 절연막(17)을 본딩층으로 사용할 경우에, 상기 절연막(17)을 증착한 후, 화학기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 이용하여 표면 거칠기가 10 ㎚ 이하가 되도록 연마할 수 있다.
도7에 도시된 바와 같이, 상기 지지체(21)를 상기 반도체 적층체(L)의 하면(즉, 제1 면)에 접합시킬 수 있다.
본 공정에서 채용되는 지지체(21)는 상기 반도체 적층체(L)의 각 소자 영역에 대응되는 복수의 제1 및 제2 패키지 전극(21a,21b)을 포함할 수 있다. 상기 지지체는 상기 절연막(17)을 접합될 수 있다. 예를 들어, 지지체(21)(예, Si)를 직접 접합시키거나 지지체(21)에 산화물층을 형성한 후에, 저온(예, 500℃이하)에서 산화물-산화물 본딩 또는 산화물-실리콘 본딩기술을 이용하여 접합시킬 수 있다. 이 경우에, 상기 제1 패키지 전극(21a)은 상기 절연막(17)에 위치시켜 접합시킬 수 있으며, 상기 제2 패키지 전극(21b)의 일부도 상기 절연막(17)에 위치시켜 접합시킬 수 있다.
이와 달리, 상기 절연막(17) 외에 별도의 접합물질을 이용하여 접합시킬 수 있다. 별도의 접합물질은 폴리머 수지 또는 AuSn, NiSi와 같은 공융 금속을 이용할 수 있다. 예를 들어, 상기 제2 패키지 전극(21b)은 상기 제2 전극층(19)에 공융 금속과 같은 전도성 접합물질을 이용하여 접합될 수 있다.
특정 예에서, 제1 및 제2 패키지 전극(21a,21b)이 형성될 영역이 노출된 마스크를 반도체 적층체(L) 하면에 형성한 후 전해도금 또는 스퍼터링을 이용하여 제1 및 제2 패키지 전극(21a,21b)을 형성할 수 있다. 상기 제1 및 제2 패키지 전극(21a,21b)은 Cu, Al, Ag, Au, Ni, Cr, Pd, Cu, Pt, Sn, W, Rh, Ir, Ru, Mg, Zn 또는 이들을 포함하는 합금으로 이루어질 수 있으며, 전기전도도 및 열전도도가 우수하고 전해도금 공정이 용이한 물질을 사용할 수 있다.
필요에 따라, 마스크 형성 전이나 후에, 확산방지층(배리어층) 및/또는 전해도금시 전류를 전달하기 위한 시드(seed)층을 포함할 수 있다. 상기 확산방지층 및/또는 시드층은 스퍼터링 공정을 이용하여 Ti층/Cu층으로 구성될 수 있으며 각층의 두께는 50㎚ ∼ 500㎚의 범위일 수 있다. 상기 제1 및 제2 패키지 전극(21a, 21b)의 나머지 부분은 상기 확산방지층 및/또는 시드층의 형성 후 전해도금 공정을 이용하여 형성될 수 있다. 각 층의 두께가 0.01㎛ 내지 50㎛의 범위인 Cu/Ni/Au층일 수 있다. 상기 제1 및 제2 패키지 전극(21a, 21b)이 형성된 후, 마스크를 제거할 수 있다.
도8에 도시된 바와 같이, 성장용 기판(11)을 반도체 적층체(L)로부터 제거할 수 있다.
본 제거공정은 레이저 리프트 오프(laser lift off) 공정 또는 기계적 연마 공정, 식각공정을 이용하여 제거될 수 있다. 상기 성장용 기판(11)이 사파이어와 같이 투명한 물질로 이루어진 경우에는, 상기 반도체 적층체(L)와 성장용 기판(11)의 계면 부근에 레이저를 조사하는 레이저 리프트 오프공정을 통해 제거할 수 있다. 상기 성장용 기판(11)이 상대적으로 경도가 낮은 실리콘 기판인 경우, 기계적 연마공정을 이용하여거나 습식 또는 건식 식각을 이용하여 제거할 수 있다.
도9에 도시된 바와 같이, 상기 반도체 적층체(L)를 개별 발광소자 영역(S)으로 구분하는 분리공정(ISO)을 수행할 수 있다.
선택적인 제거 공정을 이용하여 개별 반도체 발광소자 영역(S)으로 분리시킬 수 있다. 본 분리공정은 기계적 절단, 화학적 식각 또는 플라즈마를 이용한 건식 식각 공정을 이용하여 수행될 수 있다.
본 공정에서, 상기 제1 패키지 전극(21a)의 일부 영역이 노출되도록 각각의 반도체 발광소자 영역(S)의 사이의 부분을 제거할 수 있다. 이를 위해서, 상기 지지체(21)를 상기 반도체 적층체(L)에 제공할 때에 상기 제1 패키지 전극(21a)의 일부를 본 공정에서 선택적으로 제거되는 부분에 위치시킬 수 있다. 후속 공정에서 상기 제1 패키지 전극(21a)의 노출된 영역은 제1 도전형 반도체층(14)과 연결하기 위한 콘택 영역(C)으로 제공될 수 있다. 상기 콘택 영역(C)은 상기 분리공정에 의해 얻어지므로, 상기 제1 패키지 전극(21a)의 상면의 다른 영역보다 낮게 침하된 영역을 가질 수 있다. 상기 콘택 영역(C)을 침하된 영역으로 제공함으로써 접속면적을 넓일 수 있다.
도10에 도시된 바와 같이, 상기 반도체 적층체(L)의 측면에 측면 절연층(23)을 형성할 수 있다. 추가적으로 반도체 적층체(L)의 상면에 요철(P)을 형성할 수 있다.
상기 측면 절연층(23)은 분리된 반도체 적층체(L)의 전체 표면에 절연층을 형성한 후에 상기 제1 패키지 전극(21a)의 콘택 영역(C)과 상기 반도체 적층체(L)의 상면을 노출시키는 방식으로 형성될 수 있다.
상기 제1 도전형 반도체층(14)의 상면에 광추출 효율 향상을 위한 요철(P)을 형성할 수 있다. 본 요철 형성 공정은 앞선 기판의 제거 과정에서 또는 그 후에 수행될 수도 있다. 상기 요철(P)은 기계적 가공, 습식 식각 또는 플라즈마를 이용한 건식 식각에 이용하여 형성할 수 있다.
도11에 도시된 바와 같이, 상기 반도체 적층체(L) 상면에 위치한 제1 도전형 반도체층(14)과 상기 제1 패키지 전극(21a)이 연결되도록 제1 전극층(18)을 형성할 수 있다.
상기 제1 전극층(18)은 상기 반도체 적층체(L)의 전체 측면을 따라 연장되어 상기 제1 패키지 전극(21a)의 콘택 영역(C)에 접속될 수 있다. 상기 제1 전극층(18)은 투명 전극을 포함할 수 있다. 본 실시예에서는, 상기 제1 전극층(18) 전체를 투명 전극으로 형성할 수 있으나, 다양한 형태로 변경될 수 있다. 본 실시예에서 채용되는 투명전극은 이에 한정되지 않으나, 투명 전도성 산화물층 또는 질화물층 중 어느 하나일 수 있다. 예를 들어, ITO, ZITO, ZIO, GIO, ZTO, FTO, AZO, GZO,In4Sn3O12 또는 Zn(1-x)MgxO(0≤x≤1)으로 구성된 그룹으로부터 선택된 적어도 하나일 수 있다. 필요에 따라, 상기 제1 전극층(18)은 그래핀을 포함할 수도 있다.
도12에 도시된 바와 같이, 반도체 적층체(L) 상에 파장 변환층(26) 및 수지 포장부(27)가 순차적으로 형성할 수 있다.
상기 파장변환층(109)은 이에 한정되지는 않으나, 산화물(oxide)계, 규산염(silicate)계, 질화물(nitride)계, 황화물(sulfide)계 및 불화물계(fluoride) 형광체를 포함할 수 있다. 산화물계 물질의 경우, 황색 및 녹색 형광체인 (Y, Lu, Se, La, Gd, Sm)3(Ga, Al)5O12:Ce, 청색 형광체인 BaMgAl10O17:Eu, 3Sr3(PO4)2·CaCl：Eu 등이 사용될 수 있으며, 규산염계 물질의 경우, 황색 및 녹색 형광체인 (Ba, Sr)2SiO4:Eu, 황색 및 등색 형광체인 (Ba, Sr)3SiO5:Eu 등이 사용될 수 있다. 또한, 질화물계 물질의 경우, 녹색 형광체인 β-SiAlON:Eu, 황색 형광체인 (La, Gd, Lu, Y, Sc)3Si6N11:Ce, 등색 형광체인 α-SiAlON:Eu, 적색 형광체인 (Sr, Ca)AlSiN3:Eu, (Sr, Ca)AlSi(ON)3:Eu, (Sr, Ca)2Si5N8:Eu, (Sr, Ca)2Si5(ON)8:Eu, (Sr, Ba)SiAl4N7:Eu 등이 사용될 수 있으며, 황화물계 물질의 경우, 적색 형광체인 (Sr, Ca)S:Eu, (Y, Gd)2O2S:Eu, 녹색 형광체인 SrGa2S4:Eu 등이 사용될 수 있다. 불화물계 물질의 경우에, 적색 형광체로서 K2SiF6:Mn4 +가 사용될 수 있다. 또한, 형광체 대체 물질로 양자점(Quantum Dot, QD) 등의 물질들이 적용될 수 있으며, LED에 형광체와 QD를 혼합 또는 단독으로 사용할 수 있다. 예를 들어, QD는 CdSe, InP 등의 코어(core)(3 ~ 10nm)와 ZnS, ZnSe 등의 쉘(shell)(0.5 ~ 2nm)및 코어와 쉘의 안정화를 위한 리간드(ligand)를 포함하는 구조로 구성될 수 있다. 상기 파장 변환층(26)은 크게 스프레이 공정, 디스펜싱 공정 또는 형광체 함유 수지의 시트 또는 세라믹 형광체 시트를 접착하는 공정 중 적어도 하나를 사용할 수 있다.
이어, 상기 파장변환층(26) 상에는 수지 포장부(27)가 형성될 수 있다. 필요에 따라, 상기 수지 포장부(27)는 상기 반도체 적층체(L)를 덮는 렌즈 구조로 제공될 수 있다. 예를 들어, 상기 수지 포장부(27)는 상면이 볼록한 돔 형상의 구조를 갖거나, 광 확산을 향상시키기 위하여 표면에 콜로이드 입자가 배치된 형태일 수 있다. 이러한 수지 포장부(27)는 광투과성과 내열성이 우수한 물질이 사용될 수 있다. 예를 들어, 실리콘, 에폭시, 유리 또는 플라스틱이 사용될 수 있다.
도13에 도시된 바와 같이, 도12에 도시된 결과물을 반도체 발광소자 패키지(20) 단위로 절단할 수 있다.
반도체 발광소자 패키지 단위로 분리하는 공정을 수행함으로써 최종적으로 도 1에 도시된 반도체 발광소자 패키지(100)가 얻어질 수 있다. 상기 분리 공정은 블레이드 소잉(blade sawing) 또는 레이저 소잉을 통해 수행될 수 있다. 상기 분리공정은 지지체(21)의 소잉 공정이 수행될 수 있다.
도13에 도시된 반도체 발광소자 패키지(20)에서, 상기 수지 포장부(27)의 측면은 상기 지지체(21)의 측면과 실질적으로 평탄한 공면을 가질 수 있다. 상기 제1 전극층(18)의 일부는 상기 수지 포장부(27)와 상기 지지체(21) 사이에 위치하며, 상기 평탄한 공면에서 노출될 수 있다.
본 발명은 다양한 실시예로 변경되어 실시될 수 있다. 예를 들어, 제1 전극층의 재료 및 형성위치와 함께, 상기 지지체의 구조가 다양하게 변경될 수 있다. 이러한 실시예는 도14 내지 도16에 도시되어 있다.
도14는 본 발명의 일 실시예에 따른 발광소자 패키지를 개략적으로 나타낸 단면도이며, 도15 및 도16은 각각 도14에 도시된 발광소자 패키지의 상부 평면도 및 저면도이다.
도14을 참조하면, 본 발명의 일 실시예에 따른 반도체 발광소자 패키지(60)는 반도체 적층체(L)와 지지체(61)와 상기 반도체 적층체(L)를 둘러싸는 파장변환층(66) 및 수지 포장부(67)를 포함할 수 있다. 본 실시예에 따른 발광소자 패키지(20)는 칩 스케일 패키지일 수 있다.
상기 반도체 적층체(L)는 제1 도전형 반도체층(54) 및 제2 도전형 반도체층(56)과, 그 사이에 위치하는 활성층(55)을 포함한다. 상기 반도체 적층체(L)는 상기 제1 및 제2 도전형 반도체층(54,56)이 각각 제공하는 제1 및 제2 면과 그 사이에 위치한 측면을 포함한다.
상기 반도체 적층체(L)는 AlxInyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 만족하는 질화물 반도체일 수 있다. 상기 반도체 적층체(L)를 이루는 제1 및 제2 도전형 반도체층(54,56)은 각각 p형 반도체층 및 n형 반도체층이 될 수 있다. 예를 들어, 상기 제1 도전형 반도체층(54)은 n형 GaN일 수 있다. 상기 제2 도전형 반도체층(56)은 p형 AlGaN/ p형 GaN일 수 있다. 상기 활성층(55)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조일 수 있다. 예를 들어, 상기 활성층(55)은 GaN/InGaN인 다중양자우물구조일 수 있다.
상기 반도체 적층체(L)의 측면에는 측면 절연층(63)이 형성될 수 있다. 도13 및 도14에 도시된 바와 같이, 상기 측면 절연층(63)은 상기 반도체 적층체(L)의 측면 전체에 배치되어 페시베이션층으로 제공될 수 있다. 예를 들어, 상기 측면 절연층(63)은 실리콘 산화물 또는 실리콘 질화물일 수 있다. 상기 반도체 적층체(L)의 측면을 경사진 면일 수 있다.
본 실시예에서는, 제1 전극층(58) 및 제2 전극층(59)은 반도체 적층체(L)의 제1 면 및 제2 면을 통해 각각 제1 도전형 반도체층(54)과 제2 도전형 반도체층(56)에 접속될 수 있다. 이와 같이, 두 전극층(58,59)과 반도체 적층체(L)의 접속 위치가 수직 방향으로 배치되므로, 반도체 적층체(L)(특히, 활성층의 전체 면적)에서 보다 균일한 전류의 분산을 도모할 수 있다.
본 실시예에서는, 상기 반도체 적층체(L)의 제1 면에서 상기 제1 도전형 반도체층(54)과 접속된 제1 전극층(58)은 상기 반도체 적층체(L)의 측면을 따라 연장되고, 상기 제2 면에 위치한 제1 패키지 전극(61a)에 연결될 수 있다. 본 실시예에서는, 도1 및 도2에 도시된 실시예와 달리, 4개의 측면 중 하나의 측면을 따라 연장되어 상기 제1 패키지 전극(61a)에 연결된 형태를 가질 수 있다. 이와 같이, 제1 전극층(58)은 일부 측면을 따라 연장된 형태를 가질 수 있다.
상기 제1 전극층(58)은 광방출이 보장되도록 투명 전극을 포함할 수 있다. 본 실시예에 채용된 제1 전극층(58)은 도15에 도시된 바와 같이, 주된 광방출면에 해당하는 제1 면에 위치한 부분에는 투명 전극(58a)으로 형성하고, 다른 영역은 메탈 전극(58b)으로 형성될 수 있다.
본 실시예에서, 상기 제1 및 제2 패키지 전극(61a,61b)은 상기 제1 및 제2 전극층(58,59)에 각각 접속될 수 있다. 도13에 도시된 바와 같이, 상기 제1 패키지 전극(61a)은 상기 반도체 적층체(L)의 모서리에 위치한 부분에 상기 제1 전극층(58)과 접속하기 위한 콘택 영역(C)을 가질 수 있다. 상기 제1 패키지 전극(61a)의 콘택 영역(C)은 침하된 영역으로서 다른 영역보다 낮은 영역일 수 있다. 상기 제1 전극층(58)은 상기 측면 절연층(63)에 의해 상기 반도체 적층체(L)의 측면과 전기적으로 절연되어 상기 제1 패키지 전극(61a)에 접속될 수 있다.
상기 제2 전극층(59)은 반도체 적층체(L)의 제2 면에서 형성될 수 있다. 상기 제2 전극층(59)은 높은 반사율을 갖는 오믹 콘택 가능한 물질이 사용될 수 있다.
상기 반도체 적층체(L)의 제2 면에는 지지체(61)가 배치될 수 있다. 도15에 도시된 바와 같이, 상기 지지체(61)는 서로 평행하게 배치된 제1 및 제2 패키지 전극(61a,61b)과 상기 제1 및 제2 패키지 전극(61a,61b) 사이에 배치되어 두 전극(61a,61b)을 결속시키는 절연체(61c)를 포함할 수 있다. 상기 절연체(61c)는 전기적 절연성을 갖는 본딩물질일 수 있다. 예를 들어, 상기 절연체(61c)는 실리콘 산화물, 실리콘 질화물 또는 폴리머 수지와 같은 공지된 절연물질일 수 있다.
상기 제1 및 제2 패키지 전극(61a,61b)은 상기 반도체 적층체(L)로부터 발생된 열을 방출하는 수단으로 사용될 수 있다. 본 실시예에서, 상기 제2 전극층(59)과 상기 제2 패키지 전극(61b)의 단면적은 크게 형성함으로써, 상기 반도체 적층체(L)로부터 발생된 열을 상기 제2 패키지 전극(61b)을 통해서 더욱 효과적으로 방출시킬 수 있다.
상기 제1 및 제2 패키지 전극(61a,61b)은 상기 반도체 적층체(L)의 제2 면에 형성된 절연막(57)에 의해 상기 반도체 적층체(L)에 접합될 수 있다. 상기 절연막(57)은 본딩가능한 물질로서, 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 폴리머와 같은 수지류일 수 있을 것이다.
상기 반도체 발광소자 패키지(60)는 활성층(65)으로부터 방출된 광의 파장을 변환하는 파장변환층(66)을 더 포함할 수 있다. 상기 파장변환층(66)에 의해 변환된 광과 활성층(55)의 방출광은 결합하여 백색광과 같은 원하는 출력광을 제공할 수 있다. 상기 반도체 발광소자 패키지(60)는 상기 반도체 적층체(L)를 둘러싸는 수지 포장부(67)를 더 포함할 수 있다.
본 실시예에서, 상기 수지 포장부(67)의 측면은 상기 지지체(61)의 측면과 실질적으로 평탄한 공면을 가질 수 있다. 상기 제1 전극층(58)의 일부는 상기 수지 포장부(67)와 상기 지지체(61) 사이에 위치하며, 상기 평탄한 공면에서 노출될 수 있다.
도17은 본 발명의 반도체 발광소자 패키지에 채용될 수 있는 지지체의 개략도이다.
도17에 도시된 지지체 어레이(70)는 복수의 패키지를 위한 지지체를 포함한다. 본 예에 따른 지지체 어레이(70)는 5×4로 배열되었으나, 실제로는 도4에 도시된 웨이퍼(W)에서 각 발광소자 영역(S)에 대응되는 형태로 제공될 수 있다. 상기 지지체 어레이(70)에서 제1 패키지 전극(71a)과 제2 패키지 전극(71b)은 일 방향으로 연장된 에어갭(g)에 의해 분리될 수 있다.
상기 지지체 어레이(70)은 웨이퍼 레벨에서 반도체 적층체(L)에 제공되는 형태(도4 참조)일 수 있다. 웨이퍼 레벨에서 반도체 적층체와 접합된 후에, 전극 형성공정을 수행하고, 패키지 단위로 절단되어 개별 패키지 단위의 지지체(71)로 분리될 수 있다(도13 참조). 상기 지지체(71)는 도15에 도시된 지지체(61)와 유사하게, 서로 평행하게 배열된 제1 및 제2 패키지 전극(71a,71b)을 포함하며, 에어갭(g)에 의해 분리된 형태를 갖는다. 각각의 제1 및 제2 패키지 전극(71a,71b)은 반도체 적층체에 접합될 수 있다. 상기 지지체 어레이(70)는 Si와 같은 반도체 또는, Cu, Al, Ag, Au, Ni, Cr, Pd, Cu, Pt, Sn, W, Rh, Ir, Ru, Mg, Zn 또는 이들을 포함하는 합금일 수 있다.
도18은 본 발명의 일 실시예에 따른 반도체 발광소자 패키지를 나타내는 상부 평면도이다.
본 실시예에 따른 반도체 발광소자 패키지(60')는 도14에 도시된 반도체 발광소자 패키지(60)와 유사한 구조를 가질 수 있다. 즉, 제1 전극층(58')은 반도체 적층체의 측면들 중 일 측면으로 연장되어 제1 패키지 전극(61a)에 연결될 수 있다. 다만, 앞선 실시예와 달리, 도18에 도시된 제1 전극층(58')은 제1 도전형 반도체층 상면에 위치한 투명 전극층(58a) 상에 배치된 3개의 전극지(58c)를 더 포함할 수 있다. 상기 3개의 전극지(58c)는 상기 메탈 전극층(58b)으로부터 연장되어 투명전극층(58a) 전체 영역에 균일하게 전류를 분산시킬 수 있다.
도19 및 도20은 본 발명의 실시형태에 따른 반도체 발광소자 패키지가 채용된 백라이트 유닛의 예를 나타낸다.
도19를 참조하면, 백라이트 유닛(1000)은 기판(1002) 상에 광원(1001)이 실장되며, 그 상부에 배치된 하나 이상의 광학 시트(1003)를 구비한다. 광원(1001)은 상술한 반도체 발광소자 패키지 또는 이와 유사한 구조를 갖는 반도체 발광소자 패키지를 이용할 수 있다. 예를 들어, 상술된 반도체 발광소자 패키지의 제1 및 제2 패키지 전극이 기판(1002)의 전극 패턴과 연결될 수 있다.
도19의 백라이트 유닛(1000)에서 광원(1001)은 액정표시장치가 배치된 상부를 향하여 빛을 방출하는 방식과 달리, 도20에 도시된 다른 예의 백라이트 유닛(2000)은 기판(2002) 위에 실장된 광원(2001)이 측 방향으로 빛을 방사하며, 이렇게 방시된 빛은 도광판(2003)에 입사되어 면광원의 형태로 전환될 수 있다. 도광판(2003)을 거친 빛은 상부로 방출되며, 광 추출 효율을 향상시키기 위하여 도광판(2003)의 하면에는 반사층(2004)이 배치될 수 있다.
도21은 본 발명의 실시형태에 따른 반도체 발광소자 패키지가 채용된 조명 장치의 예를 나타낸 분해사시도이다.
도21에 도시된 조명장치(3000)는 일 예로서 벌브형 램프로 도시되어 있으며, 발광모듈(3003)과 구동부(3008)와 외부접속부(5010)를 포함한다.
또한, 외부 및 내부 하우징(3006, 3009)과 커버부(3007)와 같은 외형구조물을 추가적으로 포함할 수 있다. 발광모듈(3003)은 상술한 반도체 발광소자 패키지 구조 또는 이와 유사한 구조를 갖는 광원(3001)과 그 광원(3001)이 탑재된 회로기판(3002)을 포함할 수 있다. 예를 들어, 상술된 반도체 발광소자 패키지의 제1 및 제2 패키지 전극이 회로기판(3002)의 전극 패턴과 연결될 수 있다. 본 실시형태에서는, 하나의 광원(3001)이 회로기판(3002) 상에 실장된 형태로 예시되어 있으나, 필요에 따라 복수 개로 장착될 수 있다.
외부 하우징(3006)은 열방출부로 작용할 수 있으며, 발광모듈(3003)과 직접 접촉되어 방열효과를 향상시키는 열방출판(3004) 및 조명장치(3000)의 측면을 둘러싸는 방열핀(3005)을 포함할 수 있다. 커버부(3007)는 발광모듈(3003) 상에 장착되며 볼록한 렌즈형상을 가질 수 있다. 구동부(3008)는 내부 하우징(3009)에 장착되어 소켓구조와 같은 외부접속부(3010)에 연결되어 외부 전원으로부터 전원을 제공받을 수 있다. 또한, 구동부(3008)는 발광모듈(3003)의 반도체 발광소자(3001)를 구동시킬 수 있는 적정한 전류원으로 변환시켜 제공하는 역할을 한다. 예를 들어, 이러한 구동부(3008)는 AC-DC 컨버터 또는 정류회로부품 등으로 구성될 수 있다.
또한, 도면에는 도시되지 않았으나, 조명장치(3000)는 통신 모듈을 더 포함 할 수도 있다.
도22는 본 발명의 실시예에 의한 반도체 발광소자 패키지를 헤드 램프에 적용한 예를 나타낸다.
도22를 참조하면, 차량용 라이트 등으로 이용되는 헤드 램프(4000)는 광원(4001), 반사부(4005), 렌즈 커버부(4004)를 포함하며, 렌즈 커버부(4004)는 중공형의 가이드(4003) 및 렌즈(4002)를 포함할 수 있다. 광원(4001)은 상술한 반도체 발광소자 패키지 구조 또는 이와 유사한 구조를 갖는 반도체 발광소자 패키지를 적어도 하나 포함할 수 있다.
헤드 램드(4000)는 광원(4001)에서 발생된 열을 외부로 방출하는 방열부(4012)를 더 포함할 수 있으며, 방열부(4012)는 효과적인 방열이 수행되도록 히트싱크(4010)와 냉각팬(4011)을 포함할 수 있다. 또한, 헤드 램프(4000)는 방열부(4012) 및 반사부(4005)를 고정시켜 지지하는 하우징(4009)을 더 포함할 수 있으며, 하우징(4009)은 본체(4006)와 일면에 방열부(4012)가 결합하여 장착되기 위한 중앙홀(4008)을 구비할 수 있다.
하우징(4009)은 상기 일면과 일체로 연결되어 직각방향으로 절곡되는 타면에 반사부(4005)가 광원(4001)의 상부측에 위치하도록 고정시키는 전방홀(4007)을 구비할 수 있다. 이에 따라, 반사부(4005)에 의하여 전방측은 개방되며, 개방된 전방이 전방홀(4007)과 대응되도록 반사부(4005)가 하우징(4009)에 고정되어 반사부(4005)를 통해 반사된 빛이 전방홀(4007)을 통과하여 외부로 출사될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (20)

  1. 서로 반대에 위치한 제1 및 제2 면과 그 사이의 측면을 가지며, 각각 상기 제1 및 제2 면을 제공하는 제1 및 제2 도전형 반도체층과 그 사이에 위치한 활성층을 갖는 반도체 적층체;
    상기 반도체 적층체의 제2 면에 위치하며, 제1 패키지 전극 및 제2 패키지 전극을 갖는 지지체;
    상기 제1 도전형 반도체층에 접속되도록 상기 반도체 적층체의 제1 면에 위치하며, 상기 반도체 적층체의 측면을 따라 연장되어 상기 제1 패키지 전극에 접속된 제1 전극층;
    상기 반도체 적층체의 측면에 위치하며, 상기 제1 전극층과 상기 반도체 적층체의 측면을 전기적으로 절연하는 측면 절연층; 및
    상기 반도체 적층체의 제2 면에 위치하며, 상기 제1 도전형 반도체층과 상기 제2 패키지 전극을 전기적으로 연결하는 제2 전극층;을 포함하는 반도체 발광소자 패키지.
  2. 제1항에 있어서,
    상기 제1 패키지 전극의 일 영역은 상기 지지체의 가장자리에 위치하며,
    상기 제1 패키지 전극의 일 영역은 상기 제1 전극층과 접속되는 콘택 영역을 포함하는 것을 특징으로 하는 반도체 발광소자 패키지.
  3. 제2항에 있어서,
    상기 콘택 영역은 상기 제1 패키지 전극의 다른 영역보다 침하된 영역를 갖는 것을 특징으로 하는 반도체 발광소자
  4. 제2항에 있어서,
    상기 제1 패키지 전극은 상기 제2 패키지 전극의 적어도 일부 영역을 둘러싸는 것을 특징을 하는 반도체 발광소자 패키지.
  5. 제2항에 있어서,
    상기 제1 패키지 전극과 상기 제2 패키지 전극은 거의 평행하게 배열된 것을 특징을 하는 반도체 발광소자 패키지.
  6. 제1항에 있어서,
    상기 제1 패키지 전극과 상기 제2 패키지 전극은 에어갭에 의해 분리되는 것을 특징으로 하는 반도체 발광소자 패키지.
  7. 제1항에 있어서,
    상기 제2 패키지 전극은 상기 제1 패키지 전극보다 큰 단면적을 갖는 것을 특징으로 하는 반도체 발광소자 패키지.
  8. 제1항에 있어서,
    상기 반도체 적층체의 제2 면 중 적어도 상기 제2 전극층이 형성되지 않은 영역에 위치한 절연막을 더 포함하는 반도체 발광소자 패키지.
  9. 제1항에 있어서,
    상기 반도체 적층체를 둘러싸도록 배치된 수지 포장부를 더 포함하는 것을 특징으로 하는 반도체 발광소자 패키지.
  10. 제9항에 있어서,
    상기 수지 포장부의 측면은 상기 지지체의 측면과 실질적으로 평탄한 공면을 갖는 것을 특징으로 하는 반도체 발광소자 패키지.
  11. 제10항에 있어서,
    상기 제1 전극층의 일부는 상기 수지 포장부와 상기 지지체 사이에 위치하며, 상기 평탄한 공면에서 노출된 것을 특징으로 하는 반도체 발광소자 패키지.
  12. 제1항에 있어서,
    적어도 상기 반도체 적층체의 제1 면에 위치하는 파장 변환층을 더 포함하는 반도체 발광소자 패키지.
  13. 제1항에 있어서,
    상기 제1 전극층은 투명 전극층을 포함하는 것을 특징으로 하는 반도체 발광소자 패키지.
  14. 제1항에 있어서,
    상기 제1 전극층은 상기 반도체 적층체의 제1 면에 위치한 투명 전극층과 상기 투명 전극층과 상기 제1 패키지 전극을 연결하도록 상기 반도체 적층체의 측면을 따라 위치한 메탈 전극층을 포함하는 것을 특징으로 하는 반도체 발광소자 패키지.
  15. 제1항에 있어서,
    상기 제1 전극층은 상기 반도체 적층체의 제1 면에 위치한 복수의 전극지를 포함하는 것을 특징으로 하는 반도체 발광소자 패키지.
  16. 서로 반대에 위치한 제1 및 제2 면과 그 사이의 측면을 가지며, 각각 상기 제1 및 제2 면을 제공하는 제1 및 제2 도전형 반도체층과 그 사이에 위치한 활성층을 갖는 반도체 적층체;
    상기 반도체 적층체의 제2 면의 일 영역에 위치하며 상기 제2 도전형 반도체층에 접속된 제2 전극층;
    상기 반도체 적층체의 제2 면의 다른 영역에 위치하며, 상기 전기적 절연성을 갖는 물질로 이루어진 절연막;
    상기 절연막 상에 위치하며 상기 반도체 적층체의 제2 면의 모서리에 연결된 콘택 영역을 갖는 제1 패키지 전극;
    상기 반도체 적층체의 제2 면에 위치하며 상기 제2 전극층에 접속된 제2 패키지 전극; 및
    상기 제1 도전형 반도체층과 상기 제1 패키지 전극의 콘택 영역을 연결하는 제1 전극층을 포함하는 반도체 발광소자 패키지.
  17. 제16항에 있어서,
    상기 반도체 적층체의 측면에 위치한 측면 절연층을 더 포함하며,
    상기 제1 전극층은 상기 제1 면으로부터 상기 반도체 적층체의 경사진 측면을 따라 연장되어 상기 콘택 영역에 접속된 것을 특징으로 하는 반도체 발광소자 패키지.
  18. 제16항에 있어서,
    상기 제1 및 제2 패키지 전극 사이에 위치하여 상기 제1 및 제2 패키지 전극을 결속시키는 절연성 부재를 더 포함하는 반도체 발광소자 패키지.
  19. 제16항에 있어서
    상기 반도체 적층체를 둘러싸도록 형성된 수지 포장부를 더 포함하며,
    상기 수지 포장부의 측면은 상기 제1 및 제2 패키지 전극의 측면의 일부와 실질적으로 평탄한 공면을 갖는 것을 특징으로 하는 반도체 발광소자 패키지.
  20. 제1항 내지 제19항 중 어느 한 항에 기재된 반도체 발광소자 패키지;
    상기 반도체 발광소자 패키지를 구동하도록 구성된 구동부; 및
    상기 구동부에 외부 전압을 공급하도록 구성된 외부 접속부를 포함하는 조명장치.
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