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KR100966229B1 - 반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치 - Google Patents

반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치 Download PDF

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KR100966229B1
KR100966229B1 KR1020080053031A KR20080053031A KR100966229B1 KR 100966229 B1 KR100966229 B1 KR 100966229B1 KR 1020080053031 A KR1020080053031 A KR 1020080053031A KR 20080053031 A KR20080053031 A KR 20080053031A KR 100966229 B1 KR100966229 B1 KR 100966229B1
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KR
South Korea
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insulating film
semiconductor substrate
semiconductor
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hetero
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KR1020080053031A
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시게하루 야마가미
마사까쯔 호시
데쯔야 하야시
히데아끼 다나까
Original Assignee
닛산 지도우샤 가부시키가이샤
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Abstract

반도체 기체와, 반도체 기체의 밴드 갭과는 상이한 밴드 갭을 갖는 반도체 재료를 포함하고 반도체 기체의 제1면의 일부와 접촉하는 헤테로 반도체 영역을 포함하는 반도체 장치의 제조 방법과 그에 의해 제조된 장치가 본 명세서에 기재된다. 이러한 방법은 반도체 기체의 제1면의 노출부 및 헤테로 반도체 재료의 노출면 상에 제1 절연막을 퇴적하는 공정과, 산화 분위기에서 열처리를 수행하여, 제1 절연막과, 반도체 기체 및 헤테로 반도체 영역의 대향면들 사이에 제2 절연막을 형성하는 공정을 포함한다.
게이트 전극, 소스 전극, 다결정 실리콘, 반도체 기체

Description

반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE MANUFACTURED THEROF}
본 발명은 전계 효과 트랜지스터에 이용되는 반도체 장치의 제조 방법에 관한 것이다.
일본공개특허공보 제2003-318398호는 반도체 장치를 개시하고 있다. 그러한 반도체 장치에서는, N-형 탄화규소 에피택셜 영역이 N+형 탄화규소 기체상에 형성되어 있는 반도체 기체의 주면(主面)에 N-형 다결정 실리콘 영역 및 N+형 다결정 실리콘 영역이 접합되어 형성된다. N-형 탄화규소 에피택셜 영역과, N-형 다결정 실리콘 영역과, N+형 다결정 실리콘 영역은 헤테로 접합을 형성한다. 또한, N-형 탄화규소 에피택셜 영역과 N+형 다결정 실리콘 영역의 접합부에 인접하여, 게이트 절연막을 사이에 두고 게이트 전극이 형성된다. N-형 다결정 실리콘 영역은 소스 전극 에 접속되고, N+형 탄화규소 기체의 다른 면에 드레인 전극이 형성된다.
상술한 종래의 반도체 장치 제조 방법에 있어서, 일본공개특허공보 제2003-318398호는 헤테로 반도체 영역으로서 다결정 실리콘을 이용하여 제조된 반도체 장치를 개시하고 있고, 다결정 실리콘층 상에 CVD(Chemical Vapor Deposition) 산화막을 퇴적하여 게이트 절연막을 형성하고 있다. 또한, 게이트 절연막 상에 다시 다결정 실리콘이 퇴적된다. 그러나, 퇴적법으로 형성된 게이트 절연막과 탄화규소 에피택셜층의 접합 계면에 있어서의 결정립 사이의 입계에는 불완전한 결정이 다량으로 존재하므로, 계면 준위 밀도가 높아지게 되고, 계면특성이 저하된다.
반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치의 실시예가 본 명세서에 교시된다. 반도체 장치는 반도체 기체와, 반도체 기체의 밴드 갭과는 상이한 밴드 갭을 갖는 반도체 재료를 포함하고 반도체 기체의 제1면의 일부와 접촉하는 헤테로 반도체 영역을 포함한다. 본 명세서에 교시된 일 방법은 반도체 기체의 제1면의 노출부 및 헤테로 반도체 재료의 노출면 상에 제1 절연막을 퇴적하는 공정과, 산화 분위기에서 열처리를 수행하여 제1 절연막과, 반도체 기체 및 헤테로 반도체 영역의 대향면들 사이에 제2 절연막을 형성하는 공정을 포함한다.
도1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 방법에 의해 제조된 반도체 장치는 전계 효과 트랜지스터의 2개의 단전지를 배치하여 서로 대향하게 하 는 구성으로 되어 있다. 복수의 단위 셀을 병렬로 배치 접속하여 단일의 전계 효과 트랜지스터를 형성한다. 도1에 도시된 바와 같이, 반도체 장치는 반도체 재료인 탄화규소를 기재로 하는 반도체 기체를 구비한다. 본 실시예에 따른 반도체 기체는 N형 고농도(이하, N+형 이라고 함)의 N+형 탄화규소 기체(1)와 N형 저농도(이하, N-형 이라고 함)의 N-형 탄화규소 에피택셜층(2)으로 이루어진다. N-형 탄화규소 에피택셜층(2)은 N+형 탄화규소 기체(1)의 주면 상에 형성된다. 탄화규소의 폴리 타입은 여러 개 존재하지만, 본 실시예에서는 대표적인 4H의 폴리 타입을 갖는 탄화규소를 이용한다.
N+형 탄화규소 기체(1)는 수십 ㎛ 내지 수백 ㎛ 정도의 두께를 갖는다. N-형 탄화규소 에피택셜층(2)은 수 ㎛ 내지 수십 ㎛ 정도의 두께를 갖는다. 본 실시예의 반도체 장치는 또한 N+형 다결정 실리콘(3)을 포함한다. N+형 다결정 실리콘(3)은, N+형 탄화규소 기체(1)에 접촉하는 N-형 탄화규소 에피택셜층(2)의 표면에 대향하는 N-형 탄화규소 에피택셜층(2)의 표면에 접촉하는 반도체이다. 후술하는 바와 같이, N+형 다결정 실리콘(3)은, 탄화규소와 밴드 갭이 상이한 헤테로 반도체 재료인 다결정 실리콘(10)(도2 참조)을 기재로 하고, N형 불순물(20)(도2 참조)을 도입함으로써 형성되어 헤테로 반도체 영역을 형성한다. 그 결과, N-형 탄화규소 에피택셜층(2)과 N+형 다결정 실리콘(3)은 헤테로 접합을 형성한다. 그리고나서, N+형 다결정 실리콘(3)에 N-형 탄화규소 에피택셜층(2)에 도달하는 홈이 형성된다.
절연막 및 게이트 전극(6)이 이러한 홈에 형성된다. 절연막은 게이트 절연막(열산화막)(5) 및 게이트 절연막(퇴적막)(4)으로 이루어진다. 특히, 게이트 절연막(5)은 N-형 탄화규소 에피택셜층(2)의 표면, N+형 다결정 실리콘(3)의 측면 및 헤테로 접합부의 일부와 접촉한다. 또한, 게이트 절연막(5)은 N+형 다결정 실리콘(3)의 표면, 즉, N-형 탄화규소 에피택셜층(2)과 대향하는 표면의 일부와 접촉한다. N-형 탄화규소 에피택셜층(2)에 대향하는 열산화막(5)의 표면으로부터 대향하는 열산화막(5)의 표면 상에 퇴적막(4)이 형성된다. 열산화막(5)에 대향하는 퇴적막(5)의 표면으로부터 대향하는 퇴적막(4)의 표면 상에 게이트 전극(6)이 형성된다. 이에 의해, 게이트 전극(6)은 퇴적막(4) 및 열산화막(5)을 사이에 두고 헤테로 접합부의 일부와 접촉한다.
소스 전극(7)은 N+형 다결정 실리콘(3)의 표면 상에 접속한다. 소스 전극(7)과 게이트 전극(6)을 절연하기 위해, 층간 절연막(9)이 소스 전극(7)과 게이트 전극(6)의 사이에 형성된다. 그리고나서, N-형 탄화규소 에피택셜층(2)과 대면하는 N+형 탄화규소 기체(1)의 표면과 대향하는 N+형 탄화규소 기체(1)의 표면상에 드레인 전극(8)이 형성된다. 드레인 전극(8)은 낮은 저항으로 N+형 탄화규소 기체(1)에 전기적으로 오믹 접속한다. 또한, 본 명세서에 교시된 방법에 의해 제조된 반도체 장치가 복수 병렬 접속된 전계 효과 트랜지스터의 칩의 최외주부에서 가드 링 등의 종단 구조(도시하지 않음)가 채용된다. 이러한 종단 구조에 의해, 전계 효과 트랜지스터가 오프(OFF)된 경우, 그 주변의 전계 집중이 완화되어 고내압을 실현한다. 이러한 전계 효과 트랜지스터는 파워 디바이스 분야에서 이용되는 일반적인 종단 구조를 채용할 수 있으므로, 종단 구조에 대한 설명은 생략한다.
도1에 도시된 반도체 장치는, 소스 전극(7)을 접지하고 드레인 전극(8)에 소정의 정전극을 인가한 경우, 게이트 전극(6)의 전위를 제어하여 스위치로서 기능한다. 즉, 게이트 전극(6)을 접지한 경우, N+형 다결정 실리콘(3)과 N-형 탄화규소 에피택셜층(2)과의 헤테로 접합부에 역바이어스가 인가되어, 드레인 전극(8)과 소스 전극(7)의 사이에 전류가 흐르지 않는다. 그러나, 게이트 전극(6)에 소정의 정전압이 인가된 경우, N+형 다결정 실리콘(3)과 N-형 탄화규소 에피택셜층(2)과의 헤테로 접합면에 게이트 전계가 작용한다. 이에 의해, 헤테로 접합면에 의해 형성된 에너지 장벽의 두께가 얇아지므로, 드레인 전극(8)과 소스 전극(7)의 사이에 전류가 흐른다. 전류를 차단하고 도통하는 제어 채널로서 헤테로 접합부가 이용되므로, 채널의 길이는 헤테로 장벽의 두께에 따른다. 결과적으로, 저저항 도통 특성이 얻어진다.
도2의 (a) 내지 (h)는 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 다. 우선, 도2의 (a)에 도시된 바와 같이, N+형 탄화규소 기체(1)의 표면 상에, 불순물 농도가 1014 내지 1018 cm-3, 두께가 수 ㎛ 내지 수십 ㎛인 N-형 탄화규소 에피택셜층(2)을 형성한다. 다음에, N-형 탄화규소 에피택셜층(2)의 표면 상에, 다결정 실리콘(10)을 퇴적한다. 퇴적 방법으로서는, 저압 CVD법 등이 이용된다. 다음에 도2의 (b)에 도시된 바와 같이, 다결정 실리콘(10)에 N형 불순물(20)을 도입하여, N+형 다결정 실리콘(3)으로 한다. 본 실시예에 따르면, N형 불순물(20)의 도입 방법으로서, 다결정 실리콘(10)을 퇴적한 후에 N형 불순물(20)을 열확산시키는 방법을 이용하고 있다.
그러나, 다결정 실리콘(10)의 퇴적 중에 N형 불순물(20)을 도입하는 방법 또는 다결정 실리콘(10)을 퇴적한 후에 N형 불순물(20)을 이온 주입하는 방법 등을 대안으로서 이용할 수 있다.
다음에, 도2의 (c)에 도시된 바와 같이, N+형 다결정 실리콘(3)의 표면 상에 레지스트를 도포하고, 포토리소그래피에 의해 패터닝하여, 레지스트 마스크(11)가 형성된다. 다음에, 도2의 (d)에 도시된 바와 같이, 레지스트 마스크(11)를 마스크로서 채용하여 N+형 다결정 실리콘(3)을 에칭하고, N-형 탄화규소 에피택셜층(2)의 일부를 노출시킨다. 그 후, 레지스트 마스크(11)를 제거한다. 에칭 방법으로서는 드라이 에칭을 이용할 수 있다. 다음에, 도2의 (e)에 도시된 공정에 있어서, 게 이트 절연막(퇴적막)(4)을, 예를 들어 1000 Å 정도 퇴적하여 N-형 탄화규소 에피택셜층(2)과 N+형 다결정 실리콘(3){다결정 실리콘(10)}에 접촉한다. 게이트 절연막(퇴적막)(4)으로서, 실리콘 산화막이 적합하게 이용될 수 있다. 또한, 퇴적 방법으로서는, 열 CVD법, 플라즈마 CVD법, 스퍼터법 등을 이용할 수 있다.
다음에, 도2의 (f)에 도시된 공정과 같이, 퇴적막(4)을 퇴적한 후, 산화 분위기 중에서 열처리를 실시한다. 산화 분위기로서는, 습식 산화, 건식 산화, 발열(pyrogenic) 산화 등에서 각각 이용되는 분위기를 이용할 수 있다. 열처리 온도로서는, 예를 들어 1100 ℃ 정도의 온도를 이용할 수 있다. 도2의 (f)에 도시된 공정에 의해, 먼저 퇴적한 퇴적막(4)에 확산된 산소가 N-형 탄화규소 에피택셜층(2)과 퇴적막(4)의 계면에 도달하여, N-형 탄화규소 에피택셜층(2)을 수 Å 내지 수십 Å 산화한다. 동시에, N+형 다결정 실리콘(3)의 표면 및 측면을 산화한다. 이것으로부터, 열산화막(5)이 형성된다. 상기 산화 공정에서 형성된 열산화막(5)에 의해, 계면 준위 밀도를 저감시킬 수 있다.
또한, N-형 탄화규소 에피택셜층(2)을 수 Å 내지 수십 Å 산화한 후, 퇴적막(4)을 퇴적시킨 경우, 산화 프로세스와 퇴적 프로세스의 사이에, N-형 탄화규소 에피택셜층(2)의 노출 부분이 외계에 노출되는 경우가 있다. 그로 인해, 상기 노출 부분이 외계로부터의 불순물에 의해 오염되는 것이 우려된다. 그러나, 제1 실 시예에서는, N-형 탄화규소 에피택셜층(2)의 노출 부분이, 예를 들어 1000 Å의 퇴적막(4)에 의해 보호된 상태에서, N-형 탄화규소 에피택셜층(2)과 퇴적막(4)의 계면이 산화된다. 이로부터, 열산화막(5)이 형성되는 경우, N-형 탄화규소 에피택셜층(2)의 노출 부분이 외계에 노출되지 않는다. 이에 의해, 외계로부터의 불순물 오염이 방지될 수 있다. 따라서, 보다 효과적으로 계면 준위를 저감하는 것이 가능하다.
다음에, 도2의 (g)에 도시된 공정에서, 게이트 전극(6)이 퇴적막(4)의 표면 상에 퇴적된다. 게이트 전극(6)으로서, 예를 들어 불순물을 도입한 다결정 실리콘 등이 이용된다. 다음에, 도2의 (h)에 도시된 공정과 같이, 게이트 전극(6)의 표면, 즉 퇴적막(4)과 대향하는 면 상에 레지스트를 도포하고, 포토리소그래피에 의해 패터닝함으로써 레지스트 마스크(도시하지 않음)가 형성된다. 레지스트 마스크(도시하지 않음)를 마스크로 하여, 게이트 전극(6), 퇴적막(4) 및 열산화막(5)을 패터닝한다. 그 후, 층간 절연막(9)이 형성되고 콘택트 홀이 개방된다. 마지막으로, 소스 전극(7) 및 드레인 전극(8)이 형성되어, 도1에 도시된 반도체 장치를 완성한다.
본 발명의 일 실시예에 따른 N+형 다결정 실리콘(3)의 산화막 두께의 억제에 대해, 도3을 참조하여 설명한다. 도3에 도시된 바와 같이, 실리콘의 산화가 개시된 직후에는, 산화 시간에 비례하여 산화막의 두께가 증가한다. 그러나, 산화막 두께가 어느 정도 이상이 되면, 이미 존재하는 산화막에 의해 산화종의 확산이 억제되므로, 산화 속도가 서서히 저하되는 것이 일반적으로 알려져 있다. 산화막 두께가 산화 시간에 비례하여 증가하는 영역을 반응 율속 영역이라고 한다. 또한, 산화 속도가 서서히 저하되는 영역은 확산 율속 영역이라고 한다. 제1 실시예에서는, N+형 다결정 실리콘(3)에 접촉하도록 퇴적막(4)이 1000 Å 정도 퇴적된 후, 산화 분위기 중에서 열처리가 개시된다. 이에 의해, N+형 다결정 실리콘(3) 상에 퇴적막(4)이 퇴적되지 않은 경우와 비교하여, N+형 다결정 실리콘(3)의 산화 속도를 저하시킬 수 있다. 구체적으로는, N+형 다결정 실리콘(3) 상의 열산화막(5)을 적어도 수백 Å 이하로 억제할 수 있다. 그 결과, N+형 다결정 실리콘(3) 상의 열산화막(5)이 대폭 두꺼워지는 것을 억제하면서, N-형 탄화규소 에피택셜층(2)과 퇴적막(4)의 계면 상에 얇은 열산화막(5)이 형성된다.
제1 실시예에 따른 반도체 장치의 제조 방법에서는, 탄화규소를 기재로 하는 N+형 탄화규소 기체(1)가 형성되고, N+형 탄화규소 기체(1)의 표면 상에 N-형 탄화규소 에피택셜층(2)이 형성된다. N-형 탄화규소 에피택셜층(2)의 표면에 접촉함으로써, N+형 다결정 실리콘(3)이 형성된다. N+형 다결정 실리콘(3)은 탄화규소와 밴드 갭이 상이한 다결정 실리콘(10)을 기재로 한다. 또한, 퇴적막(4)이 N-형 탄화 규소 에피택셜층(2)과 N+형 다결정 실리콘(3)과의 헤테로 접합부의 일부에 접촉되어 퇴적된다. 퇴적 후, 산화 분위기에서 열처리를 수행하고, N-형 탄화규소 에피택셜층(2)과 N+형 다결정 실리콘(3)을 산화함으로써 절연막이 형성된다. 이 결과, N+형 다결정 실리콘(3)의 산화 속도를 저하시킬 수 있어, N+형 다결정 실리콘(3)의 산화 속도를 탄화규소의 산화 속도에 근접시킬 수 있다. 즉, N-형 탄화규소 에피택셜층(2)과 N+형 다결정 실리콘(3)이 동시에 산화되는 경우라도, N+형 다결정 실리콘(3)으로 이루어지는 열산화막(5)의 두께를 N-형 탄화규소 에피택셜층(2)로 이루어지는 열산화막(5)의 두께에 근접시킬 수 있다. 따라서, 열산화막(5)의 두께를 보다 균일하게 할 수 있다. 이것으로부터, 열산화막(5)의 두께를 비교적 균일하게 할 수 있다. 또한, 열산화막(5)이 형성됨으로써, 퇴적막(4)만이 형성된 경우와 비교하여, 계면 준위 밀도 등을 낮출 수 있다. 이에 의해, N-형 탄화규소 에피택셜층(2)과의 계면 특성을 향상시킬 수 있다. 따라서, 높은 신뢰성과 전류 구동력을 갖는 반도체 장치를 제조할 수 있다.
다음에, 제2 실시예에 따른 반도체 장치의 제조 방법에 대해, 도4의 (a) 내지 (g)를 참조하여 설명한다. 본 명세서에서, 제1 실시예와 동일한 구조에는 동일한 번호를 붙이고, 그에 대한 설명을 생략한다. 여기서, 제2 실시예에 따른 방법으로 제조된 반도체 장치는, 도1에 도시된 제1 실시예의 반도체 장치와 동일하다. 제2 실시예에 따른 반도체 장치의 제조 방법은 다결정 실리콘(10)에 불순물을 도입하는 공정을 열산화막(5)을 형성하는 공정 후에 실시하는 점에서 제1 실시예에 따른 반도체 장치의 제조 방법과 상이하다. 이에 의해, 제1 실시예와 동일한 효과를 얻을 수 있다.
여기서, 도4의 (a)에 도시된 공정은, 도2의 (a)에 도시한 공정과 동일하다. 다음에, 도4의 (b)에 도시된 바와 같이, 다결정 실리콘(10)의 표면, 즉 N-형 탄화규소 에피택셜층(2)과 대향하는 면 상에 레지스트를 도포하고, 포토리소그래피에 의해 패터닝함으로써 레지스트 마스크(11)가 형성된다. 그리고 나서, 도4의 (c)에 도시된 바와 같이, 레지스트 마스크(11)를 마스크로 하여 다결정 실리콘(10)을 에칭하고 N-형 탄화규소 에피택셜층(2)을 노출시킨다. 그 후, 레지스트 마스크(11)가 제거된다. 에칭 방법으로는 건식 에칭을 이용할 수 있다.
다음에, 도4의 (d)에 도시된 바와 같이, 퇴적막(4)을, 예를 들어, 1000 Å 정도 퇴적시켜 N-형 탄화규소 에피택셜층(2)과 다결정 실리콘(10)에 접촉시킨다. 퇴적막(4)으로서는 실리콘 산화막이 적합하게 이용될 수 있다. 또한, 퇴적 방법으로서는, 열 CVD법, 플라즈마 CVD법, 스퍼터법 등을 이용할 수 있다. 다음에, 도4의 (e)에 도시된 바와 같이, 퇴적막(4)이 퇴적된 후, 산화 분위기에서 열처리가 수행된다. 산화 분위기로서는, 습식 산화, 건식 산화, 발열 산화 등에서 각각 이용되는 분위기를 이용할 수 있다. 열처리 온도로서는, 예를 들어 1100 ℃ 정도의 온도를 이용할 수 있다. 도4의 (e)에 도시한 공정에 의해, 미리 퇴적된 퇴적막(4)에 확산된 산소가 N-형 탄화규소 에피택셜층(2)과 퇴적막(4)의 계면에 도달하여, N-형 탄화규소 에피택셜층(2)을 수 Å 내지 수십 Å 산화한다. 동시에, 다결정 실리콘(10)의 상면 및 측면이 산화된다. 따라서, 제1 실시예와 마찬가지의 열산화막(5)이 형성된다.
또한, 실리콘의 불순물 농도가 5×1018cm-3 이상인 경우, 산화가 촉진된다. 제2 실시예에 따른 반도체 장치의 제조 방법에서는, 퇴적막(4)의 퇴적 후, 산화 분위기에서 열처리가 실시되는 경우, 다결정 실리콘(10)은 논도프 상태이다. 이에 의해, 제1 실시예와 비교하여, 다결정 실리콘(10)은 산화되기 어려워, 다결정 실리콘(10)으로 이루어지는 열산화막(5)이 현저하게 두꺼워지는 것을 보다 효과적으로 억제할 수 있다. 결과적으로, 다결정 실리콘(10)의 산화 속도를 더욱 저하시킬 수 있다. 따라서, 다결정 실리콘(10)의 산화 속도를 탄화규소의 산화 속도에 더욱 근접시킬 수 있다. 이와 같이, 열산화막(5)의 두께를 비교적 균일하게 할 수 있다. 그리고나서, 도4의 (f)에 도시된 바와 같이, 게이트 전극(6)이 퇴적막(4)의 표면 상에 퇴적된다. 제1 실시예와 마찬가지로, 게이트 전극(6)으로서 불순물을 도입한 다결정 실리콘 등이 이용된다.
다음에, 도4의 (g)에 도시된 바와 같이, 게이트 전극(6)의 표면 상에 레지스트를 도포하고, 포토리소그래피에 의해 레지스트를 패터닝함으로써 레지스트 마스크(도시하지 않음)가 형성된다. 레지스트 마스크(도시하지 않음)를 마스크로 하여, 게이트 전극(6), 퇴적막(4) 및 열산화막(5)이 패터닝된다. 또한, 열산화막(5) 의 형성 후, 다결정 실리콘(10)에 N형 불순물을 도입함으로써, N+형 다결정 실리콘(3)이 형성된다. 제2 실시예에서는, N형 불순물(20)의 도입 방법으로서, 제1 실시예와 마찬가지로 다결정 실리콘(10)을 퇴적한 후에 N형 불순물(20)을 열확산시키는 방법을 이용하고 있다. 그러나, 제1 실시예와 마찬가지로, N형 불순물(20)의 도입 방법으로서, 다결정 실리콘(10)을 퇴적한 후에 N형 불순물(20)을 이온 주입하는 방법 등을 이용해도 좋다. 또한, N형 불순물(20)을 도입하고 나서 퇴적막(4)이 퇴적된 후, 산화 분위기에서 열처리를 실시하는 경우의 온도보다 낮은 온도로 N형 불순물(20)에 대해 활성 가열 처리를 실시하여도 좋다. 다음에, 층간 절연막(9)이 형성되고, 콘택트홀이 개방된다. 마지막으로, 소스 전극(7) 및 드레인 전극(8)을 형성하여, 도1에 도시된 반도체 장치와 동일 구조의 반도체 장치를 제조한다.
제2 실시예에 따른 반도체 장치의 제조 방법에서는, 탄화규소를 기재로 하는 N+형 탄화규소 기체(1)가 형성되고, N+형 탄화규소 기체(1)의 표면상에 N-형 탄화규소 에피택셜층(2)이 형성된다. N-형 탄화규소 에피택셜층(2)의 표면에 접촉하여, 탄화규소와 밴드 갭이 상이한 다결정 실리콘(10)이 형성된다. 또한, N-형 탄화규소 에피택셜층(2)과 다결정 실리콘(10)과의 헤테로 접합부의 일부에 퇴적막(4)이 퇴적되어 접촉한다. 퇴적 후, 산화 분위기에서 열처리하고, N-형 탄화규소 에피택셜층(2)과 다결정 실리콘(10)을 산화함으로써 절연막이 형성된다. 또한, 절연막이 형성된 후, 다결정 실리콘(10)에 N형 불순물(20)을 도입함으로써, N+형 다결정 실리콘(3)이 형성된다. 이에 의해, 제1 실시예와 동일한 효과를 얻을 수 있다.
또한, 제2 실시예에서는, 퇴적막(4)의 퇴적 후, 다결정 실리콘(10)에 N형 불순물(20)을 도입함으로써, N+형 다결정 실리콘(3)이 형성된다. 그리고 나서, 산화 분위기에서 열처리가 실시된다. 이와 같이, 이러한 열처리 동안에, N-형 탄화규소 에피택셜층(2)과 N+형 다결정 실리콘(3)과의 헤테로 접합면으로부터 불순물이 석출 혹은 배척되기 때문에, 상기 헤테로 접합면에 있어서의 불순물의 분포가 변화되는 것을 억제할 수 있다.
또한, 이상에 본 발명의 특정 실시예가 기재되어 있으나, 본 발명의 범위는 이들에 한정되는 것은 아니다. 예를 들어, 제1 실시예 및 제2 실시예에 따른 반도체 장치의 제조 방법에서는, 반도체 재료로서 4H의 폴리 타입을 갖는 탄화규소를 이용하고 있지만, 특히 이것으로 한정되는 것은 아니며, 다른 폴리 타입이라도 좋다. 마찬가지로, 반도체 재료로서 탄화규소를 이용하고 있지만, 본 발명이 특히 이것으로 한정되는 것은 아니며, 질화 갈륨이나 다이아몬드를 이용할 수도 있다.
또한, 제1 실시예 및 제2 실시예에 따른 반도체 장치의 제조 방법에서는, 헤테로 반도체 재료로서 다결정 실리콘을 이용하고 있지만, 특히 이것으로 한정되는 것은 아니며, 실리콘 게르마늄, 게르마늄, 비화 갈륨 등을 이용해도 좋다. 마찬가지로, 헤테로 반도체 재료로서, 단결정 실리콘, 비정질 실리콘을 이용해도 좋다.
또한, 제1 실시예 및 제2 실시예에 따른 반도체 장치의 제조 방법에서는, N+형 다결정 실리콘(3)의 도전형으로서 N+형을 이용하고 있지만, 특히 이것으로 한정되는 것은 아니며, N-형, 논도프형, P-형 등을 이용할 수도 있다. 논도프형 또는 P-형을 이용한 경우, 게이트 전압 인가시에, 논도프형 또는 P-형 다결정 실리콘과 열산화막(5)의 계면 근방에 반전층이 생겨, 디바이스가 온(ON) 상태로 된다.
또한, N-형 탄화규소 에피택셜층(2) 상의 게이트 절연막(5)의 두께를 수 Å 내지 수십 Å로 하고 있지만, 특히 이것으로 한정되는 것은 아니며, 몇 Å일 수 도있다. 마찬가지로, 퇴적막(4)의 두께가 약 1000 Å이지만, 특히 이것으로 한정되는 것은 아니며, 수 Å일 수도 있다. 그러나, 도3에 도시된 바와 같이, 퇴적막(4)의 두께가 두꺼울수록 열산화막(5)의 두께를 보다 균일하게 할 수 있다. 또한, N+형 다결정 실리콘(3) 상에 형성된 절연막의 두께와 N-형 탄화규소 에피택셜층(2) 상에 형성된 절연막의 막 두께의 차가 수백 Å이지만, 특히 이것으로 한정되는 것은 아니다. 다시 말해, N+형 다결정 실리콘(3) 상에 형성된 절연막의 두께가 N-형 탄화규소 에피택셜층(2) 상에 형성된 절연막의 두께의 적어도 2배 이하이면 된다.
이에 따라, 전술한 실시예는 본 발명의 이해를 용이하게 하기 위해 기술된 것으로 본 발명을 제한하는 것은 아니다. 이와는 달리, 본 발명은 첨부된 특허청 구범위의 범주 내에 포함되는 다양한 변형예 및 균등물을 포함하는 것으로 이해되어야 하고, 법하에 인정되는 그러한 모든 변형예 및 균등물을 포함하도록 최광의로 해석되어야 한다.
도1은 본 발명의 실시예에 따른 방법에 의해 제조된 반도체 장치의 단면도.
도2의 (a) 내지 (h)는 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 다이어그램.
도3은 실리콘의 산화율 변화를 나타내는 모식도.
도4의 (a) 내지 (g)는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 도시하는 다이어그램.
<도면의 주요 부분에 대한 부호의 설명>
1 : N+형 탄화규소 기체
2 : N-형 탄화규소 에피택셜층
3 : N+형 다결정 실리콘
4 : 게이트 절연막(퇴적막)
5 : 게이트 절연막(열산화막)
6 : 게이트 전극
7 : 소스 전극
8 : 드레인 전극
9 : 층간 절연막
10 : 다결정 실리콘
11 : 레지스트 마스크
20 : N형 불순물

Claims (16)

  1. 반도체 기체와, 상기 반도체 기체의 밴드 갭과는 상이한 밴드 갭을 갖는 반도체 재료를 포함하고 상기 반도체 기체의 제1면의 일부와 접촉하는 헤테로 반도체 영역을 포함하는 반도체 장치의 제조 방법이며,
    상기 반도체 기체의 제1면의 노출부 및 헤테로 반도체 재료의 노출면 상에 제1 절연막을 퇴적하는 공정과,
    산화 분위기에서 열처리를 수행하여, 상기 제1 절연막과, 상기 반도체 기체 및 상기 헤테로 반도체 영역의 대향면들 사이에 제2 절연막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 절연막을 퇴적하기 전에, 상기 반도체 기체의 제1면의 일부 상에 상기 헤테로 반도체 영역을 형성하는 공정과,
    상기 제2 절연막을 형성한 후에, 상기 헤테로 반도체 영역에 불순물을 도입하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 헤테로 반도체 영역의 노출면과 상기 제1 절연막 사이의 상기 제2 절연막의 두께가 상기 반도체 기체의 제1면의 노출부와 상기 제1 절연막 사이의 상기 제2 절연막의 두께의 2배 이하인 반도체 장치의 제조 방법.
  4. 제2항에 있어서,
    상기 제2 절연막에 대향하는 상기 제1 절연막의 노출면 상에 게이트 전극을 퇴적하는 공정과,
    상기 헤테로 반도체 영역과 전기 접촉하는 소스 전극을 형성하는 공정과,
    상기 제1면에 대향하는 상기 반도체 기체의 제2면 상에 상기 반도체 기체와 오믹 접속하는 드레인 전극을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제2 절연막을 형성하는 공정은 습식 산화, 건식 산화 및 발열(pyrogenic) 산화 중 하나 이상의 공정을 포함하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 헤테로 반도체 영역의 노출면과 상기 제1 절연막 사이의 상기 제2 절연막의 두께가 상기 반도체 기체의 제1면의 노출부와 상기 제1 절연막 사이의 상기 제2 절연막의 두께의 2배 이하인 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제2 절연막에 대향하는 상기 제1 절연막의 노출면 상에 게이트 전극을 퇴적하는 공정과,
    상기 헤테로 반도체 영역과 전기 접촉하는 소스 전극을 형성하는 공정과,
    상기 제1면에 대향하는 상기 반도체 기체의 제2면 상에 상기 반도체 기체와 오믹 접속하는 드레인 전극을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 제2 절연막에 대향하는 상기 제1 절연막의 노출면 상에 게이트 전극을 퇴적하는 공정과,
    상기 헤테로 반도체 영역과 전기 접촉하는 소스 전극을 형성하는 공정과,
    상기 제1면에 대향하는 상기 반도체 기체의 제2면 상에 상기 반도체 기체와 오믹 접속하는 드레인 전극을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 반도체 재료는 탄화규소, 질화 갈륨 및 다이아몬드 중 하나 이상을 포함하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 헤테로 반도체 재료는 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 게르마늄, 실리콘 게르마늄 및 비화 갈륨 중 하나 이상을 포함하는 반도체 장치의 제조 방법.
  11. 제1항의 반도체 장치의 제조 방법에 따라 제조된 반도체 장치.
  12. 제11항에 있어서,
    상기 헤테로 반도체 영역의 노출면과 상기 제1 절연막 사이의 상기 제2 절연막의 두께가 상기 반도체 기체의 제1면의 노출부와 상기 제1 절연막 사이의 상기 제2 절연막의 두께의 2배 이하인 반도체 장치.
  13. 제12항에 있어서,
    상기 제2 절연막에 대향하는 상기 제1 절연막의 노출면 상의 게이트 전극과,
    상기 헤테로 반도체 영역과 전기 접촉하는 소스 전극과,
    상기 제1면에 대향하는 상기 반도체 기체의 제2면 상에서 상기 반도체 기체와 오믹 접속하는 드레인 전극을 더 포함하는 반도체 장치.
  14. 제11항에 있어서,
    상기 제2 절연막에 대향하는 상기 제1 절연막의 노출면 상의 게이트 전극과,
    상기 헤테로 반도체 영역과 전기 접촉하는 소스 전극과,
    상기 제1면에 대향하는 상기 반도체 기체의 제2면 상에서 상기 반도체 기체와 오믹 접속하는 드레인 전극을 더 포함하는 반도체 장치.
  15. 제11항에 있어서,
    상기 반도체 재료는 탄화규소, 질화 갈륨, 다이아몬드 중 하나 이상을 포함하는 반도체 장치.
  16. 제15항에 있어서,
    상기 헤테로 반도체 재료는 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 게르마늄, 실리콘 게르마늄, 비화 갈륨 중 하나 이상을 포함하는 반도체 장치.
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