JP4687041B2

JP4687041B2 - 半導体装置の製造方法

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Publication number: JP4687041B2
Application number: JP2004260601A
Authority: JP
Inventors: 良雄下井田; 哲也林; 秀明田中; 正勝星
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2004-09-08
Filing date: 2004-09-08
Publication date: 2011-05-25
Anticipated expiration: 2024-09-08
Also published as: JP2006080185A

Description

本発明は、半導体装置の製造方法に関する。

本発明の背景となる従来技術として、本出願人が出願した下記特許文献１がある。
この従来技術では、低オン抵抗で高耐圧な電界効果トランジスタを提供することを目的として、特にノーマリオフの電圧駆動型で、製造工程の簡単な炭化珪素半導体装置を提供しようとするものである。この従来技術では、Ｎ^＋型炭化珪素基板上にＮ⁻型炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、Ｎ⁻型多結晶シリコン領域とＮ^＋型多結晶シリコン領域とが接するように形成されており、エピタキシャル領域とＮ⁻型多結晶シリコン領域並びにＮ^＋型多結晶シリコン領域とはヘテロ接合をしている。また、エピタキシャル領域とＮ^＋型多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ⁻型多結晶シリコン領域はソース電極に接続され、Ｎ^＋型炭化珪素基板の裏面にはドレイン電極が形成されている。
上記のような構成の従来技術の半導体装置は、ソース電極を接地し、ドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、スイッチとして機能するようになっている。つまり、ゲート電極を接地した状態では、Ｎ⁻型多結晶シリコン領域並びにＮ^＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極に所定の正電圧が印加された状態では、Ｎ^＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用し、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。この従来技術においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、チャネル長がヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。

特開２００３−３１８３９８号公報

しかしながら、上記従来構造においては、Ｎ⁻型多結晶シリコン領域並びにＮ^＋型多結晶シリコン領域とＮ⁻型エピタキシャル領域とで形成されるヘテロ接合部において、物理的にヘテロ障壁高さから決まる漏れ電流が生じるため、漏れ電流の低減には限界があった。
また、素子のオフ特性をさらに向上させるためには、主たるヘテロ半導体領域をＰ^＋型とし、Ｐ型、Ｎ型を打ち分けることが有効である（本出願人が出願した特願２００４−０６５９５８号参照）。その場合、断面形状的に非常に狭いＮ型領域を形成し、その他の領域をＰ^＋型とすることが望ましいが、そのような非常に狭い領域のみへの不純物導入は製造工程上困難であった。
本発明は、上記のような従来技術の問題を解決するためになされたものであり、従来と同等の駆動力を確保しつつ、ヘテロ界面で生じる漏れ電流を低減することが可能な高耐圧電界効果トランジスタを容易に製造する方法を提供することを目的とする。

上記課題を解決するために、本発明は、半導体装置の製造方法であって、第一導電型の半導体基体の一主面に接して、前記第一導電型の半導体基体とはバンドギャップが異なる第一導電型のヘテロ半導体領域を形成する工程と、少なくとも最上層が窒化シリコンからなり所定の開口部を有するマスク層を前記第一導電型のヘテロ半導体領域上に形成する工程と、前記第一導電型のヘテロ半導体領域の一部分に、前記マスク層をマスクとしてエッチングを行い、前記第一導電型の半導体基体に達する溝部を形成する工程と、
前記溝部内にゲート絶縁膜を形成し、前記ゲート絶縁膜に接して多結晶シリコンからなるゲート電極を形成する工程と、前記ゲート電極の一部を酸化処理し、バーズビーク形状のキャップ絶縁層を形成する工程と、前記マスク層を除去した後に、前記バーズビーク形状のキャップ絶縁層をマスクとして、前記第一導電型のヘテロ半導体領域に選択的に不純物を導入し、第二導電型のヘテロ半導体領域を形成する工程と、前記第一導電型の半導体基体に接続するドレイン電極を形成する工程と、前記第一導電型のヘテロ半導体領域と前記第二導電型のヘテロ半導体領域に接続するソース電極を形成する工程と、を有する、という構成になっている。

本発明によれば、従来と同等の駆動力を確保しつつ、ヘテロ界面で生じる漏れ電流を低減することが可能な高耐圧電界効果トランジスタを容易に製造する方法を提供することができる。

以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
《第一の実施の形態》
〈構造〉
図３（ｊ）は、本発明の第一の実施の形態の半導体装置の断面図である。図には単位セルを２個対向して並べた断面に相当する。実際にはこれらのセルが複数個並列に接続されて素子を形成するが、これらの断面構造を用いて代表して説明する。本実施の形熊においては、炭化珪素（ＳｉＣ）を基板材料とした半導体装置を一例として説明する。例えばポリタイプが４ＨタイプのＮ^＋型ＳｉＣ基板１上にＮ⁻型のＳｉＣエピタキシャル層からなるドレイン領域２が形成され、ドレイン頒域２の基板１との接合面に対向する主面に接するように、例えばＮ型の多結晶（ポリ）シリコン（Ｓｉ）からなる第一のヘテロ半導体領域９とＰ型の多結晶シリコンからなる第二のヘテロ半導体領域１０とが形成されている。つまり、ドレイン領域２と第一のヘテロ半導体領域９および第二のヘテロ半導体領域１０との接合部は、ＳｉＣと多結晶シリコンとのバンドギャッブが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。第一のヘテロ半導体領域９とドレイン領域２との接合面に共に接するように、例えばシリコン酸化膜からなるゲート絶縁膜６が形成されている。また、ゲート絶縁膜６上にはゲート電極７が形成され、第一のヘテロ半導体領域９および第二のヘテロ半導体領域１０のドレイン領域２との接合面に対向する対面にはソース電極１２が、ＳｉＣ基板１にはドレイン電極１１が接続するように形成されている。なお、８はキャップ絶縁層である。
また、本実施の形態においては、図１に示すように、ドレイン領域２の表層部に溝部５を形成して、その溝部５の中にゲート絶縁膜６を介してゲート電極７が形成されている、いわゆるトレンチ型の構成であるが、ドレイン領域２には溝部５を形成しない、いわゆるプレーナ型の構成でもかまわない。

〈製造方法〉
次に、図３（ｊ）に示した本実施の形態の半導体装置の製造工程を、図１（ａ）〜図３（ｊ）を用いて説明する。図１（ａ）〜図３（ｊ）は、本実施の形態を説明する製造工程断面図である。
図１（ａ）においては、Ｎ^＋型ＳｉＣ基板１上にＮ⁻型ＳｉＣエピタキシャル層からなるドレイン領域２が形成されている。このドレイン領域２上に多結晶シリコンからなるヘテロ半導体領域３を形成する。
次に、図１（ｂ）に示すように、ヘテロ半導体領域３上に窒化シリコン膜等からなるマスク層４を形成し、所望の箇所をパターニングし、開口部４１を形成する。ここで、マスク層４は窒化シリコン膜としたが、以下で説明するエッチングの条件に合わせ、酸化膜のデポ膜やレジスト等との積層構造になっていても構わない。少なくとも窒化シリコン膜があることが要点となる。
次に、図１（ｃ）に示すように、該パターニングされた開口部４１に異方性エッチング等によりヘテロ半導体領域３に溝部（開口部）５を形成する。図においては、同時にＳｉＣからなるドレイン領域２もエッチングされているが、ＳｉＣドレイン領域２はエッチングされなくてもかまわない。
次に、図１（ｄ）に示すように、形成した溝部５にゲート絶縁膜６を形成し、さらに多結晶シリコン等によりゲート電極７を形成する。

次に、図２（ｅ）に示すように、この多結晶シリコンからなるゲート電極７を異方性エッチング等により全面エッチバックし、溝部５の内部に残るのみとする。ここで、このゲート電極平坦化プロセスは、ＣＭＰ（ケミカル・メカニカル・ポリッシュ）等の研磨により行っても構わない。これらの工程においてもマスク層４を構成する窒化シリコン膜が残っていることが要点である。
次に、図２（ｆ）に示すように、このパターニングされたマスク層４を用いて、ゲート電極７の上部に熱酸化によりキャップ絶縁層８を形成する。ここでの要点は、このマスク層４により形成される熱酸化膜からなるキャップ絶縁層８の横方向の寸法は溝の寸法に対し、わずかに幅広になっている。キャップ絶縁層８は、所謂バーズビーク形状をなし、マスク層４である窒化シリコン膜の端部にわずかに潜り込んだ形となる。

次に、図２（ｇ）に示すように、マスク層４をエッチングにより除去する。
次に、図２（ｈ）に示すように、このキャップ絶縁層をマスクとして、ヘテロ半導体領域３である多結晶シリコン層をＰ型とする不純物をイオン注入する。不純物としては、ボロン等が代表例である。ここで説明の順序が逆になるが、あらかじめヘテロ半導体領域３にはＮ型になるように不純物を導入しておく。このようにＮ型の多結晶シリコン層に対し、キャップ絶縁層８の庇ごしにＰ型不純物を導入することで、図３（ｉ）に示すように、極く狭いＮ型の第一のヘテロ半導体領域９およびＰ型の第二のヘテロ半導体領域１０を形成することが可能になることが、本発明の最も特徴的な点である。
次に、図３（ｊ）に示すように、ＳｉＣ基板１に接してオーミック接合となるように金属によるドレイン電極１１を形成し、多結晶シリコンからなるヘテロ半導体領域９、１０に接続されるソース電極１２を形成し、素子の断面構造が完成する。

〈動作および効果〉
続いて、本実施の形態による素子の動作および効果について説明する。
本実施の形態においては、例えばソース電極１２を接地し、ドレイン電極１１に正電位を印加して使用する。まず、ゲート電極７を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、第一のヘテロ半導体領域９および第二のヘテロ半導体領域１０とドレイン領域２とのヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されているためである。このとき、第一のヘテロ半導体領域９および第二のヘテロ半導体領域１０は共にシリコン材料からなるため、炭化珪素からなるドレイン領域２とのエネルギー障壁差△Ｅｃはほぼ同様となる。しかし、Ｎ型である第一のヘテロ半導体領域９とＰ型である第二のヘテロ半導体領域１０とでは、伝導帯からフェルミ準位までのエネルギーで示されるフェルミエネルギーに差があるため、ドレイン領域２の接合界面に伸びる空乏層の幅が異なる。つまり、第二のヘテロ半導体領域１０との接合界面から伸びる空乏層幅は、第一のヘテロ半導体領域９との接合界面から伸びる空乏層幅よりも大きいため、より高い遮断性が得られ、すなわち、漏れ電流を低減することができる。さらに、例えば第二のヘテロ半導体領域１０の不純物濃度を第一のヘテロ半導体領域９の不純物濃度よりも高く設定した場合、第二のヘテロ半導体領域１０と第一のヘテロ半導体領域９とで構成されるＰＮダイオードのビルトイン電界によって生じる空乏層が第一のヘテロ半導体領域１０側に伸張することから、第一のヘテロ半導体領域９とドレイン領域２とのヘテロ接合部における漏れ電流をさらに低減することもできる。
さらに、本実施の形態においては、製造方法上、第一のヘテロ半導体領域９をゲート電極７からゲート電界が及ぶ程度の幅に容易に御御することが可能であるため、例えばゲート電極７を負電位として、例えば第一のヘテロ半導体領域９の全域に反転領域を形成すれば、半導体装置としての遮断性をますます高めることも可能である。
また、本実施の形態においては、第一のヘテロ半導体領域９を、ゲート電極７がゲート絶縁膜６を介して接する部分からセルフアライン（自己整合）で不純物を導入しているため、例えば複数のセルを集積させた半導体素子を形成した場合においても、第一のヘテロ半導体領域９の幅を精度よく制御できるため、遮断性のばらつきも抑えることができる。
このように本実施の形態においては、従来構造に比べて、より高い遮断性を実現することができる。

次に、遮断状熊から導通状態へと転じるべくゲート電極７に正電位を印加した場合、ゲート絶縁膜６を介して第一のヘテロ半導体領域９とドレイン領域２とが接するヘテロ接合界面までゲート電界が及ぶため、ゲート電極７近傍の第一のヘテロ半導体領域９並びにドレイン領域２には伝導電子の蓄積層が形成される。すなわち、ゲート電極７近傍の第一のヘテロ半導体領域９とドレイン領域２との接合界面における第一のヘテロ半導体領域９側のポテンシャルが押し下げられ、かつ、ドレイン領域２側のエネルギー障壁が急峻になることから、エネルギー障壁中を伝導電子が導通することが可能となる。
このとき、本実施の形態においては、第一のヘテロ半導体領域９を、ゲート電極７がゲート絶縁膜６を介して接する部分からセルフアラインで不純物を導入しているため、例えば複数のセルを集積させた半導体素子を形成した場合においても、第一のヘテロ半導体領域９の幅を精度よく制御できるため、各セルごとのオン抵抗のばらつきも抑えることができる。つまり、電流の集中を抑えることができるため、より高い信頼性を得ることができる。
次に、導通状態から遮断状態に移行すべく、再びゲート電極７を接地電位とすると、第一のヘテロ半導体領域９並びにドレイン領域２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、第一のヘテロ半導体領域９からドレイン領域２への伝導電子の流れが止まり、さらにドレイン領域２中にあった伝導電子は基板１に流れ、枯渇すると、ドレイン領域２側にはヘテロ接合部から空乏層が広がり、遮断状熊となる。
また、本実施の形態においては、従来構造と同様に、例えばソース電極７を接地し、ドレイン電極１１に負電位が印加された逆方向導通（還流動作）も可能である。
例えばソース電極１２並びにゲート電極７を接地電位とし、ドレイン電極１１に所定の負電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域２側から第一のヘテロ半導体領域９並びに第二のヘテロ半導体領域１０側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく、伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極７を接地にせずに制御電極として使用する場合も可能である。

上述のとおり、本実施の形態は図３（ｊ）に示す構成で従来構造と同様の動作を実現することができ、しかも従来構造と比べた場合、以下のような特徴を有する。
遮断時においては、第二のヘテロ半導体領域１０とドレイン領域２とのヘテロ接合部は、第二のヘテロ半導体領域１０を第二導電型としているため、従来に比べて漏れ電流を低減することができる。また、第二のヘテロ半導体領域１０の不純物濃度を第一のヘテロ半導体領域９の不純物濃度よりも高くした場合、第二のヘテロ半導体領域１０と第一のヘテロ半導体領域９とで構成されるＰＮダイオードのビルトイン電界による空乏層が第一のヘテロ半導体領域９側により伸びることから、第一のヘテロ半導体領域９とドレイン領域２とのヘテロ接合部における漏れ電流をさらに低減することができる。また、第一のヘテロ半導体領域９の横方向への拡がりを抑えることができるので、ゲート電極７からの電界が及ぶ必要最小限のチャネル厚みを制御することで、第一のヘテロ半導体領域９とドレイン領域２との第一のヘテロ接合部における漏れ電流を容易に低減することができる。
さらに、第一のヘテロ半導体領域９の横方向への拡がりをセルフアラインで形成することができるため、複数の単位セルを集積させた場合においても、第一のヘテロ半導体領域９が均質に形成されるため、遮断時においては漏れ電流の偏りが起きにくく、導通時においてはオン抵抗の偏りが起きにくいため、信頼性がより向上する。
製造工程における特徴とその効果は上述したとおりであるが、結果として得られた最終の素子においては、主たる第二のヘテロ半導体領域１０がＰ^＋型であり、電流を駆動する駆動部（チャネル領域）の近傍の第一のヘテロ半導体領域９のみが極狭い領域としてＮ型領域であるため、Ｐ^＋型ヘテロ半導体領域１０とＳｉＣからなるドリフト領域２との間で形成されるヘテロ接合が高耐圧で低リーク電流の特性を持ち、素子のオフ状態での特性が良く、極狭いＮ型ヘテロ半導体領域９により、低オン抵抗の電流通路が権保できるので、素子オン時には低オン抵抗を実現することができる。

以上説明したように、本実施の形態は、第一導電型の半導体基体（ここではＮ^＋型ＳｉＣ基板１とＮ⁻型ＳｉＣエピタキシャル層２。以下同じ）と、半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域９並びに第二のヘテロ半導体領域１０と、第一のヘテロ半導体領域９と半導体基体との接合部にゲート絶縁膜６を介して形成されたゲート電極７と、第一のヘテロ半導体領域９と接続されたソース電極１２と、半導体基体とオーミック接続されたドレイン電極１１とを有する半導体装置の製造方法において、半導体基体の一主面に接して該半導体基体とはバンドギャップが異なるヘテロ半導体領域３を形成する工程と、該ヘテロ半導体領域３の一部分に、少なくとも半導体基体に達する溝部５を形成する工程と、該溝部５内にゲート絶縁膜６を形成し、該ゲート絶縁膜６に接してゲート電極７を形成する工程と、該ゲート電極７の上部にキャップ絶縁層８を形成する工程と、該キャップ絶縁層８をマスクとして、へテロ半導体領域３に選択的に不純物を導入することで、第一のヘテロ半導体領域９と第二のヘテロ半導体領域１０とを形成する工程とを有する、という構成になっている。このように、溝部５に形成したゲート電極７を被うキャップ絶縁層８をマスクに不純物を導入することで、非常に狭い領域に異なる導電型のヘテロ半導体領域９を形成することができる。

また、半導体基体上に形成したヘテロ半導体領域３上に、所定の開口部４１を設けたマスク層４を形成し、該マスク層４をマスクとしてヘテロ半導体領域３、半導体基体のうち少なくともヘテロ半導体領域３をエッチングして溝部５を形成し、該溝部５内にゲート絶縁膜６を介してゲート電極７を形成し、マスク層４の開口部４１に沿って溝部５の上面にキャップ絶縁層８を形成する。このように、マスク層４に形成されたパターンにより溝部５の形成とキャップ絶縁層８とを形成するので、マスク合わせ等を必要とせずに、セルフアラインでキャップ絶縁層８を形成することができる。
また、ゲート電極７を半導体で形成し、マスク層４の少なくとも最上層を窒化シリコンで形成し、ゲート電極７を形成する半導体を酸化してキャップ絶縁層８を形成する。このように、マスク層４の少なくとも最上層が窒化シリコンであり、酸化によりキャップ絶縁層８を形成するので、容易に非常に狭いヘテロ半導体領域９を形成することができる。また、ゲート電極７を多結晶シリコンで形成することにより、一般的な半導体材料を用いて本半導体装置を容易に製造することができる。
また、半導体基体が炭化珪素からなり、ヘテロ半導体領域３を多結晶シリコン、アモルファスシリコン、単結晶シリコンの少なくともいずれか一つで形成する。これにより、一般的な半導体材料を用いて製造工程上容易にヘテロ半導体領域３を形成することができると共に、低抵抗で、高耐圧なスイッチ素子を形成することができる。
また、キャップ絶縁層８をマスクとして第二導電型の不純物を導入して、第二のヘテロ半導体領域１０を第二導電型として、第一のヘテロ半導体領域９と第二のヘテロ半導体領域１０とを形成する。これにより、低抵抗で、高耐圧なスイッチ素子を形成することができる。

《第二の実施の形態》
〈構造〉
図４（ａ）〜図６（ｊ）は、本発明における第二の実施の形態の半導体装置の製造工程断面図である。図６（ｊ）は本発明の第二の実施の形態の素子断面構造を示す。本実施の形態の基本的な構造は、第一の実施の形態の素子構造の完成図である図３（ｊ）に示す構造と同等である。異なる部分だけ説明すると、Ｎ型のドレイン領域２の内部で第二のヘテロ半導体領域１０に接する部分に、Ｐ型半導体層である電界緩和領域１４が形成されていることである。
〈製造方法〉
本実施の形態の製造工程を図４（ａ）〜図６（ｊ）に基づいて説明する。基本的には第一の実施の形態の図１〜図３で示した流れと同じになるが、図４（ａ）に示すようにＮ型のドレイン領域２の内部の、第二のヘテロ半導体領域１０に接する部分に、あらかじめＰ型半導体層である電界緩和領域１４を形成することが異なる。このＰ型半導体層である電界緩和領域１４は、第二のヘテロ半導体領域１０が形成される前に、イオン注入等の方法を用いて、例えばＡ１（アルミニウム）やＢ（ボロン）のようなＰ型となる不純物を、ドレイン領域２の表面側からイオン注入等により形成するものである。以下は、第一の実施の形態の製造工程で説明した流れで素子は完成する。
〈効果〉
本実施の形態では、ゲート絶縁膜６およびゲート電極７が充填されている溝部５や、素子がオン時に電流通路となる第一のヘテロ半導体領域９よりも深い位置に、Ｐ型の電界緩和領域１４とＮ型のドレイン領域２からなるＰＮ接合が存在する。これにより本実施の形態における特有の効果として、素子オフ時にはドレイン電極１１側からの電界の作用が、ゲート絶縁膜６とゲート電極７が充填されている溝部５や、素子がオン時に電流通路となる第一のヘテロ半導体領域９に影響しなくなり、素子オフ時における遮断特性が向上する。

《第三の実施の形態》
〈構造〉
次に、本発明の第三の実施の形態について説明する。図９（ｊ）は本発明の第三の実施の形態における素子断面構造図である。基本的には第一の実施の形態で説明した素子の最終断面構造と同じであり、異なる部位について説明する。図９（ｊ）に示すように、ドレイン領域２の表面側には、ゲート絶縁膜６やゲート電極７が充填される溝部５よりも深い溝部１５が形成され、その溝部１５に沿って第二のヘテロ半導体領域１０が形成されている。さらに、ソース電極１２は、第一の実施の形態と同様に、この第二のヘテロ半導体領域１０と第一のヘテロ半導体領域９と電気的に接続されるように形成されている。
〈製造方法〉
図７（ａ）〜図９（ｊ）に本実施の形態の製造工程を示す。基本的には第一の実施の形態で説明したものと同等である。異なる部位のみ説明すると、図７（ａ）に示すように、ドレイン領域２の表面側に溝部１５を形成し、この溝部１５に沿って第二のヘテロ半導体領域３を形成することである。この後の製造工程は第一の実施の形態で説明したものと同等である。
〈効果〉
本実施の形態では、ゲート絶縁膜６とゲート電極７が充填されている溝部５や、素子がオン時に電流通路となる第一のヘテロ半導体領域９よりも深い位置に、第二のヘテロ半導体領域９とＮ型のＳｉＣであるドレイン領域２との間でヘテロ接合が形成されていることである。このような構成とすることで、第二の実施の形態で説明した効果と同様に、素子オフ時にはドレイン電極１１側からの電界の作用が、ゲート絶縁膜６とゲート電極７が充填されている溝部５や、素子がオン時に電流通路となる第一のヘテロ半導体領域９に影響しなくなり、素子オフ時の遮断特性が向上する。

以上、第一の実施の形熊から第三の実施の形熊においては、ＳｉＣを基板材料とした半導体装置を一例として説明したが、基板材料は窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、全ての実施の形態において、ＳｉＣのポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでもかまわない。また、全ての実施の形熊において、ドレイン電極１１とソース電極１２とをドレイン領域２を挟んで対向するように配置し、ドレイン電流を縦方向に流す所謂縦型構造のトランジスタで説明してきたが、例えばドレイン電極１１とソース電極１２とを同一主面上に配置し、ドレイン電流を横方向に流す所謂横型構造のトランジスタであってもかまわない。また、第一のヘテロ半導体領域９、第二のヘテロ半導体領域１０に用いる材料として多結晶シリコンを用いた例で説明したが、ＳｉＣとヘテロ接合を形成する材料であればどの材料でもかまわない。また、一例として、ドレイン領域２としてＮ型のＳｉＣを、第一のヘテロ半導体領域９としてＮ型の多結晶シリコンを用いて説明しているが、それぞれＮ型のＳｉＣとＰ型の多結晶シリコン、Ｐ型のＳｉＣとＰ型の多結晶シリコン、Ｐ型のＳｉＣとＮ型の多結晶シリコンのいかなる組み合わせでもよい。さらに発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。

本発明の第一の実施の形態の半導体装置の製造方法を示す製造工程断面図である。本発明の第一の実施の形態の半導体装置の製造方法を示す製造工程断面図である。本発明の第一の実施の形態の半導体装置の製造方法を示す製造工程断面図である。本発明の第二の実施の形態の半導体装置の製造方法を示す製造工程断面図である。本発明の第二の実施の形態の半導体装置の製造方法を示す製造工程断面図である。本発明の第二の実施の形態の半導体装置の製造方法を示す製造工程断面図である。本発明の第三の実施の形態の半導体装置の製造方法を示す製造工程断面図である。本発明の第三の実施の形態の半導体装置の製造方法を示す製造工程断面図である。本発明の第三の実施の形態の半導体装置の製造方法を示す製造工程断面図である。

符号の説明

１…Ｎ^＋型ＳｉＣ基板２…Ｎ⁻型ＳｉＣエピタキシャル層
３…ヘテロ半導体領域４…マスク層
５…溝部６…ゲート絶縁膜
７…ゲート電極８…キャップ絶縁層８
９…第一のヘテロ半導体領域１０…第二のヘテロ半導体領域
１１…ドレイン電極１２…ソース電極
１４…電界緩和領域１５…溝部
４１…開口部

Claims

半導体装置の製造方法であって、
第一導電型の半導体基体の一主面に接して、前記第一導電型の半導体基体とはバンドギャップが異なる第一導電型のヘテロ半導体領域を形成する工程と、
少なくとも最上層が窒化シリコンからなり所定の開口部を有するマスク層を前記第一導電型のヘテロ半導体領域上に形成する工程と、
前記第一導電型のヘテロ半導体領域の一部分に、前記マスク層をマスクとしてエッチングを行い、前記第一導電型の半導体基体に達する溝部を形成する工程と、
前記溝部内にゲート絶縁膜を形成し、前記ゲート絶縁膜に接して多結晶シリコンからなるゲート電極を形成する工程と、
前記ゲート電極の一部を酸化処理し、バーズビーク形状のキャップ絶縁層を形成する工程と、
前記マスク層を除去した後に、前記バーズビーク形状のキャップ絶縁層をマスクとして、前記第一導電型のヘテロ半導体領域に選択的に不純物を導入し、第二導電型のヘテロ半導体領域を形成する工程と、
前記第一導電型の半導体基体に接続するドレイン電極を形成する工程と、
前記第一導電型のヘテロ半導体領域と前記第二導電型のヘテロ半導体領域に接続するソース電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記半導体基体が炭化珪素からなり、前記ヘテロ半導体領域を多結晶シリコン、アモルファスシリコン、単結晶シリコンの少なくともいずれか一つで形成することを特徴とする請求項１記載の半導体装置の製造方法。