KR100890017B1 - 프로그램 디스터브를 감소시킬 수 있는 플래시 메모리 장치및 그것의 프로그램 방법 - Google Patents

Abstract

여기에 개시된 플래시 메모리 장치는 프로그램 전압, 패스 전압, 및 고전압을 생성하는 전압 발생 회로, 상기 전압 발생회로로부터 제공되는 상기 프로그램 전압, 상기 패스 전압, 및 상기 고전압에 응답하여 프로그램 동작을 수행하고, 프로그램 패스 또는 프로그램 페일 여부를 검증하는 복수의 플레인들, 및 상기 플레인들의 검증 결과에 응답하여 상기 플레인들을 제어하는 제어로직을 포함하고, 상기 제어 로직은 프로그램 패스된 플레인으로 인가되는 상기 프로그램 전압 및 상기 패스 전압, 또는 상기 고전압을 차단하도록 상기 플레인들을 제어한다.

Description

프로그램 디스터브를 감소시킬 수 있는 플래시 메모리 장치 및 그것의 프로그램 방법{FLASH MEMORY DEVICE CAPABLE OF DECREASING PROGRAM DISTURB AND PROGRAMMING METHOD THEREOF}

도 1은 일반적인 멀티 레벨 셀 낸드 플래시 메모리의 셀의 문턱 전압 산포를 보여주는 도면;

도 2는 본 발명의 실시 예에 따른 플래시 메모리 장치의 블록도;

도 3은 도 2에 도시된 플레인의 구성을 보여주는 블록도;

도 4는 본 발명의 제 1 실시예에 따른 도 3에 도시된 메모리 블록에 관련된 행 선택 회로, 페이지 버퍼 회로, 및 열 선택 회로를 개략적으로 보여주는 블록도;

도 5는 도 4에 도시된 메모리 블록 및 회로들을 포함하는 플래시 메모리 장치의 프로그램 동작 타이밍도;

도 6은 본 발명의 제 2 실시예에 따른 도 3에 도시된 메모리 블록에 관련된 행 선택 회로, 페이지 버퍼 회로, 및 열 선택 회로를 개략적으로 보여주는 블록도;

도 7은 도 6에 도시된 메모리 블록 및 회로들을 포함하는 플래시 메모리 장치의 프로그램 동작 타이밍도;

도 8은 본 발명의 제 3 실시예에 따른 도 3에 도시된 메모리 블록에 관련된 행 선택 회로, 페이지 버퍼 회로, 및 열 선택 회로를 개략적으로 보여주는 블록도;

도 9는 도 8에 도시된 메모리 블록 및 회로들을 포함하는 플래시 메모리 장치의 프로그램 동작 타이밍도; 그리고

도 10은 본 발명의 실시 예에 따른 플래시 메모리 장치의 멀티 플레인 프로그램 동작을 설명하기 위한 순서도이다.

<도면의 주요 부분에 대한 부호 설명>

1000: 플래시 메모리 장치 1001, 100N: 플레인

200: 제어 로직 300: 전압 발생 회로

110: 메모리 셀 어레이 120: 행 선택 회로

130: 페이지 버퍼 140: 열 선택 회로

150: 패스페일 체크 회로 121: 블록 디코더

122: 로우 디코더 1221: 디코더

1211: 고전압 드라이버 1212: 블록 워드라인 드라이버

본 발명은 플래시 메모리 장치에 관한 것으로, 좀더 구체적으로는 프로그램 디스터브(disturb)를 감소시킬 수 있는 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.

불휘발성 메모리 장치는 전원이 공급되지 않아도 셀에 기록된 데이터가 소멸되지 않고 남아있다. 불휘발성 메모리들 중에서도 플래시 메모리는 전기적으로 셀 의 데이터를 일괄적으로 소거하는 기능을 갖기 때문에, 컴퓨터 및 메모리 카드 등에 널리 사용되고 있다.

플래시 메모리는 셀과 비트라인의 연결 상태에 따라 노어형과 낸드형으로 구분된다. 일반적으로, 노어형 플래시 메모리는 고집적화에는 불리하지만, 고속화에 용이하게 대처할 수 있는 장점이 있다. 그리고, 낸드형 플래시 메모리는 노어형 플래시 메모리에 비해 적은 셀 전류를 사용하기 때문에, 고집적화에 유리한 장점이 있다.

낸드 플래시 메모리는, 정보를 저장하기 위한 저장 영역으로서 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 복수 개의 블록으로 구성되고, 각각의 블록은 복수 개의 셀 스트링들(또는 낸드 스트링(NAND string)이라 불림)로 구성된다. 메모리 셀 어레이에 데이터를 저장하거나, 그것으로부터 데이터를 읽기 위해서 플래시 메모리에는 페이지 버퍼 회로가 제공된다. 잘 알려진 바와 같이, 낸드형 플래시 메모리의 메모리 셀은 F-N 터널링 전류(Fowler-Nordheim tunneling current)를 이용하여 소거 및 프로그램된다. 낸드형 플래시 메모리의 소거 및 프로그램 방법들은 미국특허공보 5,473,563호에 "Nonvolatile Semiconductor Memory"라는 제목으로, 미국특허공보 5,696,717호에 "Nonvolatile Integrated Circuit Memory Devices Having Adjustable Erase/Program Threshold Voltage Verification Capability"라는 제목으로 각각 게재되어 있다.

낸드 플래시 메모리는 싱글 레벨 셀(Single Level Cell) 낸드 플래시 메모리 및 멀티 레벨 셀(Multi Level Cell) 낸드 플래시 메모리로 구분된다.

싱글 레벨 셀(Single Level Cell)낸드 플래시 메모리는 각 셀들에 한 비트를 저장할 수 있으나, 멀티 레벨 셀(Multi Level Cell) 낸드 플래시 메모리는 각 셀들에 복수의 비트를 저장할 수 있다.

도 1은 일반적인 멀티 레벨 셀 낸드 플래시 메모리의 셀의 문턱 전압 산포를 보여주는 도면이다. 도 1에 도시된 산포도는 멀티 레벨 셀 낸드 플래시 메모리의 셀이 2 비트를 저장할 경우를 도시한 것이다. 그러나 2비트를 초과한 데이터를 저장할 수 있는 멀티 레벨 셀 낸드 플래시 메모리가 있음은 이 분야의 통상의 지식을 가진 이들에 자명하다.

도 1을 참조하면, 데이터가 "0"인 경우 셀은 소거 상태이다. 각 셀들은 "1" 내지 "3"으로 프로그램될 수 있다. 도 1에 도시되지 않았으나 멀티 레벨 셀 낸드 플래시 메모리의 셀이 3 비트를 저장할 수 있을 경우, 각 셀들은 "1" 내지 "7"로 프로그램될 수 있다.

일반적인 낸드 플래시 메모리는 복수의 플레인(Plane)들을 포함한다. 플레인들은 각각 독립적인 메모리 셀 어레이들이다. 메모리 셀 어레이는 행들 및 열들로 구성된 메모리 셀들을 포함한다. 낸드 플래시 메모리는 멀티 플레인 프로그램 동작을 수행할 경우, 플레인들의 메모리 셀들에 대한 프로그램 동작을 수행한다. 이때 낸드 플래시 메모리는 프로그램 동작시 프로그램 동작이 성공적으로 이루어졌는지 여부를 확인하는 검증동작을 수행한다. 프로그램하고자 하는 데이터가 플레인에 성공적으로 저장된 경우를 프로그램 동작이 패스(pass)되었다고 한다. 프로그램하고자 하는 데이터가 플레인에 성공적으로 저장되지 않은 경우를 프로그램 동작이 페 일(fail)되었다고 한다. 일반적으로, 낸드 플래시 메모리는 모든 플레인들의 프로그램이 완료되어 패스(pass) 될 때까지 프로그램 동작을 진행한다.

따라서, 프로그램 패스된 플레인이 있더라도, 프로그램 페일된 플레인이 존재하면, 낸드 플래시 메모리는 모든 플레인에 대해 프로그램 동작을 수행하게 된다. 이 분야의 통상의 지식을 가진 이들에게 잘 알려진 바와 같이, 낸드 플래시 메모리는 프로그램 동작 수행시, 플레인들의 메모리 셀들에 프로그램 전압 및 패스 전압을 인가한다. 따라서, 낸드 플래시 메모리는 프로그램 페일된 플레인이 있으면, 프로그램 패스된 플레인의 메모리 셀들에 대해서도 프로그램 전압 및 패스전압을 계속 인가하게 된다.

이러한 경우, 프로그램이 정상적으로 완료된 프로그램 패스된 플레인의 메모리 셀들은 불필요한 프로그램 전압 및 패스 전압을 인가받게 되므로 스트레스(stress)를 받게 된다. 스트레스를 받게 된 메모리 셀들은 약하게 프로그램되거나, 불필요한 전자의 이동이 생길 수 있으므로, 정상적으로 프로그램되지 않게 된다. 즉, 스트레스를 받게 된 메모리 셀의 문턱전압 산포폭은 증가할 수 있다. 다시 말해서, 정상적으로 프로그램된 메모리 셀은 스트레스에 의해 프로그램 디스터브를 받게 된다.

도 1은 앞서 설명한 스트레스에 따른 프로그램 디스터브에 의해 데이터 "0" 내지 데이터 "3"이 저장된 셀의 문턱전압 산포폭이 증가된 경우를 보여준다.

낸드 플래시 메모리는 읽기 동작을 통해, 셀에 저장된 데이터를 읽어서 외부로 출력한다. 낸드 플래시 메모리는 데이터 "1" 및 "2"가 저장된 셀에 대해 읽기 동작을 수행할 경우, 도 1을 참조하면, 낸드 플래시 메모리는 도 1에 도시된 읽기 전압(점선 A)을 기준으로 좌측의 데이터 "1"이 저장된 셀의 문턱 전압 산포 및 우측의 데이터 "2"가 저정된 셀의 문턱 전압 산포에 따라서 셀로부터 데이터 "1" 및 데이터"2"를 읽는 동작을 수행한다. 그러나, 도 1에 도시된 바와 같이, 스트레스를 받게 된 데이터 "1"을 저장한 셀의 문턱전압 산포폭은 B구간 만큼 증가할 수 있다. 이러한 경우, 데이터 "1"을 저장한 셀의 문턱 전압 산포폭은 읽기 전압(점선 A)을 넘어설 수 있다.

읽기 전압(점선 A)을 넘어선 데이터 "1"을 저장한 셀의 문턱 전압 산포폭 구간(에러구간)에서는 정상적인 데이터"1"이 읽혀지지 않는다. 즉, 낸드 플래시 메모리는 데이터 비트 에러를 발생한다. 데이터 "0" 및 "2"을 저장한 셀의 문턱 전압 산포폭도 각각 F 구간 및 D 구간만큼 증가할 수 있으며, 이러한 경우, 낸드 플래시 메모리는 앞서 설명한 데이터 비트 에러를 발생할 수 있다. 메모리의 셀이 3 비트를 저장할 수 있을 경우, 데이터 "3"을 저장한 메모리 셀도 앞서 설명한 바와 같이, 데이터 비트 에러를 발생할 수 있다.

싱글 레벨 셀 낸드 플래시 메모리는 각 셀들에 1비트를 저장할 수 있으므로, 싱글 레벨 셀 낸드 플래시 메모리의 산포도는 도 1에 도시된 데이터들의 산포도에서 데이터 "0" 및 데이터 "1"의 산포도만 도시한 경우와 같다. 따라서, 싱글 레벨 셀 낸드 플래시 메모리의 경우, 데이터 "0"을 저장한 셀의 문턱 전압 산포폭은 F 구간만큼 증가할 수 있다. 따라서, 싱글 레벨 셀 낸드 플래시 메모리도 앞서 설명한 데이터 비트 에러를 발생할 수 있다.

결과적으로, 낸드 플래시 메모리는 멀티 플레인 프로그램을 수행할 경우, 프로그램 페일된 플레인이 있으면, 프로그램 패스된 플레인의 메모리 셀들에 대해서도 프로그램 전압 및 패스전압을 계속 인가하게 되므로, 스트레스에 따른 프로그램 디스터브에 의해 데이터 비트 에러를 발생할 수 있다.

따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 프로그램 디스터브를 감소시킬 수 있는 플래시 메모리 장치 및 그 방법을 제공하는데 있다.

상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 플래시 메모리 장치는 프로그램 전압, 패스 전압, 및 고전압을 생성하는 전압 발생 회로; 상기 전압 발생회로로부터 제공되는 상기 프로그램 전압, 상기 패스 전압, 및 상기 고전압에 응답하여 프로그램 동작을 수행하고, 프로그램 패스 또는 프로그램 페일 여부를 검증하는 복수의 플레인들; 및 상기 플레인들의 검증 결과에 응답하여 상기 플레인들을 제어하는 제어로직을 포함하고, 상기 제어 로직은 프로그램 패스된 플레인으로 인가되는 상기 프로그램 전압 및 상기 패스 전압, 또는 상기 고전압을 차단하도록 상기 플레인들을 제어한다.

이 실시예에 있어서, 프로그램 페일된 플레인은 상기 제어로직의 제어에 의해 상기 프로그램 전압, 상기 패스 전압, 및 상기 고전압을 인가받는다.

이 실시예에 있어서, 상기 플레인들은 멀티 레벨셀 낸드 플래시 메모리이다.

이 실시예에 있어서, 상기 플레인들은 싱글 레벨셀 낸드 플래시 메모리이다.

이 실시예에 있어서, 상기 플레인들은 각각 행들 및 열들로 배열된 메모리 셀들을 갖는 복수의 메모리 블록들을 갖는 메모리 셀 어레이; 상기 메모리 블록을 선택하고, 상기 선택된 메모리 블록의 행을 선택하는 행 선택회로; 및 프로그램된 메모리 셀들이 정상적으로 프로그램됐는지를 검증하고, 상기 검증 결과를 상기 제어로직에 제공하는 패스페일 체크 회로를 포함하고, 상기 행 선택 회로는 상기 제어로직의 제어에 의해 상기 전압 발생회로로부터 인가되는 상기 프로그램 전압 및 상기 패스 전압, 또는 상기 고전압의 차단 여부를 결정한다.

이 실시예에 있어서, 상기 프로그램 패스된 플레인의 상기 패스페일 체크 회로는 상기 검증 결과로서 패스 신호를 출력한다.

이 실시예에 있어서, 상기 패스 신호를 제공받은 제어로직은 상기 프로그램 패스된 플레인의 행 선택회로로 인가되는 상기 프로그램 전압 및 상기 패스 전압, 또는 상기 고전압을 차단하도록 상기 프로그램 패스된 플레인의 행 선택회로를 제어한다.

이 실시예에 있어서, 상기 행 선택회로는 상기 메모리 블록을 선택하는 블록 디코더; 및 상기 선택된 메모리 블록의 행을 선택하는 행 디코더를 포함한다.

이 실시예에 있어서, 상기 제어로직은 상기 패스된 플레인의 상기 행 디코더로 인가되는 상기 프로그램 전압 및 상기 패스 전압을 차단하도록 상기 패스된 플레인의 상기 행 디코더를 제어한다.

이 실시예에 있어서, 상기 행 디코더는 접지전압 또는 소정의 전압을 생성하 고, 상기 접지 전압 또는 상기 소정의 전압은 상기 선택된 메모리 블록의 행들에 제공된다.

이 실시예에 있어서, 상기 소정의 전압은 전원 전압보다 작은 레벨이다.

이 실시예에 있어서, 상기 블록 디코더는 상기 전압 발생 회로로부터 고전압을 인가받는 고전압 드라이버; 및 상기 고전압 드라이버로부터 인가받은 상기 고전압을 상기 행 디코더에 제공함으로써, 상기 행 디코더를 활성화시키는 블록 워드라인 드라이버를 포함한다.

이 실시예에 있어서, 상기 제어로직은 상기 패스된 플레인의 상기 블록 워드라인 드라이버로 인가되는 상기 고전압을 차단하도록 상기 패스된 플레인의 상기 블록 워드라인 드라이버를 제어한다.

이 실시예에 있어서, 상기 블록 워드라인 드라이버는 상기 접지전압 또는 상기 소정의 전압을 생성하고, 상기 접지 전압 또는 상기 소정의 전압은 상기 행 디코더에 제공된다.

이 실시예에 있어서, 상기 행 디코더는 상기 블록 워드라인 드라이버로부터 제공받은 상기 접지 전압 또는 상기 소정의 전압에 응답해서 비 활성화된다.

이 실시예에 있어서, 상기 제어로직은 상기 패스된 플레인의 상기 고전압 드라이버로 인가되는 상기 고전압을 차단하도록 상기 패스된 플레인의 상기 고전압 드라이버를 제어한다.

이 실시예에 있어서, 상기 고전압 드라이버는 상기 접지전압 또는 상기 소정의 전압을 생성하고, 상기 접지 전압 또는 소정의 전압은 상기 블록 워드라인 드라 이버로 제공된다.

이 실시예에 있어서, 상기 블록 워드라인 드라이버는 상기 고전압 드라이버로부터 제공받은 상기 접지전압 또는 상기 소정의 전압을 상기 행 디코더에 제공한다.

본 발명의 다른 특징에 따른 행들 및 열들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이를 각각 포함하는 복수의 플레인들을 포함하는 플래시 메모리 장치의 프로그램 방법은: (a) 멀티 플레인 프로그램 동작을 수행하는 단계; (b) 상기 플레인들의 프로그램 패스 또는 프로그램 페일 여부를 검증하는 단계; (c) 상기 검증 결과에 따라서 상기 복수의 플레인들에 인가되는 프로그램 전압, 패스 전압, 및 고전압의 차단 여부를 결정하는 단계를 포함하고, 상기 (c) 단계는 프로그램 패스된 플레인의 검증 결과에 응답해서 상기 프로그램 패스된 플레인으로 인가되는 상기 프로그램 전압 및 상기 패스 전압, 또는 상기 고전압을 차단하는 것을 특징으로 한다.

이 실시예에 있어서, (d) 상기 플레인들이 모두 패스될때까지 상기 (a) 내지 상기 (c) 단계를 반복 수행하는 단계를 더 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 플레인들은 멀티 레벨셀 낸드 플래시 메모리인 것을 특징으로 한다.

이 실시예에 있어서, 상기 (c) 단계는 상기 프로그램 전압 및 상기 패스 전압을 차단하고, 접지전압 또는 소정의 전압을 생성하는 단계; 및 상기 생성된 접지 전압 또는 소정의 전압을 상기 행들에 제공하는 단계를 더 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 소정의 전압은 전원 전압보다 작은 것을 특징으로 한다.

이 실시예에 있어서, 상기 플레인들은 상기 행들에 상기 프로그램 전압 및 상기 패스 전압을 인가하는 행 디코더를 더 포함하고, 상기 (c) 단계는 상기 고전압을 차단하고, 상기 접지전압 또는 상기 소정의 전압을 생성하는 단계; 및 상기 생성된 접지 전압 또는 소정의 전압을 상기 행 디코더에 제공하는 단계를 더 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 행 디코더는 상기 접지 전압 또는 상기 소정의 전압에 응답해서 비활성화되는 것을 특징으로 한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대하여 상세히 설명한다.

본 발명의 플래시 메모리 장치는 프로그램 전압, 패스 전압, 및 고전압을 생성하는 전압 발생 회로, 상기 전압 발생회로로부터 제공되는 상기 프로그램 전압, 상기 패스 전압, 및 상기 고전압에 응답하여 프로그램 동작을 수행하고, 프로그램 패스 또는 프로그램 페일 여부를 검증하는 복수의 플레인들, 및 상기 플레인들의 검증 결과에 응답하여 상기 플레인들을 제어하는 제어로직을 포함하고, 상기 제어 로직은 프로그램 패스된 플레인으로 인가되는 상기 프로그램 전압 및 상기 패스 전압, 또는 상기 고전압을 차단하도록 상기 플레인들을 제어한다. 이러한 구성에 의 해 플래시 메모리 장치는 모든 플레인들이 프로그램 패스된 상태가 아닐지라도, 프로그램 패스된 플레인에 대해서는 프로그램 전압 및 패스 전압, 또는 고전압을 인가하지 않는다. 따라서, 본 발명에 따른 플래시 메모리 장치는 프로그램 패스된 플레인의 스트레스를 감소시킬 수 있으므로, 프로그램 디스터브를 감소시킬 수 있다.

도 2는 본 발명의 실시 예에 따른 플래시 메모리 장치의 블록도이다.

도 2를 참조하면, 본 발명의 실시예에 따른 플래시 메모리 장치(1000)는 복수의 플레인들(1001~100N), 제어 로직(200), 및 전압 발생회로(300)을 포함한다. 플래시 메모리 장치(1000)는 멀티 레벨 셀 낸드 플래시 메모리 장치 또는 싱글 레벨 셀 낸드 플래시 메모리 장치이다.

플레인들(1001~100N)은 플래시 메모리 장치(1000)의 멀티 플레인 프로그램 동작시 데이터 정보를 저장하고, 저장된 데이터 정보가 정상적으로 저장되었는지 여부를 각각 검증한다. 검증 결과들은 각각 제어 로직(200)으로 제공된다.

제어로직(200)은 각 플레인들(1001~100N)로부터 제공받은 검증 결과에 응답하여 각 플레인들(1001~100N)에 대응되는 제어신호들(P/F_Flag1~P/F_FlagN)을 생성한다. 또한, 제어로직(200)은 플래시 메모리 장치(1000)의 전반적인 동작을 제어한다.

전압 발생 회로(300)는 제어로직(200)의 제어에 의해 프로그램 전압(Vpgm), 패스 전압(Vpass), 및 고전압(Vpp)을 생성한다. 생성된 프로그램 전압(Vpgm), 패스 전압(Vpass), 및 고전압(Vpp)은 플레인들(1001~100N)로 각각 제공된다.

플래시 메모리 장치(1000)는 멀티 플레인 프로그램 동작을 수행할 경우, 플 레인들(1001~100N)에 데이터 정보를 저장하는 프로그램 동작을 수행한다. 플래시 메모리 장치(1000)는 모든 플레인들(1001~100N)의 프로그램 동작이 성공적으로 수행될 때까지 프로그램 동작을 진행한다. 이때, 프로그램 동작이 성공적으로 이루어진 플레인들(1001~100N)은 패스(pass)신호를 출력한다. 그러나, 프로그램하고자 하는 데이터가 성공적으로 저장되지 않은 프로그램 페일된 플레인들(1001~100N)은 페일(fail)신호를 출력한다. 프로그램 동작이 성공적으로 이루어진 플레인은 프로그램 패스된 플레인이고, 프로그램하고자 하는 데이터가 성공적으로 저장되지 않은 플레인은 프로그램 페일된 플레인이다.

예를 들어, 플레인(1001)은 프로그램 패스되고, 플레인(100N)은 프로그램 페일 되었다고 가정하면, 플레인(1001)은 패스 신호를 출력하고, 플레인(100N)은 페일 신호를 출력한다. 패스 신호 및 페일 신호는 검증 결과로서 제어로직(200)에 제공된다. 제어로직(200)은 플레인(1001)의 패스 신호에 응답해서 활성화된 제어신호(P/F_Flag1)를 생성한다. 또한, 제어로직(200)은 플레인(100N)의 페일 신호에 응답해서 비 활성화된 제어신호(P/F_Flag1N)를 생성한다. 생성된 제어신호들(P/F_Flag1, P/F_FlagN)을 각각 대응되는 플레인들(1001~100N)로 제공된다.

활성화된 제어신호(P/F_Flag1)를 제공받은 프로그램 패스된 플레인(1001)은, 활성화된 제어신호(P/F_Flag1)에 응답하여 전압 발생기(300)로부터 제공되는 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 차단한다. 따라서, 활성화된 제어신호(P/F_Flag1)를 제공받는 프로그램 패스된 플레인(1001)은 프로그램 동작을 수행하지 않는다. 그러나 비 활성화된 제어신호(P/F_Flag1N)를 제공받은 프로그램 페일 된 플레인(100N)은, 비 활성화된 제어신호(P/F_FlagN)에 응답하여 전압 발생기(300)로부터 제공되는 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 차단하지 않는다. 따라서, 비 활성화된 제어신호(P/F_FlagN)를 제공받는 프로그램 페일된 플레인(100N)은 프로그램 동작을 계속 수행한다.

결과적으로, 플래시 메모리 장치(100)는 멀티 플레인 프로그램 동작 수행시, 모든 플레인들(1001~100N)의 프로그램 동작이 패스된 상태가 아닐지라도, 패스된 플레인에 대해서는 프로그램 동작을 수행하지 않는다.

도 3은 도 2에 도시된 플레인의 구성을 보여주는 블록도이다.

각 플레인들(1001~100N)은 동일한 구성을 갖는다. 따라서, 이하, 도 3에 도시된 플레인(1001)의 구성 및 동작에 대해 설명한다.

도 3을 참조하면, 본 발명의 실시예에 따른 플레인(1001)은 복수 개의 메모리 블록들(BLK0∼BLKn)을 갖는 메모리 셀 어레이(110), 행 선택 회로(120), 페이지 버퍼(130), 열 선택회로(140), 및 패스페일 체크 회로(150)를 포함한다. 복수 개의 메모리 블록들(BLK0∼BLKn)은 각각 행들(또는, 워드라인들) 및 열들(또는, 비트라인들)로 배열된 메모리 셀들을 포함한다. 메모리 셀 어레이(110)는 데이터 정보를 저장한다.

행 선택 회로(120)는 외부에서 제공된 블록 어드레스(미 도시됨)에 응답하여 메모리 셀 어레이(110)의 메모리 블록을 선택하고, 행 어드레스 정보(미 도시됨)에 응답하여 선택된 메모리 블록의 워드라인(도 4 참조)을 선택한다. 또한, 행 선택 회로(120)는 전압 발생 회로(300)로부터 프로그램 전압(Vpgm), 패스 전압(Vpass), 및 고전압(Vpp)을 인가받고, 제어로직(200)으로부터 제어신호(P/F_Flag1)를 입력받는다. 행 선택회로(120)는 프로그램 동작시 선택된 워드라인에 프로그램 전압(Vpgm)을 그리고 비 선택된 워드라인들에 패스 전압(Vpass)을 인가한다. 또한, 행 선택 회로(120)는 제어신호(P/F_Flag1)의 활성화 여부에 따라서, 인가받은 프로그램 전압(Vpgm), 패스 전압(Vpass), 및 고전압(Vpp)의 차단 여부를 결정한다.

페이지 버퍼 회로(130)는 비트 라인들 (모든 메모리 블록들에 의해서 공유됨)에 각각 연결된 복수 개의 페이지 버퍼들(도 4 참조)을 각각 포함하며, 동작 모드에 따라 감지 증폭기로서 그리고 기입 드라이버로서 동작한다.

예를 들어, 페이지 버퍼 회로(130)는, 프로그램 동작시, 열 선택 회로(140)를 통해 제공되는 외부 데이터를 각각 임시 저장하고, 저장된 데이터에 따라 메모리 셀 어레이(110)의 비트 라인들을 특정 전압(예를 들면, 전원 전압(Vcc) 또는 접지 전압(GND))으로 설정한다. 또한, 페이지 버퍼 회로(130)는, 읽기 또는 검증 동작시 선택된 워드 라인의 메모리 셀들에 저장된 데이터를 감지한다. 읽기 동작시, 페이지 버퍼 회로(130)에 의해서 감지된 데이터는 열 선택 회로(140)를 통해 외부로 출력된다. 검증 동작시, 페이지 버퍼 회로(130)에 의해서 감지된 데이터는 대응하는 열 선택 회로(140)을 통해 패스페일 체크 회로(150)로 전달된다.

패스페일 체크 회로(150)는 열 선택 회로(140)를 통해 전달된 데이터 값들이 패스 데이터 값인 지의 여부를 검증한다. 패스페일 체크 회로(150)는 검증 결과로서 패스 또는 페일 신호를 제어로직(200)으로 제공한다.

제어로직(200)은 앞서 설명한 바와 같이 패스페일 체크 회로(150)의 검증 결 과에 응답해서 제어신호(P/F_Flag1)를 생성하고, 생성된 제어신호(P/F_Flag1)를 행 선택회로(120)에 제공한다.

플래시 메모리 장치(1000)의 멀티 플레인 프로그램 동작을 수행시, 플레인들(1001)은 프로그램 동작을 수행한다. 이때, 패스페일 체크회로(150)는 메모리 셀 어레이(110)의 메모리 셀들이 정상적으로 프로그램되었는지를 검증한다. 즉, 패스페일 체크회로(150)는 메모리 셀들이 프로그램 패스 됐는지 프로그램 페일 됐는지를 검증한다.

플레인(1001)이 프로그램 패스된 상태일 경우에 대해 설명하면 다음과 같다.

패스페일 체크회로(150)는 검증 결과로서 패스 신호(Pass)를 제어 로직(200)으로 제공한다. 제어 로직(200)은 패스페일 체크회로(150)로부터 제공된 패스 신호(Pass)에 응답하여 활성화된 제어신호(P/F_Flag1)를 생성한다. 활성화된 제어신호(P/F_Flag1)는 행 선택회로(120)에 제공된다. 행 선택 회로(120)는 활성화된 제어신호(P/F_Flag1)에 응답하여, 전압 발생 회로(300)로부터 제공된 프로그램 전압(Vpgm) 및 패스 전압(Vpass), 또는 고전압(Vpp)을 차단한다. 따라서, 메모리 셀 어레이(110)는 프로그램 전압(Vpgm) 및 패스 전압(Vpass), 또는 고전압(Vpp)을 더 이상 인가받지 않는다. 그 결과, 프로그램 패스된 플레인(1001)의 메모리 셀 어레이(110)의 셀들은 스트레스를 받지 않는다.

플레인(1001)이 프로그램 페일된 상태일 경우에 대해 설명하면 다음과 같다.

패스페일 체크회로(150)는 검증 결과로서 페일 신호(fail)를 제어 로직(200)으로 제공한다. 제어 로직(200)은 패스페일 체크회로(150)로부터 제공된 페일 신 호(fail)에 응답하여 비 활성화된 제어신호(P/F_Flag1)를 생성한다. 비 활성화된 제어신호(P/F_Flag1)는 행 선택회로(120)에 제공된다. 행 선택 회로(120)는 비 활성화된 제어신호(P/F_Flag1)에 응답하여, 전압 발생 회로(300)로부터 제공된 프로그램 전압(Vpgm), 패스 전압(Vpass), 및 고전압(Vpp)을 메모리 셀 어레이(110)로 인가한다. 따라서, 프로그램 페일된 플레인(1001)은 다시 프로그램 동작을 수행한다.

도 4는 본 발명의 제 1 실시예에 따른 도 3에 도시된 메모리 블록에 관련된 행 선택 회로, 페이지 버퍼 회로, 및 열 선택 회로를 개략적으로 보여주는 블록도이다.

도 4는 플레인(1001)의 임의의 한 메모리 블록(BLK0)을 도시한 것이다.

도 4를 참조하면, 메모리 블록(BLK0)은 복수 개의 스트링들(111)을 포함하며, 각 스트링(111)은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결된 복수 개의 메모리 셀들(또는, 메모리 셀 트랜지스터들)(MC0∼MCm)을 포함한다. 스트링들(111)은 대응하는 비트 라인들(BL0∼BLk)에 각각 전기적으로 연결되어 있다. 비트 라인들(BL0∼BLk)은 플레인(1001)의 메모리 블록들(BLK0∼BLKn)에 공유되도록 배열된다. 각 스트링(111)에 있어서, 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 연결되고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결되며, 메모리 셀 트랜지스터들(MCm∼MC0)은 대응하는 워드 라인들(WLm∼WL0)에 각각 연결되어 있다.

행 선택 회로(120)는 블록 디코더(121) 및 행 디코더(122)를 포함한다. 행 디코더(122)는 선택 트랜지스터들(ST0∼STi)을 포함한다.

스트링 선택 라인(SSL), 워드 라인들(WLm∼WL0), 및 접지 선택 라인(GSL)은 선택 트랜지스터들(ST0∼STi)을 통해 대응하는 선택 라인들(S0∼Si)에 각각 연결되어 있다. 행 디코더(122)는 행 어드레스 정보(미 도시됨) 및 비 활성화된 제어 신호(P/F_Flag1)에 응답하여 선택 라인들로 대응하는 전압들(도 2의 전압 발생 회로로부터 공급됨)을 전달하는 디코더(1221)를 더 포함한다. 디코더(1221)는 워드라인 구동회로로서 동작한다. 디코더(1221)는 활성화된 제어 신호(P/F_Flag_c)를 입력받을 경우, 전압 발생 회로(300)로부터 인가받는 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 차단한다. 이때, 디코더(1221)는 접지 전압(GND) 또는 소정의 전압(Vdd)을 생성하고, 생성된 접지 전압(GND) 또는 소정의 전압(Vdd)을 워드라인들(WLm∼WL0)로 인가한다.

선택 트랜지스터들(ST0∼STi)의 게이트들은 블록 선택 라인(BSC)에 공통으로 연결되며, 블록 선택 라인(BSC)은 블록 디코더(121)에 의해서 제어된다. 블록 디코더 회로 (140)는 외부에서 입력되는 블록 어드레스 정보(미 도시됨)에 응답하여 메모리 블록들을 선택한다. 즉, 블록 디코더 회로(121)는 블록 어드레스 정보에 응답하여 블록 선택 라인(BSC)을 활성화 또는 비활성화시킨다. 페이지 버퍼 회로(130)는 비트 라인들 (BL0∼BLk)에 각각 연결된 페이지 버퍼들(PB)을 포함하며, 각 페이지 버퍼들(PB)은 프로그램 검증 동작시 읽혀진 데이터 값들(nWD0∼nWDk)을 열 선택회로(140)를 통해 패스페일 체크 회로(150)로 출력한다. 데이터 값들(nWD0∼nWDk)은 메모리 블록의 프로그램 동작이 정상적으로 수행되었는 지의 여부를 판별하는 데 사용된다. 예시적인 페이지 버퍼 및 패스/페일 체크 회로가 U.S. Patent No. 5,299,162에 "NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND AN OPTIMIZING PROGRAMMING METHOD THEREOF"라는 제목으로 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.

도 5는 도 4에 도시된 메모리 블록 및 회로들을 포함하는 플래시 메모리 장치의 프로그램 동작 타이밍도이다.

도 4 및 도 5를 참조하여, 플래시 메모리 장치(100)의 멀티 플레인 프로그램 동작을 설명하면 다음과 같다.

플래시 메모리 장치(1000)는 멀티 플레인 프로그램 동작을 수행한다. 프로그램 동작 수행시, 블록 디코더(121)는 블록 선택 라인(BSC)에 전압 발생 회로(300)로부터 제공받은 고전압(Vpp)을 인가한다. 따라서, 선택 트랜지스터들(ST0∼STi)은 턴 온 상태가 된다. 실질적으로 블록 디코더(121)는 고전압 드라이버 및 블록 워드라인 드라이버(도 6 참조)를 포함한다. 고전압 드라이버는 전압 발생 회로(300)로부터 제공받은 고전압(Vpp)을 블록 워드라인 인가 전압으로서 블록 워드라인 드라이버에 제공한다. 블록 디코더(121)의 블록 워드라인 드라이버는 블록 워드라인 인가 전압을 블록 선택 라인(BSC)에 인가한다.

플레인(1001)이 프로그램 패스된 상태일 경우, 제어로직(200)은 패스페일 체크 회로(150)의 검증 결과에 응답하여 도 5에 도시된 바와 같이, 활성화된 제어 신호(P/F_Flag1)를 생성한다. 행 디코더(122)의 디코더(1221)는 제어로직(200)으로부터 제공된 활성화된 제어신호(P/F_Flag1)에 응답하여 전압 발생 회로(300)로부터 인가받는 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 차단한다. 또한, 디코더(1221)는 활성화된 제어신호(P/F_Flag1)에 응답하여 접지 전압(GND) 또는 소정의 전압(Vdd)을 생성한다. 생성된 접지 전압(GND) 또는 소정의 전압(Vdd)은 턴 온 된 선택 트랜지스터들(ST1∼STi-1)을 통해 도 5에 도시된 바와 같이 워드라인들(WLm∼WL0)로 인가된다.

소정의 전압(Vdd)은 전원 전압(Vcc)보다 작은 전압이다. 프로그램된 메모리 셀 어레이(110)의 메모리 셀들은 전원 전압(Vcc)보다 높은 프로그램 전압(Vpgm)이나 패스 전압(Vpass)을 인가받을 경우 스트레스를 받는다. 그러나, 소정의 전압(Vdd)은 전원 전압(Vcc)보다 작은 레벨의 전압이므로, 정상적으로 프로그램된 메모리 셀 어레이(110)의 메모리 셀들에 스트레스를 주지 않는다.

소정의 전압(Vdd)은 전원 전압(Vcc)보다 작은 레벨로, 프로그램된 메모리 셀 어레이(110)의 메모리 셀들에 스트레스를 주지 않도록 미리 결정된다. 소정의 전압(Vdd)은 전원 전압(Vcc)을 기준으로 로우(L) 레벨로 볼 수 있다.

플레인(1001)이 프로그램 페일된 상태일 경우, 제어로직(200)은 패스페일 체크 회로(150)의 검증 결과에 응답하여, 도 5에 도시된 바와 같이, 비 활성화된(로우(L) 레벨) 제어 신호(P/F_Flag1)를 생성한다. 행 디코더(122)의 디코더(1221)는 제어로직(200)으로부터 제공된 비 활성화된 제어신호(P/F_Flag1)에 응답하여 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 턴 온 된 선택 트랜지스터들(ST1∼STi-1)을 통해 워드라인들(WLm∼WL0)로 인가한다.

프로그램 전압(Vpgm)은 선택된 워드라인으로 인가되고, 패스 전압(Vpass)은 비 선택된 워드라인들로 인가된다. 따라서, 프로그램 페일된 플레인(1001)은 프로그램 동작을 수행한다.

도 6은 본 발명의 제 2 실시예에 따른 도 3에 도시된 메모리 블록에 관련된 행 선택 회로, 페이지 버퍼 회로, 및 열 선택 회로를 개략적으로 보여주는 블록도이다.

도 6에 도시된 메모리 블록(BLK0), 행 선택 회로(120), 페이지 버퍼 회로(130), 및 열 선택 회로(140)의 구성은 도 4에 도시된 메모리 블록(BLK0), 행 선택 회로(120), 페이지 버퍼 회로(130), 및 열 선택 회로(140)의 구성과 동일하다. 다만, 제어신호(P/F_Flag1)를 제공받는 블록이 다를 뿐이다. 따라서, 동일한 구성들은 동일한 부호를 사용하였으며, 각 블록들의 중복되는 설명은 생략한다.

도 6을 참조하면, 본 발명의 제 2 실시예에 따른 블록 디코더(121)는 고전압 드라이버(Vpp driver)(1211) 및 블록 워드라인 드라이버(Block WL Driver)(1212)를 포함한다. 고전압 드라이버(1211)는 전압 발생 회로(180)로부터 제공받은 고전압(Vpp)을 블록 워드라인 인가 전압(Vppi)으로서 블록 워드라인 드라이버(1212)에 제공한다. 블록 워드라인 드라이버(1212)는 제어로직(200)으로부터 제공받은 제어신호(P/F_Flag1)에 응답해서 블록 워드 라인(BSC)에 블록 워드 라인 인가 전압(Vppi)의 인가 여부를 결정한다.

도 7은 도 6에 도시된 메모리 블록 및 회로들을 포함하는 플래시 메모리 장치의 프로그램 동작 타이밍도이다.

도 6 및 도 7을 참조하여, 플래시 메모리 장치(1000)의 멀티 플레인 프로그 램 동작을 설명하면 다음과 같다.

플래시 메모리 장치(1000)는 멀티 플레인 프로그램 동작을 수행한다. 프로그램 동작 수행시, 블록 워드라인 드라이버(1212)는 고전압 드라이버(1211)로부터 제공 받은 고전압(Vpp)인 블록 워드라인 인가 전압(Vppi)을 블록 워드 라인(BSC)에 인가한다. 따라서, 선택 트랜지스터들(ST0∼STi)은 턴 온 상태가 된다.

플레인(1001)이 프로그램 패스된 상태일 경우, 제어로직(200)은 패스페일 체크 회로(150)의 검증 결과에 응답해서 도 7에 도시된 바와 같이, 활성화된 제어 신호(P/F_Flag1)를 생성한다. 제어로직(200)은 활성화된 제어 신호(P/F_Flag1)를 블록 워드라인 드라이버(1212)에 제공한다.

블록 워드라인 드라이버(1212)는 제어로직(200)으로부터 제공된 활성화된 제어 신호(P/F_Flag1)에 응답하여 고전압(Vpp)인 블록 워드라인 인가 전압(Vppi)을 차단한다. 또한, 블록 워드라인 드라이버(1212)는 활성화된 제어신호(P/F_Flag1)에 응답하여 접지 전압(GND) 또는 소정의 전압(Vdd)을 생성한다. 생성된 접지 전압(GND) 또는 소정의 전압(Vdd)은 도 7에 도시된 바와 같이 블록 워드 라인(BSC)에 인가된다. 따라서, 접지 전압(GND) 또는 소정의 전압(Vdd)은 선택 트랜지스터들(ST0∼STi)의 게이트에 인가된다.

선택 트랜지스터들(ST0∼STi)은 접지 전압(GND) 또는 소정의 전압(Vdd)에 의해 턴 온 상태가 되나, 매우 작게 턴 온 된 상태이다. 따라서, 프로그램 전압(Vpgm) 및 패스 전압(Vpass)은 워드라인들(WLm∼WL0)에 인가되지 못한다. 그 결과, 프로그램 패스된 플레인(1001)의 메모리 셀 어레이(110)의 셀들은 프로그램 전 압(Vpgm) 및 패스 전압(Vpass)을 인가받지 않는다. 다시 말해서, 선택 트랜지스터들(ST0∼STi)을 포함하는 행 디코더(122)는 접지 전압(GND) 또는 소정의 전압(Vdd)에 의해 비 활성화된다. 비 활성화된 행 디코더(122)는 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 워드라인들(WLm∼WL0)에 인가하지 않는다. 즉, 워드라인들(WLm∼WL0)은 로우(L) 레벨의 전압을 인가받는다.

결과적으로, 플래시 메모리 장치(1000)는 프로그램 패스된 플레인의 셀들이 받는 스트레스를 감소시킬 수 있으므로, 프로그램 디스터브를 감소시킬 수 있다.

플레인(1001)이 프로그램 페일된 상태일 경우, 제어로직(200)은 패스페일 체크 회로(150)의 검증 결과에 응답해서 도 7에 도시된 바와 같이, 비 활성화된 제어 신호(P/F_Flag1)를 생성한다. 제어로직(200)은 비 활성화된 제어 신호(P/F_Flag1)를 블록 워드라인 드라이버(1212)에 제공한다.

블록 워드라인 드라이버(1212)는 제어로직(200)으로부터 제공된 비 활성화된 제어 신호(P/F_Flag1)에 응답하여 고전압(Vpp)인 블록 워드라인 인가 전압(Vppi)을 블록 워드 라인(BSC)에 인가한다. 따라서, 고전압(Vpp)인 블록 워드라인 인가 전압(Vppi)은 선택 트랜지스터들(ST0∼STi)의 게이트에 인가된다.

선택 트랜지스터들(ST0∼STi)은 고전압(Vpp)인 블록 워드라인 인가 전압(Vppi)에 의해 턴온 된 상태를 유지한다. 따라서, 프로그램 전압(Vpgm) 및 패스 전압(Vpass)은 턴 온 된 선택 트랜지스터들(ST1∼STi-1)을 통해 워드라인들(WLm∼WL0)에 인가된다. 다시 말해서, 선택 트랜지스터들(ST0∼STi)을 포함하는 행 디코더(122)는 고전압(Vpp)에 의해 활성화된다. 활성화된 행 디코더(122)는 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 워드라인들(WLm∼WL0)에 인가한다.

프로그램 전압(Vpgm)은 선택된 워드라인으로 인가되고, 패스 전압(Vpass)은 비 선택된 워드라인들로 인가된다. 따라서, 프로그램 페일된 플레인(1001)은 프로그램 동작을 수행한다.

결과적으로, 플래시 메모리 장치(1000)는 모든 플레인들이 프로그램 패스되지 않더라도, 프로그램 패스된 플레인에 대해서는 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 인가하지 않는다. 따라서, 플래시 메모리 장치(1000)는 프로그램 디스터브를 감소시킬 수 있다.

도 8은 본 발명의 제 3 실시예에 따른 도 3에 도시된 메모리 블록에 관련된 행 선택 회로, 페이지 버퍼 회로, 및 열 선택 회로를 개략적으로 보여주는 블록도이다.

도 8에 도시된 메모리 블록(BLK0), 행 선택 회로(120), 페이지 버퍼 회로(130), 및 열 선택 회로(140)의 구성은 도 6에 도시된 메모리 블록(BLK0), 행 선택 회로(120), 페이지 버퍼 회로(130), 및 열 선택 회로(140)의 구성과 동일하다. 또한, 도 8에 도시된 블록 디코더(121)의 구성은 도 6에 도시된 블록 디코더(121)의 구성과 동일하다. 다만, 제어신호(P/F_Flag1)를 제공받는 블록이 다를 뿐이다. 따라서, 동일한 구성들은 동일한 부호를 사용하였으며, 각 블록들의 중복되는 설명은 생략한다.

도 8을 참조하면, 고전압 드라이버(1211)는 제어로직(200)으로부터 제공받은 제어신호(P/F_Flag1)에 응답해서 고전압(Vpp)의 제공 여부를 결정한다.

도 9는 도 8에 도시된 메모리 블록 및 회로들을 포함하는 플래시 메모리 장치의 프로그램 동작 타이밍도이다.

도 8 및 도 9를 참조하여, 플래시 메모리 장치(1000)의 멀티 플레인 프로그램 동작을 설명하면 다음과 같다.

플래시 메모리 장치(1000)는 멀티 플레인 프로그램 동작을 수행한다. 프로그램 동작 수행시, 블록 워드라인 드라이버(1212)는 고전압 드라이버(1211)로부터 제공받은 고전압(Vpp)인 블록 워드라인 인가 전압(Vppi)을 블록 선택 라인(BSC)에 인가한다. 따라서, 선택 트랜지스터들(ST0∼STi)은 턴 온 상태가 된다.

플레인(1001)이 프로그램 패스된 상태일 경우, 제어로직(200)은 패스페일 체크 회로(150)의 검증 결과에 응답해서 도 7에 도시된 바와 같이, 활성화된 제어 신호(P/F_Flag1)를 생성한다. 제어로직(200)은 활성화된 제어 신호(P/F_Flag1)를 고전압 드라이버(1211)에 제공한다.

고전압 드라이버(1211)는 제어로직(200)으로부터 제공된 활성화된 제어 신호(P/F_Flag1)에 응답하여 전압 발생 회로(300)로부터 인가받은 고전압(Vpp)을 차단한다. 또한, 고전압 드라이버(1211)는 활성화된 제어신호(P/F_Flag1)에 응답하여 접지 전압(GND) 또는 소정의 전압(Vdd)을 생성한다. 생성된 접지 전압(GND) 또는 소정의 전압(Vdd)은 블록 워드라인 인가 전압(Vppi)으로서 블록 워드라인 드라이버(1212)에 제공된다. 블록 워드라인 드라이버(1212)는 블록 워드라인 드라이버(1212)로부터 제공받은 접지 전압(GND) 또는 소정의 전압(Vdd)을 도 7에 도시된 바와 같이 블록 워드 라인(BSC)에 인가한다. 이후 동작은 앞서 설명하였으므로 생 략한다.

플레인(1001)이 프로그램 페일된 상태일 경우, 제어로직(200)은 패스페일 체크 회로(150)의 검증 결과에 응답해서 도 7에 도시된 바와 같이, 비 활성화된 제어 신호(P/F_Flag1)를 생성한다. 제어로직(200)은 비 활성화된 제어 신호(P/F_Flag1)를 고전압 드라이버(1211)에 제공한다.

고전압 드라이버(1211)는 제어로직(200)으로부터 제공된 비 활성화된 제어 신호(P/F_Flag1)에 응답하여 전압 발생회로(300)로부터 인가받은 고전압(Vpp)을 블록 워드라인 인가 전압(Vppi)으로서 블록 워드라인 드라이버(1212)에 제공한다. 블록 워드라인 드라이버(1212)는 고전압 드라이버(1211)로부터 제공받은 고전압(Vpp)인 블록 워드라인 인가 전압(Vppi)을 블록 워드 라인(BSC)에 인가한다. 이후 동작은 앞서 설명하였으므로 생략한다.

결과적으로, 플래시 메모리 장치(1000)는 모든 플레인들이 프로그램 패스된 상태가 아닐지라도, 프로그램 패스된 플레인에 대해서는 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 인가하지 않는다. 따라서, 플래시 메모리 장치(1000)는 프로그램 디스터브를 감소시킬 수 있다.

도 10은 본 발명의 실시 예에 따른 플래시 메모리 장치의 멀티 플레인 프로그램 동작을 설명하기 위한 순서도 이다.

도 10을 참조하면, 본 발명의 실시예에 따른 복수의 플레인들(1001~100N)을 포함하는 플래시 메모리 장치(1000)는 제 1 단계(S100)에서 멀티 플레인 프로그램 동작을 수행한다.

제 2 단계(S200)에서는 각 플레인들(1001~100N)의 정상적인 프로그램 수행 여부가 검증된다. 또한, 제 2 단계(S200)에서는 검증을 통해 플레인들(1001~100N)의 프로그램 패스/페일 여부가 결정된다.

제 3 단계(S300)에서 모든 플레인들(1001~100N)이 프로그램 패스되었을 경우, 멀티 플레인 프로그램 동작은 종료된다. 그러나 모든 플레인들(1001~100N)이 패스되지 않았다면, 즉, 프로그램 페일된 플레인이 있다면, 멀티 플레인 프로그램 동작은 제 4 단계(S400)로 진행한다.

제 4 단계(S400)에서 프로그램 패스된 플레인으로 인가되는 프로그램 전압 및 패스 전압, 또는 고전압은 차단된다. 플래시 메모리 장치(1000)는 멀티 플레인 프로그램 동작을 수행할 경우, 모든 플레인들(1001~100N)이 프로그램 패스 될 때까지 제 1 단계(S100) 내지 제 4 단계(S400)를 진행한다.

이상에서와 같이 도면과 명세서에서 최적의 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

이상과 같은 본 발명에 의하면, 플래시 메모리 장치는 프로그램 동작시, 프 로그램 디스터브를 감소시킬 수 있다.

Claims (28)

1. 프로그램 전압, 패스 전압, 및 고전압을 생성하는 전압 발생 회로;

   상기 전압 발생회로로부터 제공되는 상기 프로그램 전압, 상기 패스 전압, 및 상기 고전압에 응답하여 프로그램 동작을 수행하고, 프로그램 패스 또는 프로그램 페일 여부를 검증하는 복수의 플레인들; 및

   상기 플레인들의 검증 결과에 응답하여 상기 플레인들을 제어하는 제어로직을 포함하고,

   상기 제어 로직은 프로그램 패스된 플레인으로 인가되는 상기 프로그램 전압 및 상기 패스 전압, 또는 상기 고전압을 차단하도록 상기 플레인들을 제어하는 플래시 메모리 장치.
2. 제 1 항에 있어서,

   프로그램 페일된 플레인은 상기 제어로직의 제어에 의해 상기 프로그램 전압, 상기 패스 전압, 및 상기 고전압을 인가받는 플래시 메모리 장치.
3. 삭제
4. 삭제
5. 제 1 항에 있어서,

   상기 플레인들은 각각

   행들 및 열들로 배열된 메모리 셀들을 갖는 복수의 메모리 블록들을 갖는 메모리 셀 어레이;

   상기 메모리 블록을 선택하고, 상기 선택된 메모리 블록의 행을 선택하는 행 선택회로; 및

   프로그램된 메모리 셀들이 정상적으로 프로그램됐는지를 검증하고, 상기 검증 결과를 상기 제어로직에 제공하는 패스페일 체크 회로를 포함하고,

   상기 행 선택 회로는 상기 제어로직의 제어에 의해 상기 전압 발생회로로부터 인가되는 상기 프로그램 전압 및 상기 패스 전압, 또는 상기 고전압의 차단 여부를 결정하는 플래시 메모리 장치.
6. 제 5 항에 있어서,

   상기 프로그램 패스된 플레인의 상기 패스페일 체크 회로는 상기 검증 결과로서 패스 신호를 출력하되,

   상기 패스 신호를 제공받은 제어로직은 상기 프로그램 패스된 플레인의 행 선택회로로 인가되는 상기 프로그램 전압 및 상기 패스 전압, 또는 상기 고전압을 차단하도록 상기 프로그램 패스된 플레인의 행 선택회로를 제어하는 플래시 메모리 장치.
7. 삭제
8. 제 5 항에 있어서,

   상기 행 선택회로는

   상기 메모리 블록을 선택하는 블록 디코더; 및

   상기 선택된 메모리 블록의 행을 선택하는 행 디코더를 포함하는 플래시 메모리 장치.
9. 제 8 항에 있어서,

   상기 제어로직은 상기 패스된 플레인의 상기 행 디코더로 인가되는 상기 프로그램 전압 및 상기 패스 전압을 차단하도록 상기 패스된 플레인의 상기 행 디코더를 제어하는 플래시 메모리 장치.
10. 삭제
11. 삭제
12. 삭제
13. 제 8 항에 있어서,

    상기 블록 디코더는

    상기 전압 발생 회로로부터 고전압을 인가받는 고전압 드라이버; 및

    상기 고전압 드라이버로부터 인가받은 상기 고전압을 상기 행 디코더에 제공함으로써, 상기 행 디코더를 활성화시키는 블록 워드라인 드라이버를 포함하는 플래시 메모리 장치.
14. 제 13 항에 있어서,

    상기 제어로직은 상기 패스된 플레인의 상기 블록 워드라인 드라이버로 인가되는 상기 고전압을 차단하도록 상기 패스된 플레인의 상기 블록 워드라인 드라이버를 제어하는 플래시 메모리 장치.
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18. 제 13 항에 있어서,

    상기 제어로직은 상기 패스된 플레인의 상기 고전압 드라이버로 인가되는 상기 고전압을 차단하도록 상기 패스된 플레인의 상기 고전압 드라이버를 제어하는 플래시 메모리 장치.
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22. 행들 및 열들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이를 각각 포함하는 복수의 플레인들을 포함하는 플래시 메모리 장치의 프로그램 방법에 있어서:

    (a) 멀티 플레인 프로그램 동작을 수행하는 단계;

    (b) 상기 플레인들의 프로그램 패스 또는 프로그램 페일 여부를 검증하는 단계;

    (c) 상기 검증 결과에 따라서 상기 복수의 플레인들에 인가되는 프로그램 전압, 패스 전압, 및 고전압의 차단 여부를 결정하는 단계를 포함하고,

    상기 (c) 단계는 프로그램 패스된 플레인의 검증 결과에 응답해서 상기 프로그램 패스된 플레인으로 인가되는 상기 프로그램 전압 및 상기 패스 전압, 또는 상기 고전압을 차단하는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
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