KR100543452B1 - 부분 프로그램에 따른 프로그램 디스터브를 방지할 수있는 플래시 메모리 장치 - Google Patents

Abstract

여기에 개시되는 불 휘발성 반도체 메모리 장치는 행들과 열들로 배열된 메모리 셀들의 어레이를 포함한다. 열들은 적어도 2개의 열 영역들로 분리되고 각 행은 상기 열 영역들에 각각 배열되는 2개의 전기적으로-절연된 워드 라인들로 분리된다. 메모리 장치는 프로그램 동작 동안 레지스터에 로드된 데이터가 어느 열 영역에 속하는 지의 여부를 판별하는 회로와; 그리고 행 어드레스 정보에 응답하여 행들 중 하나를 선택하고, 판별 결과에 따라 선택된 행의 워드 라인들 중 하나 또는 모두를 프로그램 전압으로 구동하는 회로를 더 포함한다.

Description

부분 프로그램에 따른 프로그램 디스터브를 방지할 수 있는 플래시 메모리 장치{FLASH MEMORY DEVICE CAPABLE OF PREVENTING PROGRAM DISTURBANCE ACCORDING TO PARTIAL PROGRAMMING}

도 1은 일반적인 낸드형 플래시 메모리 장치를 보여주는 블록도;

도 2는 일반적인 부분 프로그램 방식을 설명하기 위한 도면;

도 3은 본 발명의 바람직한 실시예에 따른 낸드형 플래시 메모리 장치를 보여주는 블록도;

도 4는 본 발명의 다른 실시예에 따른 낸드형 플래시 메모리 장치를 보여주는 블록도;

도 5는 본 발명의 바람직한 실시예에 따른 도 3의 블록 디코더 및 워드 라인 스위치 블록을 보여주는 회로도;

도 6은 본 발명의 바람직한 실시예에 따른 도 3의 판별 회로를 보여주는 회로도;

도 7은 본 발명의 바람직한 실시예에 따른 도 3의 스위치 회로를 보여주는 회로도; 그리고

도 8은 본 발명에 따른 낸드형 플래시 메모리 장치의 부분 프로그램 동작을 설명하기 위한 타이밍도이다.

* 도면의 주요 부분에 대한 부호 설명 *

100 : 플래시 메모리 장치 110R, 110L : 메모리 블록

120R, 120L : 워드 라인 스위치 블록 130 : 블록 디코더

140 : 구동 신호 발생 회로 150 : 판별 회로

160 : 스위치 회로 170R, 170L : 감지 및 래치 블록

180 : 고전압 발생 회로

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치에 관한 것이다.

반도체 메모리 장치에 저장된 데이터의 리프레시 없이 전기적으로 소거 및 프로그램 가능한 반도체 메모리 장치들에 대한 요구가 점차적으로 증가되고 있다. 또한, 메모리 장치의 저장 용량 및 집적도를 높이는 것이 주된 흐름이다. 저장된 데이터의 리프레시 없이 대용량 및 높은 집적도를 제공하는 불 휘발성 반도체 메모리 장치의 일 예가 낸드형 플래시 메모리 장치이다. 파워-오프시 조차 데이터를 그대로 유지하기 때문에, 그러한 플래시 메모리 장치는 전원이 갑자기 차단될 수 있는 전자 장치들 (예들 들면, 휴대용 단말기, 휴대용 컴퓨터, 등등)에 폭넓게 사용되고 있다.

도 1은 일반적인 낸드형 플래시 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 낸드형 플래시 메모리 장치 (10)는 메모리 셀 어레이 (memory cell array) (20), 행 선택 회로 (row selection circuit) (도면에는 "X-SEL"라 표기됨) (40), 그리고 감지 및 래치 회로 (sense and latch circuit) (60) (또는 페이지 버퍼 회로라 불림)를 포함한다. 메모리 셀 어레이 (20)는 비트 라인들 (BL0-BLm)에 각각 연결되는 복수 개의 셀 스트링들 (또는 낸드 스트링들) (21)을 포함한다. 각 열의 셀 스트링 (21)은 제 1 선택 트랜지스터로서 스트링 선택 트랜지스터 (string selection transistor, SST), 제 2 선택 트랜지스터로서 접지 선택 트랜지스터 (ground selection transistor, GST), 그리고 선택 트랜지스터들 (SST, GST) 사이에 직렬 연결된 복수의 플래시 EEPROM 셀들 (MCn, n=0-15)로 구성된다. 각 열의 스트링 선택 트랜지스터 (SST)는 대응하는 비트 라인에 연결된 드레인과 스트링 선택 라인 (string selection line, SSL)에 연결된 게이트를 갖는다. 접지 선택 트랜지스터 (GST)는 공통 소오스 라인 (common source line, CSL)에 연결된 소오스와 접지 선택 라인 (ground selection line, GSL)에 연결된 게이트를 갖는다. 스트링 선택 트랜지스터 (SST)의 소오스와 접지 선택 트랜지스터 (GST)의 드레인 사이에는 플래시 EEPROM 셀들 (MC15-MC0)이 직렬 연결되어 있다. 각 셀 스트링의 셀들은 플로팅 게이트 트랜지스터들로 구성되며, 트랜지스터들의 제어 게이트들은 대응하는 워드 라인들 (WL15-WL0)에 각각 연결된다.

스트링 선택 라인 (SSL), 워드 라인들 (WL0-WL15), 그리고 접지 선택 라인 (GSL)은 행 선택 회로 (40)에 전기적으로 연결되어 있다. 행 선택 회로 (40)는 행 어드레스 정보에 따라 워드 라인들 중 하나의 워드 라인을 선택하고, 선택된 워드 라인과 비선택된 워드 라인들로 각 동작 모드에 따른 워드 라인 전압들을 공급한다. 예를 들면, 행 선택 회로 (40)는 프로그램 동작 모드시 선택되는 워드 라인으로 프로그램 전압 (program voltage) (예를 들면, 15V-20V)을 공급하고 비선택되는 워드 라인들로 패스 전압 (pass voltage) (예를 들면, 10V)을 공급한다. 행 선택 회로 (40)는 읽기 동작 모드시 선택되는 워드 라인으로 접지 전압 (GND)을 공급하고 비선택되는 워드 라인들로 읽기 전압 (read voltage) (예를 들면, 4.5V)을 공급한다. 프로그램 전압, 패스 전압, 그리고 읽기 전압은 전원 전압보다 높은 고전압이다. 메모리 셀 어레이 (20)를 통해 배열되는 비트 라인들 (BL0-BLm)은 감지 및 래치 회로 (60)에 전기적으로 연결되어 있다. 감지 및 래치 회로 (60)는 읽기 동작 모드에서 비트 라인들 (BL0-BLm)을 통해 선택된 워드 라인의 플래시 EEPROM 셀들로부터 데이터를 감지하고, 프로그램 동작 모드에서 프로그램될 데이터에 따라 비트 라인들 (BL0-BLm)로 전원 전압 (또는 프로그램 금지 전압: program-inhibited voltage) 또는 접지 전압 (또는 프로그램 전압: program voltage)을 각각 공급한다.

낸드형 플래시 메모리 장치에 있어서, 잘 알려진 바와 같이, 셀 구조 특성상 프로그램되지 않아야 될 셀 (이하, 프로그램 금지 셀-program-inhibited cell-이라 칭함)이 프로그램 전압에 의해서 소프트 프로그램될 수 있으며, 이는 프로그램 디스터브 (program disturbance)라 불린다. 프로그램 금지 셀의 프로그램 디스터브는 프로그램 금지 셀이 속한 셀 스트링의 채널 전압을 높임으로써 방지되며, 이는 셀 프-부스팅 스킴이라 불린다. 셀 스트링의 채널 전압은 비선택된 워드 라인들에 각각 공급되는 패스 전압에 의존한다. 패스 전압이 높을수록 프로그램 금지 셀이 소프트 프로그램되는 정도를 더욱 완화할 수 있다. 반면에, 패스 전압이 높아지면, 비선택된 워드 라인들 각각에 연결된 메모리 셀들이 패스 전압에 의해서 소프트 프로그램될 수 있으며, 이는 패스 디스터브 (pass disturbance)라 불린다. 따라서, 패스 전압은 이상의 조건들을 고려하여 결정될 것이다.

앞서 설명된 셀프-부스팅 스킴을 이용한 프로그램 금지 방법은 U.S. Patent No. 5,677,873에 "METHOD OF PROGRAMMING FLASH EEPROM INTEGRATED CIRCUIT MEMORY DEVICES TO PREVENT INADVERTENT PROGRAMMING OF NONDESIGNATED NAND MEMORY CELLS THEREIN"라는 제목으로, 그리고 U.S. Patent No. 5,991,202에 "METHOD FOR REDUCING PROGRAM DISTURB DURING SELF-BOOSTING IN A NAND FLASH MMEORY"라는 제목으로 개시되어 있고, 레퍼런스로 포함된다.

낸드형 플래시 메모리 장치의 경우, 하나의 워드 라인의 메모리 셀들은 동시에 프로그램될 수 있다. 또는 하나의 워드 라인의 메모리 셀들은 몇 차례에 걸쳐 프로그램될 수 있으며, 이는 부분 프로그램 스킴 (partial program scheme)이라 불린다. 전자의 경우에는 동일한 워드 라인의 메모리 셀들이 프로그램 디스터브에 영향을 덜 받는 반면에, 후자의 경우에는 동일한 워드 라인의 메모리 셀들이 프로그램 디스터브에 더 많은 영향을 받는다. 예를 들면, 도 2에 도시된 바와 같이, 비트 라인들 (BL0-BLi)의 메모리 영역에 프로그램될 데이터만이 감지 및 래치 회로 (60)에 로딩되었다고 가정하자 (도면에서 음영 표시된 부분). 데이터가 로딩된 영역의 메모리 셀들과 데이터가 로딩되지 않은 메모리 영역 (여기에 비트 라인들 (BLi+1-BLm)이 배열됨)의 메모리 셀들이 모두 동일한 워드 라인에 연결되어 있기 때문에, 데이터 로딩 위치에 관계없이 동일한 워드 라인의 메모리 셀들에는 프로그램 전압이 공급된다. 따라서, 부분 프로그램 횟수 (number of partial program: NOP)의 증가에 따라 프로그램 금지된 메모리 셀(들)이 소프트 프로그램될 가능성이 높아진다.

이러한 부분 프로그램 방식은 페이지 크기가 큰 상태에서 사용자가 페이지 크기보다 작은 단위의 데이터를 관리하는 경우 흔히 사용된다. 예를 들면, 528 (512+16) 바이트 단위로 프로그램을 수행하는 사용자에게 2112 (2K+64) 바이트의 페이지 크기를 갖는 장치에 대해서 4회의 부분 프로그램을 보장해 주어야 한다. 528 바이트 중에서 16 바이트는 스페어 필드 메모리 영역 (도 2 참조)에 저장되고, 512 바이트는 메인 필드 메모리 영역에 저장된다.

따라서, 지원해야 하는 부분 프로그램 횟수가 증가하면 낸드형 플래시 메모리 장치는 프로그램 디스터브에 취약하게 된다.

본 발명의 목적은 부분 프로그램에 따른 프로그램 전압 디스터브를 완화할 수 있는 낸드형 플래시 메모리 장치를 제공하는 것이다.

상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 낸드형 플래시 메모리 장치는 행들과 열들로 배열된 메모리 셀들의 어레이와; 상기 열들은 적어도 2개의 열 영역들로 분리되고 상기 각 행은 상기 열 영역들에 각각 배열되는 2개의 전기적으로-절연된 워드 라인들로 분리되며; 상기 어레이에 프로그램될 데이터를 래치하는 레지스터와; 열 어드레스 정보에 응답하여 상기 프로그램될 데이터를 상기 레지스터로 전달하는 게이트 회로와; 프로그램 동작 동안, 열 어드레스 정보에 따라, 상기 레지스터에 로드된 데이터가 어느 열 영역에 속하는 지의 여부를 판별하도록 구성되는 수단과; 그리고 행 어드레스 정보에 응답하여 상기 행들 중 하나를 선택하고, 상기 판별 결과에 따라 상기 선택된 행의 워드 라인들 중 하나 또는 모두를 프로그램 전압으로 구동하도록 구성된 수단을 포함한다.

이 실시예에 있어서, 상기 레지스터에 로드된 데이터가 상기 열 영역들에 모두 속할 때, 상기 선택 수단은 선택된 행의 워드 라인들을 모두 상기 프로그램 전압으로 구동한다. 또는, 상기 레지스터에 로드된 데이터가 상기 열 영역들 중 어느 하나에 속할 때, 상기 선택 수단은 선택된 행의 워드 라인들 중 하나를 상기 프로그램 전압으로 구동하며, 상기 프로그램 전압으로 구동된 워드 라인은 상기 로드된 데이터의 열 영역에 대응한다.

바람직한 실시예에 있어서, 상기 선택 수단은 선택된 행의 워드 라인들 중 하나를 상기 프로그램 전압으로 구동하되, 상기 프로그램 전압으로 구동된 워드 라인은 상기 열 영역들 중 하나에 속하는 제 1 선택 회로와; 그리고 상기 선택된 행의 워드 라인들 중 하나를 상기 프로그램 전압으로 구동하되, 상기 프로그램 전압으로 구동된 워드 라인은 상기 열 영역들 중 다른 하나에 속하는 제 2 선택 회로를 포함한다. 그리고, 상기 판별 수단은 상기 열 영역들을 선택하기 위한 열 어드레스 에 응답하여, 상기 레지스터에 로드된 데이터가 속하는 열 영역을 검출하고, 검출 결과로서 선택 신호들을 발생하는 검출 회로와; 그리고 상기 선택 신호들에 응답하여 상기 제 1 및 제 2 선택 회로들로 상기 프로그램 전압을 선택적으로 전달하는 스위치 회로를 포함한다.

본 발명의 다른 특징에 따르면, 플래시 메모리 장치는 제 1 메모리 블록과 제 2 메모리 블록으로 분리된 어레이와; 상기 제 1 및 제 2 메모리 블록들 각각은 복수 개의 낸드 스트링을 갖되, 상기 각 낸드 스트링은 대응하는 워드 라인들에 각각 연결된 메모리 셀들을 포함하며; 상기 제 1 메모리 블록의 워드 라인들 중 하나를 선택하고 상기 선택된 워드 라인을 프로그램 전압으로 그리고 비선택된 워드 라인들을 패스 전압으로 구동하는 제 1 행 디코더 회로와; 상기 제 2 메모리 블록의 워드 라인들 중 하나를 선택하고 상기 선택된 워드 라인을 상기 프로그램 전압으로 그리고 비선택된 워드 라인들을 상기 패스 전압으로 구동하는 제 2 행 디코더 회로와; 상기 어레이에 프로그램될 데이터를 래치하는 페이지 버퍼 회로와; 열 어드레스에 응답하여 상기 프로그램될 데이터를 상기 페이지 버퍼 회로로 전달하는 게이트 회로와; 상기 제 1 및 제 2 메모리 블록들을 선택하기 위한 열 어드레스에 응답하여, 상기 페이지 버퍼 회로에 로드된 데이터가 어느 메모리 블록에 프로그램될 지의 여부를 판별하고, 판별 결과로서 선택 신호들을 발생하는 판별 회로와; 상기 제 1 및 제 2 메모리 블록들 각각의 대응하는 워드 라인들에 각각 공급될 구동 신호들을 발생하는 구동 신호 발생 회로와; 프로그램 동작 동안, 상기 구동 신호들 중 하나는 상기 프로그램 전압을 갖고 나머지 구동 신호들은 상기 패스 전압을 가 지며; 그리고 상기 판별 회로로부터의 선택 신호들에 응답하여 상기 제 1 및 제 2 열 디코더 회로들 모두로 또는 어느 하나로 상기 구동 신호들을 스위치하는 스위치 회로를 포함한다.

바람직한 실시예에 있어서, 상기 판별 회로는 리세트 신호에 의해서 각각 리세트되는 제 1 및 제 2 플립-플롭들과; 상기 프로그램 동작 동안 상기 제 1 메모리 블록을 지정하기 위한 어드레스 신호의 입력에 응답하여 상기 제 1 플립-플롭을 세트시키는 제 1 세트 회로와; 상기 제 1 플립-플롭의 출력 신호를 입력받아 상기 선택 신호들 중 제 1 선택 신호를 출력하되, 상기 제 1 선택 신호는 활성화시 고전압을 갖는 제 1 고전압 스위치와; 상기 프로그램 동작 동안 상기 제 2 메모리 블록을 지정하기 위한 어드레스 신호의 입력에 응답하여 상기 제 2 플립-플롭을 세트시키는 제 2 세트 회로와; 상기 제 2 플립-플롭의 출력 신호를 입력받아 상기 선택 신호들 중 제 2 선택 신호를 출력하되, 상기 제 2 선택 신호는 활성화시 고전압을 갖는 제 2 고전압 스위치를 포함한다. 상기 리세트 신호는 시퀀셜 데이터 입력 명령의 입력시에 활성화된다. 상기 스위치 회로는 상기 제 1 및 제 2 선택 신호들에 응답하여 동작하고 상기 구동 신호들에 각각 대응하는 스위치들을 포함하며, 상기 스위치들 각각은 상기 제 1 선택 신호에 응답하여 상기 제 1 행 디코더 회로로 대응하는 구동 신호를 전달하는 제 1 공핍형 MOS 트랜지스터와, 상기 제 2 선택 신호에 응답하여 상기 제 2 행 디코더 회로로 대응하는 구동 신호를 전달하는 제 2 공핍형 MOS 트랜지스터를 포함한다.

본 발명의 또 다른 특징에 따르면, 상기 어레이는 스페어 어레이를 더 포함 하며, 상기 스페어 어레이는 상기 제 1 및 제 2 메모리 블록들에 각각 대응하는 스페어 메모리 블록들로 분리되되, 상기 스페어 메모리 블록들 각각은 대응하는 메모리 블록과 함께 배치된다. 동일한 영역에 배치된 메모리 블록 및 스페어 메모리 블록은 동일한 행 디코더 회로에 의해서 제어된다.

본 발명의 바람직한 실시예들이 참조도면들에 의거하여 이하 상세히 설명될 것이다.

도 3은 본 발명의 바람직한 실시예에 따른 낸드형 플래시 메모리 장치를 보여주는 블록도이다. 도 3을 참조하면, 낸드형 플래시 메모리 장치 (100)는 행들과 열들로 배열된 메모리 셀들의 어레이를 포함한다. 본 발명에 따르면, 어레이의 열들은 2개의 열 영역들로 분리되고 각 행은 열 영역들에 각각 배열되는 전기적으로-분리된 워드 라인들로 분리된다. 설명의 편의상, 하나의 열 영역은 제 1 매트 (또는 제 1 메모리 셀 어레이)를 구성하는 제 1 메모리 블록 (110R)이라 칭하고 다른 하나의 열 영역은 제 2 매트 (또는 제 2 메모리 셀 어레이)를 구성하는 제 2 메모리 블록 (110L)이라 칭한다. 제 1 및 제 2 메모리 블록들 (110R, 110L)은 각각 복수의 셀 스트링들을 포함하며, 각 셀 스트링은 도 1에 도시된 것과 동일하게 구성될 것이다. 제 1 및 제 2 메모리 블록들 (110R, 110L) 사이에는 행 선택 회로가 배치되며, 행 선택 회로는 제 1 및 제 2 워드 라인 스위치 블록들 (120R, 120L)과 블록 디코더 (130)로 구성된다. 행 선택 회로는 메모리 블록들 (110R, 110L)에 의해서 공유된다.

또는, 도 4에 도시된 바와 같이, 행 선택 회로는 제 1 및 제 2 메모리 블록 들 (110R, 110L)에 각각 대응하는 2개의 행 디코더 회로들 (120R, 130R) (120L, 130L)로 구성될 수 있다. 이러한 경우, 각 행 디코더 회로는 블록 디코더 (120R/120L)와 워드 라인 스위치 블록 (130R/130L)으로 구성될 것이다. 비록 도면에는 도시되지 않았지만, 도 2에 도시된 바와 같이, 메인 필드 메모리 영역으로서 메모리 블록들 (110R, 110L)에는 각각 스페어 필드 메모리 영역이 더 포함됨은 자명하다.

다시 도 3을 참조하면, 제 1 메모리 블록 (110R)의 행 방향을 따라 배열되는 스트링 선택 라인 (SSL), 워드 라인들 (WL15-WL0), 그리고 접지 선택 라인 (GSL)은 제 1 워드 라인 스위치 블록 (120R)에 전기적으로 연결되어 있다. 제 1 워드 라인 스위치 블록 (120R)은 블록 워드 라인 (BLKWL) 상의 신호에 따라 스위치 회로 (160)로부터의 구동 신호들 (SiR) (i=0-15) 및 구동 신호 발생 회로 (140)로부터의 구동 신호들 (SS, GS)을 대응하는 신호 라인들 (SSL, WL0-WL15, GSL)로 각각 전달한다. 제 2 메모리 블록 (110L)의 행 방향을 따라 배열되는 스트링 선택 라인 (SSL), 워드 라인들 (WL15-WL0), 그리고 접지 선택 라인 (GSL)은 제 2 워드 라인 스위치 블록 (120L)에 전기적으로 연결되어 있다. 제 2 워드 라인 스위치 블록 (120L)은 블록 워드 라인 (BLKWL) 상의 신호에 따라 스위치 회로 (160)로부터의 구동 신호들 (SiL) (i=0-15) 및 구동 신호 발생 회로 (140)로부터의 구동 신호들 (SS, GS)을 대응하는 신호 라인들 (SSL, WL0-WL15, GSL)로 각각 전달한다. 블록 디코더 (130)는 메모리 블록을 지정하기 위한 행 어드레스 정보에 따라 블록 워드 라인 (BLKWL)을 활성화/비활성화시킨다.

구동 신호 발생 회로 (140)는 각 메모리 블록에 배열되는 워드 라인들 중 하나를 선택하기 위한 행 어드레스 정보에 응답하여 구동 신호들 (SS, S0-S15, GS)을 출력한다. 읽기 동작시, 선택 신호들 (SS, GS)은 각각 전원 전압 (VCC)을 갖고, 구동 신호들 (S0-S15) 중 하나의 구동 신호는 접지 전압을 가지며, 나머지 구동 신호들은 읽기 전압을 갖는다. 프로그램 동작시, 구동 신호 (SS)는 전원 전압을 갖고, 구동 신호 (GS)는 접지 전압을 갖는다. 이때, 구동 신호들 (SO-S15) 중 하나의 구동 신호는 프로그램 전압을 갖고, 나머지 구동 신호들은 패스 전압을 갖는다. 구동 신호 발생 회로 (140)는 각 구동 신호 (Si, i=0-15) 라인으로 고전압을 전달하기 위해서, 동작 모드에 따라 고전압 발생 회로 (180)로부터 프로그램 전압, 패스 전압, 그리고 읽기 전압을 공급받는다.

계속해서 도 4를 참조하면, 제 1 및 제 2 메모리 블록들 (110R, 110L) 각각의 열 방향을 따라 배열되는 비트 라인들 (BL0-BLm)은 대응하는 감지 및 래치 회로들 (170R, 170L)에 전기적으로 연결되어 있다. 각 감지 및 래치 회로 (170R/170L)는 읽기 동작 모드에서 비트 라인들 (BL0-BLm)을 통해 선택된 워드 라인의 플래시 EEPROM 셀들로부터 데이터를 감지한다. 각 감지 및 래치 회로 (170R/170L)는 프로그램 동작 모드에서 게이트 회로 (190R/190L)를 통해 전달되는 프로그램될 데이터를 래치하고, 래치된 데이터에 따라 비트 라인들 (BL0-BLm)로 전원 전압 또는 접지 전압을 각각 공급한다. 스위치 회로 (160)는 구동 신호 발생 회로 (140)로부터 구동 신호들 (S0-S15)을 받아들이고, 판별 회로 (150)로부터의 선택 신호들 (VM1, VM2)에 응답하여 제 1 구동 신호들 (S0R-S15R) 그리고/또는 제 2 구동 신호들 (S0L-S15L)을 출력한다. 스위치 회로 (160)의 출력 신호들은 그것의 입력 신호들과 동일한 전압들을 갖는다. 판별 회로 (150)는 메모리 블록을 지정하기 위한 열 어드레스 정보에 응답하여 선택 신호들 (VM1, VM2)을 출력한다. 여기서, 선택 신호들 (VM1, VM2)은 배타적으로 활성화되거나 동시에 활성화된다. 예를 들면, 선택 신호들 (VM1, VM2)은 읽기/소거 동작시 동시에 활성화되고 프로그램 동작시 동시에 또는 배타적으로 활성화된다. 이는 이후 상세히 설명될 것이다.

도 5는 도 3에 도시된 블록 디코더와 워드 라인 스위치 블록의 바람직한 실시예이다. 제 1 워드 라인 스위치 블록 (120R)은 구동 신호들 (SS, S15R-S0R, GS)에 각각 대응하는 패스 트랜지스터들 (SW27-SW20)로 구성된다. 패스 트랜지스터들 (SW27-SW20)의 게이트들은 블록 워드 라인 (BLKWL)에 공통으로 연결되어 있다. 구동 신호들 (SS, S15R-S0R, GS)은 패스 트랜지스터들 (SW27-SW20)을 통해 스트링 선택 라인 (SSL), 워드 라인들 (WL15-WL0), 그리고 접지 선택 라인 (GSL)으로 각각 전달된다. 읽기 동작이 수행될 때, 구동 신호들 (S15R-S0R) 중 하나는 접지 전압을 갖고 나머지 구동 신호들은 읽기 전압을 갖는다. 프로그램 동작이 수행될 때, 구동 신호들 (S15R-S0R) 중 하나는 프로그램 전압을 갖고 나머지 구동 신호들은 패스 전압을 갖는다. 제 1 워드 라인 스위치 블록 (120R)의 패스 트랜지스터들 (SW20-SW27)은 고전압용 NMOS 트랜지스터로 구성된다.

제 2 워드 라인 스위치 블록 (120L)은 구동 신호들 (SS, S15L-S0L, GS)에 각각 대응하는 패스 트랜지스터들 (SW27-SW20)로 구성된다. 패스 트랜지스터들 (SW27-SW20)의 게이트들은 블록 워드 라인 (BLKWL)에 공통으로 연결되어 있다. 구 동 신호들 (SS, S15L-S0L, GS)은 패스 트랜지스터들 (SW27-SW20)을 통해 스트링 선택 라인 (SSL), 워드 라인들 (WL15-WL0), 그리고 접지 선택 라인 (GSL)으로 각각 전달된다. 읽기 동작이 수행될 때, 구동 신호들 (S15L-S0L) 중 하나는 접지 전압을 갖고 나머지 구동 신호들은 읽기 전압을 갖는다. 프로그램 동작이 수행될 때, 구동 신호들 (S15L-S0L) 중 하나는 프로그램 전압을 갖고 나머지 구동 신호들은 패스 전압을 갖는다. 제 2 워드 라인 스위치 블록 (120L)의 패스 트랜지스터들 (SW20-SW27)은 고전압용 NMOS 트랜지스터로 구성된다.

계속해서 도 5를 참조하면, 블록 디코더 (130)는 NAND 게이트들 (G1, G2, G3)과 NMOS 트랜지스터들 (M1, M2, M3, M4)을 포함하며, 도면에 도시된 바와 같이 연결되어 있다. NMOS 트랜지스터들 (M2, M4)는 NAND 게이트 (G3)의 출력 신호에 의해서 제어되고, NMOS 트랜지스터들 (M1, M3)은 제어 신호들 (ERSen, VPRE)에 의해서 각각 제어된다. 제어 신호 (ERSen)는 프로그램/읽기 동작시 로우 레벨을 갖고, 소거 동작시 하이 레벨을 갖는다. NMOS 트랜지스터 (MN2)는 블록 워드 라인 (BLKWL)을 방전시키기 위해 사용되며, 제어 신호 (BLKWLdis)가 로우 레벨일 때 턴 온된다. NMOS 트랜지스터 (M4)는 메모리 블록들 (110R, 110L)에 의해서 공유되며, 메모리 블록들 (110R, 110L)의 스트링 선택 라인들 (SSL)과 SSLGND 노드 사이에 연결된다. 여기서, SSLGND 노드는 프로그램/읽기 동작시 접지 전압을 갖고, 소거 동작시 전원 전압을 갖는다. 제어 신호들 (XDECdis, BLKWLdis)은 데이터가 메모리 셀에 프로그램되는 구간 동안 하이 레벨로 유지된다.

도 6은 본 발명의 바람직한 실시예에 따른 도 3의 판별 회로 (150)를 보여주 는 회로도이다.

도 6을 참조하면, 본 발명에 따른 판별 회로 (150)는 인버터들 (INV1, INV2), AND 게이트들 (G4, G5), NOR 게이트들 (G6, G7), S-R 플립-플롭들 (FF1, FF2), 그리고 고전압 스위치들 (151, 152)을 포함하며, 도면에 도시된 바와 같이 연결되어 있다. 고전압 스위치들 (151, 152)은 스위치 펌프 회로 (switch pump circuit)로 구성되며, 스위치 펌프 회로는 "CHARGE PUMP CIRCUIT OF NONVOLATILE SEMICONDUCTOR MEMORY"라는 제목으로 U.S. Patent No. 5,861,772에 게재되어 있다. 잘 알려진 바와 같이, 고전압 스위치들 (151, 152) 각각은 입력 신호의 전압 레벨을 고전압 (예를 들면, 프로그램 전압)으로 변환한다.

판별 회로 (150)는 프로그램 플래그 신호 (nPGM), 어드레스 신호 (CAi), 리세트 신호 (RST), 그리고 클록 신호 (CLK)를 입력받는다. 판별 회로 (150)는 프로그램될 데이터가 어떤 감지 및 래치 블록에 로드되었는 지의 여부를 판별하고 판별 결과에 따라 선택 신호들 (VM1, VM2)을 동시에 또는 배타적으로 활성화시킨다. 도 5에 있어서, 프로그램 플래그 신호 (nPGM)는 프로그램 동작시 로우 레벨로 활성화되고 소거/읽기 동작시 하이 레벨로 비활성화된다. 어드레스 신호 (CAi)는 메모리 블록들 (110R, 110L)을 선택하기 위한 어드레스 신호로, 예를 들면, 어드레스 신호 (CAi)가 "0"일 때 메모리 블록 (110R)이 선택되고 어드레스 신호 (CAi)가 "1"일 때 메모리 블록 (110L)이 선택된다. 클록 신호 (CLK)는 프로그램될 데이터를 로드하는 데 사용되는 신호이고, 리세트 신호 (RST)는 시퀀셜 데이터 입력 명령의 입력시에 활성화되는 펄스 신호이다.

회로 동작에 있어서, 시퀀셜 데이터 입력 명령이 입력됨에 따라 리세트 신호 (RST)가 활성화된다. 이때, 프로그램 플래그 신호 (nPGM)는 로우 레벨로 유지된다. 리세트 신호 (RST)의 활성화에 따라 플립-플롭들 (FF1, FF2)의 출력들은 로우가 된다. 즉, 선택 신호들 (VM1, VM2)은 로우 레벨로 각각 초기화된다. 이후, 프로그램될 데이터가 열 어드레스의 증가에 따라 감지 및 래치 블록(들)에 순차적으로 로드된다. 데이터 로딩 구간 동안 열 어드레스 신호 (CAi)가 "0"로 유지되는 경우, NOR 게이트 (G6)의 출력 신호 (S)는 클록 신호 (CLK)의 로우-하이 천이에 동기되어 하이 레벨에서 로우 레벨로 천이한다. 즉, 플립-플롭 (FF1)의 출력은 로우 레벨에서 하이 레벨로 활성화된다. 이때, 플립-플롭 (FF2)의 출력은 계속해서 로우 레벨로 유지된다. 데이터가 모두 로딩될 때까지 어드레스 신호 (CAi)가 계속해서 "0"로 유지되는 경우, 프로그램될 데이터는 단지 메모리 블록 (110R)의 감지 및 래치 블록 (170R)에만 로딩된다. 이러한 경우, 선택 신호 (VM1)만이 하이로 활성화된다. 만약 데이터가 로딩되는 도중에 어드레스 신호 (CAi)가 "1"로 변화되면, NOR 게이트 (G7)의 출력 신호 (S)는 클록 신호 (CLK)의 로우-하이 천이에 동기되어 하이 레벨에서 로우 레벨로 천이한다. 즉, 플립-플롭 (FF2)의 출력은 로우 레벨에서 하이 레벨로 활성화된다. 이러한 경우, 선택 신호들 (VM1, VM2)은 모두 하이로 활성화된다. 활성화된 선택 신호들 (VM1, VM2)은 대응하는 고전압 스위치들 (151, 152)을 통해 고전압을 갖는다.

판별 회로 (150)는 프로그램될 데이터가 메모리 블록 (110R)의 감지 및 래치 블록 (170R)에만 로드될 때 선택 신호 (VM1)를 활성화시킨다. 판별 회로 (150)는 프로그램될 데이터가 메모리 블록 (110L)의 감지 및 래치 블록 (170L)에만 로드될 때 선택 신호 (VM2)를 활성화시킨다. 판별 회로 (150)는 프로그램될 데이터가 메모리 블록들 (110R, 110L)의 감지 및 래치 블록들 (170R, 170L)에 모두 로드될 때 선택 신호들 (VM1, VM2)을 활성화시킨다.

도 7은 본 발명의 바람직한 실시예에 따른 도 3의 스위치 회로 (160)를 보여주는 회로도이다. 도 7을 참조하면, 스위치 회로 (160)는 구동 신호 발생 회로 (140)로부터 출력되는 구동 신호들 (S0-S15)을 공급받으며, 판별 회로 (150)로부터의 선택 신호들 (VM1, VM2)에 응답하여 제 1 구동 신호들 (S0R-S15R) 또는 제 2 구동 신호들 (S0L-S15L)을 출력한다. 스위치 회로 (160)는 구동 신호들 (S0-S15)에 각각 대응하고 선택 신호 (VM1)에 의해서 공통으로 제어되는 공핍형 MOS 트랜지스터들 (161, 163, …, 165)과, 구동 신호들 (S0-S15)에 각각 대응하고 선택 신호 (VM2)에 의해서 공통으로 제어되는 공핍형 MOS 트랜지스터들 (162, 164, …, 166)로 구성된다.

프로그램될 데이터가 제 1 메모리 블록 (110R)의 감지 및 래치 블록 (170R)에만 로드되는 경우, 판별 회로 (150)는 선택 신호 (VM1)를 활성화시키며, 이는 구동 신호 발생 회로 (140)의 출력 신호들 (S0-S15)이 스위치 블록 (120R)에 인가되는 선택 신호들(S0R-S15R)로서 출력되게 한다. 프로그램될 데이터가 제 2 메모리 블록 (110L)의 감지 및 래치 블록 (170L)에만 로드되는 경우, 판별 회로 (150)는 선택 신호 (VM2)를 활성화시키며, 이는 구동 신호 발생 회로 (140)의 출력 신호들 (S0-S15)이 스위치 블록 (120L)에 인가되는 구동 신호들 (S0L-S15L)로서 출력되게 한다. 프로그램될 데이터가 제 1 및 제 2 메모리 블록들 (110R, 110L)의 감지 및 래치 블록들 (170R, 170L)에 모두 로드되는 경우, 판별 회로 (150)는 선택 신호들 (VM1, VM2)을 동시에 활성화시키며, 구동 신호 발생 회로 (140)의 출력 신호들 (S0-S15)이 제 1 및 제 2 스위치 블록들 (120R, 120L)에 인가되는 제 1 및 제 2 구동 신호들 (S0R-S15R, S0L-S15L)로서 출력되게 한다.

도 8은 본 발명에 따른 낸드형 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 타이밍도이다. 본 발명에 따른 메모리 장치의 프로그램 동작이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.

잘 알려진 바와 같이, 낸드형 플래시 메모리 장치의 프로그램 절차에 따르면, 먼저, 시퀀셜 데이터 입력 명령 (sequential data input command)이 인가되고, 데이터가 로드될 시작 열 어드레스 및 행 (또는 페이지) 어드레스가 연속적으로 입력된다. 시작 열 어드레스는 내부 어드레스 카운터 (미도시됨)에 로드되며, 내부 어드레스 카운터는 데이터가 정해진 단위 (바이트 또는 워드 단위)로 입력될 때마다 1비트씩 내부 열 어드레스를 증가시킨다. 프로그램될 데이터는 열 어드레스의 증가에 따라 게이트 회로를 통해 페이지 버퍼 회로로서 감지 및 래치 블록(들)에 로드된다. 프로그램될 데이터가 모두 로딩되면, 프로그램 시작을 위한 프로그램 명령 (program command)이 입력된다. 낸드형 플래시 메모리 장치는 프로그램 명령의 입력후 내부 알고리즘에 따라 프로그램 동작을 수행하며, 프로그램 동작 동안 R/nB 핀을 통해 메모리 장치가 비지 상태 (busy state)임을 외부에 알린다.

시퀀셜 프로그램 데이터 명령이 입력될 때, 리세트 신호 (RST)가 펄스 형태 로 활성화된다. 리세트 신호 (RST)가 로우 레벨에서 하이 레벨로 천이할 때, 판별 회로 (150)의 플립-플롭들 (FF1, FF2)이 초기화된다. 플립-플롭들 (FF1, FF2)이 초기화됨에 따라, 도 8에 도시된 바와 같이, 판별 회로 (150)의 출력 신호들 (VM1, VM2)은 로우 레벨로 설정된다. 그 다음에, 데이터가 로딩될 시작 (또는 초기) 열 어드레스 (CAi)가 입력되며, 내부 어드레스 카운터 (미도시됨)는 시작 열 어드레스로 설정된다. 시작 열 어드레스 중 메모리 블록들을 선택하기 위한 열 어드레스 (예를 들면, 최상위 어드레스 신호)가 "0"라고 가정하자. 이러한 가정에 따르면, 프로그램될 데이터는 메모리 블록 (110R)의 감지 및 래치 블록 (170R)에 로드될 것이다.

열 어드레스의 입력 후, 프로그램될 데이터는 클록 신호 (CLK)에 동기되어 열 게이트 회로 (190R)를 통해 감지 및 래치 블록 (170R)에 로드된다. 메모리 블록들을 선택하기 위한 열 어드레스가 "0"이기 때문에, 클록 신호 (CLK)의 로우-하이 천이시에 판별 회로 (150)의 NOR 게이트 (G6)의 출력 신호는 하이 레벨에서 로우 레벨로 천이한다. 이는 선택 신호 (VM1)가 로우 레벨에서 하이 레벨로 천이되게 한다. 이때, 활성화된 선택 신호 (VM1)는 고전압 스위치 (151)를 통해 고전압을 갖는다.

프로그램될 데이터가 모두 로딩될 때까지 메모리 블록들을 선택하기 위한 열 어드레스가 계속해서 "0"으로 유지되는 경우, 선택 신호 (VM1)만이 활성화될 것이다. 이는 스위치 회로 (160)에 입력된 구동 신호들 (S0-S15)이 단지 워드 라인 스위치 블록 (120R)으로만 전달되게 한다. 데이터 로딩이 종료되고 프로그램 명령이 입력되면, 메모리 블록 (110R)의 워드 라인들로 프로그램 전압 및 패스 전압이 인가될 것이다. 이에 반해서, 선택 신호 (VM2)가 비활성화되어 있기 때문에, 메모리 블록 (110L)의 워드 라인들로는 프로그램 전압 및 패스 전압이 인가되지 않는다. 즉, 부분 프로그램의 경우, 프로그램될 데이터가 로딩된 감지 및 래치 블록에 대응하는 메모리 블록의 워드 라인들에만 프로그램 전압 및 패스 전압이 인가된다. 따라서, 프로그램될 데이터가 로딩되지 않은 감지 및 래치 블록에 대응하는 메모리 블록의 워드 라인들에는 프로그램 전압 및 패스 전압이 인가되지 않기 때문에, 부분 프로그램 스킴에 따라 프로그램 디스터브를 방지할 수 있다 (또는 완화시킬 수 있다)

반면에, 프로그램될 데이터가 모두 로딩되기 이전에 메모리 블록들을 선택하기 위한 열 어드레스의 값이 "0"에서 "1"로 변화되면, 프로그램될 데이터는 게이트 회로 (190L)를 통해 메모리 블록 (110L)의 감지 및 래치 블록 (170L)에 로드된다. 열 어드레스가 "0"에서 "1"로 변화됨에 따라, 판별 회로 (150)의 NOR 게이트 (G7)의 출력 신호는 클록 신호 (CLK)에 동기되어 하이 레벨에서 로우 레벨로 천이한다. 이는 선택 신호 (VM2)가 하이로 활성화되게 한다. 이는 스위치 회로 (160)에 입력된 구동 신호들 (S0-S15)이 워드 라인 스위치 블록 (120L)으로도 전달되게 한다. 데이터 로딩이 종료되고 프로그램 명령이 입력되면, 메모리 블록들 (110R, 110L)의 워드 라인들로 프로그램 전압 및 패스 전압이 스위치 회로 (160)를 통해 인가될 것이다. 이에 따라, 감지 및 래치 블록들 (170R, 170L)에 로딩된 데이터는 대응하는 메모리 블록들 (110R, 110L)에 프로그램된다.

비록 도면에는 도시되지 않았지만, 본 발명의 메모리 블록들이 대응하는 스페어 필드 메모리 영역을 포함하고 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 하나의 행이 2개의 워드 라인들로 분리되는 경우, 스페어 필드 메모리 영역 역시 2개의 영역들로 분리될 것이다. 분리된 스페어 필드 메모리 영역들은 대응하는 메모리 블록들에 각각 대응한다. 따라서, 본 발명에 따른 낸드 플래시 메모리 장치의 경우, 도 2에 도시된 바와 같이, 메모리 셀 어레이는 메모리 블록 (110R)이 분리된 스페어 필드 메모리 영역들 중 하나를 포함하고 메모리 블록 (110L)이 나머지 스페어 필드 메모리 영역을 포함하도록 구성될 것이다. 앞서 설명된 것과 같은 방식으로, 메모리 블록 및 대응하는 스페어 필드 메모리 영역의 워드 라인들은 동일한 행 선택 회로에 의해서 제어된다.

이 실시예에서, 하나의 어레이가 단지 2개의 메모리 블록들로 분리된 구조를 기초로 하여 본 발명이 설명되었다. 하지만, 하나의 어레이가 4개, 8개, 또는 그 이상의 메모리 블록들로 분리된 구조에서도 본 발명의 기술적 사상이 적용됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상술한 바와 같이, 프로그램될 데이터가 로딩되지 않은 감지 및 래치 블록에 대응하는 메모리 블록의 워드 라인들에는 프로그램 전압 및 패스 전압이 인가되지 않기 때문에, 부분 프로그램 스킴에 따라 프로그램 전압 디스터브를 방지할 수 있다 (또는 완화시킬 수 있다).

Claims (18)

1. 행들과 열들로 배열된 메모리 셀들의 어레이와;

   상기 어레이의 상기 열들은 적어도 2개의 열 영역들로 분리되고 상기 각 행은 상기 열 영역들에 각각 배열되는 2개의 전기적으로-절연된 워드 라인들로 분리되며;

   상기 어레이에 프로그램될 데이터를 래치하는 레지스터와;

   열 어드레스 정보에 응답하여 상기 프로그램될 데이터를 상기 레지스터로 전달하는 게이트 회로와;

   프로그램 동작 동안 상기 레지스터에 로드된 데이터가 상기 적어도 2개의 열 영역들 중 어느 열 영역에 속하는 지를 판별하는 판별 회로와; 그리고

   행 어드레스 정보에 응답하여 상기 행들 중 하나를 선택하고, 상기 판별 결과에 따라 상기 선택된 행의 워드 라인들 중 하나 또는 모두를 프로그램 전압으로 구동하도록 구성된 수단을 포함하는 불 휘발성 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 판별 회로는 열 어드레스 정보에 따라, 상기 레지스터에 로드된 데이터가 어느 열 영역에 속하는 지의 여부를 판별하는 불 휘발성 반도체 메모리 장치.
3. 제 1 항에 있어서,

   상기 레지스터에 로드된 데이터가 상기 열 영역들에 모두 속할 때, 상기 선 택 수단은 선택된 행의 워드 라인들을 모두 상기 프로그램 전압으로 구동하는 불 휘발성 반도체 메모리 장치.
4. 제 1 항에 있어서,

   상기 레지스터에 로드된 데이터가 상기 열 영역들 중 어느 하나에 속할 때, 상기 선택 수단은 선택된 행의 워드 라인들 중 하나를 상기 프로그램 전압으로 구동하며, 상기 프로그램 전압으로 구동된 워드 라인은 상기 로드된 데이터의 열 영역에 대응하는 불 휘발성 반도체 메모리 장치.
5. 제 1 항에 있어서,

   상기 선택 수단은, 읽기 동작 동안, 상기 판별 회로의 판별 결과에 관계없이 선택된 행의 모든 워드 라인들을 접지 전압으로 구동하는 불 휘발성 반도체 메모리 장치.
6. 제 1 항에 있어서,

   상기 선택 수단은, 소거 동작 동안, 상기 판별 회로의 판별 결과에 관계없이 선택된 행의 모든 워드 라인들을 접지 전압으로 구동하는 불 휘발성 반도체 메모리 장치.
7. 제 1 항에 있어서,

   상기 선택 수단은

   선택된 행의 워드 라인들 중 하나를 상기 프로그램 전압으로 구동하되, 상기 프로그램 전압으로 구동된 워드 라인은 상기 열 영역들 중 하나에 속하는 제 1 선택 회로와; 그리고

   상기 선택된 행의 워드 라인들 중 하나를 상기 프로그램 전압으로 구동하되, 상기 프로그램 전압으로 구동된 워드 라인은 상기 열 영역들 중 다른 하나에 속하는 제 2 선택 회로를 포함하는 불 휘발성 반도체 메모리 장치.
8. 제 7 항에 있어서,

   상기 판별 회로는

   상기 열 영역들을 선택하기 위한 열 어드레스에 응답하여, 상기 레지스터에 로드된 데이터가 속하는 열 영역을 검출하고, 검출 결과로서 선택 신호들을 발생하는 검출 회로와; 그리고

   상기 선택 신호들에 응답하여 상기 제 1 및 제 2 선택 회로들로 상기 프로그램 전압을 선택적으로 전달하는 스위치 회로를 포함하는 불 휘발성 반도체 메모리 장치.
9. 제 1 항에 있어서,

   상기 프로그램 전압을 공급받는 상기 선택된 행의 워드 라인을 포함하는 열 영역 내의 비선택된 행들의 워드 라인들에는 패스 전압이 인가되는 불 휘발성 반도 체 메모리 장치.
10. 제 1 메모리 블록과 제 2 메모리 블록으로 분리된 어레이와;

    상기 제 1 및 제 2 메모리 블록들 각각은 복수 개의 낸드 스트링을 갖되, 상기 각 낸드 스트링은 대응하는 워드 라인들에 각각 연결된 메모리 셀들을 포함하며;

    상기 제 1 메모리 블록의 워드 라인들 중 하나를 선택하고 상기 선택된 워드 라인을 프로그램 전압으로 그리고 비선택된 워드 라인들을 패스 전압으로 구동하는 제 1 행 디코더 회로와;

    상기 제 2 메모리 블록의 워드 라인들 중 하나를 선택하고 상기 선택된 워드 라인을 상기 프로그램 전압으로 그리고 비선택된 워드 라인들을 상기 패스 전압으로 구동하는 제 2 행 디코더 회로와;

    상기 어레이에 프로그램될 데이터를 래치하는 페이지 버퍼 회로와;

    열 어드레스에 응답하여 상기 프로그램될 데이터를 상기 페이지 버퍼 회로로 전달하는 게이트 회로와;

    상기 제 1 및 제 2 메모리 블록들을 선택하기 위한 열 어드레스에 응답하여, 상기 페이지 버퍼 회로에 로드된 데이터가 어느 메모리 블록에 프로그램될 지의 여부를 판별하고, 판별 결과로서 선택 신호들을 발생하는 판별 회로와;

    상기 제 1 및 제 2 메모리 블록들 각각의 대응하는 워드 라인들에 각각 공급될 구동 신호들을 발생하는 구동 신호 발생 회로와;

    프로그램 동작 동안, 상기 구동 신호들 중 하나는 상기 프로그램 전압을 갖고 나머지 구동 신호들은 상기 패스 전압을 가지며; 그리고

    상기 판별 회로로부터의 선택 신호들에 응답하여 상기 제 1 및 제 2 열 디코더 회로들 모두로 또는 어느 하나로 상기 구동 신호들을 스위치하는 스위치 회로를 포함하는 플래시 메모리 장치.
11. 제 10 항에 있어서,

    상기 판별 회로는

    리세트 신호에 의해서 각각 리세트되는 제 1 및 제 2 플립-플롭들과;

    상기 프로그램 동작 동안 상기 제 1 메모리 블록을 지정하기 위한 어드레스 신호의 입력에 응답하여 상기 제 1 플립-플롭을 세트시키는 제 1 세트 회로와;

    상기 제 1 플립-플롭의 출력 신호를 입력받아 상기 선택 신호들 중 제 1 선택 신호를 출력하되, 상기 제 1 선택 신호는 활성화시 고전압을 갖는 제 1 고전압 스위치와;

    상기 프로그램 동작 동안 상기 제 2 메모리 블록을 지정하기 위한 어드레스 신호의 입력에 응답하여 상기 제 2 플립-플롭을 세트시키는 제 2 세트 회로와;

    상기 제 2 플립-플롭의 출력 신호를 입력받아 상기 선택 신호들 중 제 2 선택 신호를 출력하되, 상기 제 2 선택 신호는 활성화시 고전압을 갖는 제 2 고전압 스위치를 포함하는 플래시 메모리 장치.
12. 제 11 항에 있어서,

    상기 리세트 신호는 시퀀셜 데이터 입력 명령의 입력시에 활성화되는 플래시 메모리 장치.
13. 제 11 항에 있어서,

    상기 스위치 회로는 상기 제 1 및 제 2 선택 신호들에 응답하여 동작하고 상기 구동 신호들에 각각 대응하는 스위치들을 포함하며,

    상기 스위치들 각각은 상기 제 1 선택 신호에 응답하여 상기 제 1 행 디코더 회로로 대응하는 구동 신호를 전달하는 제 1 공핍형 MOS 트랜지스터와, 상기 제 2 선택 신호에 응답하여 상기 제 2 행 디코더 회로로 대응하는 구동 신호를 전달하는 제 2 공핍형 MOS 트랜지스터를 포함하는 플래시 메모리 장치.
14. 제 11 항에 있어서,

    상기 어레이는 스페어 필드 메모리 영역을 더 포함하며, 상기 스페어 필드 메모리 영역은 상기 제 1 및 제 2 메모리 블록들에 각각 대응하는 스페어 메모리 블록들로 분리되되, 상기 스페어 메모리 블록들 각각은 대응하는 메모리 블록과 함께 배치되는 플래시 메모리 장치.
15. 제 14 항에 있어서,

    동일한 영역에 배치된 메모리 블록 및 스페어 메모리 블록은 동일한 행 디코 더 회로에 의해서 제어되는 플래시 메모리 장치.
16. 복수 개의 메모리 블록들로 분리된 어레이와;

    상기 메모리 블록들 각각은 복수 개의 낸드 스트링을 갖되, 상기 각 낸드 스트링은 대응하는 워드 라인들에 각각 연결된 메모리 셀들을 포함하며;

    상기 메모리 블록들에 각각 대응하며, 각각이 대응하는 메모리 블록의 워드 라인들 중 하나를 선택하고 상기 선택된 워드 라인을 프로그램 전압으로 그리고 비선택된 워드 라인들을 패스 전압으로 구동하는 복수 개의 행 디코더 회로들과;

    상기 어레이에 프로그램될 데이터를 래치하는 페이지 버퍼 회로와;

    열 어드레스에 응답하여 상기 프로그램될 데이터를 상기 페이지 버퍼 회로로 전달하는 게이트 회로와;

    상기 메모리 블록들을 선택하기 위한 열 어드레스에 응답하여, 상기 페이지 버퍼 회로에 로드된 데이터가 어느 메모리 블록에 프로그램될 지의 여부를 판별하고, 판별 결과로서 선택 신호들을 발생하는 판별 회로와;

    상기 메모리 블록들 각각의 대응하는 워드 라인들에 각각 공급될 구동 신호들을 발생하되, 프로그램 동작 동안 상기 구동 신호들 중 하나는 상기 프로그램 전압을 갖고 나머지 구동 신호들은 상기 패스 전압을 갖는 구동 신호 발생 회로와;

    상기 판별 회로로부터의 선택 신호들에 응답하여 상기 행 디코더 회로들로 상기 구동 신호들을 선택적으로 스위치하는 스위치 회로를 포함하며, 상기 구동 신호들은

    상기 페이지 버퍼 회로에 로드된 데이터가 프로그램될 하나 또는 그 보다 많은 행 디코더 회로들로 전달되는 플래시 메모리 장치.
17. 제 16 항에 있어서,

    상기 어레이는 스페어 필드 메모리 영역을 더 포함하며, 상기 스페어 필드 메모리 영역은 상기 메모리 블록들에 각각 대응하는 스페어 메모리 블록들로 분리되되, 상기 스페어 메모리 블록들 각각은 대응하는 메모리 블록과 함께 배치되는 플래시 메모리 장치.
18. 제 17 항에 있어서,

    동일한 영역에 배치된 메모리 블록 및 스페어 메모리 블록은 동일한 행 디코더 회로에 의해서 제어되는 플래시 메모리 장치.

Images