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KR100780691B1 - 폴딩 칩 플래나 스택 패키지 - Google Patents

폴딩 칩 플래나 스택 패키지 Download PDF

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KR100780691B1
KR100780691B1 KR1020060028523A KR20060028523A KR100780691B1 KR 100780691 B1 KR100780691 B1 KR 100780691B1 KR 1020060028523 A KR1020060028523 A KR 1020060028523A KR 20060028523 A KR20060028523 A KR 20060028523A KR 100780691 B1 KR100780691 B1 KR 100780691B1
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chip
folding
stack package
semiconductor chips
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이익재
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주식회사 하이닉스반도체
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Priority to JP2006217660A priority patent/JP4889406B2/ja
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Abstract

본 발명은 폴딩 칩(Folding chip)을 적용하여 구현한 폴딩 칩 플래나 스택 패키지를 개시한다. 개시된 본 발명의 폴딩 칩 플래나 스택 패키지는, 기판; 상기 기판의 상면에 이격해서 부착되며, 폴딩된 제1반도체칩과 제2반도체칩; 상기 폴딩된 제1반도체칩과 기판 및 상기 폴딩된 제2반도체칩과 기판을 전기적으로 연결시키는 본딩와이어; 상기 폴딩된 제1 및 제2 반도체칩과 본딩와이어를 포함한 기판 상부면을 밀봉하는 봉지제; 및 상기 기판의 하면에 부착된 솔더볼;을 포함하는 것을 특징으로 한다.

Description

폴딩 칩 플래나 스택 패키지{Folding chip planr stack package}
도 1은 종래의 BOC(Board On Chip)타입의 FBGA(Fine pitch Ball Grid Array) 패키지를 도시한 단면도.
도 2는 종래의 칩 스택 패키지를 도시한 단면도.
도 3은 종래의 플래나 스택 패키지들을 도시한 단면도.
도 4는 본 발명의 실시예에 따른 폴딩 칩 플래나 스택 패키지를 도시한 단면도.
도 5a 내지 도 5f는 본 발명의 실시예에 따른 폴딩 칩 플래나 스택 패키지의 제작 과정을 설명하기 위한 단면도.
도 6 내지 도 8은 본 발명의 다른 실시예들에 따른 폴딩 칩 플래나 스택 패키지를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
42,42a : 제1반도체칩 43 : 접착제
44,44a : 제2반도체칩 45 : 기판
46 : 본드핑거 47 : 볼랜드
48 : 본딩와이어 49 : 봉지제
50 : 솔더볼
본 발명은 스택 패키지에 관한 것으로, 보다 상세하게는, 폴딩 칩(Folding chip)을 적용하여 구현한 폴딩 칩 플래나 스택 패키지에 관한 것이다.
반도체 패키지는 그 크기를 줄이면서 전기적 특성을 향상시키는 방향으로 개발되어져 왔으며, BGA 패키지는 그 좋은 예이다. 이러한 BGA 패키지는 전체 크기가 칩 크기와 유사하기 때문에 실장 면적을 최소화할 수 있고, 아울러, 솔더 볼에 의해 외부 회로와의 전기적 연결이 이루어지므로 전기적 신호 전달 경로의 최소화를 통해 향상된 전기적 특성을 갖는다.
또한, 상기 BGA 패키지가 갖는 장점에 부가하여, 최근들어 반도체 소자의 고집적화에 따른 시그널/파워 입출력핀의 미세 피치를 이룬 FBGA(Fine-pitch BGA) 패키지가 제안되었으며, 그 구조는 도 1에 도시된 바와 같다.
도 1에 도시된 바와 같이, 기제안된 종래 BOC 타입 FBGA 패키지는 센터 패드형의 반도체칩(11)이 그의 본딩패드(12)가 아래를 향하도록 윈도우를 구비한 기판(15) 상에 접착제(3)에 의해 부착되어져 있고, 상기 기판(15)의 윈도우에 의해 노출된 반도체칩(11)의 본딩패드(12)와 기판(15)의 본드핑거(도시안됨)가 본딩와이어(16)에 의해 연결되어져 있으며, 상기 반도체칩(11)을 포함한 기판(15)의 상부면과 본딩와이어(16)를 포함한 기판 윈도우 부분이 EMC(Epoxy Molding Compound)로 이루어진 봉지제(17)로 밀봉되어져 있고, 그리고, 기판 저면의 볼 랜드(도시안됨) 에는 외부 회로에의 실장 수단인 솔더 볼(18)이 부착되어져 있는 구조이다.
그런데, 이와같은 BOC 타입 FBGA 패키지는 칩의 본딩패드와 기판의 본드핑거간 와이어 본딩을 위해 기판의 중앙에 윈도우가 형성되어야 하므로, 상기 윈도우를 형성하지 않은 기판을 적용하는 경우에 비해서 기판의 제조단가 증가로 인해 패키지의 전체 제조비용이 증가된다는 문제점이 있다. 또한, 이러한 BOC 타입 FBGA 패키지는 기본적으로 하나의 패키지 내에 하나의 칩만이 내장되는 구조이므로, 용량 증대에 한계가 있다.
패키지의 용량 증대를 위해, 도 2에 도시된 바와 같이, 전술한 BOC 타입 FBGA 패키지 구조에 하나의 칩을 더 내장시킨 칩 스택 패키지가 제안되기도 하였다. 그러나, 이와 같은 칩 스택 패키지는 상부 반도체칩(24)과 기판(25)간 전기적 연결을 위한 본딩와이어(26b)의 길이가 길기 때문에 몰딩시 본딩와이어(26b)의 끊어짐이 발생될 수 있으며, 특히, 하부 반도체칩(21)과 상부 반도체칩(24)간 전기적 신호 경로 길이, 즉, 본딩와이어들(26a, 26b)의 길이 차이로 인해 신호 전달 특성이 불량하다는 치명적인 결함이 있다. 또한, 본딩패드가 듀얼 어레이 구조일 경우는 스택에 대한 기판 디자인이 어려워져 고속 제품에의 적용이 불가능하다.
도 2에서, 미설명된 도면부호 23은 접착제를, 27은 봉지제를, 그리고, 28은 솔더 볼을 각각 나타낸다.
도 3은 종래의 플래나 스택 패키지(Planar stack package)를 도시한 단면도로서, 도시된 바와 같이, 플래나 스택 패키지는 반도체칩들(31, 34)이 기판(35) 상에 나란히 배치되어 밀봉된 구조이다. 이러한 플래나 스택 패키지는 제작이 용이하 고, 반도체칩들(31, 34)과 기판(35)간 전기적 신호 경로 길이가 동일하여 신호 전달 특성이 양호하며, 아울러, 본딩와이어들(36a, 36b)의 길이가 짧은 것으로 인해 몰딩시 그들의 끊어짐은 거의 발생되지 않는다는 잇점이 있다.
그러나, 이와 같은 플래나 스택 패키지는 에지 패드형 칩의 적용은 용이하지만, 센터 패드형 칩을 적용해서는 그 제작이 어려우며, 특히, 칩의 크기가 커질 경우에는 그 제작 자체가 곤란하다. 물론, 칩의 크기가 커질 경우에는 기판 크기를 증가시켜서 패키지를 제작하면 되겠지만, 이렇게 하면, 실장 면적이 커지게 되므로, 실질적으로 실용 가치가 떨어진다. 아울러, 플래나 스택 패키지는 실장 면적의 한계로 인해 그 제작 자체가 불가능한 경우도 발생한다.
따라서, 본 발명은 상기와 같은 종래의 제반 문제점들을 해결하기 위해 안출된 것으로서, 윈도우가 없는 기판을 적용함으로써 제조비용의 증가가 방지되도록 한 폴딩 칩 플래나 스택 패키지를 제공함에 그 목적이 있다.
또한, 본 발명은 플래나 스택 구조를 채택함으로써 양호한 신호 전달 특성이 확보되도록 한 폴딩 칩 플래나 스택 패키지를 제공함에 그 다른 목적이 있다.
게다가, 본 발명은 폴딩 칩을 적용하여 플래나 스택 구조를 이룸으로써 플래나 스택 구조이면서도 전체 크기를 감소시킨 폴딩 칩 플래나 스택 패키지를 제공함에 그 또 다른 목적이 있다.
부가해서, 본 발명은 플래나 스택 구조이면서도 실장 면적을 감소시킬 수 있는 폴딩 칩 플래나 스택 패키지를 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 기판; 상기 기판의 상면에 이격해서 부착되며, 폴딩된 제1반도체칩과 제2반도체칩; 상기 폴딩된 제1반도체칩과 기판 및 상기 폴딩된 제2반도체칩과 기판을 전기적으로 연결시키는 본딩와이어; 상기 폴딩된 제1 및 제2 반도체칩과 본딩와이어를 포함한 기판 상부면을 밀봉하는 봉지제; 및 상기 기판의 하면에 부착된 솔더볼;을 포함하는 폴딩 칩 플래나 스택 패키지를 제공한다.
여기서, 상기 기판은 상면 중앙부에 제1 및 제2 반도체칩들과의 전기적 연결을 위한 본드핑거가 구비된 것을 특징으로 한다. 상기 제1 및 제2 반도체칩은 기판 상에서 본드핑거 좌우에 폴딩 면이 서로 마주 보도록 나란히 부착되고 폴딩 면에 본딩패드가 배치된 센터 패드형 칩인 것을 특징으로 한다. 상기 제1 및 제2 반도체칩은 폴딩 면에 배치된 본딩패드가 본딩와이어에 의해 기판의 본드핑거와 전기적으로 연결된 것을 특징으로 한다.
또한, 상기 기판은 상면에 부착된 제1 및 제2 반도체칩들의 외측 각각에 상기 제1 및 제2 반도체칩들과의 전기적 연결을 위한 본드핑거가 구비된 것을 특징으로 한다. 상기 제1 및 제2 반도체칩은 폴딩 면이 서로 마주 보도록 나란히 부착되고 기판의 본드핑거에 인접한 부분에 본딩패드가 배치된 에지 패드형 칩인 것을 특징으로 한다. 상기 제1 및 제2 반도체칩은 기판의 본드핑거에 인접한 부분에 배치된 본딩패드가 본딩와이어에 의해 상기 기판의 본드핑거와 전기적으로 연결된 것을 특징으로 한다.
게다가, 상기 기판은 상면 중앙부 및 제1 및 제2 반도체칩들의 외측 각각에 상기 제1 및 제2 반도체칩들과의 전기적 연결을 위한 본드핑거들이 구비된 것을 특징으로 한다. 상기 제1 및 제2 반도체칩은, 기판 상에서 본드핑거 좌우에 폴딩 면이 서로 마주 보도록 나란히 부착되고 상기 기판의 본드핑거에 인접한 폴딩 면 및 가장자리 각각에 본딩패드가 배치된 것을 특징으로 한다. 상기 제1 및 제2 반도체칩은 폴딩 면 및 가장자리 부분 각각에 배치된 본딩패드들이 본딩와이어에 의해 인접하는 기판의 본드핑거와 전기적으로 연결된 것을 특징으로 한다.
상기 제1 및 제2 반도체칩은 제1테이프와 제2테이프의 개재하에 폴딩된 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 폴딩 칩을 적용해서 플래나 스택 구조로 패키지를 구현한다. 이 경우, 본 발명은 플래나 스택 구조를 적용함으로써 패키지 제작을 용이하게 할 수 있음은 물론 패키지에서의 양호한 신호 전달 특성을 확보할 수 있다. 또한, 본 발명은 폴딩 칩을 적용함으로써 플래나 스택 구조를 채택함에 있어서의 패키지 크기 증가 문제를 해결할 수 있으며, 아울러, 실장 면적의 한계를 극복할 수 있다.
자세하게, 도 4는 본 발명에 따른 폴딩 칩 플래나 스택 패키지를 도시한 단면도이다.
도시된 바와 같이, 본 발명의 폴딩 칩 플래나 스택 패키지는, 기판(45)과, 상기 기판(45)의 상면에 이격해서 나란히 부착되는 폴딩된 제1반도체칩(42) 및 제2반도체칩(44)과, 상기 제1 및 제2 반도체칩(42, 44)과 기판(45)간을 전기적으로 연결시키는 다수의 본딩와이어(48)와, 상기 폴딩된 제1 및 제2 반도체칩(42, 44)과 본딩와이어(48)를 포함한 기판 상부면을 밀봉하는 봉지제(49), 그리고, 상기 기판(45)의 하면에 부착된 외부 회로에의 실장 수단인 솔더볼(50)을 포함하여 구성된다.
여기서, 상기 기판(45)은 회로패턴(도시안됨)을 가지며, 또한, 상면 중앙부에 제1 및 제2 반도체칩들(42, 44)과의 전기적 연결을 위한 전극단자, 즉, 본드핑거(46)가 구비되고, 하면에 솔더볼(50)이 부착되는 볼랜드(47)가 구비된다.
상기 제1 및 제2 반도체칩(42, 44)은 제1테이프(52)와 제2테이프(54)의 개재하에 폴딩된 구조로서, 기판(45)의 상면에서 본드핑거(46) 좌우에 폴딩 면이 서로 마주 보도록 접착제(43)에 의해 이격해서 나란히 부착된다. 특히, 상기 제1반도체칩(42)과 제2반도체칩(44)은 폴딩 면에 본딩패드(도시안됨)가 배치된 센터 패드형 칩이다. 그리고, 상기 제1 및 제2 반도체칩(42, 44)은 그들의 폴딩 면에 배치된 본딩패드가 본딩와이어(48)에 의해 기판(45)의 본드핑거(46)와 전기적으로 연결된다. 이때, 본 발명에 폴딩 칩 플래나 스택 패키지는 제1반도체칩(42)과 기판(45), 그리고, 제2반도체칩(44)과 기판(45)을 연결하는 본딩와이어들(48)의 길이가 동일하므로, 양자가 동일한 전기적 신호 전달 경로 길이를 갖는 것으로 인해 전체적으로 양호한 신호 전달 특성을 갖는다.
상기 봉지제(49)는 제1 및 제2 반도체칩(42, 44)의 본딩패드 형성면과 본딩와이어(48)를 외부 영향으로부터 보호하기 위한 형성해주는 것이다. 상기 솔더볼(500은 기판 하면에 구비되는 볼랜드(47)에 부착된다.
이와 같은 본 발명에 따른 폴딩 칩 플래나 스택 패키지는, 센터 패드형 칩을 적용해서도 플래나 스택 패키지의 구현이 가능하며, 기판에서의 윈도우 형성 공정을 배제함으로써 원가절감이 가능하다.
또한, 본 발명의 폴딩 칩 플래나 스택 패키지는 페이스 업 타입의 2층 기판 디자인으로 트레이스 라우팅(Trace Routing)의 자유도가 높으며, 이로인해, 트레이스 길이의 감소 및 본딩와이어 감소로 전기적 특성이 개선되므로 고속 제품에 적용이 가능하다.
게다가, 본 발명의 폴딩 칩 플래나 스택 패키지는 칩들을 폴딩시켜 적용하기 때문에 칩이 차지하는 크기를 줄일 수 있고, 이는 기판 크기 감소로 이어짐으로써 패키지의 전체 크기를 줄일 수 있음은 물론 실장 면적의 한계를 극복할 수 있다.
이하에서는 도 5a 내지 도 5e를 참조하여 본 발명에 따른 폴딩 칩 플래나 스택 패키지의 제작 과정을 설명하도록 한다.
도 5a를 참조하면, 웨이퍼(51)의 후면에 제1테이프(52)를 부착시킨 상태에서 쏘잉(sawing) 공정을 진행해서 개별 칩(53)들로 분리시킨다. 그런다음, 이렇게 얻어진 칩(53)의 후면 반쪽면에만 제2테이프(54)를 부착시킨 상태에서 상기 제2테이프(54)가 부착되지 않은 칩 부분의 제1테이프(52)가 상기 제2테이프(54)와 붙도록 칩(53)을 폴딩시켜 본 발명에 따른 폴딩 칩(55)을 마련한다. 여기서, 상기 제2테이 프(54)는 폴딩시 발생될 수 있는 스트레스를 줄이기 위한 것이며, 경우에 따라서는 그의 사용없이 제1테이프(52)만으로 칩의 폴딩을 행할 수 있다. 이때, 도시되지는 않았으나, 상기 폴딩 칩(55)은 폴딩 면에 본딩패드가 배치된다.
도 5b를 참조하면, 폴딩 칩들(이하에서는 제1반도체칩(42) 및 제2반도체칩(44)으로 칭함)을 접착제(53)를 이용해서 상면 중앙부에 본드핑거(46)가 구비되고 하면에 볼랜드(47)가 구비된 기판(45) 상에 이격해서 나란히 부착시킨다. 이때, 상기 제1반도체칩(42)과 제2반도체칩(44)은 본드핑거(46)의 좌우에 이격해서 배치되도록 한다.
도 5c를 참조하면, 결과물에 대해 와이어 본딩 공정을 진행해서 서로 마주보고 있는 폴딩 면에 배치된 각 칩들(42, 44)의 본딩패드와 기판(45)의 본디핑거(46)를 본딩와이어(48)로 연결시킨다. 이때, 와이어 본딩은 직각으로 수행하는 것이 바람직하다.
도 5d를 참조하면, 제1 및 제2 반도체칩(42, 44)과 본딩와이어(48)가 외부 영향에 의해 손상되는 것을 방지하기 위해 상기 제1 및 제2 반도체칩(42, 44)과 본딩와이어(47)를 포함한 기판(45)의 상면을 EMC와 같은 봉지제(49)로 밀봉한다. 그런다음, 기판(45) 하면의 볼랜드(47)에 외부 회로에의 실장 수단인 솔더볼(50)을 부착시키고, 이를 통해, 본 발명에 따른 폴딩 칩 플래나 스택 패키지의 제작을 완성한다.
한편, 전술한 본 발명의 실시예에서는, 센터 패드형의 칩과 본드핑거가 상면 중앙부에 배치되는 기판이 적용된 경우에 대해 도시하고 설명하였지만, 본 발명의 다른 실시예로서 에지 패드형의 칩 또한 적용 가능하며, 아울러, 본드핑거의 위치가 반도체칩들의 외측에 배치된 기판의 또한 적용 가능하다.
즉, 도 6은 본 발명의 다른 실시예에 따른 폴딩 칩 플래나 스택 패키지를 도시한 단면도로서, 도시된 바와 같이, 이 실시예에서는 폴딩된 제1반도체칩(42a) 및 제2반도체칩(44a)이 에지 패드형의 칩이며, 기판(45)의 본드핑거(46a)는 상면 중앙부에 배치되는 이전 실시예의 그것과는 달리 제1 및 제2 반도체칩들(42a, 44a)의 외측 각각에 배치된다. 그리고, 본딩와이어(48)의 위치 또한 기판(45)의 상면 중앙이 아닌 제1 및 제2 반도체칩들(42a, 44a)의 외측 각각에 위치한다. 그 이외에 나머지 구성은 이전 실시예의 그것들과 동일하다.
도 7은 본 발명의 또 다른 실시예에 따른 폴딩 칩 플래나 스택 패키지를 도시한 단면도로서, 도시된 바와 같이, 이 실시예에서는 폴딩된 제1 및 제2 반도체칩(42b, 44b)이 센터 및 에지 모두에 본딩패드들이 배열된 이중 배열 구조의 칩들이며, 기판(45)의 본드핑거(46, 46a)는 이에 대응해서 상면 중앙부 및 칩들(42b, 44b)의 외측 각각에 배치된다. 그리고, 본딩와이어(48) 또한 기판(45)의 중앙부는 물론 칩들(42b, 44b)의 외측 각각에서 각 칩들(42b, 44b)의 본딩패드와 그에 대응하는 기판(45)의 본드핑거(46, 46a)간을 연결하도록 설치된다.
도 8은 본 발명의 다른 실시예에 따른 폴딩 칩 플래나 스택 패키지를 도시한 단면도로서, 도시된 바와 같이, 이 실시예에 따른 폴딩 칩 플래나 스택 패키지는 이전 실시예들과는 달리 기판이 아닌 리드프레임(80)이 적용되어 제작되며, 반도체칩들(60)은 리드프레임(80)의 인너리드(82)의 상면 및 하면 각각에 부착 설치되고, 폴딩 면에 배치된 본딩패드(도시안됨)는 인접하는 인너리드 부분과 본딩와이어(86)로 연결되며, 리드프레임(80)의 아우터리드(84) 부분을 제외한 영역이 봉지제(89)로 밀봉된 구조를 갖는다.
이와 같은 리드프레임을 이용하는 폴딩 칩 플래나 스택 패키지 또한 이전 실시예들과 동일한 효과를 갖는다.
이상에서와 같이, 본 발명은 플래나 스택을 이용함으로써 제작이 용이하도록 할 수 있으며, 또한, 센터 패드형은 물론 에지 패드형의 칩 또한 적용이 가능하도록 할 수 있다. 또한, 본 발명은 기판에서의 윈도우 형성 공정을 배제함으로써 원가절감을 이룰 수 있다. 게다가, 기판 디자인의 자유도를 높일 수 있는 바, 고속 제품에의 적용이 가능하도록 할 수 있다. 아울러, 본 발명은 칩들을 폴딩시켜 적용하기 때문에 칩이 차지하는 크기를 줄일 수 있어서 기판 크기는 물론 패키지의 전체 크기를 줄일 수 있으며, 그래서, 실장 면적의 한계를 극복할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims (11)

  1. 기판;
    상기 기판의 상면에 이격해서 부착되며, 폴딩된 제1반도체칩과 제2반도체칩;
    상기 폴딩된 제1반도체칩과 기판 및 상기 폴딩된 제2반도체칩과 기판을 전기적으로 연결시키는 본딩와이어;
    상기 폴딩된 제1 및 제2 반도체칩과 본딩와이어를 포함한 기판 상부면을 밀봉하는 봉지제; 및
    상기 기판의 하면에 부착된 솔더볼;
    을 포함하는 것을 특징으로 하는 폴딩 칩 플래나 스택 패키지.
  2. 제 1 항에 있어서,
    상기 기판은 상면 중앙부에 제1 및 제2 반도체칩들과의 전기적 연결을 위한 본드핑거가 구비된 것을 특징으로 하는 폴딩 칩 플래나 스택 패키지.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 반도체칩은, 기판 상에서 본드핑거 좌우에 폴딩 면이 서로 마주 보도록 나란히 부착되고, 폴딩 면에 본딩패드가 배치된 센터 패드형 칩인 것을 특징으로 하는 폴딩 칩 플래나 스택 패키지.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 반도체칩은 폴딩 면에 배치된 본딩패드가 본딩와이어에 의해 기판의 본드핑거와 전기적으로 연결된 것을 특징으로 하는 폴딩 칩 플래나 스택 패키지.
  5. 제 1 항에 있어서,
    상기 기판은 상면에 부착된 제1 및 제2 반도체칩들의 외측 각각에 상기 제1 및 제2 반도체칩들과의 전기적 연결을 위한 본드핑거가 구비된 것을 특징으로 하는 폴딩 칩 플래나 스택 패키지.
  6. 제 5 항에 있어서,
    상기 제1 및 제2 반도체칩은, 폴딩 면이 서로 마주 보도록 나란히 부착되고, 기판의 본드핑거에 인접한 부분에 본딩패드가 배치된 에지 패드형 칩인 것을 특징으로 하는 폴딩 칩 플래나 스택 패키지.
  7. 제 6 항에 있어서,
    상기 제1 및 제2 반도체칩은 기판의 본드핑거에 인접한 부분에 배치된 본딩패드가 본딩와이어에 의해 상기 기판의 본드핑거와 전기적으로 연결된 것을 특징으로 하는 폴딩 칩 플래나 스택 패키지.
  8. 제 1 항에 있어서,
    상기 기판은 상면 중앙부 및 제1 및 제2 반도체칩들의 외측 각각에 상기 제1 및 제2 반도체칩들과의 전기적 연결을 위한 본드핑거들이 구비된 것을 특징으로 하는 폴딩 칩 플래나 스택 패키지.
  9. 제 8 항에 있어서,
    상기 제1 및 제2 반도체칩은, 기판 상에서 본드핑거 좌우에 폴딩 면이 서로 마주 보도록 나란히 부착되고, 상기 기판의 본드핑거에 인접한 폴딩 면 및 가장자리 각각에 본딩패드가 배치된 것을 특징으로 하는 폴딩 칩 플래나 스택 패키지.
  10. 제 9 항에 있어서,
    상기 제1 및 제2 반도체칩은 폴딩 면 및 가장자리 부분 각각에 배치된 본딩패드들이 본딩와이어에 의해 인접하는 기판의 본드핑거와 전기적으로 연결된 것을 특징으로 하는 폴딩 칩 플래나 스택 패키지.
  11. 제 1 항에 있어서,
    상기 제1 및 제2 반도체칩은 제1테이프와 제2테이프의 개재하에 폴딩된 것을 특징으로 하는 폴딩 칩 플래나 스택 패키지.
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