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KR100718776B1 - 시모스 이미지센서 제조 방법 - Google Patents

시모스 이미지센서 제조 방법 Download PDF

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KR100718776B1
KR100718776B1 KR1020050112733A KR20050112733A KR100718776B1 KR 100718776 B1 KR100718776 B1 KR 100718776B1 KR 1020050112733 A KR1020050112733 A KR 1020050112733A KR 20050112733 A KR20050112733 A KR 20050112733A KR 100718776 B1 KR100718776 B1 KR 100718776B1
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KR
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diffusion layer
ion implantation
region
image sensor
cmos image
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Application number
KR1020050112733A
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Inventor
이원호
Original Assignee
매그나칩 반도체 유한회사
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Publication date
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Abstract

본 발명은 공정을 단순화하면서 NMOS 트랜지스터의 Ioff(오프 전류) 및 Bvdss(항복특성)을 향상시키고, PMOS 트랜지스터의 Idsat(포화전류)를 개선시킬 수 있는 CMOS 이미지 센서의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 제1 도전형의 제1 확산층과 게이트 전극이 형성된 기판을 제공하는 단계와, 이온주입마스크없이 블랭켓으로 이온주입공정을 실시하여 상기 제1 확산층과 상기 게이트 전극의 양측으로 노출된 상기 기판 내에 제2 도전형의 제2 확산층을 형성하는 단계와, 상기 제2 확산층이 형성된 영역 중 상기 게이트 전극의 양측으로 노출된 영역에 LDD 영역을 형성하는 단계와, 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 상기 LDD 영역과 대응되는 영역에 상기 LDD 영역보다 깊은 소스 및 드레인 영역을 형성하는 단계와, 상기 제2 확산층이 형성된 영역에 상기 제2 도전형의 제3 확산층을 형성하는 단계를 포함하는 시모스 이미지 센서의 제조방법을 제공한다.
CMOS 이미지 센서, Ioff, Idsat, Bvdss,

Description

시모스 이미지센서 제조 방법{METHOD FOR MANUFACTURING CMOS IMAGE SENSOR}
도 1은 일반적인 CMOS 이미지 센서의 단위 화소(pixel)를 도시한 회로도.
도 2는 종래기술에 따른 CMOS 이미지 센서의 제조공정을 설명하기 위하여 도시한 단면도.
도 3은 종래기술에 따른 CMOS 이미지 센서의 제조공정에 있어서 첫번째 p0 이온주입공정시 사용되는 이온주입마스크(MK)를 설명하기 위하여 도시한 평면도이다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 CMOS 이미지 센서의 제조방법을 도시한 공정 단면도.
도 5는 본 발명의 실시예에 따라 제조된 NMOS 트랜지스터를 설명하기 위하여 도시한 단면도.
도 6은 본 발명의 실시예에 따라 제조된 PMOS 트랜지스터를 설명하기 위하여 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
111 : p++ 기판 112 : p-에피층
113 : 소자 분리막 114 : 웰
115 : 게이트 절연막 116 : 폴리 실리콘막
117a, 117b, 117c : 게이트 전극 118 : n- 확산층
120 : p0 확산층 121 : LDD(Lightly Doped Drain) 영역
122 : 실리콘 산화막 123 : 실리콘 질화막
125 : 스페이스 126 : 소스 및 드레인 영역
127 : p0 확산층
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자 중 CMOS(Complementary Metal-Oxide-Semiconductor) 이미지 센서의 제조방법에 관한 것이다.
최근들어 디지털 카메라(digital camera)는 인터넷을 이용한 영상통신의 발전과 더불어 그 수요가 폭발적으로 증가하고 있는 추세에 있다. 더욱이, 카메라가 장착된 PDA(Personal Digital Assistant), IMT-2000(International Mobile Telecommunications-2000), CDMA(Code Division Multiple Access) 단말기 등과 같 은 이동통신단말기의 보급이 증가됨에 따라 소형 카메라 모듈의 수요가 증가하고 있다.
카메라 모듈로는 기본적인 구성요소가 되는 CCD(Charge Coupled Device)나 CMOS(Complementary Metal-Oxide-Semiconductor) 이미지 센서를 이용한 이미지 센서 모듈이 널리 보급되어 사용되고 있다. 이미지 센서는 칼라 이미지를 구현하기 위하여 외부로부터 빛을 받아 광전하를 생성 및 축적하는 광감지부 상부에 칼라필터가 정렬되어 있다. 이러한 칼라필터 어레이(Color Filter Array, CFA)는 레드(Red; R), 그린(Green; G) 및 블루(Blue; B) 또는, 옐로우(Yellow), 마젠타(Magenta) 및 시안(Cyan)의 3가지 칼라로 이루어진다. 통상적으로, CMOS 이미지 센서의 칼라필터 어레이에는 레드(R), 그린(G) 및 블루(B)의 3가지 칼라가 많이 사용된다.
이러한 이미지 센서는 광학 영상(optical image)을 전기신호로 변환시키는 반도체 소자로서, 전술한 바와 같이 CCD와 CMOS 이미지 센서가 개발되어 널리 상용화되어 있다. CCD는 개개의 MOS(Metal-Oxide-Silicon) 캐패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이다. 반면, CMOS 이미지 센서는 제어회로(control circuit) 및 신호처리회로(signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수만큼 MOS 트랜지스터를 만들고, 이것을 이용하여 차례차례 출력을 검출하는 스위칭 방식을 채용한 소자이다.
그러나, CCD는 구동방식이 복잡하고 전력소모가 많으며, 마스크 공정 수가 많이 필요하여 공정이 복잡하고, 시스날 프로세싱(signal processing) 회로를 CCD 칩 내에 구현할 수 없어 원칩(one chip)화가 곤란하다는 여러 단점이 있는 바, 최근에는 이러한 CCD의 단점을 극복하기 위하여 서브 마이크론(sub-micron) CMOS 제조기술을 이용한 CMOS 이미지 센서의 개발에 대한 연구가 열정적으로 이루어지고 있다.
CMOS 이미지 센서는 단위 화소(pixel) 내에 포토 다이오드(photo diode)와 MOS 트랜지스터를 형성시켜 스위칭 방식으로 차례로 신호를 검출함으로써 이미지를 구현하게 되는데, CMOS 제조기술을 이용하므로 전력 소모도 적고, 마스크 수도 대략 2O개 정도로 30~40개의 마스크가 필요한 CCD 공정에 비해 공정이 매우 단순하며, 여러 신호 처리 회로와 원칩화가 가능하여 차세대 이미지 센서로 각광을 받고 있다.
보편적으로, CMOS 이미지 센서는 빛을 감지하는 광감지부와, 광감지부를 통해 감지된 빛을 전기적 신호로 처리하여 데이터화하는 로직회로부로 구성되어 있으며, 광감도를 높이기 위하여 전체 이미지 센서에서 광감지부의 면적이 차지하는 비율(Fill Facter)을 크게 하려는 노력이 진행되고 있다. 하지만, 근본적으로 로직회로부를 제거할 수 없기 때문에 제한된 면적 하에서 이러한 노력에는 한계가 있다. 따라서, 광감도를 높이기 위하여 광감지부 이외의 영역으로 입사하는 빛의 경로를 바꿔서 광감지부로 모아주는 집광기술이 등장하였는데, 이러한 집광을 위하여 이미지 센서는 칼라필터 상에 마이크로 렌즈(microlens)를 형성하는 방법을 사용하고 있다.
도 1은 일반적인 CMOS 이미지 센서의 단위 화소(pixel)를 도시한 회로도이다.
도 1을 참조하면, CMOS 이미지 센서의 단위 화소는 하나의 포토 다이오드(Photo Diode, PD)와 4개의 NMOS 트랜지스터(Tx, Rx, Dx, Sx)로 이루어진다. 구체적으로, 입사되는 광을 수광하여 광전하를 생성하는 포토 다이오드(PD)와, 포토 다이오드(PD)에서 모아진 광전하를 플로팅 디퓨전 영역(FD)으로 전송하기 위한 트랜스퍼 트랜지스터(Tx)와, 원하는 값으로 플로팅 디퓨전 영역(FD)의 전위를 세팅하고, 전하를 배출하여 플로팅 디퓨전 영역(FD)을 리셋시키기 위한 리셋 트랜지스터(Rx)와, 플로팅 디퓨전 영역(FD)의 전압이 게이트로 인가되어 소스 팔로워 버퍼 증폭기(source follower buffer amplifier)로 기능하는 드라이브 트랜지스터(Dx)와, 스위칭(switching)으로 어드레싱(addressing) 역할을 수행하는 셀렉트 트랜지스터(Sx)로 구성된다. 단위 화소 밖에는 출력신호를 읽을 수 있도록 로드(load) 트랜지스터(Vb)가 형성된다.
도 2는 도 1에 도시된 CMOS 이미지 센서의 단위 화소를 간략하게 도시한 단면도이다.
도 2를 참조하여 종래기술에 따른 CMOS 이미지 센서의 제조방법을 설명하면 다음과 같다.
먼저, 고농도의 p형 불순물이 도핑된 p++ 기판(11) 상에 저농도 p형 불순물이 도핑된 p-에피층(12)을 성장시킨 다음, p-에피층(12)의 소정 부분에 LOCOS(LOCal Oxidation of Silicon) 공정으로 단위 화소 간 격리를 위한 필드 절연 막(13)을 형성한다. 최근에는 LOCOS 공정 대신에 STI(Shallow Trench Isolation) 공정을 통해 소자 분리막을 형성한다.
이어서, 후속 열공정에 의한 측면 확산을 통해 드라이브 트랜지스터(Dx)와 셀렉트 트랜지스터(Sx)를 내포할 수 있도록 p-웰(14)을 p-에피층(12)의 소정 영역에 형성한다.
이어서, p-웰(14) 상에 드라이브 트랜지스터(Dx)와 셀렉트 트랜지스터(Sx)의 게이트 전극(15a, 15b)을 형성하고, p-에피층(12) 상에 트랜스퍼 트랜지스터(Tx)와 리셋 트랜지스터(Rx)의 게이트 전극(15c, 15d)을 형성한다. 이때, 4개의 트랜지스터의 게이트 전극(15a, 15b, 15c, 15d)은 폴리 실리콘막과 텅스텐 실리사이드막으로 이루어진다.
이어서, n- 이온주입마스크(미도시)를 이용한 n-이온주입공정을 실시하여 게이트 전극(15a, 15b, 15c, 15d) 중 트랜스퍼 트랜지스터(Tx)의 게이트 전극(15c)의 일측의 p-에피층(12)에 높은 이온주입에너지로 저농도 n형 불순물을 이온주입하여 n- 확산층(16)을 형성한다.
이어서, p0 이온주입마스크(미도시)를 이용한 첫번째 p0 이온주입공정을 실시하여 n- 확산층(16) 내에 p0 확산층(미도시)을 형성한다. 이때, p0 확산층은 비교적 얇게 형성한다.
이어서, LDD(Lightly Doped Drain) 이온주입마스크(미도시)를 이용한 LDD 이온주입공정을 실시하여 게이트 전극(15a 내지 15d)의 양측으로 노출되는 영역에 LDD 영역(17)을 형성한다.
이어서, 게이트 전극(15a 내지 15d)의 양측벽에 각각 스페이서(18)를 형성한다.
이어서, 소스/드레인 이온주입마스크(미도시)를 이용한 소스/드레인 이온주입공정을 실시하여 게이트 전극(15a 내지 15d)의 양측으로 노출되는 영역에 비교적 고농도인 n+ 소스/드레인 영역(20)을 형성한다. 이때, 플로팅 디퓨전 영역(20a)도 형성된다.
이어서, 두번째 p0 이온주입마스크(미도시)를 이용한 p0 이온주입공정을 실시하여 n- 확산층(16) 내에 po 확산층(19)을 형성한다.
이어서, RTP(Rapid Temperature Process) 또는 RTA(Rapid Temperature Process) 공정을 실시하여 소스/드레인 이온주입공정 및 p0 이온주입공정시 주입된 p형 또는 n형 불순물 이온을 확산시켜 목표치 프로파일(profile)을 갖는 소스/드레인 영역과 p0 도핑영역을 형성한다.
이어서, 소스 및 드레인 영역(20) 및 플로팅 디퓨전 영역(20a)을 포함하는 전체 구조 상부에 PMD(Pre Metal Dielectric)(21)로서 TEOS(Tetra Ethyl Ortho Silicate)막, BPSG(Boron Phosphorus Silicate Glass)막을 순차적으로 증착한 후 N2 분위기에서 리플로우(reflow)시켜 평탄화한다.
이어서, 메탈컨택(미도시) 및 제1 금속배선(22)을 형성한 후 제1 금속배선 (22) 상에 IMD(Inter Metal Dielectric)(23)를 형성한 다음, 복수의 제2 금속배선(24)을 형성한다. 이때, 제1 및 제2 금속배선(22, 24)은 포토 다이오드(PD)로의 광투과를 위해 포토 다이오드(PD)와 중첩되지 않도록 형성되며, 그 수는 제한되지 않는다.
이어서, 제2 금속배선(24)을 포함한 전면에 보호막(25)을 형성하여 일반 CMOS 로직공정을 완료한다.
이어서, 칼라 이미지를 구현하기 위하여 보호막(25) 상에 3가지 종류의 칼라필터(26)를 형성한 후 평탄화를 위한 평탄화층으로서 OCL(Over Coating Layer)층(27)을 형성한 다음, 광집속도를 향상시키기 위한 마이크로 렌즈(micro lens)(28)를 형성한다.
그러나, 상기에서 설명한 종래기술에 따른 CMOS 이미지 센서의 제조공정에서는 LDD 이온주입공정 전에 실시되는 첫번째 p0 이온주입공정시 포토(photo) 공정과 스트립(strip) 공정을 수행해야 하기 때문에 공정이 복잡해지는 문제가 발생된다. 즉, p0 확산층을 형성하기 위하여 도 3에 도시된 바와 같은 개구부를 갖는 이온주입마스크(MK)를 형성하기 위한 포토 공정과, 이온주입공정 후 상기 이온주입마스크(MK)를 제거하기 위한 스트립 공정을 실시하여야 하기 때문에 그 만큼 공정이 복잡해진다.
따라서, 본 발명은 상기한 문제점을 해결하기 위해 안출된 것으로서, 공정을 단순화하면서 NMOS 트랜지스터의 Ioff(오프 전류) 및 Bvdss(항복특성)을 향상시키고, PMOS 트랜지스터의 Idsat(포화전류)를 개선시킬 수 있는 CMOS 이미지 센서의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 제1 도전형의 제1 확산층과 게이트 전극이 형성된 기판을 제공하는 단계와, 이온주입마스크없이 블랭켓으로 이온주입공정을 실시하여 상기 제1 확산층과 상기 게이트 전극의 양측으로 노출된 상기 기판 내에 제2 도전형의 제2 확산층을 형성하는 단계와, 상기 제2 확산층이 형성된 영역 중 상기 게이트 전극의 양측으로 노출된 영역에 LDD 영역을 형성하는 단계와, 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 상기 LDD 영역과 대응되는 영역에 상기 LDD 영역보다 깊은 소스 및 드레인 영역을 형성하는 단계와, 상기 제2 확산층이 형성된 영역에 상기 제2 도전형의 제3 확산층을 형성하는 단계를 포함하는 시모스 이미지 센서의 제조방법을 제공한다.
상기 제2 확산층은 상기 제3 확산층보다 저농도로 형성한다.
상기 이온주입공정은 BF2를 이용하여 1.0E12~4.0E12atoms/cm2의 도즈량으로 실시한다.
상기 이온주입공정은 10~50KeV 이온주입에너지에서 실시한다.
상기 스페이서는 에치백 공정으로 형성한다.
상기 에치백 공정은 상기 제2 확산층이 일정 깊이로 과도식각되도록 실시한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 4a 내지 도 4g는 본 발명의 실시예에 따른 CMOS 이미지 센서의 제조방법을 설명하기 위하여 도시한 단면도이다. 여기서는 설명의 편의를 위해 포토 다이오드(PD), 트랜스퍼 트랜지스터(Tx), 리셋 트랜지스터(Rx) 및 드라이브 트랜지스터(Dx)만 도시하였다.
먼저, 도 4a에 도시된 바와 같이, 고농도의 p형 불순물이 도핑된 p++ 기판(111) 상에 비교적 저농도 p형 불순물이 도핑된 p-에피층(112)을 성장시켜 형성한 다.
이어서, STI 공정을 실시하여 소자 분리용 트렌치(미도시)를 형성하고, 채널 스톱 이온주입공정을 실시하여 채널 스톱영역(미도시)을 형성한 후 트렌치가 매립되는 소자 분리막(113)을 형성한다. 이때, 소자 분리막(113)은 매립특성이 우수한 HDP(High Density Plasma) 산화막 또는 에피텍시얼 성장(epitaxial growth)된 폴리 실리콘막으로 형성한다.
이어서, 웰 이온주입공정을 실시하여 웰 영역(114)을 형성하고, 문턱전압 조절을 위해 선택적으로 p형 또는 n형 불순물을 주입하여 p형 또는 n형 영역(미도시)을 형성한다.
이어서, 트랜지스터(Tx, Rx, Dx)의 게이트 전극(117a, 117b, 117c)을 형성한다. 이때, 게이트 전극(117a, 117b, 117c)은 게이트 절연막(115)과 폴리 실리콘막(116)의 적층 구조로 형성한다. 또한, 폴리 실리콘막(116) 상부에는 텅스텐 실리사이드막이 더 형성될 수 있다.
이어서, 도 4b에 도시된 바와 같이, n- 이온주입마스크(미도시)를 이용한 n- 이온주입공정을 실시하여 트랜스퍼 트랜지스터(Tx)의 일측으로 노출되는 p-에피층(112) 내에 깊은 n- 확산층(118)을 형성한다.
이어서, n- 이온주입공정시 플라즈마에 의해 손상을 입은 기판(111)의 표면을 보상하기 위하여 큐어링(curing) 공정을 실시하여 기판(111) 표면 상에 산화막(미도시)을 성장시킨다.
이어서, 이온주입마스크없이 블랭켓(blanket)으로 웨이퍼 전면에 첫번째 p0 이온주입공정(119)을 실시하여 게이트 전극(117a, 117b, 117c)의 양측으로 노출되는 영역 내에 p0 확산층(120)을 형성한다. 이때, 첫번째 p0 이온주입공정(119)은 BF2를 이용하여 1.0E12~4.0E12atoms/cm2의 도즈량으로 10~50KeV의 이온주입에너지에서 실시한다.
이어서, 도 4c에 도시된 바와 같이, LDD 이온주입마스크(미도시)를 이용한 LDD 이온주입공정을 실시하여 게이트 전극(117a, 117b, 117c)의 양측으로 노출되는 영역에 내에 LDD 영역(121)을 형성한다.
이어서, 도 4d에 도시된 바와 같이, 게이트 전극(117a, 117b, 117c)을 포함하는 전체 구조 상부의 단차를 따라 실리콘 산화막(122)과 실리콘 질화막(123)을 순차적으로 증착한다.
이어서, 도 4e에 도시된 바와 같이, 에치백(etch back) 공정(124)을 실시하여 실리콘 질화막(123) 및 실리콘 산화막(122)을 식각하여 각 게이트 전극(117a, 117b, 117c)의 양측벽에 스페이서(125)를 형성한다. 이때, 에치백 공정(124) 시 노출되는 p0 확산층(120)과 LDD 영역(121)을 일정깊이로 과도식각하여 동도면과 같은 프로파일을 형성한다. 여기서, 과도식각에 의한 손실두께(T)는 400~600Å, 바람직하게는 500Å로 한다.
이어서, 도 4f에 도시된 바와 같이, 소스/드레인 이온주입공정을 실시하여 게이트 전극(117a, 117b, 117c)의 양측으로 노출되는 영역에 고농도로 n+ 소스/드레인 영역(126)을 형성한다. 이때, 소스/드레인 영역(126)은 LDD 영역(121)보다 깊게 형성된다.
이어서, 도 4g에 도시된 바와 같이, 두번째 p0 이온주입마스크(미도시)를 이용한 p0 이온주입공정을 실시하여 n- 확산층(18) 내에 p0 확산층(120)보다 깊은 po 확산층(126)을 형성한다. 이때, po 확산층(126)은 po 확산층(120)보다 고농도로 형성한다.
이어서, RTP(Rapid Temperature Process) 또는 RTA(Rapid Temperature Process) 공정을 실시하여 소스/드레인 이온주입공정 및 p0 이온주입공정시 주입된 p형 또는 n형 불순물 이온을 확산시켜 목표치 프로파일(profile)을 갖는 소스/드레인 영역과 p0 도핑영역을 형성한다.
이어서, 일반적인 공정을 진행하여 CMOS 이미지 센서의 제조공정을 완료한다.
상기에서 설명한 바와 같이, 본 발명에서는 첫번째 p0 이온주입공정(119)을 이온주입마스크없이 블랭켓으로 실시함에 따라 n-확산층(118) 뿐만 아니라, 게이트 전극(117a, 117b, 117c)의 양측으로 노출되는 영역에도 비교적 도핑농도가 낮은 p0 확산층(120)을 형성함으로써 트랜지스터의 파라미터(parameter)를 다음과 같이 개 선시킬 수 있다.
먼저, NMOS 트랜지스터(NMOS TR)의 경우에는 도 5에 도시된 바와 같이, p- 확산층(120)에 n- 도즈로 LDD 영역(121)을 형성함으로써 이 영역은 [n-]+[p-]가 된다. 이에 따라, n- LDD 도즈에 대한 카운터 도핑 이펙트(counter doping effect)를 얻을 수 있고, 파라미터 중 Idsat은 소폭 열화되나, Ioff는 감소시키고 Bvdss는 크게 개선시켜 펀치쓰루(punch through) 특성을 개선시킬 수 있다. 특히, p-웰에 형성되는 노말(normal) 트랜지스터보다 p-에피층에 형성되는 네이티브(native) 트랜지스터에서 효과는 크다.
한편, PMOS 트랜지스터(PMOS TR)의 경우에는 도 6에 도시된 바와 같이, p- 확산층(120)에 p- 도즈로 LDD 영역(121)을 형성함으로써 이 영역은 [p-]+[p-]가 된다. 이에 따라, p- LDD 영역을 강화시키고, 파라미터 중 Idsat(또는 전류 구동특성)를 개선시킬 수 있으나, Ioff 또는 Bvdss 특성 열화 가능성은 존재한다. 그러나, 단위 화소 영역 내에는 PMOS 트랜지스터는 형성되지 않음에 따라 광특성 상의 악영향은 없다.
또한, 본 발명은 첫번째 p0 이온주입공정(119)을 이온주입마스크없이 블랭켓으로 실시함에 따라 별도의 포토 공정과 스트립 공정을 스킵할 수 있어 공정을 단순화할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, LDD 이온주입공정 전 첫번째 p0 이온주입공정을 이온주입마스크없이 블랭켓으로 실시함으로써 노말 NMOS 트랜지스터 또는 네이티브 NMOS 트랜지스터에서의 Ioff 및 Bvdss 특성을 개선시키고, PMOS 트랜지스터의 Idsat(또는, 전류 구동특성)를 개선시킬 수 있다. 또한, 포토 공정과 스트립 공정을 스킵할 수 있어 공정을 단순화하여 원가를 절감시킬 수 있다.

Claims (7)

  1. 제1 도전형의 제1 확산층과 게이트 전극이 형성된 기판을 제공하는 단계;
    이온주입마스크없이 블랭켓으로 이온주입공정을 실시하여 상기 제1 확산층과 상기 게이트 전극의 양측으로 노출된 상기 기판 내에 제2 도전형의 제2 확산층을 형성하는 단계;
    상기 제2 확산층이 형성된 영역 중 상기 게이트 전극의 양측으로 노출된 영역에 LDD(Lightly Doped Drain) 영역을 형성하는 단계;
    상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계;
    상기 LDD 영역과 대응되는 영역에 상기 LDD 영역보다 깊은 소스 및 드레인 영역을 형성하는 단계; 및
    상기 제1 확산층이 형성된 영역에 상기 제2 확산층보다 고농도로 상기 제2 도전형의 제3 확산층을 형성하는 단계
    를 포함하는 시모스 이미지 센서의 제조방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 이온주입공정은 BF2를 이용하여 1.0E12~4.0E12atoms/cm2의 도즈량으로 실시하는 시모스 이미지 센서의 제조방법.
  4. 제 3 항에 있어서,
    상기 이온주입공정은 10~50KeV 이온주입에너지에서 실시하는 시모스 이미지 센서의 제조방법.
  5. 제 3 항에 있어서,
    상기 스페이서는 에치백 공정으로 형성하는 시모스 이미지 센서의 제조방법.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 제2 확산층은 상기 에치백 공정에 의해 400~600Å의 두께로 손실되도록 과도식각되는 시모스 이미지 센서의 제조방법.
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