KR100664863B1

KR100664863B1 - 집적도가 향상된 씨모스 이미지센서 및 그 제조 방법

Info

Publication number: KR100664863B1
Application number: KR1020040115912A
Authority: KR
Inventors: 황경진
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2004-12-30
Filing date: 2004-12-30
Publication date: 2007-01-03
Also published as: KR20060077117A

Abstract

본 발명은 집적도 및 해상도를 동시에 높일 수 있는 CMOS 이미지센서의 구조 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, λ1＞λ2＞λ3의 관계를 갖는 3가지의 칼라에 대한 이미지를 생성하기 위한 CMOS 이미지센서에 있어서, λ1에 해당하는 칼라의 이미지를 생성하기 위한 제1포토다이오드; 상기 제1포토다이오드 상부에 배치되며 λ2에 해당하는 칼라의 이미지를 생성하기 위한 제2포토다이오드; 및 상기 제2포토다이오드 상부에 배치되며 λ3에 해당하는 칼라의 이미지를 생성하기 위한 제3포토다이오드를 포함하는 CMOS 이미지센서를 제공한다.

또한, 본 발명은 CMOS 이미지센서 제조 방법을 제공한다.

CMOS 이미지센서, 포토다이오드, 적층 구조, 실리콘층.

Description

집적도가 향상된 씨모스 이미지센서 및 그 제조 방법{CMOS IMAGE SENSOR WITH IMPROVED INTEGRATION AND METHOD FOR FABRICATION THEREOF}

도 1은 하나의 단위 화소에 4개의 트랜지스터를 포함하는 CMOS 이미지센서의 단위 화소를 도시한 회로도.

도 2는 도 1의 구조를 갖는 CMOS 이미지센서를 개략적으로 도시한 평면도.

도 3은 3개의 칼라를 모두 포함하기 위한 최소한의 단위 화소의 배열을 도시한 평면도.

도 4는 본 발명의 일실시예에 따른 4개의 트랜지스터와 1개의 포토다이오드를 단위 화소로 갖는 3개의 단위 화소를 도시한 CMOS 이미지센서의 평면도.

도 5a 내지 도 5f는 본 발명의 일실시예에 따른 이미지센서 제조 공정을 도시한 단면도.

도 6은 본 발명의 일실시예에 따른 3개의 단위 화소를 도시한 CMOS 이미지센서의 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

100 : 기판 101 : 소자분리막

102 : 게이트 절연막 103 : 게이트 전도막

104 : n1-영역 105 : 스페이서

106a, 106b, 106c : 소스/드레인 접합 107 : P10영역

108 : 제1절연막 109 : 제1실리콘층

110 : 제2절연막 111 : n2-영역

112 : P20영역 113, 118 : 불순물 영역

114 : 제2실리콘층 115 : 제3절연막

116 : n3-영역 117 : P30영역

119 : 제5절연막 120a ∼ 120d : 메탈 콘택

121a ∼ 121c : 메탈라인 122 : 보호용 절연막

123 : 평탄화용 절연막 124 : 마이크로렌즈

본 발명은 CMOS 이미지센서에 관한 것으로 특히, 단위화소를 이루는 3개의 트랜지스터 군에서 3개의 서로 다른 파장의 빛을 수광하도록 적층 구조로 배치된 포토다이오드를 평면적으로 공유하도록 배치함으로써, 고집적도 및 고화질을 이룰 수 있는 CMOS 이미지센서 및 그 제조 방법에 관한 것이다.

이미지센서는 광학 영상(Optical image)을 전기 신호로 변환시키는 반도체소 자이며, 이미지센서는 크게 전하결합소자(Charge Coupled Device; 이하 CCD라 함)와 CMOS(Complementary MOS; 이하 CMOS라 함) 이미지센서로 이루어진다.

CCD는 개개의 MOS(Metal Oxide Semiconductor) 캐패시터가 서로 매우 근접하도록 배치되어 있고, 전하 캐리어가 캐패시터에 저장되고 이송되는 방식의 소자이다.

반면, CMOS 이미지센서는 반도체의 CMOS 공정을 적용하여 하나의 단위 화소에 하나의 포토다이오드와 3개 또는 4개 등의 단위 화소 구동을 위한 트랜지스터를 포함한다. CMOS 이미지센서는 제어회로(Control circuit) 및 신호처리회로(Signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하며, 화소 수만큼 구동을 위한 MOS 트랜지스터들을 만들고, 이들을 이용하여 차례차례 출력(Output)을 검출하는 스위칭 방식을 채용하는 소자이다.

이러한 다양한 이미지센서를 제조함에 있어서, 이미지센서의 감광도(Photo sensitivity)를 증가시키기 위한 노력들이 진행되고 있으며, 그 중 하나가 집광기술이다. 예컨대, CMOS 이미지센서는 빛을 감지하는 포토다이오드와 감지된 빛을 전기적 신호로 처리하여 데이터화하는 CMOS 로직회로부분으로 구성되어 있으며, 광감도를 높이기 위해서는 전체 이미지센서 면적에서 포토다이오드의 면적이 차지하는 비율(이를 통상 Fill Factor"라 한다)을 크게 하려는 노력이 진행되고 있다.

도 1은 하나의 단위 화소에 4개의 트랜지스터를 포함하는 CMOS 이미지센서의 단위 화소(Unit Pixel)를 도시한 회로도이다.

도 1에 도시된 단위 화소는, 광감도(Sensitivity)를 높이고 단위 화소 간의 크로스 토크(Cross talk) 효과를 줄이기 위하여 서브미크론(Sub-micron) CMOS 에피(Epi) 공정이 적용되었다.

도 1을 참조하면, 이미지센서의 단위 화소는, PNP, PNPN 등의 구조를 이루며, 빛을 입력받아 이에 해당하는 만큼 전자-정공 쌍 즉, 광전하(Photogenerated Charge)을 형성하는 포토다이오드(PD)와, 턴-온 동작에 따라 포토다이오드에 축적된 광전하를 플로팅 확산노드(FD)로 전달하기 위해 트랜스퍼 트랜지스터(Tx)와, 트랜스퍼 트랜지스터(Tx)의 턴-온 동작에 의해 전달된 광전하를 전달받는 플로팅 확산노드(FD)와, 리셋 신호에 따라 플로팅 확산노드(FD)를 전원전압(VDD) 레벨로 리셋시키기 위한 리셋 트랜지스터(Rx)와, 플로팅 확산노드(FD)로 부터 전달되는 광전하에 해당하는 전기 신호에 따라 턴-온되는 양이 달라지며, 이에 따라 광전하의 양에 비례하는 전기 신호를 출력하는 드라이브 트랜지스터(Dx)와, 셀렉트 신호의 제어를 받아 턴-온되며 드라이브 트랜지스터(Dx)를 통해 출력되는 단위 화소의 신호를 출력하기 위한 셀렉트 트랜지스터(Sx)를 구비하여 구성된다.

예컨대, 셀렉트 트랜지스터(Sx)는 로우 셀렉트 신호에 의해 게이트가 제어되며, 자신의 소스단을 통해 칼럼라인(Col)으로 단위 화소의 신호를 출력한다.

상기한 구조에서 알 수 있듯이 하나의 단위화소는 4개의 트랜지스터와 한개의 포토다이오드를 포함한다.(한편, 3개의 트랜지스터와 하나의 포토다이오드를 포함하는 경우도 있다.)

도 2는 도 1의 구조를 갖는 CMOS 이미지센서를 개략적으로 도시한 평면도이다.

도 2를 참조하면, 액티브 영역(ACT)이 정방형의 포토다이오드(PD) 영역으로부터 좌측으로 90° 꺾인 후 라인 형태로 확장되도록 배치되어 있고, 액티브 영역(ACT)의 정방형 영역에 포토다이오드(PD)가 형성되어 있다. 액티브 영역(ACT)에 소스/드레인을 갖는 트랜스퍼 트랜지스터(Tx)와 리셋 트랜지스터(Rx)와 드라이브 트랜지스터(Dx) 및 셀렉트 트랜지스터(Sx)가 일정 간격으로 배치되어 있다. 따라서, 하나의 단위 화소는 4개의 트랜지스터와 하나의 포토다이오드가 평면적으로 4각형(또는 다각형)의 형상을 갖는다.

도 2에서는 특정 파장대의 빛만을 통과시키는 하나의 칼라필터 하부의 단위 화소에서 액티브 영역(ACT)과 4개의 트랜지스터를 이루는 게이트만을 도시하였으나, 실제 단위 화소의 동작을 위해서는 소스/드레인 접합과 메탈 콘택과 메탈라인 및 비아 콘택 등을 포함하여야 한다.

이처럼 하나의 단위 화소는 단일 칼라 필터를 사용하여 단일 칼라의 이미지를 얻는다.

도 3은 3개의 칼라를 모두 포함하기 위한 최소한의 단위 화소의 배열을 도시한 평면도이다.

도 3을 참조하면, 레드(R) 칼라의 이미지를 얻기 위한 제1화소(U/C1)와, 그린(G) 칼라의 이미지를 얻기 위한 제2 및 제3화소(U/C2, U/C3)와, 블루(B) 칼라의 이미지를 얻기 위한 제4화소(U/C4)가 2*2의 구조로 배열되어 있으며, 각각의 단위 화소는 4개의 트랜지스터와 1개의 포토다이오드를 포함하고 있다.

도 3에 도시된 바와 같이, 하나의 화소에서 하나의 칼라에 대한 이미지 만을 얻고, 이웃하는 다른 칼라의 단위 화소의 데이타를 이용하여 보간함으로써, 해당 화소에 대한 3가지의 칼라를 얻었다.

따라서, 이를 위해서는 최소 3개 이상(3∼9)의 단위 화소가 있어야 이미지센서가 모든 가시광선 영역 즉, 자연색에 대한 이미지를 전기적으로 변환할 수 있다.

이는 현재 CMOS 이미지센서의 집적도 및 해상도 측면에서 가장 큰 취약점이다.

상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, 집적도 및 해상도를 동시에 높일 수 있는 CMOS 이미지센서의 구조 및 그 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, λ1＞λ2＞λ3의 관계를 갖는 3가지의 칼라에 대한 이미지를 생성하기 위한 CMOS 이미지센서에 있어서, λ1에 해당하는 칼라의 이미지를 생성하기 위한 제1포토다이오드; 상기 제1포토다이오드 상부에 배치되며 λ2에 해당하는 칼라의 이미지를 생성하기 위한 제2포토다이오드; 및 상기 제2포토다이오드 상부에 배치되며 λ3에 해당하는 칼라의 이미지를 생성하기 위한 제3포토다이오드를 포함하는 CMOS 이미지센서를 제공한다.

또한, 상기 목적을 달성하기 위하여 본 발명은, λ1＞λ2＞λ3의 관계를 갖 는 3가지의 칼라에 대한 이미지를 생성하기 위한 CMOS 이미지센서에 있어서, 제1도전형의 실리콘 기판에 형성되며, λ1의 칼라 이미지 생성을 위한 제1포토다이오드; 상기 기판에 형성된 복수의 트랜지스터; 상기 제1포토다이오드 상에 형성된 제1도전형의 제1실리콘층; 상기 제1실리콘층에 형성되며, λ2의 칼라 이미지 생성을 위한 제2포토다이오드; 상기 제2포토다이오드 상에 형성된 제1도전형의 제2실리콘층; 및 상기 제2실리콘층에 형성되며, λ3의 칼라 이미지 생성을 위한 제3포토다이오드를 포함하는 CMOS 이미지센서를 제공한다.

또한, 상기 목적을 달성하기 위하여 본 발명은, λ1＞λ2＞λ3의 관계를 갖는 3가지의 칼라에 대한 이미지를 생성하기 위한 CMOS 이미지센서 제조 방법에 있어서, 제1도전형의 실리콘 기판에 λ1의 칼라 이미지 생성을 위한 제1포토다이오드를 형성하는 단계; 상기 제1포토다이오드가 형성된 전면에 제1절연막을 형성하는 단계; 상기 제1절연막 상에 복수의 트랜지스터를 형성하는 단계; 상기 복수의 트랜지스터가 형성된 전면에 제2포토다이오드 및 제3포토다이오드를 합한 두께보다 두껍게 제2절연막을 형성하는 단계; 상기 제2절연막을 선택적으로 식각하여 적어도 상기 제1포토다이오드 상부를 노출시키는 단계; 상기 노출된 영역에 소정의 두께로 제1도전형의 제1실리콘층을 형성하는 단계; 상기 제1실리콘층에 제2포토다이오드를 형성하는 단계; 상기 제2포토다이오드 상에 제3절연막을 형성하는 단계; 상기 제3절연막 상에 소정의 두께로 제1도전형의 제2실리콘층을 형성하는 단계; 및 상기 제2실리콘층에 제3포토다이오드를 형성하는 단계를 포함하는 CMOS 이미지센서 제조 방법을 제공한다.

본 발명은 평면상으로 3개의 단위 화소를 합쳐 놓은 모양을 갖도록 포토다이오드를 적층 구조로 배치하고, 각각의 트랜지스터는 최하부의 포토다이오드와 동일한 평면 상에 배치한다.

이는 가시광선의 각 파장(R, G, B)이 실리콘의 깊이에 따라서 광효율이 다르다는 점을 이용한 것이다. 본 발명은 이와 같이 각 파장에 반응하는 포토다이오드를 수직 방향으로 3개로 나누어서 전기적으로 변환하도록 설계한다. 기존의 수평 방향으로 4개의 화소들이 각각의 칼라 필터를 이용하여 각각의 파장에 대하여 전기적으로 반응하는 방식에 비하여 본 발명은 수직적으로 3개의 포토다이오드를 배치하여 칼라필터를 사용하지 않고 가시광선이 실리콘의 깊이에 따라서 전기적인 신호를 생성할 수 있도록 함으로써, CMOS 이미지센서의 집적도를 2 ∼ 3배 정도 증가시킨다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.

도 4는 본 발명의 일실시예에 따른 4개의 트랜지스터와 1개의 포토다이오드를 단위 화소로 갖는 3개의 단위 화소를 도시한 CMOS 이미지센서의 평면도이다.

여기서는 3가지의 칼라 예컨대, RGB 또는 YMgCy 중 RGB를 빛의 3원색으로 하여 설명하는 바, λ1(R)＞λ2(G)＞λ3(B)의 관계를 갖는다.

도 4를 참조하면, λ1에 해당하는 칼라의 이미지를 생성하기 위한 제1포토다 이오드(PD1)가 최하부에 배치되어 있으며, 제1포토다이오드(PD1) 상부에 λ2에 해당하는 칼라의 이미지를 생성하기 위한 제2포토다이오드(PD2)가 배치되어 있으며, 제2포토다이오드(PD2) 상부에 λ3에 해당하는 칼라의 이미지를 생성하기 위한 제3포토다이오드(PD3)가 배치되어 있다.

제1포토다이오드(PD1)와 단위 화소를 이루기 위한 제1트랜스퍼 트랜지스터(Tx1)와 제1리셋 트랜지스터(Rx1)와 제1드라이브 트랜지스터(Dx1) 및 제1셀렉트 트랜지스터(Sx1)가 제1포토다이오드(PD1)와 동일 평면상에 집적되어 있다.

또한, 제2포토다이오드(PD2)와 단위 화소를 이루기 위한 제2트랜스퍼 트랜지스터(Tx2)와 제2리셋 트랜지스터(Rx2)와 제2드라이브 트랜지스터(Dx2) 및 제2셀렉트 트랜지스터(Sx2)가 제1포토다이오드(PD1)와 동일 평면상에 집적되어 있으며, 제3포토다이오드(PD3)와 단위 화소를 이루기 위한 제3트랜스퍼 트랜지스터(Tx3)와 제3리셋 트랜지스터(Rx3)와 제3드라이브 트랜지스터(Dx3) 및 제3셀렉트 트랜지스터(Sx3)가 제1포토다이오드(PD1)와 동일 평면상에 집적되어 있다.

한편, 하나의 단위 화소에 3개의 트랜지스터(리셋 트랜지스터, 드라이브 트랜지스터, 셀렉트 트랜지스터)를 갖는 구조의 경우 각 트랜스터 트랜지스터(Tx1, Tx2, Tx3)가 생략될 것이다.

즉, 각 포토다이오드(PD1 ∼ PD3)에서 빛을 받아 형성된 전자를 다루는 모든 트랜지스터들은 제1포도다이오드(PD1)와 같이 실리콘 기판 상에 형성된다.

따라서, 실리콘 기판이 P형의 도전형이고, 모든 트랜지스터들이 NMOS 트랜지스터일 때, 제2포토다이오드(PD2)와 제3포토다이오드(DP3)는 각각 제2트랜스퍼 트 랜지스터(Tx2)의 소스와 제3트랜스퍼 트랜지스터(Tx3)의 소스와 메탈 콘택을 통해 연결된다.

PD1 ∼ PD3의 3개의 포토다이오드를 수직적으로 배치한 이유는 마이크로렌즈를 통해 들어 온 각 파장대의 빛이 실리콘 내의 각기 다른 깊이에서 전자-정공 쌍(Electron-Hole pair)을 생성하기 때문에 칼라 필터를 사용하지 않고 각 포토다이오드 PD1 ∼ PD3로써 각기 다른 파장(λ1(R)＞λ2(G)＞λ3(B))에 대한 전기적 신호를 검출할 수 있기 때문이다.

보다 자세히 설명하면, 블루(B) 계열의 파장(λ3)의 빛은 실리콘 기판 표면으로부터 약 500Å 이내에서 흡수되어 전자-정공 쌍을 생성시키고, 그린(G) 계열의 파장(λ2)의 빛은 500Å ∼ 1000Å, 레드(R) 계열의 파장(λ1)의 빛은 1000Å ∼ 2㎛의 깊이에서 전자-정공 쌍을 생성시킨다.

따라서, 블루(B)와 같이 짧은 파장(λ3)의 빛은 실리콘 기판으로부터 가장 상층에 위치한 제3포토다이오드(PD3)에서 전기적 신호로 검출하고, 그린(G)과 같은 중간 파장(λ2)의 빛은 중간 층에 위치한 제2포토다이오드(DP2)에서 검출하며, 레드(R)와 같이 긴 파장(λ1)을 갖는 가식광선은 최하부에 위치한 제1포토다이오드(PD1)에서 검출한다.

이 때, 제3포토다이오드(PD3)와 제2포토다이오드(PD2)는 각각 400Å ∼ 600Å의 두께를 가지며, 제1포토다이오드(PD1)는 15000Å ∼ 20000Å의 두께를 갖도록 한다. 한편, 상기한 두께는 실제 포토다이오드의 두께가 아닌 중간에 삽입된 층을 포함한 두께이다.

제1포토다이오드(PD1)와 제2포토다이오드(PD2) 사이 및 제2포토다이오드(PD2)와 제3포토다이오드(PD3) 사이에는 각 포토다이오드 간을 격리시키기 위한 얇은 절연막이 배치된다. 이 절연막은 50Å ∼ 300Å의 두께를 가지며, 광 투광 특성이 우수하여야 한다.

도 6은 본 발명의 일실시예에 따른 3개의 단위 화소를 도시한 CMOS 이미지센서의 단면도이다.

도 6을 참조하면, 고농도 P형(P++) 영역과 그 상부의 P형 에피층(P-epi)이 적층된 구조를 갖는 실리콘 기판(100)이 제공되며, 기판(100)에는 국부적으로 STI(Shallow Trench Isolation) 구조의 소자분리막(101)이 형성되어 있으며, 실리콘 기판(100)에는 가장 긴 파장(λ1)의 칼라 이미지 생성을 위한 제1포토다이오드(PD1)가 형성되어 있다.

기판(100) 상에는 게이트 절연막(102)이 형성되어 있으며, 게이트 절연막(102) 상에는 게이트 전도막(103)이 패터닝되어 제1 및 제2트랜스퍼 트랜지스터(Tx1, Tx2)의 게이트를 이룬다.

게이트 절연막(102)은 게이트 절연막으로서의 역할 뿐만 아니라 제2포토다이오드(PD1)와 제2포토다이오드(DP2)를 서로 격리시키는 역할을 한다. 따라서, 게이트 절연막(102)은 광 투과도가 높은 산화막 계열의 물질을 사용하며 50Å ∼ 300Å의 두께를 갖도록 한다.

제1포토다이오드(PD1)는 게이트 전도막(103)의 일측에 얼라인되며 깊은 이온주입에 의해 형성되는 N형 불순물 영역(104, 이하 n1-영역이라 함)과 얕은 이온주입에 의해 스페이서(105)에 얼라인되도록 n1-영역(104) 상에 형성된 P형 불순물 영역(107, 이하 P10영역이라 함)으로 이루어진다.

하나의 단위 화소에 4개의 트랜지스터를 포함하는 경우, 도 4의 평면도에 도시된 바와 같이 제1포토다이오드(PD1)와 단위 화소를 이루기 위한 제1트랜스퍼 트랜지스터(Tx1)와 제1리셋 트랜지스터(Rx1)와 제1드라이브 트랜지스터(Dx1) 및 제1셀렉트 트랜지스터(Sx1)가 제1포토다이오드(PD1)와 동일 평면상에 집적될 것이며, 제2포토다이오드(PD2)와 단위 화소를 이루기 위한 제2트랜스퍼 트랜지스터(Tx2)와 제2리셋 트랜지스터(Rx2)와 제2드라이브 트랜지스터(Dx2) 및 제2셀렉트 트랜지스터(Sx2)가 제1포토다이오드(PD1)와 동일 평면상에 집적될 것이며, 제3포토다이오드(PD3)와 단위 화소를 이루기 위한 제3트랜스퍼 트랜지스터(Tx3)와 제3리셋 트랜지스터(Rx3)와 제3드라이브 트랜지스터(Dx3) 및 제3셀렉트 트랜지스터(Sx3)가 제1포토다이오드(PD1)와 동일 평면상에 집적될 것이다.

아울러, 상부에 형성되는 제2포토다이오드(PD)와 제3포토다이오드(PD)는 각각 메탈 콘택(120a ∼ 120d)을 통해 해당 단위 화소의 트랜지스터와 연결된다.

여기서, 도면부호 '106a'는 제1트랜스퍼 트랜지스터(Tx1)의 소스 즉, 제1플 로팅 센싱노드이며, 도면부호 '106b'는 제2트랜스퍼 트랜지스터(Tx2)의 소스 즉, 제2플로팅 센싱노드이며, 도면부호 '106c'는 제2트랜스퍼 트랜지스터(Tx2)의 드레인이다.

복수의 트랜지스터가 형성된 전면에 제1절연막(108)이 형성되어 있다. 제1절연막(108)으로는 실리콘 산화막 계열의 절연막을 사용하며, 후속 실리콘 형성시 제2 및 제2포토다이오드(PD2, PD3)가 형성되는 이외의 영역에서의 실리콘이 형성되는 것을 방지하기 위한 것이다.

아울러, 제1절연막(108)은 제2포토다이오드(PD)와 제3포토다이오드(PD)의 두께 보다는 두꺼워야 한다.

제1절연막(108)이 식각되어 오픈된 영역에 일정 두께 예컨대, 500Å ∼ 2000Å의 P형의 제1실리콘층(109)이 형성되어 있으며, 제1실리콘층(109)에는 λ2의 칼라 이미지 생성을 위한 제2포토다이오드(PD2)가 형성되어 있다.

제2포토다이오드(PD2)는 깊은 이온주입에 의해 형성되는 N형 불순물 영역(111, 이하 n2-영역이라 함)과 얕은 이온주입에 의해 n2-영역(111) 상의 제1실리콘층(109)에 형성된 P형 불순물 영역(112, 이하 P20영역이라 함)으로 이루어진다.

제2포토다이오드(PD2)로부터 생성된 광전하를 제2트랜스퍼 트랜지스터(Tx2)의 소스(106b)로 전달하기 위한 불순물 영역(113)이 n2-영역(111)과 접하도록 제1실리콘층(109)에 형성되어 있다.

제2포토다이오드(PD2)의 P20영역(112) 상에는 제1포토다이오드(PD1)와 제2포토다이오드(PD2)를 격리시키기 위한 제2절연막(110)이 형성되어 있다. 제2절연막 (110)은 광 투과도가 높은 산화막 계열의 물질을 사용하며 50Å ∼ 300Å의 두께를 갖도록 한다.

제1절연막(108)이 식각되어 오픈된 영역의 제2절연막(110) 상에 일정 두께 예컨대, 500Å ∼ 2000Å의 P형의 제2실리콘층(114)이 형성되어 있으며, 제2실리콘층(114)에는 λ3의 칼라 이미지 생성을 위한 제3포토다이오드(PD3)가 형성되어 있다.

제3포토다이오드(PD3)는 깊은 이온주입에 의해 형성되는 N형 불순물 영역(116, 이하 n3-영역이라 함)과 얕은 이온주입에 의해 n3-영역(116) 상의 제2실리콘층(114)에 형성된 P형 불순물 영역(117, 이하 P30영역이라 함)으로 이루어진다.

제3포토다이오드(PD3)로부터 생성된 광전하를 제3트랜스퍼 트랜지스터(도시하지 않음)의 소스로 전달하기 위한 불순물 영역(118)이 n3-영역(118)과 접하도록 제2실리콘층(114)에 형성되어 있다.

제3포토다이오드(PD3)의 P30영역(117) 상에는 제3포토다이오드(PD3)와 그 상부를 격리시키기 위한 제3절연막(115)이 형성되어 있다. 제3절연막(115)은 광 투과도가 높은 산화막 계열의 물질을 사용하며 50Å ∼ 300Å의 두께를 갖도록 한다.

기타의 모든 멀티 레이어의 두께를 감안하였을 경우 각 포토다이오드를 이루는 영역의 두께의 예를 살펴본다.

P10영역 및 n1-영역의 깊이는 200Å ∼ 1500Å으로 하고, P20영역 및 n2-영역의 깊이는 150Å ∼ 400Å으로 하며, P30영역 및 n3-영역의 깊이는 0Å ∼ 500Å으로 한다.

한편, 각 P0영역은 수직으로 100Å ∼ 500Å의 깊이를 갖도록 하는 것이 바람직하다.

또한, 각 n-영역의 평균 불순물 농도는 1E18 atoms/㎤ ∼ 9E18 atoms/㎤로 하며, 각 P0영역의 평균 불순물 농도는 1E18 atoms/㎤ ∼ 9E18 atoms/㎤로 한다.

제1절연막(108) 및 제4절연막(115) 상에는 제1 ∼ 제3포토다이오드(PD1 ∼ PD3) 이외의 영역으로 광이 입사하는 것을 차단하기 위한 광차단용 제5절연막(119)이 형성되어 있다. 제5절연막(119)은 절연 특성을 가지면서 광 차단 특성을 가져야 한다.

제5절연막(119)이 식각되어 제1 ∼ 제3포토다이오드(PD1 ∼ PD3) 상부를 노출시키고 있다. 제5절연막(119)과 제1절연막(108) 및 게이트 절연막(102)이 식각되어 제1트랜스퍼 트랜지스터(Tx1)의 N형(n+)의 소스(106a)를 노출시키고 있으며, 노출된 부분을 매립하는 메탈 콘택(120a)이 형성되어 있으며, 메탈 콘택(120a)은 그 상부의 메탈라인(121a)와 접속된다.

제5절연막(119)과 제2실리콘층(114)이 식각되어 불순물 영역(113)을 노출시키고 있으며, 노출된 부분을 매립하는 메탈 콘택(120b)이 형성되어 있다.

제5절연막(119)과 제1절연막(108) 및 게이트 절연막(102)이 식각되어 제2트랜스퍼 트랜지스터(Tx2)의 N형(n+)의 소스(106b)를 노출시키고 있으며, 노출된 부분을 매립하는 메탈 콘택(120c)이 형성되어 있으며, 메탈 콘택(120b)과 메탈 콘택(120c)은 그 상부의 메탈라인(121b)에 공통으로 접속된다.

제5절연막(119)과 제1절연막(108) 및 게이트 절연막(102)이 식각되어 제2트 랜스퍼 트랜지스터(Tx2)의 N형(n+)의 드레인(106c)를 노출시키고 있으며, 노출된 부분을 매립하는 메탈 콘택(120d)이 형성되어 있으며, 메탈 콘택(120d)은 그 상부의 메탈라인(121c)와 접속된다.

메탈라인(121a ∼ 121c) 상에는 보호용 절연막(122)과 평탄화용 절연막(123)이 형성되어 있으며, 평탄화용 절연막(123) 상에는 칼라필터 어레이 없이 마이크로렌즈가 형성되어 있다.

이하에서는 상기한 도 6의 구조를 갖는 이미지센서의 제조 공정을 첨부된 도면을 참조하여 살펴본다.

도 5a 내지 도 5f는 본 발명의 일실시예에 따른 이미지센서 제조 공정을 도시한 단면도이다.

도 5a에 도시된 바와 같이 고농도 P형(P++) 영역과 P형의 에피층(P-epi)이 적층된 구조를 갖는 P형의 기판(100)에 STI 구조의 소자분리막(101)을 형성한다.

게이트 절연막(102)과 게이트 전도막(103)을 차례로 증착한 다음, 게이트 전도막(103)을 선택적으로 식각하여 복수의 트랜지스터의 게이트전극을 형성한다.

여기서는 제1트랜스퍼 트랜지스터(Tx)와 제2트랜스퍼 트랜지스터(Tx2) 만이 도시된다.

게이트 절연막(102)은 산화막 계열을 절연막을 포함하며, 게이트 전도막(103)은 폴리실리콘막과 텅스텐막, 텅스텐 실리사이드 등이 단독 또는 적층된 구조를 포함한다. 게이트 절연막(102)은 50Å ∼ 300Å의 두께를 갖도록 한다.

깊은 이온주입 공정을 실시하여 게이트전극의 측면에 얼라인되는 포토다이오 드용 n1-영역(104)을 형성한다.

전면에 스페이서용 절연막을 증착한 다음, 전면식각을 통해 게이트전극의 측벽에 스페이서(105)를 형성한다.

얕은 이온주입 공정을 실시하여 n1-영역(104) 상의 기판(100) 표면 하부에 P10영역(107)을 형성하여 p10영역(107)/n1-영역(104의 적층 구조를 갖는 제1포토다이오드(PD1)를 형성한다.

제1포토다이오드(PD1)는 가장 긴 파장의 빛 예컨대, 레드(R) 또는 옐로우(Y) 칼라의 파장에 해당한다.

한편, 이온주입은 스크린막의 형성과 이온주입 마스크의 형성과 이온주입 마스크와 스크린막의 제거 및 이온주입 후의 불순물 확산을 위한 열처리 공정 등을 포함하나 도면의 간략화를 위해 생략한다.

P10영역(107) 형성을 위한 이온주입 전에 소스/드레인 형성을 위한 이온주입 공정을 실시하여 106a ∼ 106c의 소스/드레인 접합 영역을 형성한다.

트랜스퍼 트랜지스터와 리셋 트랜지스터를 제외한 대부분의 트랜지스터는 웰에 형성되고 LDD(Lightly Doped Drain) 구조를 가지므로, 스페이서(105) 형성 전에 LDD 구조 형성을 위한 추가의 이온주입 공정을 실시한다.

도 5b에 도시된 바와 같이, 전면에 제1절연막(108)을 형성한다.

제1절연막(108)은 실리콘 형성공정시 제2 및 제3포토다이오드가 형성되는 이외의 영역에서 실리콘이 형성되는 것을 방지하기 위한 것으로 실리콘 산화막 등의 산화막 계열의 절연막을 사용한다.

제1절연막(108)을 선택적으로 식각하여 적어도 제1포토다이오드(PD)를 노출시킨 다음, 노출된 부분에 제1실리콘층(109)을 형성한다. 이때, 제1실리콘층(109)은 증착공정을 통해 증착한 후 에치백(etch back) 공정을 통해 일정 두께로 식각하여 형성하거나, 또는 실리콘 시드층(seed layer)을 형성한 후 상기 시드층을 통해 성장시켜 형성할 수 있다.

제1실리콘층(109) 형성공정시 As 또는 P 등의 P형 불순물을 주입하여 P형의 도전형을 갖도록 하며, 500Å ∼ 2000Å의 두께로 형성한다.

도 5c에 도시된 바와 같이, 제1실리콘층(109) 상에 제2절연막(110)을 형성한다. 제2절연막(110)은 50Å ∼ 300Å의 두께를 갖도록 한다.

제2절연막(110)은 제2포토다이오드(PD2)와 제3포토다이오드를 격리시키는 역할을 하며 제2포토다이오드 형성시 스크린막의 역할을 할 수도 있다(별도의 스크린막을 사용할 수도 있다). 제2절연막(110)으로는 광 투과 특성이 우수한 실리콘 산화막 등의 산화막 계열의 절연막을 사용한다.

제1실리콘층(109)에 깊은 이온주입에 의한 n2-영역(111)과 얕은 이온주입에 의한 P20영역(112)을 형성하여 P20영역(112)/n2-영역(111)의 적층 구조를 갖는 제2포토다이오드(PD2)를 형성한다.

이어서, 이온주입 공정을 실시하여 n2-영역(111)과 접하도록 불순물 영역(113)을 형성한다.

불순물 영역(113)은 제2포토다이오드(PD2)에서 생성된 광전자를 제2트랜스퍼 트랜지스터(Tx2)의 소스(106b)로 전달하기 위한 메탈 콘택이 이루어지는 부분이다.

도 5d에 도시된 바와 같이, 제1절연막(108)이 식각되어 노출된 부분의 제2절연막(110) 상에 제2실리콘층(114)을 형성한다. 이때, 제2실리콘층(114)은 증착공정을 통해 증착한 후 에치백(etch back) 공정을 통해 일정 두께로 식각하여 형성하거나, 또는 실리콘 시드층(seed layer)을 형성한 후 상기 시드층을 통해 성장시켜 형성할 수 있다.

제2실리콘층(114) 형성공정시 As 또는 P 등의 P형 불순물을 주입하여 P형의 도전형을 갖도록 하며, 500Å ∼ 2000Å의 두께로 형성한다.

제2실리콘층(114) 상에 제3절연막(115)을 형성한다. 제2절연막(115)은 50Å ∼ 300Å의 두께를 갖도록 한다.

한편, 제2실리콘층(114) 형성공정시 제2절연막(115)의 두께까지 고려하여 공정을 진행할 수도 있고, 제2절연막(115) 증착 후 평탄화 공정을 통해 제2절연막(115)이 50Å ∼ 300Å의 두께를 갖도록 할 수도 있다.

제3절연막(115)은 제3포토다이오드(PD3)와 그 상부를 격리시키는 역할을 하며 제3포토다이오드 형성시 스크린막의 역할을 할 수도 있다(별도의 스크린막을 사용할 수도 있다). 제3절연막(115)으로는 광 투과 특성이 우수한 실리콘 산화막 등의 산화막 계열의 절연막을 사용한다.

제2실리콘층(114)에 깊은 이온주입에 의한 n3-영역(116)과 얕은 이온주입에 의한 P30영역(117)을 형성하여 P30영역(117)/n3-영역(116)의 적층 구조를 갖는 제3포토다이오드(PD3)를 형성한다.

이어서, 이온주입 공정을 실시하여 n3-영역(117)과 접하도록 불순물 영역(118)을 형성한다.

불순물 영역(118)은 제3포토다이오드(PD3)에서 생성된 광전자를 제3트랜스퍼 트랜지스터(도시하지 않음)의 소스로 전달하기 위한 메탈 콘택이 이루어지는 부분이다.

제1절연막(108) 및 제4절연막(115) 상에 광 차단용 제5절연막(119)을 형성한 다음, 선택적으로 식각하여 제1 ∼ 제3포토다이오드(PD1 ∼ PD3)의 상부를 노출시 킨다.

제1절연막(108)은 제1 ∼ 제3포토다이오드(PD1 ∼ PD3) 이외의 영역으로 광이 입사하는 것을 차단하기 위한 것으로, 절연 특성을 가지면서 광 차단 특성을 갖는 물질을 사용한다.

이어서, 하나의 마스크 공정을 통해 메탈 콘택을 위한 오픈부를 형성한 다음, 메탈 콘택(120a ∼ 120d)을 형성하고 그 상부에 메탈라인(121a ∼12c)을 형성한다.

메탈 콘택(120a)은 제5절연막(119)과 제1절연막(108) 및 게이트 절연막(102)이 식각되어 제1트랜스퍼 트랜지스터(Tx1)의 N형(n+)의 소스(106a)를 노출시키는 오픈부를 매립하고 있으며, 상부의 메탈라인(121a)과 접속된다.

메탈 콘택(120b)은 제5절연막(119)과 제2실리콘층(114)이 식각되어 불순물 영역(113)을 노출시키는 오픈부를 매립하고 있으며, 메탈 콘택(120c)은 제5절연막(119)과 제1절연막(108) 및 게이트 절연막(102)이 식각되어 제2트랜스퍼 트랜지스터(Tx2)의 N형(n+)의 소스(106b)를 노출시키는 오픈부를 매립하고 있다. 메탈 콘택(120b)와 메탈 콘택(120c)는 그 상부의 메탈라인(121b)에 공통으로 접속된다.

메탈 콘택(120d)은 제5절연막(119)과 제1절연막(108) 및 게이트 절연막(102)이 식각되어 제2트랜스퍼 트랜지스터(Tx2)의 N형(n+)의 드레인(106c)를 노출시키는 오픈부를 매립하고 있으며, 상부의 메탈라인(121c)과 접속된다.

도 5f에 도시된 바와 같이, 전면에 보호용 절연막(122)과 평탄화용 절연막(123)을 형성한 다음, 평탄화용 절연막(123) 상에 마이크로렌즈(124, ML)를 형성한 다.

전술한 바와 같이 이루어지는 본 발명은, 평면상으로 3개의 단위 화소를 합쳐 놓은 모양을 갖도록 포토다이오드를 적층 구조로 배치하고, 각각의 트랜지스터는 최하부의 포토다이오드와 동일한 평면 상에 배치함으로써, 집적도를 기존에 비해 2∼3배 높일 수 있음을 실시예를 통해 알아보았다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은, CMOS 이미지센서의 집적도 및 해상도를 동시에 높일 수 있어, 이미지센서의 성능 및 가격 경쟁력을 높이는 효과가 있다.

Claims

λ1＞λ2＞λ3의 관계를 갖는 3가지의 칼라에 대한 이미지를 생성하기 위한 CMOS 이미지센서에 있어서,

λ1에 해당하는 칼라의 이미지를 생성하기 위한 제1포토다이오드;

상기 제1포토다이오드 상부에 배치되며 λ2에 해당하는 칼라의 이미지를 생성하기 위한 제2포토다이오드; 및

상기 제2포토다이오드 상부에 배치되며 λ3에 해당하는 칼라의 이미지를 생성하기 위한 제3포토다이오드

를 포함하는 CMOS 이미지센서.
제 1 항에 있어서,

상기 제1포토다이오드와 상기 제2포토다이오드 사이 및 상기 제2포토다이오드와 상기 제3포토다이오드 사이에는 각 포토다이오드 간을 격리시키기 위한 절연막이 배치된 것을 특징으로 하는 CMOS 이미지센서.
제 1 항 또는 제 2 항에 있어서,

상기 제3포토다이오드와 상기 제2포토다이오드는 각각 400Å 내지 600Å의 두께를 가지며, 상기 제1포토다이오드는 15000Å 내지 20000Å의 두께를 갖는 것을 특징으로 하는 CMOS 이미지센서.
제 1 항 또는 제 2 항에 있어서,

상기 제1포토다이오드와 제1단위 화소를 이루기 위해 상기 제1포토다이오드와 동일 평면 상에 집적되는 제1트랜스퍼 트랜지스터와 제1리셋 트랜지스터와 제1드라이브 트랜지스터 및 제1셀렉트 트랜지스터를 더 구비하고,

상기 제2포토다이오드와 제2단위 화소를 이루기 위해 상기 제1포토다이오드와 동일 평면 상에 집적되는 제2트랜스퍼 트랜지스터와 제2리셋 트랜지스터와 제2드라이브 트랜지스터 및 제2셀렉트 트랜지스터를 더 구비하며,

상기 제3포토다이오드와 제3단위 화소를 이루기 위해 상기 제1포토다이오드와 동일 평면 상에 집적되는 제3트랜스퍼 트랜지스터와 제3리셋 트랜지스터와 제3드라이브 트랜지스터 및 제3셀렉트 트랜지스터를 더 구비하는 것을 특징으로 하는 CMOS 이미지센서.
제 1 항 또는 제 2 항에 있어서,

상기 제1포토다이오드와 제1단위 화소를 이루기 위해 상기 제1포토다이오드와 동일 평면 상에 집적되는 제1리셋 트랜지스터와 제1드라이브 트랜지스터 및 제1 셀렉트 트랜지스터를 더 구비하고,

상기 제2포토다이오드와 제2단위 화소를 이루기 위해 상기 제1포토다이오드와 동일 평면 상에 집적되는 제2리셋 트랜지스터와 제2드라이브 트랜지스터 및 제2셀렉트 트랜지스터를 더 구비하며,

상기 제3포토다이오드와 제3단위 화소를 이루기 위해 상기 제1포토다이오드와 동일 평면 상에 집적되는 제3리셋 트랜지스터와 제3드라이브 트랜지스터 및 제3셀렉트 트랜지스터를 더 구비하는 것을 특징으로 하는 CMOS 이미지센서.
λ1＞λ2＞λ3의 관계를 갖는 3가지의 칼라에 대한 이미지를 생성하기 위한 CMOS 이미지센서에 있어서,

제1도전형의 실리콘 기판에 형성되며, λ1의 칼라 이미지 생성을 위한 제1포토다이오드;

상기 기판에 형성된 복수의 트랜지스터;

상기 제1포토다이오드 상에 형성된 제1도전형의 제1실리콘층;

상기 제1실리콘층에 형성되며, λ2의 칼라 이미지 생성을 위한 제2포토다이오드;

상기 제2포토다이오드 상에 형성된 제1도전형의 제2실리콘층; 및

상기 제2실리콘층에 형성되며, λ3의 칼라 이미지 생성을 위한 제3포토다이오드

를 포함하는 CMOS 이미지센서.
제 6 항에 있어서,

상기 제1포토다이오드와 상기 제1실리콘층 사이에 형성된 제1절연막과, 상기 제2포토다이오드와 상기 제2실리콘층 사이에 형성된 제2절연막을 더 포함하는 것을 특징으로 하는 CMOS 이미지센서.
제 6 항 또는 제 7 항에 있어서,

상기 제3포토다이오드 상부에 그 사이에 게재된 칼라필터 어레이 없이 배치된 마이크로렌즈를 더 포함하는 것을 특징으로 하는 CMOS 이미지센서.
제 8 항에 있어서,

상기 제1 내지 제3포토다이오드 이외의 영역으로 광이 입사하는 것을 차단하기 위해 상기 제3포토다이오드와 상기 마이크로렌즈 사이에 배치된 광차단용 절연막을 더 포함하는 것을 특징으로 하는 CMOS 이미지센서.
제 6 항 또는 제 7 항에 있어서,

상기 제1 내지 제3포토다이오드는,

각각 상부의 제1도전형의 제1불순물영역과 하부의 제2도전형의 제2불순물 영역으로 이루어진 것을 특징으로 하는 CMOS 이미지센서.
제 10 항에 있어서,

상기 제3포토다이오드와 상기 제2포토다이오드는 각각 400Å 내지 600Å의 두께를 가지며, 상기 제1포토다이오드는 15000Å 내지 20000Å의 두께를 갖는 것을 특징으로 하는 CMOS 이미지센서.
제 7 항에 있어서,

상기 제1절연막은 상기 복수의 트랜지스터의 게이트 절연막인 것을 특징으로 하는 CMOS 이미지센서.
제 6 항 또는 제 12 항에 있어서,

상기 복수의 트랜지스터는,

상기 제1포토다이오드와 제1단위 화소를 이루기 위한 제1트랜스퍼 트랜지스 터와 제1리셋 트랜지스터와 제1드라이브 트랜지스터 및 제1셀렉트 트랜지스터와,

상기 제2포토다이오드와 제2단위 화소를 이루기 위한 제2트랜스퍼 트랜지스터와 제2리셋 트랜지스터와 제2드라이브 트랜지스터 및 제2셀렉트 트랜지스터와,

상기 제3포토다이오드와 제3단위 화소를 이루기 위한 제3트랜스퍼 트랜지스터와 제3리셋 트랜지스터와 제3드라이브 트랜지스터 및 제3셀렉트 트랜지스터를 포함하는 것을 특징으로 하는 CMOS 이미지센서.
제 6 항 또는 제 12 항에 있어서,

상기 복수의 트랜지스터는,

상기 제1포토다이오드와 제1단위 화소를 이루기 위한 제1리셋 트랜지스터와 제1드라이브 트랜지스터 및 제1셀렉트 트랜지스터와,

상기 제2포토다이오드와 제2단위 화소를 이루기 위한 제2리셋 트랜지스터와 제2드라이브 트랜지스터 및 제2셀렉트 트랜지스터와,

상기 제3포토다이오드와 제3단위 화소를 이루기 위한 제3리셋 트랜지스터와 제3드라이브 트랜지스터 및 제3셀렉트 트랜지스터를 포함하는 것을 특징으로 하는 CMOS 이미지센서.
제 6 항에 있어서,

상기 제2포토다이오드와 상기 제3포토다이오드는 각각 메탈 콘택을 통해 해당 단위 화소의 트랜지스터와 연결된 것을 특징으로 하는 CMOS 이미지센서.
λ1＞λ2＞λ3의 관계를 갖는 3가지의 칼라에 대한 이미지를 생성하기 위한 CMOS 이미지센서 제조 방법에 있어서,

제1도전형의 실리콘 기판에 λ1의 칼라 이미지 생성을 위한 제1포토다이오드를 형성하는 단계;

상기 제1포토다이오드가 형성된 전면에 제1절연막을 형성하는 단계;

상기 제1절연막 상에 복수의 트랜지스터를 형성하는 단계;

상기 복수의 트랜지스터가 형성된 전면에 제2포토다이오드 및 제3포토다이오드를 합한 두께보다 두껍게 제2절연막을 형성하는 단계;

상기 제2절연막을 선택적으로 식각하여 적어도 상기 제1포토다이오드 상부를 노출시키는 단계;

상기 노출된 영역에 소정의 두께로 제1도전형의 제1실리콘층을 형성하는 단계;

상기 제1실리콘층에 제2포토다이오드를 형성하는 단계;

상기 제2포토다이오드 상에 제3절연막을 형성하는 단계;

상기 제3절연막 상에 소정의 두께로 제1도전형의 제2실리콘층을 형성하는 단계; 및

상기 제2실리콘층에 제3포토다이오드를 형성하는 단계

를 포함하는 CMOS 이미지센서 제조 방법.
제 16 항에 있어서,

상기 제3포토다이오드를 형성하는 단계 후,

상기 제1 내지 제3포토다이오드 이외의 영역으로 광이 입사하는 것을 차단하기 위해 전면에 광차단용 제4절연막을 형성하는 단계와,

상기 제4절연막과 상기 제2실리콘층과 상기 제2절연막과 상기 제1절연막을 선택적으로 식각하여 상기 복수의 트랜지스터와 상기 제3포토다이오드 및 상기 제2포토다이오드의 콘택이 이루어질 부분을 오픈시키는 단계와,

상기 오픈된 부분을 통해 콘택된 복수의 메탈라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 CMOS 이미지센서 제조 방법.
제 17 항에 있어서,

상기 복수의 메탈라인을 형성하는 단계 후,

전면에 평탄화용 제5절연막을 형성하는 단계와, 상기 제5절연막 상에 칼라필터 어레이 없이 마이크로렌즈를 형성하는 단계를 더 포함하는 것을 특징으로 하는 CMOS 이미지센서 제조 방법.
제 16 항에 있어서,

상기 제1 내지 제3포토다이오드는,

각각 상부의 제1도전형의 제1불순물영역과 하부의 제2도전형의 제2불순물 영역으로 이루어진 것을 특징으로 하는 CMOS 이미지센서 제조 방법.