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KR100691051B1 - 반도체 디바이스 및 본드 패드 형성 프로세스 - Google Patents

반도체 디바이스 및 본드 패드 형성 프로세스 Download PDF

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KR100691051B1
KR100691051B1 KR1020000076794A KR20000076794A KR100691051B1 KR 100691051 B1 KR100691051 B1 KR 100691051B1 KR 1020000076794 A KR1020000076794 A KR 1020000076794A KR 20000076794 A KR20000076794 A KR 20000076794A KR 100691051 B1 KR100691051 B1 KR 100691051B1
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KR
South Korea
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bond pad
film
barrier layer
semiconductor device
bond
Prior art date
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KR1020000076794A
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English (en)
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Inventor
치티페디세일러쉬
코흐란윌리엄토마스
스무하예후다
Original Assignee
루센트 테크놀러지스 인크
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Priority claimed from US09/465,075 external-priority patent/US6417087B1/en
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Abstract

집적 회로 내에 듀얼 다마신 본드 패드를 형성하는 프로세스로 스트레스 작용에 저항하며, 따라서 본드 패드가 능동 회로 위에 형성되는 것을 가능하게 하는 본드 패드가 만들어진다. 이 프로세스는 장벽층막을 갖는 본드 패드 개구를 개구의 상부 바닥면 상에 형성하고, 바닥면을 통해 아래쪽으로 연장하는 비아를 형성함으로써 듀얼 다마신 구조를 형성하는 것을 포함한다. 본 발명은 또한 집적 회로 장치 내에 형성된 능동 회로 위에 위치된 본드 패드에 관한 것이다. 장벽막은, 듀얼 다마신 구조를 형성하기 위해 바닥면을 통해 연장하는 비아를 또한 포함하는 본드 패드 개구의 상부의 바닥면을 형성한다. 이 프로세스 및 본드 패드는 외부 배선을 본드 패드에 본드할 때 발생될 수 있는 균열과 같은 스트레스 작용에 저항하는 본드 패드를 제공한다. 본드 패드와 하부 회로 간의 누설 전류가 방지된다.

Description

반도체 디바이스 및 본드 패드 형성 프로세스{DUAL DAMASCENE BOND PAD STRUCTURE FOR LOWERING STRESS AND ALLOWING CIRCUITRY UNDER PADS AND A PROCESS TO FORM THE SAME}
도 1은 본 발명에 따른 본드 패드 구조의 예시적인 실시예의 단면도,
도 2는 본 발명에 따른 본드 패드 구조의 다른 예시적인 실시예의 단면도,
도 3은 본 발명에 따른 본드 패드의 평면도,
도 4a 내지 도 4m은 본 발명에 따른 예시적인 실시예를 형성하는데 사용되는 프로세스 단계의 다양한 시퀀스의 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 기판 5 : 도전막
6 : 표면 7 : 트랜지스터
9 : 콘택트 11 : 하부 유전체막
13 : 장벽측막 14 : 저면
15 : 상부 유전체막 17 : 금속막
19 : 비아 홀 20 : 본드 패드 개구
24 : 최상면 27 : 본드 패드
31, 33 : 마스킹 막 40 : 본드 패드 영역
본 발명은 전반적으로 집적 회로 분야에 관한 것으로, 보다 구체적으로는 집적 회로의 형성 프로세스, 및 능동 회로의 적어도 일부가 본드 패드 밑에 위치된집적 회로에 관한 것이다.
오늘날의 첨단 반도체 프로세스 기술이 집적 회로 장치 내에 보다 높은 레벨의 집적을 가능하게 함에 따라, 집적 회로 장치가 생산되는 기판 내에 이용가능한 공간을 완전히 이용하는 것이 점차 중요해지고 있다. 집적 회로 장치는 또한, 특히 형성될 반도체 기판 내에 포함될 때에는 칩이라고도 한다. 칩 크기는 결합하여 완전한 집적 회로 장치를 형성하는 개별적인 장치의 밀도 및 수에 의해 주로 결정된다. 칩 크기를 최소화시키거나 감소시킴으로써, 정해진 치수의 기판 내에 보다 많은 칩이 생성될 수 있으며, 따라서 제조 비용이 감소된다.
각각의 집적 회로 장치는 외부 구성요소에의 전기적 접속을 제공하는데 사용되는 다수의 본드 패드를 포함한다. 특히, 조립된 집적 회로 패키지의 외부 핀과집적 회로 자체 간의 전기적 접속은 일반적으로 칩의 주변에 위치된 본드 패드를 통해 이루어진다. 본드 패드는 결합하여 집적 회로, 비아 버퍼 및 다른 전기적 도 전 상호접속부를 형성하는 다수의 개별적인 장치에 전기적으로 접속된 금속 영역이다. 외부의 도전 배선을 본드 패드에 결합하는데 사용되는 종래의 본딩 기술 및 설계 제한으로 인해, 결합하여 집적 회로 장치를 형성하는 트랜지스터 또는 다른 개별적인 장치와 같은 다른 구성요소와 비교할 때 본드 패드는 비교적 큰 치수를 갖는다. 따라서, 본드 패드는 칩 면적의 많은 부분을 점유하거나 커버한다. 따라서 본드 패드 밑의 영역은 칩을 구비한 기판의 많은 표면을 점유한다. 종래에, 본드 패드를 형성하는데 사용되는 영역은, 어떤 의미로서는, 집적 회로의 다른 장치를 형성하는데 사용될 수 있는 영역을 희생하게 된다. 따라서, 본드 패드 밑에 능동 소자를 제공하는 것은 집적 회로 장치의 집적도를 증가시키고 또한 감소된 칩 크기를 허용할 수 있다.
패키지와 본드 패드 간의 전기적 접속은 높은 전기 도전성은 물론 물리적 무결성을 필요로 한다. 패키지의 외부 배선을 집적 회로의 본드 패드에 본드하는데 사용되는 종래의 본딩 프로세스는 전형적으로, 초음파 에너지는 물론, 상승 온도, 고압 또는 이들 모두를 필요로 한다. 이와 같은 효과는 본드 패드와, 높은 물리적 무결성과 낮은 전기 저항인 외부 배선 간의 접속을 발생하는데 필요하다. 그러나, 배선을 본드 패드에 결합하는데 사용되는 이와 같은 조건은 본드 패드가 전형적으로 형성되는 유전체 막에 결함을 초래할 수 있다.
본드 패드는 종래에 기판으로부터 그리고 본드 패드 밑에 형성될 수 있는 다른 전기 장치로부터 본드 패드를 전기적으로 절연시키기 위해 전기 재료 위에 형성된다. 외부 배선을 본드 패드에 결합시키는데 사용되는 종래의 방법의 조건은 본 드 패드 밑에 형성된 유전체에 기계적 스트레스를 발생할 수 있다. 이와 같은 스트레스는 본드 패드와, 흔히 전기적 도전성인 하부 기판, 및 본드 패드 밑에 형성되어 있는 다른 장치 간에 형성된 유전체를 통해 누설 전류가 발생하는 결과가 될 수 있다. 따라서, 종래의 처리 기술을 사용함으로써, 이들 누설 전류가 본드 패드 밑에 능동 소자를 일체화시키는 것을 방해한다. 이와 같은 제한은 장치를 위한 기판 공간의 효율적인 사용 및 집적도를 감소시킨다.
능동 소자를 위해 본드 패드 밑에 기판 영역을 사용하는 것이 시도되고 있다. 종래의 배선 본딩 기술을 사용하여 시도되고 있다. 예를 들어, Chittipeddi 등에 의한 미국특허 제 5,751,065 호는 기판 및 다른 장치가 본드 패드 밑에 형성될 때, 본딩 프로세스의 스트레스 작용을 최소화시키기 위해 본드 패드 밑에 형성된 유전체 밑에 부수적인 금속층을 제공하는 것을 개시한다. 금속은 단련할 수 있으며(malleable), 스트레스를 흡수하는 작용을 한다. 그러나, 부수적인 금속층을 사용하는 이와 같은 기술은 변형된 본드 패드 구조를 제조하기 위해 금속 막을 증착하고 패터닝하는 것에 관련된 부수적인 프로세스 단계 시퀀스를 필요로 한다. 이와 같은 부수적인 프로세스 단계는 시간을 소비하며, 집적 회로를 제조하는데 생산 및 재료 비용을 더한다.
본 발명은 종래 기술의 단점을 극복하고, 본드 패드 밑의 영역이 능동 소자에 이용될 수 있게 하는 본드 패드 구조를 형성하기 위한 신규한 장치 및 프로세스를 제공한다. 이 프로세스는 종래의 배선 본딩 기술을 사용하여 발생되는 스트레스를 수용하는 것에 관련된 별도의 금속막의 형성을 필요로 하지 않는다.
본 발명에 따르면, 듀얼 다마신 본드 패드 구조는 집적 회로 장치 내의 능동 소자 위에 형성된다. 본드 패드 개구의 상부는 장벽층막으로 형성된 저면, 및 장벽층막 및 장벽층 밑의 유전체막을 통해 연장하는 복수의 비아 홀을 포함한다. 이 본드 패드는 금속으로 형성되고, 비아 홀은 본드 패드 금속, 및 일부가 본드 패드밑에 형성된 능동 소자인 다른 구성요소 간의 전기적 접속을 제공한다.
본 발명의 다른 특징에 따르면, 듀얼 다마신 본드 패드 구조는 집적 회로 장치 내의 능동 소자 위에 형성된다. 본드 패드 개구의 상부는 장벽층막으로 형성된 저면, 및 장벽층막 및 장벽층 밑의 유전체막을 통해 연장하는 복수의 비아 홀을 포함한다. 이 본드 패드는 금속으로 형성되고, 비아 홀은 본드 패드 금속, 및 일부가 본드 패드 밑에 형성된 능동 소자인 다른 구성요소 간의 전기적 접속을 제공한다.
본 발명은 첨부하는 도면을 참조하여 읽을 때 다음의 상세한 설명으로부터 잘 이해할 수 있다. 이 도면의 다양한 구성요소는 척도에 맞게 도시되어 있지 않다. 그 보다는, 명확히 하기 위해, 다양한 구성요소의 치수가 임의로 확대되거나 축소되어 있다.
도 1은 본 발명에 따른 본드 패드 구조의 예시적인 실시예의 단면도이다. 본드 패드(27)는 기판(1) 위에 형성된 본드 패드 영역(40) 내에 형성된다. 본드 패드 영역(40) 내 및 본드 패드(27) 밑에는, 트랜지스터(7)와 같은 능동 소자가 형성될 수 있다.
특히, 도 1은 기판(1) 위의 본드 패드 영역(40) 내에 형성된 본드 패드(27)를 도시한다. 기판(1)은, 반도체 디바이스 및 집적 회로가 형성되어 있는 임의의 적당한 기판일 수 있다. 예시적인 실시예에서, 기판(1)은 실리콘 웨이퍼일 수 있다. 본드 패드(27)는 금속막(17)을 형성된다. 금속막(17)은 집적 회로 내에서 도전막으로서 사용되는 임의의 적당한 금속막일 수 있다. 이와 같은 도전막의 예는 텅스텐, 알루미늄, 동 및 AlCuSi와 같은 그들의 합금을 포함한다. 다른 예시적인 실시예(도시되지 않음)에서, 금속막(17)은 상술한 금속막중의 하나 및 장벽층막과 같은 다른 막을 포함하는 합성막일 수 있다.
본드 패드(27)는 장벽층막(13)으로 형성된 저면(14)을 포함한다. 도 1에 도시된 실시예에서, 장벽층막(13)은 또한 본드 패드 영역(40)을 벗어나 주변으로 연장한다. 본드 패드(27)의 최상면(24)은, 본드 패드 개구(20)가 내부에 형성되어 있는 상부 유전체막(15)의 최상면(23)과 반드시 평탄하다. 장벽층막(13) 밑에는 본드 패드(27)를 도전막(5)과 전체적으로 절연시키는 하부 유전체막(11), 및 본드 패드(27) 밑과 본드 패드 영역(40) 내에 형성될 수 있는 다른 능동 소자가 존재한다. 예시적인 실시예에서, 비아 홀(19)(이하, "비아")은 본드 패드(27)와 도전막(5) 간의 직접적인 전기적 접속을 제공한다. 다양한 실시예에서, 도전막(5)은 패턴화될 수 있는 알루미늄 또는 동과 같은 금속막, 폴리실리콘 또는 다른 반도체 막 또는 패턴화된 반도체 막일 수 있다. 예시적인 실시예에서, 도전막(5)은 AlCuSi 또는 다른 알루미늄 또는 동 합금과 같은 패턴화된 금속 합금막일 수 있다.
금속막(17)은 상부 유전체막(15) 내에 형성된 개구(20) 내에 포함되어 있다. 본드 패드의 저면(14)을 형성하는 장벽층막(13)을 그리고 하부 유전체막(11)을 관통하도록 형성된 비아(19)를 통해 본드 패드(27)와 도전막(5) 간에 전기적 접속이 제공된다. 개구(20) 및 비아(19)는 함께 듀얼 다마신 구조를 형성한다. 도 1에 도시된 예시적인 실시예에서, 도전막(5)은 절연막(3)에 형성된 콘택트(9)에 의해 본드 패드 영역(40) 내의 기판(1) 상에 형성된 트랜지스터(7)에 더 결합된다. 다른 실시예에서, 도전막(5)은 부수적으로 또는 선택적으로 본드 패드 영역(40) 내에 포함되어 있지 않은 다른 장치에 나란히 접속될 수 있다.
비록 도 2가 비아(19) 각각이 도전막(5)의 표면(6)까지 연장하는 것을 도시하지만, 도전막이 패턴화된 막인 실시예에서는, 비아(19)는 부수적으로 또는 선택적으로 패턴화된 도전막(5)이 존재하지 않는 본드 패드 영역(40) 내의 영역까지 아래로 연장할 수 있다는 것을 알아야 한다.
절연막(3)은 전체적으로 도전막(5)을 본드 패드 영역(40) 내의 기판(1) 위 및 그 내에 형성된 다른 장치와 절연시킨다. 비록 트랜지스터(7)가 본드 패드(27) 밑 및 본드 패드 영역(40) 내의 기판(1) 내에 형성된 소스 영역 S 및 드레인 영역 D를 포함하는 것으로 도시되어 있지만, 다른 능동 소자가 사용될 수 있다. 본 발명의 장점은, 본드 패드 영역(40) 내에서 본드 패드 개구의 저면을 형성하는 장벽층막(13)이 존재하고, 본드 패드의 듀얼 다마신 구조 때문에, 임의의 다양한 능동 소자가, 본드 패드 영역(40) 내 및 본드 패드(27) 밑의 기판(1)에 또는 그 위에 형 성될 수 있다는 것이다. 하나 이상의 능동 소자가 본드 패드 영역(40) 내에 포함될 수 있다는 것을 알아야 한다.
도 1에 도시된 완성된 구조는 또한 본드 패드(27)의 최상면(24)에 본드된 도전성 외부 배선(25)을 포함한다. 본 발명의 본드 패드 구조 때문에, 전형적으로 하부의 기판에 스트레스를 가하는 종래의 본딩 방법을 사용하여 외부 배선(25)이 최상면(24)에 본드될 때, 하부 유전체막(11)과 같은 하부의 유전체막에 균열이 형성되는 것이 방지된다. 따라서, 본딩 프로세스에 연관된 스트레스의 효과가 감소된다. 하부의 유전체막을 통한 누설이 억제되어, 트랜지스터(7)와 같은 능동 소자들이 본드 패드 영역(40) 내의 본드 패드(27) 밑에 포함되는 것을 가능하게 한다.
도 2는 본 발명에 따른 본드 패드 구조의 다른 예시적인 실시예이다. 도 2에 도시된 구조는, 도 2에서 장벽층막(13)이 본드 패드 영역(40)을 벗어나 주변으로 연장하지 않는다는 점을 제외하고는 도 1에 도시된 본드 패드 구조와 실질적으로 동일한다. 본드 패드 영역(40) 내의 장벽층막(13), 및 비아(19)를 포함하는 본드 패드(27)의 듀얼 다마신 구조의 존재는, 외부 도전 배선(25)을 본드 패드(27)의 최상면(24)에 본드하는 본딩 프로세스 동안 하부의 막에서 스트레스 관련 결함을 억제하는데 충분하다. 도 2의 다른 구성요소는 도 1에서의 구성요소와 동일하므로, 도 1을 참조하여 설명한 바와 같다.
도 3은 도 1 및 도 2에 도시된 단면 구조 각각의 상면을 나타내는 평면도이다. 이와 같이, 점선(19)은 도 1 및 2에 도시되고, 본드 패드로부터 아래쪽으로 연장하고 본드 패드 영역(40) 내 및 본드 패드 밑에 형성된 구성요소에의 접속을 제공할 수 있는 비아를 도시한다. 리드 배선(29)은 기판(1) 위에 또는 그 내에 형성된 다른 구성요소에의 전기적 접속을 제공한다. 본드 패드(27)의 구성은 도 3에 도시된 직사각형 구조에 제한되어 있지 않다는 것을 알아야 한다. 그 보다는, 본드 패드(27)는 다양한 형태를 취할 수 있다. 예를 들어, 본드 패드(27)의 형태는 직사각형, 사다리꼴 또는 라운드 형태일 수 있다. 또한, 본 발명의 본드 패드 구조는 도 3에 도시된 비아(19)의 수 및 배열에 제한되어 있지 않다. 도 3에 도시된 아홉개의 비아는 예시적인 것이다. 다양한 실시예에서, 본 발명에 따라 형성되는 듀얼 다마신 본드 패드 구조는 본드 패드 영역(40) 내에 하나의 비아를 포함하는 임의의 수의 비아 개구(19)를 포함할 수 있다.
도 1 내지 3의 각각에서, 명확히 하기 위해 다양한 구성요소가 확대되거나 축소되어 있다는 것을 알아야 한다. 도 1 내지 3에 도시된 구성요소의 상대적인 치수는 물리적인 실시예에서 구성요소의 실제의 상대 치수를 정확하게 표현하도록 의도되어 있지 않고, 그 보다는 이들은 주로 예시적이다. 예를 들어, 도시된 막 각각의 두께는 막의 상대적인 배열을 도시하기 위해, 본드 패드 구조의 측면 치수에 대해 증가되어 있다.
지금부터 도 4a 내지 도 4m을 참조하여, 본 발명의 다른 특징이 도시된다. 도 4a 내지 도 4m은 본드 패드 구조의 다양한 예시적인 실시예를 형성하는데 사용되는 프로세스 단계의 다양한 시퀀스를 도시한다. 도 4a는 본 발명의 본드 패드 구조가 위에 형성되는 도전막(5)을 도시하는 단면도이다. 도 1 및 2에 도시된 바와 같이, 도전막(5)은 본드 패드 영역 내, 및 본드 패드 영역 내의 도전막(5) 밑에 형성된 능동 소자를 포함하는 기판 위에 형성된다. 명확히 하기 위해, 도전막(5) 밑의 하부구조는 도 4a 내지 도 4m에 도시되어 있지 않지만, 본드 패드 영역(40)은 기판 위 또는 그 안에 그리고 본드 패드 밑에 형성된 능동 소자를 포함한다는 것을 알아야 한다. 도전막(5) 밑의 기판 및 능동 소자(도시되지 않음)는 도 1과 관련하여 설명한 바와 같다. 예시적인 실시예에서, 도전막(5)은 텅스텐, 알루미늄, 동, 알루미늄 합금 또는 동 합금과 같은 금속막일 수 있거나 또는 폴리실리콘 등과 같은 반도체 막일 수 있다. 도전막(5)은 패턴화된 막일 수 있고, 예시적인 실시예에서는 본드 패드가 위에 형성된 영역(본드 패드 영역(40)) 내에서 패턴화될 것이다.
지금부터 도 4b를 참조하면, 하부 유전체막(11)이 도시되어 있다. 하부 유전체막(11)은 산화물, 질산화물 또는 다른 절연막일 수 있고, 화학기상증착(CVD)과 같은 종래의 방법에 의해 형성될 수 있다. 도 4c는 하부 유전체막(11) 위에 형성된 장벽층막(13)을 도시한다. 장벽층막(13)은 CVD, 스퍼터링 또는 증발과 같은 종래의 방법에 의해 형성될 수 있다. 장벽층막(13)은 다음에 증착되는 위쪽의 유전체막에 형성될 본드 패드 개구의 저면을 궁극적으로 형성하는 최상면(14)을 포함한다. 장벽층막(13)은 본드 패드 영역(40) 내에 형성되고, 또한 본드 패드 영역(40)을 벗어나 측면으로 연장하는 것으로 도시되어 있다. 다른 예시적인 실시예에서, 장벽층막은 종래의 방법을 사용하여 패턴화될 수 있고, 본드 패드 영역(40) 내에만 잔류할 것이다. 다양한 예시적인 실시예에서, 장벽층막(13)은 탄탈륨(Ta), 탄탈륨 실리사이드(TaSi), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 실리사이드(TiSi), 티타늄 질화물(TiN), 텅스텐 실리사이드(WSi) 또는 텅스텐 실리사이드 질화물(WSiN) 로 형성된 막일 수 있다. 다른 예시적인 실시예에서, 장벽층막(13)은 조합한 임의의 상기 장벽층막을 사용하여 형성된 화합물을 나타낼 수 있다. 장벽층막(13)의 두께(21)는 장치 조건에 의해 결정되는 임의의 적당한 두께일 수 있지만, 바람직하게 500 내지 2000 옹스트롱의 범위 이내일 수 있다.
지금부터 도 4d를 참조하면, 상부 유전체막(15)은 장벽층막(13)의 최상부면(14) 위에 형성된다. 상부 유전체막(15)은 산화물, 질산화물 또는 다른 절연막일 수 있고, 하부 유전체막(11)과는 다른 막일 수 있다. 상부 유전체막(15)의 두께(16)는 장치 조건에 의해 결정되는 임의의 적당한 두께일 수 있다. 다양한 예시적인 실시예에서, 두께(16)는 200 내지 20,000 옹스트롱 범위일 수 있다. 상부 유전체막(15)은 최상면(23)을 포함하고, CVD 또는 플라즈마 증가 CVD와 같은 종래의 방법을 사용하여 형성될 수 있다.
도 4e는 본드 패드 영역(40)에 존재하는 상부 유전체막(15)의 일부를 제거함으로써 본드 패드 영역(40) 내에 형성된 본드 패드 개구(20)를 도시한다. 이는 상부 유전체막(15)의 최상면(23) 위에 형성된 마스킹 막(31) 내에 마스킹 패턴을 형성함으로써 달성된다. 포토레지스트와 같은 감광 마스킹 막(31)을 최상면(23) 상에 코팅한 다음에, 종래의 방법을 사용하여 막을 패터닝하는 것과 같은 종래의 처리 기술이 사용될 수 있다. 패턴이 마스킹 막(31)에 형성된 후에, 개구(20)는 에칭 방법에 의해 형성된다. 건식, 화학적 에칭 방법이 사용될 수 있거나 또는 습식, RIE(반응성 이온 에칭) 플라즈마 에칭 방법이 사용될 수 있다. 본드 패드 영역(40)으로부터 상부 유전체막(15)을 선택적으로 제거하고, 장벽층막(13)에 큰 영향을 주지 않는 임의의 적당한 에칭 절차가 사용될 수 있다. 알 수 있는 바와 같이, 본드 패드 영역(40)에서, 상부 유전체막(15)의 전체 두께(16)가 에칭에 의해 제거되어, 장벽층막(13)의 최상면인 저면(14)을 포함하는 개구(20)가 만들어진다. 본드 패드 영역(40) 내와 도전막(5) 밑에는 적어도 하나의 능동 소자가 형성되어 있다는 것을 알아야 한다(도 1 및 2 참조). 개구(20)가 형성된 후에, 마스킹 막(31)은 종래의 방법에 의해 제거될 수 있다.
도 4f는 듀얼 다마신 처리 시퀀스에 사용되는 후속하는 패터닝 단계를 도시한다. 도 4f에서, 마스킹 막(33)은 종래의 방법을 사용하여 형성되고 패터닝된다. 예시적인 실시예에서, 마스킹 막(33)은 도 4e에 도시된 감광막(31)과 유사하거나 또는 동일한 감광막일 수 있다. 본드 패드 개구(20)(도 4h에 도시하는 바와 같이) 내에 형성될 금속 본드 패드 및 도전막(5) 간에 전기적 접촉을 제공할 수 있는 비아(19)를 포함하는 패턴이 형성된다. 패턴이 형성된 후에, RIE 또는 플라즈마 에칭 기술을 사용하여 마스킹 막(33)에 의해 커버되지 않는 장벽층막(13)의 일부를 제거한다.
장벽층막(13)의 제거가 완료된 후에, 후속하는 에칭 프로세스를 사용하여 장벽층막(13)이 제거된 비아(19) 영역 내의 하부 유전체막(11)의 부분을 제거한다. 종래의 반응성 이온 에칭 프로세스를 사용하여 유전체막(11)을 선택적으로 제거할 수 있지만, 이는 도전막(5)에 큰 영향을 주지 않는다. 도 4g는 본드 패드 개구(20)에서 하부의 도전막(5)의 노출면(6)까지 연장하는 비아 개구(19)를 도시한다. 비아(19)가 장벽층막(13) 및 하부 유전체막(11)의 전체 두께에 걸쳐 에칭함으 로써 형성된 후에, 마스킹 막(33)이 종래의 방법을 사용하여 제거된다. 다양한 예시적인 실시예에서, 도전막(5)은 패턴화된 막일 수 있다는 것을 알아야 한다. 따라서, 비아(19)가 패턴화된 도전막(5)의 표면(6)쪽으로 아래로 연장하여, 패턴화된 도전막(5)의 영역을 노출시키거나 또는 비아는, 패턴화된 도전막(5)이 존재하지 않는 영역에서 본드 패드 영역(40) 내의 다른 구성요소로 아래쪽으로 선택적으로 연장할 수 있다. 다양한 예시적인 실시예에 따라 임의의 수의 비아가 본드 패드 개구(20)의 바닥 전체에 형성될 수 있다는 것을 알아야 한다.
다른 예시적인 처리 시퀀스(도시되지 않음)에서, 패터닝 및 에칭 프로세스 동작의 순서는 순서가 반대일 수 있다. 제 2 예시적인 실시예에 따르면, 완전한 막 구조가 에칭 전에 도 4d에 도시된 바와 같이 형성된 후에, 비아 또는 비아들이 먼저 본드 패드 영역 내에 형성된다. 비아 개구는, 제 1 마스킹 막을 패터닝하여 도 4f에 도시된 바와 같이 마스킹 막(33)의 패턴과 유시한 패턴을 만들고, 상부 유전체막, 장벽층막의 전체 두께에 걸쳐 에칭함으로써 형성된다. 제 1 마스킹 막이 제거된 후에, 제 2 마스킹 막을 사용하고, 본드 패드 영역으로부터 상부 유전체막의 전체 두께를 제거하기 위해 에칭되는 전체 본드 패드 영역을 노출시켜 다른 패턴이 형성된다. 이 유전체 에칭은 하부의 도전막의 상면까지 아래쪽으로 비아 개구를 동시에 에칭하여, 제 2 마스킹 막이 제거된 후에 도 4g에 도시된 비아 및 구조를 만든다. 비록 서로 다른 처리 시퀀스가 제 2 예시적인 실시예에 따라 사용되었지만, 도 4g에 도시된 결과로 나타나는 구조는 동일하다.
도 4h는 본드 패드 개구(20) 내 및 비아(19) 내에 형성되어, 본드 패드(27)에서 도전막(5)과 같은 하부의 구성요소까지의 전기적 접촉을 제공하는 금속막(17)을 도시한다. 금속막(17)은 텅스텐 막, 동 막, 알루미늄 막, 알루미늄 실리콘막 또는 알루미늄 동 실리콘 막과 같은 합금 또는 다른 적당한 금속막일 수 있다. 본드 패드 금속막(17)은 스퍼터 증착, 증발, 화학증착 침전 또는 다른 수단에 의해 형성될 수 있다. 증착시, 금속막(17)은 상부 유전체막(15)의 최상면(23) 위에 형성된 부분을 포함하는 연속하는 막이다. 하나의 예시적인 실시예에서, 금속막(17)의 두께는, 본드 패드 영역(20)이 금속막(17)으로 완전히 매립되도록, 본드 패드 개구(20)의 깊이(도 4d에 도시된 바와 같이 상부 유전체막(15)의 두께(16))보다 크도록 선택된다. 금속막(17)의 두께(18)는 상부 유전체막(15)의 두께에 따라 변할 수 있으나, 2 마이크론정도일 수 있다. 막의 증착 후에, 화학 기계적 연마(CMP)와 같은 연마 방법을 사용하여 최상면(23) 위에 놓이는 금속막(17)의 일부를 제거하여, 도 4i에 도시된 본드 패드 구조를 만든다. 본드 패드(27)의 최상면(23)과 상면(24)은 연속하는 유연한 면을 형성할 수 있고, 실질적으로 평탄하다는 것을 알 수 있다. 본드 패드(27)의 최상면(23)은 도 1에 도시된 바와 같이, 외부 도전 배선에 실질적으로 본드되어 있을 수 있다.
도 4j는 본 발명의 본드 패드의 다른 예시적인 실시예를 도시한다. 도 4j에 도시된 본드 패드는 상부 장벽막(35)을 포함한다. 상부 장벽막(35)은 다음과 같이 구조에 부가된다. 본드 패드 개구(20)(도 4h에 도시된 구조를 형성하는데 사용되는 것과 같은)를 완전히 매립하는데 충분한 두께를 갖는 금속막(17)을 증착하는 대신에, 금속막(17)의 증착은, 금속막(17)이 본드 패드 개구(20)를 완전히 매립하기 전에 중지된다. 이때, 상부 장벽층막(35)은 본드 패드 개구(20) 내의 부분을 포함하는 본드 패드 금속막(17)의 최상면 위에 형성된다. 상부 장벽층막(35)은 장벽층막(13)과 결합하여 열거된 임의의 막을 포함할 수 있고, 약 1000 옹스트롱의 두께를 가질 수 있다. 상부 장벽층막(35)은 스퍼터링 기술, 또는 화학증기증착 또는 다른 증착 프로세스를 사용하여 형성될 수 있다. 상부 장벽층막(35)이 본드 패드 금속막(17) 위에 그리고 본드 패드 영역(20) 내에 형성된 후에, CMP와 같은 연마 기술을 사용하여 상부 유전체막(15)의 최상면(23)위에 놓이는, 본드 패드 금속막(17) 및 상부 장벽층막(35) 모두의 부분을 제거한다.
도 4j에 도시된 예시적인 실시예의 본드 패드는 또한 본드 패드 밑에 형성된 능동 소자를 포함할 것이라는 것을 알아야 한다. 이 구성요소는 도 1 및 2의 예시적인 실시예에 도시된 완전한 본드 패드 구조에 도시되어 있다. 또한, 이 예시적인 실시예는, 선택적으로 본드 패드 영역(40) 외부의 영역으로부터 제거되는 장벽층막(13)을 포함할 수 있다. 도 4j에 도시된 예시적인 실시예는 또한 도 1 및 2의 각각에 도시된 바와 같이 외부 도전 배선에 본드될 수 있다는 것을 알아야 한다.
본 발명의 프로세스의 다른 예시적인 실시예에 따르면, 프로세스 단계들의 시퀀스는 도 2에 도시된 구조를 형성하도록 맞게 될 수 있다. 도 2에 도시된 본드 패드 구조는, 장벽층막(13)이 도 2의 본드 패드 영역(40)을 벗어나 측면으로 연장하지 않는다는 점에서, 도 1에 도시된 본드 패드 구조와 다르다. 이와 같은 예시적인 실시예를 형성하는데 사용되는 프로세스 단계의 시퀀스는 하부 유전체막(11) 위에 장벽층막(13)을 형성한 다음, 도 4k에 도시된 바와 같이, 상부 유전체막을 형 성하기 전에 장벽층막(13)을 패터닝하는 것을 포함할 수 있다. 하부 유전체막(11) 및 장벽층막(13) 모두는 도 4b 및 도 4c를 참조하여 설명한 바와 같다. 장벽층막을 패터닝하고, 본드 패드 영역(40)을 벗어나 측면으로 연장하는 장벽층막의 일부를 제거하기 위해, 종래의 패터닝 방법을 사용할 수 있다.
지금부터 도 4l을 참조하면, 상부 유전체막(15)은 패턴화된 장벽층막(13) 위에 형성된다. 상부 유전체막(15)은 도 4d를 참조하여 설명한 바와 같다. 다음에, 본드 패드 개구(20)가 상부 유전체막(15) 내에 형성되는데, 이는 장벽층막(13)을 노출시킨다. 본드 패드 개구(20)는 도 4e를 참조하여 설명한 바와 같이 형성되고, 비아(19)는 도 4f 및 도 4g를 참조하여 설명한 바와 같이 형성된다.
도 4m은 본드 패드 영역(40) 내에 본드 패드 개구(20)의 바닦면(14)을 형성하는 장벽층막(13)을 도시한다. 본드 패드는 도 4h 및 4i를 참조하여 설명한 바와 같이 형성되는 금속막(17)으로 채워진다. 장벽층막(13)은, 도 4m에 도시된 장벽층막(13)이 본드 패드 영역(40) 외부의 영역인 영역(41)내로 상부 유전체막(15) 밑에서 연장하지 않는다는 점에서, 도 4e-4j에 도시된 장벽층과는 구별된다. 도 4m에 도시된 구조는 도 2에 도시되고 설명된 본드 패드 구조의 상부와 동일하다.
비록 본 발명이 단일 본드 패드와 관련하여 도시되고 설명되었지만, 이 프로세스 및 구조는 기판 상에 형성된 복수의 집적 회로 장치 내에 동시에 형성되는 복수의 본드 패드를 포괄한다는 것을 알아야 한다. 본 발명은 본드 패드 밑의 특정 구조에 국한되어 있지 않으며, 그 보다는 본 발명은, 임의의 수의 비아가 본드 패드 영역 내의 바닥면 밑에서 수직으로 연장한 채, 바닥면으로서 장벽층막을 갖는 본드 패드 개구 내에 형성된 본드 패드들을 포괄한다. 본드 패드 밑에는 패턴화될 수 있는 도전막, 및 본드 패드 영역 내의 임의의 수의 서로 다른 능동 소자가 존재한다. 비아는 도전막 또는 다른 그 위쪽의 능동 소자에의 전기적 접속을 제공할 수 있다. 본드 패드 밑의 도전막은 본드 패드 영역 내 또는 그 외부의 능동 소자에 결합될 수 있다. 결합하여 개별적인 집적 회로 장치를 형성하는 개별적인 본드 패드는 또한 상호 구조가 다를 수 있다.
상기 설명은 본 발명의 원리만을 도시한다. 따라서, 당업자는 비록 명시적으로 설명되거나 도시되지 않았지만, 본 발명의 원리를 구현하고 본 발명의 범위와 정신내에 포괄되는 다양한 구성을 고안할 수 있다는 것을 알 것이다. 또한, 본 발명에 인용된 모든 예 및 조건 언어는 주로 교육적 목적만을 위한 것이고, 독자들이 본 발명의 원리 및 발명자가 기여하고 있는 개념을 이해하는데 도움이 되도록 표현되어 있으며, 이와 같이 특수하게 인용된 예 및 조건에 제한되지 않는 것으로 해석되어야 한다. 더욱이, 본 발명의 원리, 특징 및 실시예, 및 그 특정 실시예를 인용하는 모든 진술은 구조 및 기능적 등가물 모두를 포괄하도록 의도되어 있다. 부수적으로, 이와 같은 등가물은 미래에 개발되는 등가물과 같은 현재 공지된 등가물, 즉, 구조에 무관하게 동일한 기능을 수행하는 개발된 임의의 소자를 포함하도록 의도되어 있다. 따라서, 본 발명의 범위는 본 발명에 도시되고 설명된 예시적인 실시예에 국한되도록 의도되어 있지 않다. 그 보다는, 본 발명의 정신 및 범위는 첨부된 특허청구범위에 의해서 구현된다.
본 발명에 따르면, 외부 배선을 본드 패드에 본드할 때 발생될 수 있는 균열과 같은 스트레스 작용에 저항하는 본드 패드를 제공하며, 이로 인해 본드 패드와 하부 회로 간의 누설 전류가 방지될 수 있다.

Claims (22)

  1. 반도체 디바이스에 있어서,
    능동 소자가 위에 형성되어 있는 기판 영역 위에 형성된 본드 패드를 포함하되, 상기 본드 패드는, 하측의 면이 장벽층으로 형성되어 있는 개구의 내에 형성되고, 적어도 하나의 비아가 상기 하측의 면을 통하여, 그리고 상기 장벽층 밑에 배치된 유전체층을 관통하여 형성되어 있는 본드 패드 금속을 포함하는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 기판 영역과 상기 유전체층 사이에 삽입된 도전층을 더 포함하는
    반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 본드 패드는 상기 적어도 하나의 비아를 통해 상기 도전층에 결합되어 있는
    반도체 디바이스.
  4. 제 2 항에 있어서,
    상기 도전층은 상기 능동 소자중 적어도 하나의 능동 소자에 결합되어 있는
    반도체 디바이스.
  5. 제 2 항에 있어서,
    상기 도전층은 패턴화된 막을 포함하는
    반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 장벽층은 TiN을 포함하는
    반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 장벽층은 Ta, Ti, TaN, WSi, WSiN, TaSi 및 TiSi로 구성된 그룹중에서 선택된 재료로 형성되는
    반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 본드 패드의 최상면에 결합된 도전 배선을 더 포함하는
    반도체 디바이스.
  9. 제 1 항에 있어서,
    상기 본드 패드 개구 내의 상기 본드 패드 금속의 적어도 일부 위에 형성된 부수적인 장벽층을 더 포함하는
    반도체 디바이스.
  10. 제 1 항에 있어서,
    상기 본드 패드 금속은 W, Al, Cu, 알루미늄 합금 및 동 합금중의 하나를 포함하는
    반도체 디바이스.
  11. 제 2 항에 있어서,
    상기 도전층은 W, Al, Cu, 알루미늄 합금 및 동 합금중의 하나를 포함하는
    반도체 디바이스.
  12. 반도체 디바이스 내에 본드 패드를 형성하는 프로세스에 있어서,
    a) 복수의 능동 소자가 위에 형성되어 있는 반도체 기판을 제공하는 단계와,
    b) 상기 기판 위에 하부 유전체막을 형성하는 단계와,
    c) 적어도 하나의 본드 패드 영역 - 상기 본드 패드 영역은 상기 복수의 능동 소자중의 적어도 하나를 포함함- 내의 상기 하부 유전체막 위에 장벽층을 형성하는 단계와,
    d) 상기 장벽층과 상기 하부 유전체막 위에 상부 유전체막을 형성하는 단계와,
    e) 상기 본드 패드 영역으로부터 상기 상부 유전체막을 제거하여, 상기 장벽층을 노출시키고 본드 패드 개구를 형성하는 단계와,
    f) 상기 본드 패드 영역 내에 적어도 하나의 비아 - 상기 각각의 비아는 상기 장벽층 및 상기 하부 유전체막을 통해 연장됨 - 를 형성하는 단계와,
    g) 상기 적어도 하나의 비아 및 상기 본드 패드 개구를 금속막으로 실질적으로 충진하는 단계를 포함하는
    본드 패드 형성 프로세스.
  13. 제 12 항에 있어서,
    상기 단계 g)는 상기 적어도 하나의 비아 내 및 상기 본드 패드 개구 내에 동 및 알루미늄중의 적어도 하나를 포함하는 금속막을 증착하는 단계를 포함하는
    본드 패드 형성 프로세스.
  14. 제 12 항에 있어서,
    상기 단계 f)는 반응성 이온 에칭을 포함하는
    본드 패드 형성 프로세스.
  15. 제 12 항에 있어서,
    상기 단계 e)는 상기 상부 유전체막을 선택적으로 에칭하는 단계를 포함하는
    본드 패드 형성 프로세스.
  16. 제 12 항에 있어서,
    상기 단계 c)는 상기 하부 유전체막에 TiN 막을 증착하는 단계를 포함하는
    본드 패드 형성 프로세스.
  17. 제 12 항에 있어서,
    상기 단계 g)는 상기 적어도 하나의 비아 및 상기 본드 패드 개구 내에 그리고 상기 상부 유전체막의 최상면 위에 금속막을 증착한 다음, 상기 최상면 위로부터 상기 증착된 금속막의 일부를 제거하는 단계를 포함하는
    본드 패드 형성 프로세스.
  18. 제 17 항에 있어서,
    상기 증착된 금속막의 부분은 화학 기계적 연마에 의해 상기 최상면 위로부터 제거되는
    본드 패드 형성 프로세스.
  19. 제 18 항에 있어서,
    상기 금속막은 본드 패드 금속막 위에 형성된 부수적인 장벽층을 포함하는 합성 막인
    본드 패드 형성 프로세스.
  20. 제 12 항에 있어서,
    a1) 상기 본드 패드 영역 내의 상기 반도체 기판 위에 도전막을 형성하는 단계를 더 포함하고,
    상기 단계 b)는 상기 도전막 위에 상기 하부 유전체막을 형성하는 단계를 포함하는
    본드 패드 형성 프로세스.
  21. 제 12 항에 있어서,
    a1) 적어도 상기 본드 패드 영역 내의 상기 반도체 기판 위에 패턴화된 도전막을 형성하는 단계를 더 포함하고,
    상기 단계 b)는 상기 패턴화된 도전막 위에 상기 하부 유전체막을 형성하는 단계를 포함하고,
    상기 본드 패드 영역 내의 적어도 하나의 비아는 상기 패턴화된 도전막의 영역을 노출시키는 본드 패드 형성 프로세스.
  22. 제 12 항에 있어서,
    상기 단계 c)는 Ta, Ti, TaN, TiN, TaSi, TiSi, WSi 및 WSiN으로 구성된 그룹중에서 선택된 재료로 형성된 막을 증착하는 단계를 포함하는
    본드 패드 형성 프로세스.
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