KR100679572B1 - 반도체 장치의 제조 방법 - Google Patents
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Abstract
Description
Claims (6)
- 반도체 기판의 표면에 제1 절연막을 형성하는 공정과,상기 제1 절연막의 일부를 에칭하여, 반도체 기판의 표면의 일부를 노출시키는 개구부를 형성하는 공정과,상기 개구부 내로부터 상기 제1 절연막 위로 연장되는 패드 전극을 형성하는 공정과,상기 반도체 기판의 이면 위에 제2 절연막을 형성하는 공정과,상기 개구부보다도 큰 개구경을 갖고, 또한 상기 개구부에 대응한 위치의 상기 제2 절연막 및 상기 반도체 기판을 관통하여 상기 패드 전극을 노출시키는 비아홀을 형성하는 공정과,상기 비아홀 내로부터 상기 제2 절연막 위로 연장되는 제3 절연막을 형성하는 공정과,상기 비아홀의 바닥부의 제3 절연막을 에칭하여 상기 패드 전극을 노출시키는 공정과,상기 비아홀 내에, 상기 패드 전극과 전기적으로 접속된 관통 전극을 형성하는 공정과,상기 반도체 기판을 복수의 반도체 칩으로 절단 분리하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판의 표면에 제1 절연막을 형성하는 공정과,상기 제1 절연막의 일부를 에칭하여, 반도체 기판의 표면의 일부를 노출시키는 개구부를 형성하는 공정과,상기 개구부 내로부터 상기 제1 절연막 위로 연장되는 배리어 메탈층을 형성하는 공정과,상기 배리어 메탈층 위에 패드 전극을 형성하는 공정과,상기 반도체 기판의 이면 위에 제2 절연막을 형성하는 공정과,상기 개구부보다도 큰 개구경을 갖고, 또한 상기 개구부에 대응한 위치의 상기 제2 절연막 및 상기 반도체 기판을 관통하여 상기 배리어 메탈층을 노출시키는 비아홀을 형성하는 공정과,상기 비아홀 내로부터 상기 제2 절연막 위로 연장되는 제3 절연막을 형성하는 공정과,상기 비아홀의 바닥부의 제3 절연막을 에칭하여 상기 배리어 메탈층을 노출시키는 공정과,상기 비아홀 내에, 상기 배리어 메탈층을 통하여 상기 패드 전극과 전기적으로 접속된 관통 전극을 형성하는 공정과,상기 반도체 기판을 복수의 반도체 칩으로 절단 분리하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 삭제
- 반도체 기판의 표면의 일부 위에, 게이트 산화막, 게이트 전극, 및 소자 분리층 중 어느 하나를 형성하는 공정과,상기 반도체 기판의 표면에 제1 절연막을 형성하는 공정과,상기 게이트 산화막, 게이트 전극, 및 소자 분리층 중 어느 하나와 접하는 상기 제1 절연막의 일부를 제거하여, 상기 게이트 산화막, 게이트 전극, 및 소자 분리층 중 어느 하나의 표면의 일부를 노출시키는 개구부를 형성하는 공정과,상기 개구부 내로부터 상기 제1 절연막 위로 연장되는 패드 전극을 형성하는 공정과,상기 반도체 기판의 이면 위에 제2 절연막을 형성하는 공정과,상기 개구부보다도 큰 개구경을 갖고, 또한 상기 개구부에 대응한 위치의 상기 제2 절연막 및 상기 반도체 기판을 관통하여 상기 게이트 산화막, 게이트 전극, 및 소자 분리층 중 어느 하나를 노출시키는 비아홀을 형성하는 공정과,상기 비아홀 내로부터 상기 제2 절연막 위로 연장되는 제3 절연막을 형성하는 공정과,상기 비아홀의 바닥부의 제3 절연막, 및 상기 게이트 산화막, 게이트 전극, 및 소자 분리층 중 어느 하나를 에칭하여 상기 패드 전극을 노출시키는 공정과,상기 비아홀 내에, 상기 패드 전극과 전기적으로 접속된 관통 전극을 형성하는 공정과,상기 반도체 기판을 복수의 반도체 칩으로 절단 분리하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항, 제2항 및 제4항 중 어느 한 항에 있어서,상기 반도체 기판의 이면 위에, 상기 관통 전극과 접속된 배선층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제5항에 있어서,상기 배선층 위에 도전 단자를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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