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KR100629694B1 - 반도체 소자 제조 방법 - Google Patents

반도체 소자 제조 방법 Download PDF

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KR100629694B1
KR100629694B1 KR1020040111078A KR20040111078A KR100629694B1 KR 100629694 B1 KR100629694 B1 KR 100629694B1 KR 1020040111078 A KR1020040111078 A KR 1020040111078A KR 20040111078 A KR20040111078 A KR 20040111078A KR 100629694 B1 KR100629694 B1 KR 100629694B1
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Abstract

본 발명은 소자의 특성 및 리프레시를 개선하는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체 소자 제조 방법은 소자분리막이 형성된 반도체 기판을 준비하는 단계; 상기 소자분리막 사이의 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계; 수소 어닐링을 진행하여 상기 트렌치 바닥면 가장자리의 혼을 제거하는 단계; 상기 반도체 기판 전면에 게이트 절연막, 게이트 전도막을 적층 형성하는 단계; 및 상기 게이트 전도막과 상기 게이트 절연막을 패터닝하여 게이트 라인을 형성하는 단계를 포함한다.
소자분리막, 혼(Horn), 수소 어닐링, 트렌치 게이트

Description

반도체 소자 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e은 종래 기술에 따른 반도체 소자의 트렌치 게이트 제조 방법을 도시한 공정 단면도와 TEM 사진,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 트렌치 게이트 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 패드 질화막
23 : 패드 산화막 24 : 제 1트렌치
25 : 라이너 질화막 26 : 갭필 절연막
27 : 제 2트렌치 28 : 게이트 절연막
29 : 게이트 전도막
본 발명은 반도체 제조 기술에 관한 것으로 특히 반도체 소자의 트렌치 게이트 공정에 관한 것이다.
최근에, 서브 100nm급 DRAM을 제조할 때 채널 길이가 짧아 소자의 리프레시 특성이 악화되는데, 이를 극복하기 위하여 활성 영역의 중앙부분은 그대로 두고 활성 영영역의 모서리만 수십nm 정도 리세스(Recess)하여 활성영역 중앙부분과 모서리간 단차를 달리하는 구조가 제안되었다.
위와 같은 구조를 적용하면 소자의 집적화에 따라 짧아지는 채널길이(Channel length)보다 더 긴 채널 길이를 확보할 수 있어서 리프레시 특성을 크게 향상시킬 수 있다.
도 1a 내지 도 1e은 종래 기술에 따른 반도체 소자 제조 방법을 나타낸 공정 단면도 및 TEM 사진이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 패드 산화막(12), 패드 질화막(13)을 차례로 형성하고, 소자분리 마스크(도시하지 않음)를 통해 패드 산화막(12)과 패드 질화막(13)을 패터닝한다. 패터닝한 패드 질화막(13)을 식각 마스크로 사용하여 노출된 반도체 기판(11)을 건식 식각함으로써 제 1트렌치(14)를 형성한다. 제 1트렌치(14)를 형성한 후 열산화 공정을 실시하여 제 1트렌치 내부의 측벽을 따라 측벽 산화막(wall oxidation)(도시 생략)을 형성한다.
계속해서, 측벽 산화막(도시 생략)을 포함하는 제 1트렌치(14) 표면을 따라 반도체 소자의 리프레시 특성 확보를 위한 라이너 질화막(15)을 형성한다. 이어서, 결과물의 전면에 갭필 절연막(16)을 증착하여 제 1트렌치(14)를 매립한다. 이 때, 갭필 절연막(16)은 고밀도플라즈마산화막(High Density Plasma; 이하 'HDP')을 사용한다.
이어서, 도 1b에 도시된 바와 같이, 패드 질화막(13)이 드러날 때까지 화학·기계적 연마(chemical mechanical polishing, CMP) 공연을 실시하여 갭필 절연막(16)을 평탄화시킨다. 계속해서, 인산 용액(HO4)을 사용하여 패드 질화막(13)과 라이너 질화막(15)을 습식 제거하고, 불산 용액(HF)을 사용하여 패드 산화막(12)을 제거한 후, 소자분리막(100)을 형성한다.
이어서, 도 1c에 도시된 바와 같이, 소자분리막(100) 사이에 트렌치 게이트를 형성하기 위해 트렌치 게이트 마스크(도시 생략)를 사용하여 게이트 예정 지역을 리세스 식각하여 제 2트렌치(17)를 형성한다. 이 때, 활성 영역인 제 2트렌치(17)와 소자분리막(100)이 만나는 양 끝 상부에 혼(Horn)(H)이 발생한다.
이어서, 도 1d와 도 1e를 참조하면, 도 1d는 게이트와 수직 방향인 트렌치 게이트의 TEM 사진으로 액티브 영역의 단축 방향에서 봤을 때, 실리콘 혼(Horn)이 형성됨을 알 수 있고, 도 1e는 게이트와 평행 방향인 트렌치 게이트의 TEM 사진으로, 액티브 영역의 장축 방향에서 봤을 때, 실리콘 혼(H)이 발생함을 알 수 있다.
상술한 바와 같이, 반도체 소자의 트렌치 게이트를 형성하기 위한 식각 공정시 소자분리막(100)과 접하는 트렌치 모서리의 최외각 부분은 고밀도플라즈마산화막으로 형성한 소자분리막(100)이 식각배리어로 작용하여 식각이 완전히 이루어지지 않는다. 즉, 소자분리막(100)에 접하는 트렌치 모서리의 최외각 부분에 혼(H)이 잔류한다. 이러한 실리콘 혼(H)은 EFH(Effective Field oxide Height)를 낮추는 후속 전세정 공정들을 진행하더라도 여전히 제거되지 않고 잔류하여 셀 트랜지스터의 동작시 문턱 전압 감소(Vt drop)와 같은 소자 특성과 누설 전류의 경로를 제공하여 리프레시 특성 열화의 원인이 된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 소자의 특성 및 리프레시를 개선하는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 반도체 소자 제조 방법은 소자분리막이 형성된 반도체 기판을 준비하는 단계, 상기 소자분리막 사이의 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계, 수소 어닐링을 진행하여 상기 트렌치 바닥면 가장자리의 혼을 제거하는 단계, 상기 반도체 기판 전면에 게이트 절연막, 게이트 전도막을 적층 형성하는 단계, 및 상기 게이트 전도막과 상기 게이트 절연막을 패터닝하여 게이트 라인을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 패드 산화막(22), 패드 질화막(23)을 차례로 형성하고, 소자분리 마스크(도시하지 않음)를 통해 패드 산화막(22)과 패드 질화막(23)을 패터닝한다. 패터닝한 패드 질화막(23)을 식각 마스크로 사용하여 노출된 반도체 기판(21)을 건식 식각함으로써 제 1트렌치(24)를 형성한다. 제 1트렌치(22)를 형성한 후 열산화 공정을 실시하여 제 1트렌치 내부의 측벽을 따라 측벽 산화막(wall oxidation)(도시 생략)을 형성한다.
계속해서, 측벽 산화막(도시 생략)을 포함하는 제 1트렌치(24) 표면을 따라 반도체 소자의 리프레시 특성 확보를 위한 라이너 질화막(25)을 형성한다. 이어서, 결과물의 전면에 소자분리막으로 사용될 갭필 절연막(26)을 증착하여 제 1트렌치(24)를 매립한다. 이 때, 갭필 절연막(26)을 고밀도플라즈마화학기상법 (HDP-CVD)으로 제 1트렌치(24) 내부에 매립시킨다.
이어서, 도 2b에 도시된 바와 같이, 패드 질화막(34)이 드러날 때까지 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 갭필 절연막(26)을 평탄화시킨다. 계속해서, 인산 용액(HO4)을 사용하여 패드 질화막(23)과 라이너 질화막(25)을 습식 제거하고, 불산 용액(HF)을 사용하여 패드 산화막(22)을 제거한 후, 소자분리막(200)을 형성한다.
이어서, 도 2c에 도시된 바와 같이, 소자분리막(200) 사이에 트렌치 게이트를 형성하기 위해 트렌치 게이트 마스크(도시 생략)를 사용하여 게이트 라인 예정 지역을 리세스 식각하여 제 2트렌치(27)를 300Å∼2000Å의 깊이로 형성한다. 이 때, 식각 과정 중 제 2트렌치(27) 양 끝 부분에 혼(H)이 발생한다. 이 때, 소자분리막(200)과 접하는 제 2트렌치(27) 모서리의 최외각 부분은 고밀도플라즈마산화막으로 형성한 소자분리막(200)이 식각배리어로 작용하여 식각이 완전히 이루어지지 않는다. 즉, 소자분리막(200)에 접하는 제 2트렌치(27) 모서리의 최외각 부분에 혼(H)이 잔류한다.
이어서, 도 2d에 도시된 바와 같이, 800℃∼1100℃의 온도, 30분∼60분 동안 H2 어닐링(annealing)을 실시하여 혼(H)부분에 위치한 실리콘 원자를 이동시켜 트렌치 표면을 평탄화시켜 혼(H')을 제거한다.
이어서, 도 2e에 도시된 바와 같이, 소자분리막(200) 사이에 혼을 개선한 제 2트렌치(27) 표면을 따라 게이트 절연막(28)을 증착하고, 반도체 기판(21) 전면에 게이트 전도막(29)을 차례로 증착하고, 게이트 라인을 패터닝하여 트렌치 게이트를 완성한다.
게이트 전도막(29)으로 폴리실리콘, 텅스텐, 텅스텐 실리사이드의 그룹에서 선택된 하나의 물질 또는 혼합 구조로 사용한다. 또한, 게이트 절연막(28) 형성 전, 트랜지스터 형성을 위한 각종 이온 주입은 미리 진행된다.
한편, 도면에는 도시하지 않지만, 게이트 라인은 게이트 전도막(29) 상에 게이트 하드마스크를 형성하고, 게이트 하드마스크 상에 게이트 라인을 패터닝하기 위한 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 식각마스크로 게이트 하드마스크를 식각한 후에, 포토레지스트 패턴을 제거하며, 게이트 하드마스크를 식각 마스크로하여 게이트 전도막(29), 게이트 절연막(28)을 동시에 패터닝한다. 이와 같은 일련의 과정을 거친후, 게이트 라인이 형성된다.
상술한 바와 같이, 트렌치 게이트를 형성함에 있어서, 트렌치 양 끝에 형성된 실리콘 혼을 수소 어닐링을 이용하여 혼을 제거하므로써 트렌치 게이트 코너부를 라운딩(rounding)시킬 수 있고, 소자의 리프레시 특성을 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 트렌치 게이트의 양끝에 형성되는 혼을 효과적으로 제어하여 누설 전류 방지 및 소자의 특성 및 리프레시 특성을 개선하고, 소자의 수율을 증가시킬 수 있는 효과가 있다.

Claims (4)

  1. 소자분리막이 형성된 반도체 기판을 준비하는 단계;
    상기 소자분리막 사이의 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    수소 어닐링을 진행하여 상기 트렌치 바닥면 가장자리의 혼을 제거하는 단계;
    상기 반도체 기판 전면에 게이트 절연막, 게이트 전도막을 적층 형성하는 단계; 및
    상기 게이트 전도막과 상기 게이트 절연막을 패터닝하여 게이트 라인을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1항에 있어서,
    상기 수소 어닐링은 800℃∼1100℃의 온도에서 30분∼60분간 진행하는 반도체 소자 제조 방법.
  3. 제 1항에 있어서,
    상기 트렌치는 300Å∼2000Å의 깊이로 형성하는 반도체 소자 제조 방법.
  4. 제 1항에 있어서,
    상기 게이트 전도막은 폴리실리콘, 텅스텐, 텅스텐 실리사이드의 그룹에서 선택된 어느 한 물질 또는 둘 이상의 물질을 적층하여 형성하는 반도체 소자 제조 방법.
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