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KR20050106306A - 둥근 활성코너를 갖는 핀 전계효과 트랜지스터의 제조방법 - Google Patents

둥근 활성코너를 갖는 핀 전계효과 트랜지스터의 제조방법 Download PDF

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KR20050106306A
KR20050106306A KR1020040031512A KR20040031512A KR20050106306A KR 20050106306 A KR20050106306 A KR 20050106306A KR 1020040031512 A KR1020040031512 A KR 1020040031512A KR 20040031512 A KR20040031512 A KR 20040031512A KR 20050106306 A KR20050106306 A KR 20050106306A
Authority
KR
South Korea
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trench
active region
semiconductor substrate
gate
forming
Prior art date
Application number
KR1020040031512A
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English (en)
Inventor
김근남
양흥모
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040031512A priority Critical patent/KR20050106306A/ko
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Abstract

초기 트렌치를 확장시키는 습식 세정공정을 사용하여 핀 전계효과 트랜지스터를 제조하는 방법들을 제공한다. 이 방법들은 반도체기판의 소정영역 상에 트렌치 마스크 패턴을 형성한 후, 상기 반도체기판을 식각하여 활성영역을 한정하는 트렌치를 형성하는 것을 포함한다. 이어서, 상기 트렌치를 갖는 반도체기판을 습식세정용액을 사용하여 세정하여 상기 트렌치를 확장(enlarge)시킴과 동시에 상기 활성영역의 상부코너를 둥글게 형성한다. 이때, 상기 습식세정용액으로는 암모니아, 과산화수소 및 순수의 혼합용액을 사용할 수 있다. 상기 확장된 트렌치 내에 소자분리막을 형성한다. 상기 소자분리막을 갖는 반도체기판 상에 상기 활성영역의 상부를 가로지르는 적어도 하나의 개구부를 갖는 게이트 포토레지스트 패턴을 형성한다. 상기 게이트 포토레지스트 패턴을 식각 마스크로 사용하여 상기 소자분리막을 식각하여 상기 활성영역의 양옆에 각각 리세스된 그루브들을 형성한다. 상기 트렌치 마스크 패턴을 제거하여 상기 활성영역의 상부면을 노출 시킨다. 상기 리세스된 그루브들을 채우면서 상기 리세스된 그루브들 사이의 상기 활성영역의 표면을 덮는 절연된 게이트전극들을 형성한다.

Description

둥근 활성코너를 갖는 핀 전계효과 트랜지스터의 제조방법{Method of fabricating a finFET having rounded active corners}
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 둥근 활성코너를 갖는 핀 전계효과 트랜지스터의 제조방법에 관한 것이다.
반도체소자들은 바이폴라 트랜지스터들 및/또는 모스 트랜지스터들과 같은 트랜지스터들로 구성된 집적회로를 포함한다. 상기 모스 트랜지스터는 상기 바이폴라 트랜지스터에 비하여 낮은 전력소모를 보이고 높은 집적도의 구현에 적합하다. 따라서 상기 모스 트랜지스터는 저 전력 및 고집적 반도체소자(low power and highly integrated semiconductor device)에 널리 채택되고 있다.
상기 모스 트랜지스터들의 대부분은 평판형 채널영역을 갖도록 형성된다. 그러나 상기 평판형 모스 트랜지스터들을 사용하여 초고집적 반도체소자를 구현하는 데에는 몇몇 제약들이 따른다. 다시 말해서, 상기 평판형 모스 트랜지스터들이 차지하는 평면적을 감소시키는 데 한계가 있다. 이는, 상기 평판형 모스 트랜지스터들의 채널 길이가 감소되면, 단채널효과에 기인하여 상기 평판형 모스 트랜지스터의 전기적인 특성이 저하되기 때문이다.
최근에, 상기 평판형 모스 트랜지스터들의 단점들을 해결하기 위하여 핀 전계효과 트랜지스터들이 제안된바 있다. 예를 들면, 상기 핀 전계효과 트랜지스터는 미국특허공개번호 제2003/0141546 A1에 "모스 반도체소자 및 그 제조방법 (MOS SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME)"라는 제목으로 마에가와(Maegawa)에 의해 개시되어 있다. 마에가와에 따르면, 단채널효과를 억제시키기 위하여 핀형의(fin-shaped) 채널영역이 최대 채널공핍층 폭의 2배 보다 작은 폭을 갖도록 형성된다.
도 1 은 상기 핀 전계효과 트랜지스터를 제조하기 위한 다른 종래의 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체기판(1) 상에 패드 산화막 및 패드 질화막을 차례로 형성한다. 상기 패드 산화막 및 패드 질화막을 패터닝 하여 상기 반도체기판(1)의 소정영역 상에 차례로 적층된 패드 산화막 패턴(6) 및 패드 질화막 패턴(7)을 형성한다. 상기 패드 질화막 패턴(7)을 식각마스크로 사용하여 상기 반도체기판(1)을 식각하여 활성영역(3)을 한정하는 트렌치를 형성한다. 이 경우에, 상기 트렌치는 일반적으로 양의 경사진 측벽(positive sloped sidewall)을 갖도록 형성된다. 즉, 상기 트렌치는 상기 활성영역(3)의 상부 폭이 그것의 하부 폭보다 작도록 형성된다.
계속해서, 상기 트렌치 내벽에 열산화막(8)을 형성하고, 상기 열산화막(8)을 갖는 반도체기판 상에 콘포말한 질화막 라이너(9)를 형성한다. 상기 질화막 라이너(9)에 의해 둘러싸여진 상기 트렌치 내에 소자분리막(2)을 형성한다. 상기 소자분리막(2)을 부분적으로 식각하여 상기 활성영역(3)의 상부를 가로지르는 게이트 그루브를 형성한다. 상기 게이트 그루브는 상기 활성영역(3)의 상부면 보다 낮은 바닥면을 갖도록 형성한다. 그 결과, 상기 활성영역(3)의 상부(upper portion; 5)는 상기 게이트 그루브의 바닥면으로부터 상부를 향하여 돌출된다. 상기 돌출된 활성영역(5)은 채널영역에 해당한다.
상기 게이트 그루브를 형성하는 동안, 상기 채널영역(5)의 양 측벽 상의 상기 질화막 라이너(9)에 식각손상(etch damage)이 가해질 수 있다. 이는, 상기 트렌치의 측벽이 상술한 바와 같이 양의 경사진 프로파일을 갖기 때문이다. 상기 질화막 라이너(9)의 손상이 심하면, 상기 열산화막(8) 역시 손상될 수 있다. 이 경우에, 후속 공정에서 상기 질화막 라이너(9), 패드 질화막 패턴(7) 및 열산화막(8)을 제거하기 위하여 인산용액을 사용하는 습식 식각공정 동안, 상기 채널영역(5)의 표면에 손상이 가해질 수 있다. 상기 채널영역(5)의 표면 손상(surface damage)은 핀 전계효과 트랜지스터의 전기적인 특성을 현저히 저하시킨다.
본 발명이 이루고자 하는 기술적 과제는 채널영역의 표면이 손상되는 것을 방지할 수 있는 핀 전계효과 트랜지스터(finFET)의 제조방법들을 제공하는 데 있다.
본 발명의 실시예들에 따르면, 초기 트렌치를 확장시키는 습식 세정공정을 사용하여 핀 전계효과 트랜지스터를 제조하는 방법들을 제공한다. 이 방법들은 반도체기판의 소정영역 상에 트렌치 마스크 패턴을 형성하는 것을 포함한다. 상기 트렌치 마스크 패턴을 식각마스크로 사용하여 상기 반도체기판을 식각하여 활성영역을 한정하는 트렌치를 형성한다. 이어서, 상기 트렌치를 갖는 반도체기판을 습식세정용액을 사용하여 세정하여 상기 트렌치를 확장(enlarge)시킴과 동시에 상기 활성영역의 상부코너를 둥글게 형성한다. 이때, 상기 활성영역은 상기 확장된 트렌치로 사면이 둘러싸인 핀(fin) 모양으로 형성된다. 상기 확장된 트렌치 내에 소자분리막을 형성한다. 상기 소자분리막을 갖는 반도체기판 상에 상기 활성영역의 상부를 가로지르는 적어도 하나의 개구부를 갖는 게이트 포토레지스트 패턴을 형성한다. 상기 게이트 포토레지스트 패턴을 식각 마스크로 사용하여 상기 소자분리막을 식각하여 상기 활성영역의 양옆에 각각 리세스된 그루브들을 형성한다. 상기 활성영역의 양옆에 형성된 그루브들에 의하여 채널영역이 한정된다. 상기 트렌치 마스크 패턴을 제거하여 상기 활성영역의 상부면을 노출 시킨다. 이때, 상기 채널영역의 측벽들이 함께 노출된다. 상기 활성영역이 노출된 반도체기판에 상기 채널영역의 측벽들 및 상기 활성영역의 상부를 덮는 게이트산화막을 형성한다. 다음, 상기 리세스된 그루브들을 채우면서 상기 리세스된 그루브들 사이의 상기 활성영역의 표면을 덮는 게이트전극들을 형성한다. 상기 게이트전극은 상기 게이트산화막에 의하여 절연된다. 이후, 상기 게이트전극을 마스크로 사용하여 상기 활성영역에 소스/드레인 들을 형성하고, 층간절연막을 형성한 후, 소스/드레인 전극들을 형성한다. 그 결과, 핀 전계효과 트랜지스터(finFET)들이 완성될 수 있다.
상기 습식세정 용액은 암모니아(NH4OH), 과산화수소(H2O2) 및 순수(H2 O)의 혼합용액을 사용할 수 있다. 상기 습식세정 용액은 과산화수소에 의한 산화반응과 암모니아에 의한 에칭 반응이 동시에 일어난다. 상기 암모니아는 실리콘을 에칭 시키고 에칭 속도가 매우 크다. 아울러 상기 과산화수소에 의한 표면산화는 실리콘 표면의 러프니스(roughness)를 감소시키는 역할을 한다. 상기 습식세정 용액을 이용한 세정 공정은, 상기 활성영역의 폭이 상기 트렌치 마스크 패턴 폭 보다 좁게 형성될 수 있는 조건을 설정하여 수행함이 바람직하다.
상기 확장된 트렌치 내벽에 트렌치산화막을 형성하고, 상기 트렌치산화막을 가지는 반도체기판 상에 라이너(liner)를 형성할 수 있다. 상기 라이너는 실리콘질화막으로 형성할 수 있다.
상기 소자분리막은 갭 충진 특성이 우수하며 건식식각 공정에서 높은 식각 선택비를 가지는 고밀도 플라즈마 산화막으로 형성할 수 있다.
상기 소자분리막이 형성된 반도체기판과 상기 게이트 포토레지스트 패턴 사이에는 게이트 반사방지막을 추가로 형성할 수 있다. 상기 게이트 반사방지막은 유기(organic) 반사방지막으로 형성할 수 있다. 상기 게이트 반사방지막은 사진공정 시 난반사를 억제시키는 역할을 하여 미세패턴의 형성을 가능하도록 해준다.
상기 그루브들을 형성한 후, 상기 활성영역의 일부영역에 채널이온들을 주입할 수 있다. 상기 채널이온들은 다양한 이온주입 에너지를 사용하여 주입될 수 있으며, 다양한 각도로 주입될 수 있다.
한편, 상기 게이트 포토레지스트 패턴은 상기 활성영역의 상부를 가로지르는 두개의 개구부들을 갖도록 형성할 수 있다. 이어서, 상기 게이트 포토레지스트 패턴을 식각 마스크로 사용하여 상기 소자분리막을 식각하여 상기 활성영역의 양옆에 각각 두쌍의 리세스된 그루브들을 형성한다. 상기 트렌치 마스크 패턴을 제거하여 상기 활성영역의 상부면을 노출시킨 다음, 상기 두쌍의 리세스된 그루브들을 채우면서 상기 두쌍의 리세스된 그루브들 사이의 상기 활성영역의 표면을 덮는 두개의 절연된 게이트전극들을 형성할 수 있다. 상기 두개의 절연된 게이트전극들을 형성하는 방법을 이용하면, 하나의 활성영역에 두개의 핀 전계효과 트랜지스터들을 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 , 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 2는 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터(finFET)의 레이아웃도이고, 도 3a 내지 도 10c는 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터의 제조방법들을 설명하기 위한 단면도들이다. 구체적으로, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a 및 도 10a는 도 2의 절단선 I-I'에 따라 취해진 단면도들이고, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b 및 도 10b는 도 2의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다. 또한, 도 7c, 도 8c, 도 9c 및 도 10c는 도 2의 절단선 Ⅲ- Ⅲ' 에 따라 취해진 단면도들이다.
도 2, 도 3a 및 도 3b를 참조하면, 실리콘 기판과 같은 반도체기판(21) 상에 하드마스크막을 형성한다. 상기 반도체기판(21)은 에스오아이(silicon on insulator; SOI) 기판일 수도 있다. 상기 하드마스크막은 상기 반도체기판(21)에 대하여 식각선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 예를 들면, 상기 반도체기판(21)이 실리콘 기판인 경우에, 상기 하드마스크막은 실리콘질화막(SiN)으로 형성할 수 있다. 상기 하드마스크막을 형성하기 전에, 상기 반도체기판(21) 상에 패드산화막을 추가로 형성할 수 있다. 상기 패드산화막은 상기 반도체기판(21)을 열 산화 시키어 형성할 수 있다. 상기 패드산화막은 100Å 두께를 가질 수 있다. 상기 패드산화막은 상기 하드마스크막 및 상기 반도체기판(21)사이의 열팽창계수 차이에 기인하는 물리적인 스트레스를 완화시키는 역할을 한다. 이에 더하여, 상기 하드마스크막 상에 트렌치 반사방지막(anti-reflective coating layer)을 추가로 형성할 수 있다. 상기 트렌치 반사방지막은 유기(organic) 반사방지막으로 형성할 수 있다. 상기 트렌치 반사방지막은 사진공정 시 난반사를 억제시키는 역할을 하여 미세패턴의 형성을 가능하도록 해준다.
상기 트렌치 반사방지막, 하드마스크막 및 패드산화막을 사진/식각 공정을 사용하여 패터닝 하여 상기 반도체기판(21)의 소정영역 상에 위치하는 트렌치 마스크 패턴(28)을 형성한다. 결과적으로, 상기 트렌치 마스크 패턴(28)은 차례로 적층된 패드산화막 패턴(23) 및 트렌치 하드마스크 패턴(25)을 갖도록 형성된다. 상기 트렌치 마스크 패턴(28)의 상부에는 트렌치 반사방지막 패턴(26) 및 포토레지스트 패턴이 형성된다.
도 2, 도 4a 및 도 4b를 참조하면, 상기 트렌치 마스크 패턴(28)을 식각마스크로 사용하여 상기 반도체기판(21)을 식각하여 활성영역(21a)을 한정하는 트렌치(27)를 형성한다. 이 경우에, 상기 트렌치(27)는 일반적으로 양의 경사진 측벽(positive sloped sidewall)을 갖도록 형성된다. 즉, 상기 트렌치(27)는 상기 활성영역(21a)의 상부 폭이 그것의 하부 폭보다 작도록 형성된다.
도 2, 도 5a 및 도 5b를 참조하면, 상기 트렌치(27)가 형성된 반도체기판(21)을 습식세정 용액을 사용하여 세정하여 상기 트렌치(27)를 확장시킴과 동시에 상기 활성영역(21a)의 상부코너(A)를 둥글게 형성한다. 상기 습식세정 용액은 암모니아(NH4OH), 과산화수소(H2O2) 및 순수(H2O)의 혼합용액을 사용할 수 있다. 상기 습식세정 용액은 과산화수소에 의한 산화반응과 암모니아에 의한 에칭 반응이 동시에 일어난다. 상기 암모니아는 실리콘을 에칭 시키고 에칭 속도가 매우 크다. 아울러 상기 과산화수소에 의한 표면산화는 실리콘 표면의 러프니스(roughness)를 감소시키는 역할을 한다. 상기 습식세정 용액을 이용한 세정 공정은, 상기 활성영역(21a)의 폭이 상기 트렌치 마스크 패턴(28)의 폭 보다 좁게 형성될 수 있는 조건을 설정하여 수행함이 바람직하다. 그 결과로서, 상기 활성영역(21a)의 상부 모서리부분(A)들은 둥글게 형성된다. 반면, 상기 트렌치(27)에 의해 노출된 상기 활성영역(21a)은 등방성 식각되어 확장된(enlarged) 트렌치(27)를 형성하게 된다. 즉 상기 활성영역(21a)은 상기 확장된 트렌치(27)로 사면이 둘러싸인 핀(fin) 모양으로 형성된다. 이후, 상기 트렌치 반사방지막 패턴(26) 및 포토레지스트 패턴을 제거한다.
상기 세정 처리에 앞서서, 상기 반도체기판(21)은 불산(HF)을 함유하는 식각용액을 이용하여 추가로 세정될 수 있다. 상기 불산(HF)을 함유하는 식각용액은, 상기 패드산화막 패턴(23)의 노출면과 반응하여, 상기 패드산화막 패턴(23)을 식각되게 한다. 그 결과, 상기 트렌치 마스크 패턴(28)의 가장자리 하부에 언더컷(undercut) 영역이 형성될 수 있다.
도 2, 도 6a 및 도 6b를 참조하면, 상기 확장된 트렌치(27) 내벽에 트렌치산화막(31)을 형성하고, 상기 트렌치산화막(31)을 갖는 반도체기판 상에 라이너(liner; 32)를 형성한다. 이어서 상기 라이너(32)를 갖는 반도체기판 상에 상기 확장된 트렌치(27) 내부의 빈 공간을 완전히 채우며 상기 반도체기판의 전면을 덮을 정도의 고밀도 플라즈마 산화막(도시하지 않음)을 형성한다. 상기 고밀도 플라즈마 산화막은 갭 충진 특성이 우수하며 건식식각 공정에서 높은 식각 선택비를 가진다. 그 후, 상기 고밀도 플라즈마 산화막을 평탄화시키어 소자분리막(33)을 형성한다. 상기 평탄화공정은 상기 트렌치 마스크 패턴(28)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP) 공정을 사용하여 실시될 수 있다.
상기 트렌치산화막(31)은 상기 확장된 트렌치(27)를 갖는 반도체기판을 열 산화 시키어 형성할 수 있다. 이때, 상기 활성영역(21a)의 측벽들 및 상기 확장된 트렌치(27)의 바닥은 상기 트렌치산화막(31)으로 덮이게 된다. 다른 방법으로 상기 트렌치산화막(31)은 원자층 증착 방법에 의한 산화막일 수도 있다.
상기 라이너(32)는 상기 트렌치산화막(31)을 갖는 반도체기판 상에 화학기상증착 기술을 사용하여 형성될 수 있다. 상기 라이너(32)는 상기 트렌치 하드마스크 패턴(25)과 동일한 물질 막 즉, 실리콘질화막으로 형성하는 것이 바람직하다. 다른 방법으로, 상기 라이너(32)는 원자층 증착 방법에 의한 실리콘질화막일 수도 있다. 상기 라이너(32)는 상기 트렌치산화막(31)을 덮도록 형성한다.
도 2, 도 7a, 도 7b 및 도 7c를 참조하면, 상기 소자분리막(33)이 형성된 반도체기판 상에 게이트 포토레지스트 패턴(39)을 형성한다. 상기 게이트 포토레지스트 패턴(39)은 상기 활성영역(21a)의 상부를 가로지르며, 상기 소자분리막(33)의 소정영역 상을 지나가는 적어도 하나의 개구부들, 예를 들면 두개의 개구부들을 갖도록 형성한다. 상기 소자분리막(33)이 형성된 반도체기판과 상기 게이트 포토레지스트 패턴(39) 사이에는 게이트 반사방지막(38)을 추가로 형성할 수 있다. 상기 게이트 반사방지막(38)은 유기(organic) 반사방지막으로 형성할 수 있다. 상기 게이트 반사방지막(38)은 사진공정 시 난반사를 억제시키는 역할을 하여 미세패턴의 형성을 가능하도록 해준다.
이어서, 상기 게이트 포토레지스트 패턴(39)을 식각마스크로 사용하여 상기 소자분리막(33)을 비등방성 식각하여 리세스 된 그루브들(40)을 형성한다. 이 경우에, 상기 개구부들에 의하여 노출된 상기 트렌치 마스크 패턴(28) 역시 식각되어 두께가 얇아질 수 있다. 결과적으로, 상기 활성영역(21a)의 양 옆에 각각 상기 리세스 된 그루브들(40)이 형성된다. 또한, 상기 활성영역(21a)의 양 옆에 형성된 그루브들(40)에 의하여 채널영역(21b)이 한정된다.
한편, 상기 비등방성 식각 공정은 수직방향 식각비를 높게 설정하여 진행할 수 있다. 상기 리세스 된 그루브들(40)을 형성하는 동안, 상기 활성영역(21a)의 양 옆에 노출되는 상기 라이너(32)의 일부영역(B)은, 상기 도 5a 및 도 5b에서 설명된 바와 같이 상부에 있는 상기 트렌치 마스크 패턴(28)에 의하여 가려지기 때문에, 식각손상으로부터 보호된다.
전술한 바와 같이 도 7c는 도 2의 절단선 Ⅲ- Ⅲ' 에 따라 취해진 단면도이다. 도 7c를 참조하면, 상기 반도체기판(21) 상에 차례로 적층된 상기 트렌치산화막(31) 및 라이너(32)가 형성되어 있으며, 상기 소자분리 막(33)에는 깊은 그루브들(40)이 형성된다.
상기 채널영역(21b)이 한정된 반도체기판 상에 채널이온들을 주입할 수 있다. 이때, 상기 채널이온들은, 상기 트렌치 마스크 패턴(28)의 두께가 얇아진 부분들을 통과하여, 상기 채널영역(21b) 내에 주입될 수 있다. 상기 채널영역(21b) 이외의 다른 활성영역(21a)은 상기 게이트 포토레지스트 패턴(39) 및 상기 트렌치 마스크 패턴(28)으로 덮여 있다. 따라서 상기 채널이온들은 상기 채널영역(21b) 이외의 다른 활성영역(21a)들에 주입되는 것이 방지된다. 한편, 상기 채널이온들은 다양한 이온주입 에너지를 사용하여 주입될 수 있으며, 다양한 각도로 주입될 수 있다.
도 2, 도 8a, 도8b 및 도 8c를 참조하면, 상기 리세스 된 그루브들(40)이 형성된 후, 상기 게이트 포토레지스트 패턴(39) 및 상기 게이트 반사방지막(38)을 제거한다.
한편, 상기 채널이온들은 상기 게이트 포토레지스트 패턴(39) 및 상기 게이트 반사방지막(38)을 제거한 후에 주입될 수도 있다.
그 후, 상기 공정 진행 중에 형성될 수 있는 자연 산화막(native oxide)의 제거를 위하여, 불산(HF)을 함유한 용액에 상기 반도체기판(21)을 담그는(dip) 공정을 추가할 수 있다. 이때 상기 채널영역(21b)의 측벽들에 형성되어 있는 상기 트렌치산화막(31)은, 상기 라이너(32)에 의하여 식각손상으로부터 보호된다. 이어서, 상기 트렌치 하드마스크 패턴(25) 및 상기 채널영역(21b)의 측벽들 상의 라이너(32)를 제거한다. 상기 트렌치 하드마스크 패턴(25) 및 상기 라이너(32)가 실리콘질화막으로 형성된 경우, 상기 트렌치 하드마스크 패턴(25) 및 상기 라이너(32)는 인산 용액을 사용하여 식각될 수 있다. 이때, 상기 채널영역(21b)은 상기 트렌치산화막(31) 및 상기 패드산화막 패턴(23)에 의하여 식각손상이 방지된다. 연속하여, 상기 채널영역(21b)의 측벽들을 덮고 있는 트렌치산화막(31)을 제거한다. 상기 트렌치산화막(31)은 불산 용액을 사용하여 제거될 수 있다. 동시에 상기 패드산화막 패턴(23)도 상기 트렌치산화막(31)을 제거하는 동안 함께 제거될 수 있다. 그 결과, 상기 채널영역(21b)의 측벽들이 노출되고, 상기 활성영역(21a)의 상부면이 노출된다.
상기 활성영역(21a)의 상부면을 노출시키는 동안, 상기 소자분리막(33)도 함께 식각될 수 있다. 그러므로 상기 리세스 된 그루브들(40)은 더욱 깊어지고 넓어질 수 있다. 아울러, 상기 소자분리막(33)의 상부면은 상기 활성영역(21a)의 상부면과 같은 높이를 갖도록 식각하는 것이 바람직하다.
도 2, 도 9a, 도 9b 및 도 9c를 참조하면, 상기 활성영역(21a)이 노출된 반도체기판에 상기 채널영역(21b)의 측벽들 및 상기 활성영역(21a)의 상부를 덮는 게이트산화막(41)을 형성한다. 상기 게이트산화막(41)은 열 산화 공정을 사용하여 형성할 수 있다. 또한, 상기 게이트산화막(41)은 원자층 증착 방법 또는 화학기상증착 방법을 사용하여 실리콘산화막 또는 고유전막으로 형성할 수 있다.
상기 게이트산화막(41)을 갖는 반도체기판 상에 게이트도전막(42)을 형성한다. 상기 게이트도전막(42)은 폴리실리콘막으로 형성할 수 있다. 상기 게이트도전막(42)은 상기 그루브들(40)을 완전히 채우면서 상기 반도체기판(21) 전면을 덮도록 형성한다. 또한, 상기 게이트도전막(42) 상에는 텅스텐실리사이드막(43)을 추가로 적층시킬 수 있다.
상기 텅스텐실리사이드막(43) 상에 전극 하드마스크막(45)을 형성한다. 상기 전극 하드마스크막(45)은 실리콘질화막(SiN)으로 형성할 수 있다. 상기 전극 하드마스크막(45) 상에 전극 반사방지막(46)을 형성할 수 있다. 상기 전극 반사방지막(46)은 유기(organic) 반사방지막으로 형성할 수 있다.
도 2, 도 10a, 도 10b 및 도 10c를 참조하면, 상기 전극 하드마스크막(45)을 패터닝 하여 전극 하드마스크 패턴(45a)을 형성한다. 상기 전극 하드마스크 패턴(45a)을 식각마스크로 사용하여 상기 텅스텐실리사이드막(43) 및 상기 게이트도전막(42)을 식각한다. 그 결과, 상기 리세스 된 그루브들(40)을 채우면서 상기 채널영역(21b)의 측벽들 및 상부를 덮는 게이트전극(42a)들이 형성된다. 상기 게이트전극(42a)들의 상부에는 텅스텐실리사이드 패턴(43a)들이 형성될 수 있다.
이후, 상기 게이트전극(42a)들을 마스크로 사용하여 상기 활성영역(21a)들에 소스/드레인(도시하지 않음)들을 형성하고, 층간절연막을 형성한 후, 소스/드레인 전극들(도시하지 않음)을 형성할 수 있다. 그 결과, 핀 전계효과 트랜지스터(finFET)들이 완성될 수 있다.
상술한 바와 같이 본 발명에 따르면, 암모니아, 과산화수소 및 순수의 혼합용액을 사용하여 트렌치를 세정하는 공정을 적용할 경우에, 채널영역의 측벽들에 형성된 라이너가 건식식각 공정에서 손상되는 것을 방지할 수 있다. 이에 따라, 상기 채널영역의 측벽들이 식각손상으로부터 보호된다.
본 발명에 따른 다른 효과는, 상기 채널영역의 상부 모서리 부분들이 둥글게 형성됨으로써, 이부분에 스트레스가 집중되는 것을 방지할 수 있으며, 따라서 이부분에서 자주발생 되는 누설전류를 최소화할 수 있는 효과가 있다.
도 1은 종래기술에 따른 트랜지스터를 제조하는 방법을 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예에 따른 핀 전계효과 트랜지스터(finFET)의 레이아웃도이다.
도 3a 내지 도 10c는 본 발명의 실시예에 따른 핀 전계효과 트랜지스터의 제조방법들을 설명하기 위한 단면도들이다.

Claims (8)

  1. 반도체기판의 소정영역 상에 트렌치 마스크 패턴을 형성하고,
    상기 트렌치 마스크 패턴을 식각마스크로 사용하여 상기 반도체기판을 식각하여 활성영역을 한정하는 트렌치를 형성하고,
    상기 트렌치를 갖는 반도체기판을 습식세정용액을 사용하여 세정하여 상기 트렌치를 확장(enlarge)시킴과 동시에 상기 활성영역의 상부코너를 둥글게 형성하고,
    상기 확장된 트렌치 내에 소자분리막을 형성하고,
    상기 소자분리 막을 갖는 반도체기판 상에 상기 활성영역의 상부를 가로지르는 적어도 하나의 개구부를 갖는 게이트 포토레지스트 패턴을 형성하고,
    상기 게이트 포토레지스트 패턴을 식각 마스크로 사용하여 상기 소자분리막을 식각하여 상기 활성영역의 양옆에 각각 리세스된 그루브들을 형성하고,
    상기 트렌치 마스크 패턴을 제거하여 상기 활성영역의 상부면을 노출시키고,
    상기 리세스된 그루브들을 채우면서 상기 리세스된 그루브들 사이의 상기 활성영역의 표면을 덮는 절연된 게이트전극들을 형성하는 것을 포함하는 핀 전계효과 트랜지스터의 제조방법.
  2. 제 1 항에 있어서,
    상기 습식세정용액은 암모니아, 과산화수소 및 순수의 혼합용액인 것을 특징으로 하는 핀 전계효과 트랜지스터의 제조방법.
  3. 제 1 항에 있어서,
    상기 확장된 트렌치 내벽에 트렌치산화막을 형성하고,
    상기 트렌치산화막을 가지는 반도체기판 상에 라이너(liner)를 형성하는 것을 더 포함하는 핀 전계효과 트랜지스터의 제조방법.
  4. 제 1 항에 있어서,
    상기 소자분리막은 고밀도 플라즈마 산화막으로 형성하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 제조방법.
  5. 제 1 항에 있어서,
    상기 소자분리막과 상기 게이트 포토레지스트 패턴 사이에 게이트 반사방지막을 형성하는 것을 더 포함하는 핀 전계효과 트랜지스터의 제조방법.
  6. 제 5 항에 있어서,
    상기 게이트 반사방지막은 유기(organic) 반사방지막으로 형성하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 제조방법.
  7. 제 1 항에 있어서,
    상기 그루브들을 형성한 후,
    상기 활성영역의 일부영역에 채널이온들을 주입하는 것을 더 포함하는 핀 전계효과 트랜지스터의 제조방법.
  8. 제 1 항에 있어서,
    상기 게이트 포토레지스트 패턴은 상기 활성영역의 상부를 가로지르는 두개의 개구부들을 갖는 것을 특징으로 하는 핀 전계효과 트랜지스터의 제조방법.
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