JP2000012676A - 半導体装置のトレンチ素子分離方法 - Google Patents
半導体装置のトレンチ素子分離方法Info
- Publication number
- JP2000012676A JP2000012676A JP11127713A JP12771399A JP2000012676A JP 2000012676 A JP2000012676 A JP 2000012676A JP 11127713 A JP11127713 A JP 11127713A JP 12771399 A JP12771399 A JP 12771399A JP 2000012676 A JP2000012676 A JP 2000012676A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- trench
- layer
- etching mask
- mask layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 238000000034 method Methods 0.000 title claims abstract description 55
- 238000005530 etching Methods 0.000 claims abstract description 79
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 238000002955 isolation Methods 0.000 claims description 33
- 239000011810 insulating material Substances 0.000 claims description 14
- 230000003647 oxidation Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 23
- 230000000694 effects Effects 0.000 abstract description 8
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 239000000126 substance Substances 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 1
- 239000000463 material Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052582 BN Inorganic materials 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910018503 SF6 Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 1
- 229960000909 sulfur hexafluoride Drugs 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 トレンチ素子分離方法を提供する。
【解決手段】 半導体基板上にパッド酸化膜を形成す
る。このパッド酸化膜上に、非活性領域を限定するため
の蝕刻マスク層パターンと蝕刻マスク層下部にアンダー
カットされた可酸化層パターンを形成する。また半導体
基板の非活性領域にトレンチを形成し、トレンチの内壁
及び可酸化層パターンの側壁に酸化膜を形成する。次
に、トレンチを絶縁物質で埋込んだ後平坦化し、蝕刻マ
スク層パターン、可酸化層パターン及びパッド酸化膜を
除去する。これにより、後続する色々な酸化膜蝕刻工程
でトレンチエッジ部位の活性領域が露出されることが防
止される。
る。このパッド酸化膜上に、非活性領域を限定するため
の蝕刻マスク層パターンと蝕刻マスク層下部にアンダー
カットされた可酸化層パターンを形成する。また半導体
基板の非活性領域にトレンチを形成し、トレンチの内壁
及び可酸化層パターンの側壁に酸化膜を形成する。次
に、トレンチを絶縁物質で埋込んだ後平坦化し、蝕刻マ
スク層パターン、可酸化層パターン及びパッド酸化膜を
除去する。これにより、後続する色々な酸化膜蝕刻工程
でトレンチエッジ部位の活性領域が露出されることが防
止される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の素子分
離方法に係り、特にトレンチ素子分離方法に関する。
離方法に係り、特にトレンチ素子分離方法に関する。
【０００２】
【従来の技術】半導体装置の製造工程の中で素子分離方
法は、局部的酸化方法（以下、ＬＯＣＯＳと称する）と
トレンチ素子分離方法とに大別される。
法は、局部的酸化方法（以下、ＬＯＣＯＳと称する）と
トレンチ素子分離方法とに大別される。
【０００３】この中で、ＬＯＣＯＳ方法は工程が単純
で、広い部位と狭い部位が同時に分離できる長所を有し
ている。しかし、側面酸化によるバーズビーク（ｂｉｒ
ｄ’ｓｂｅａｋ）により素子分離領域の幅が広くなって
ソース／ドレイン領域の有効面積を縮める。また、フィ
ールド酸化膜形成時、酸化膜の縁部に熱膨張係数の差に
よる応力が集中することによって、シリコン基板に結晶
欠陥が発生して漏れ電流がたくさん発生する短所があ
る。
で、広い部位と狭い部位が同時に分離できる長所を有し
ている。しかし、側面酸化によるバーズビーク（ｂｉｒ
ｄ’ｓｂｅａｋ）により素子分離領域の幅が広くなって
ソース／ドレイン領域の有効面積を縮める。また、フィ
ールド酸化膜形成時、酸化膜の縁部に熱膨張係数の差に
よる応力が集中することによって、シリコン基板に結晶
欠陥が発生して漏れ電流がたくさん発生する短所があ
る。
【０００４】従って、シリコン基板にトレンチを形成し
その内部を酸化物等の絶縁物質で埋込むことによって、
同じ分離幅でも有効分離長さを長くしてＬＯＣＯＳより
小さな分離領域が具現できるトレンチ素子分離が必須に
要求されている。
その内部を酸化物等の絶縁物質で埋込むことによって、
同じ分離幅でも有効分離長さを長くしてＬＯＣＯＳより
小さな分離領域が具現できるトレンチ素子分離が必須に
要求されている。
【０００５】しかし、トレンチ素子分離の具現において
最も大きな問題点中の一つは、トレンチの側壁と隣接す
るチャンネル領域に局部的に強い電界が形成されて、低
い電圧でも容易に反転が起きてソース／ドレイン間に流
れる電流が増加することである。特に、高集積半導体装
置でシェロートレンチ素子分離（Ｓｈａｌｌｏｗ Ｔｒ
ｅｎｃｈ Ｉｓｏｌａｔｉｏｎ；以下ＳＴＩと称する）
方法を用いる場合には、トレンチのエッジ部分がどんな
プロファイルを有するかによって素子の電気的特性が決
まるといっても言い過ぎでない。
最も大きな問題点中の一つは、トレンチの側壁と隣接す
るチャンネル領域に局部的に強い電界が形成されて、低
い電圧でも容易に反転が起きてソース／ドレイン間に流
れる電流が増加することである。特に、高集積半導体装
置でシェロートレンチ素子分離（Ｓｈａｌｌｏｗ Ｔｒ
ｅｎｃｈ Ｉｓｏｌａｔｉｏｎ；以下ＳＴＩと称する）
方法を用いる場合には、トレンチのエッジ部分がどんな
プロファイルを有するかによって素子の電気的特性が決
まるといっても言い過ぎでない。
【０００６】図１は従来のＳＴＩ素子分離方法で現れる
問題点を説明するための断面図である。
問題点を説明するための断面図である。
【０００７】参照符号１００は活性領域を、２００はフ
ィールド領域のＳＴＩ領域に埋込まれた埋没酸化膜を各
々示す。そして、参照符号“Ａ”は前記埋没酸化膜２０
０が湿式蝕刻される前のプロファイルを示し、点線の
“Ｂ”は湿式蝕刻後のプロファイルを示す。
ィールド領域のＳＴＩ領域に埋込まれた埋没酸化膜を各
々示す。そして、参照符号“Ａ”は前記埋没酸化膜２０
０が湿式蝕刻される前のプロファイルを示し、点線の
“Ｂ”は湿式蝕刻後のプロファイルを示す。
【０００８】前記トレンチに埋込まれた酸化膜２００は
通常化学気相蒸着（以下、ＣＶＤと称する）方法で蒸着
された酸化膜である。このＣＶＤ酸化膜は酸化膜を蝕刻
するための湿式蝕刻工程で熱酸化膜に比べて蝕刻率が高
い。従って、トレンチ埋込み後の必須的な色々な酸化膜
蝕刻工程、例えばパッド酸化膜除去、犠牲酸化膜除去及
びイオン注入時バッファー層として使われた酸化膜除去
などの工程で過度に蝕刻される。これにより最終的にト
レンチに残っている酸化膜２００の高さが活性領域より
低くなって活性領域が露出する現象（参照符号“Ｃ”）
が発生する。この現象は、図２に示したように、トラン
ジスタが二回ターンオンするハンプ現象及び逆狭幅効果
を誘発してトランジスタの性能を劣化する主要因にな
る。
通常化学気相蒸着（以下、ＣＶＤと称する）方法で蒸着
された酸化膜である。このＣＶＤ酸化膜は酸化膜を蝕刻
するための湿式蝕刻工程で熱酸化膜に比べて蝕刻率が高
い。従って、トレンチ埋込み後の必須的な色々な酸化膜
蝕刻工程、例えばパッド酸化膜除去、犠牲酸化膜除去及
びイオン注入時バッファー層として使われた酸化膜除去
などの工程で過度に蝕刻される。これにより最終的にト
レンチに残っている酸化膜２００の高さが活性領域より
低くなって活性領域が露出する現象（参照符号“Ｃ”）
が発生する。この現象は、図２に示したように、トラン
ジスタが二回ターンオンするハンプ現象及び逆狭幅効果
を誘発してトランジスタの性能を劣化する主要因にな
る。
【０００９】図２はトランジスタのゲート電圧に従うド
レイン電流特性を示すグラフであって、ＶBが３Ｖの場
合、トランジスタが二回ターンオンしたことを示す。
レイン電流特性を示すグラフであって、ＶBが３Ｖの場
合、トランジスタが二回ターンオンしたことを示す。
【００１０】図３は従来のＳＴＩ方法で現れる逆狭幅効
果を示すグラフである。この逆狭幅効果とは、グラフに
示すように、トランジスタのチャンネル幅が縮むことに
よってスレショルド電圧が立下る現象を示す。参照符号
“Ｘ”はハンプ現象の発生前に観測された結果を、
“Ｙ”はハンプ発生後に観測された結果を各々示す。
果を示すグラフである。この逆狭幅効果とは、グラフに
示すように、トランジスタのチャンネル幅が縮むことに
よってスレショルド電圧が立下る現象を示す。参照符号
“Ｘ”はハンプ現象の発生前に観測された結果を、
“Ｙ”はハンプ発生後に観測された結果を各々示す。
【００１１】最近は、トレンチを形成した後トレンチ内
にポリシリコンを蒸着し、このポリシリコンを熱酸化す
る方法が提案されたことがある。この技術は、トレンチ
幅が狭い場合にはポリシリコンが酸化しながら体積膨脹
によりトレンチが完全に埋込まれうるが、この場合トレ
ンチ側壁部の活性領域にストレスが加わる問題点があ
る。また、前記トレンチ内部に蒸着されるポリシリコン
の段差塗布性の限界によりトレンチ上側のエッジ部位の
陥没現象が効率的に防止できない問題点がある。
にポリシリコンを蒸着し、このポリシリコンを熱酸化す
る方法が提案されたことがある。この技術は、トレンチ
幅が狭い場合にはポリシリコンが酸化しながら体積膨脹
によりトレンチが完全に埋込まれうるが、この場合トレ
ンチ側壁部の活性領域にストレスが加わる問題点があ
る。また、前記トレンチ内部に蒸着されるポリシリコン
の段差塗布性の限界によりトレンチ上側のエッジ部位の
陥没現象が効率的に防止できない問題点がある。
【００１２】
【発明が解決しようとする課題】従って本発明の目的
は、工程の単純な改善を通じてトランジスタのハンプ現
象及び逆狭幅効果を防止することによって優れた特性を
有する半導体装置が製造できる半導体装置のトレンチ素
子分離方法を提供することである。
は、工程の単純な改善を通じてトランジスタのハンプ現
象及び逆狭幅効果を防止することによって優れた特性を
有する半導体装置が製造できる半導体装置のトレンチ素
子分離方法を提供することである。
【００１３】
【課題を解決するための手段】前記の目的を達成するた
めに本発明に係る半導体装置のトレンチ素子分離方法に
よれば、半導体基板上にパッド酸化膜を形成し、前記パ
ッド酸化膜上に、非活性領域を限定するための蝕刻マス
ク層パターンと前記蝕刻マスク層下部にアンダーカット
された可酸化層パターンを形成する。前記半導体基板の
非活性領域にトレンチを形成した後、トレンチの内壁及
び可酸化層パターンの側壁に酸化膜を形成する。前記ト
レンチを絶縁物質で埋込んだ後平坦化し、前記蝕刻マス
ク層パターン、可酸化層パターン及びパッド酸化膜を除
去する。
めに本発明に係る半導体装置のトレンチ素子分離方法に
よれば、半導体基板上にパッド酸化膜を形成し、前記パ
ッド酸化膜上に、非活性領域を限定するための蝕刻マス
ク層パターンと前記蝕刻マスク層下部にアンダーカット
された可酸化層パターンを形成する。前記半導体基板の
非活性領域にトレンチを形成した後、トレンチの内壁及
び可酸化層パターンの側壁に酸化膜を形成する。前記ト
レンチを絶縁物質で埋込んだ後平坦化し、前記蝕刻マス
ク層パターン、可酸化層パターン及びパッド酸化膜を除
去する。
【００１４】前記アンダーカットされた可酸化層パター
ンを形成する時、前記半導体基板も同時にリセスする場
合もある。前記可酸化層は高い酸化率の３００〜１，０
００Åの厚さのポリシリコン膜または非晶質シリコン膜
より形成し、前記蝕刻マスク層は５００〜２，０００Å
の厚さの窒化膜より形成する。
ンを形成する時、前記半導体基板も同時にリセスする場
合もある。前記可酸化層は高い酸化率の３００〜１，０
００Åの厚さのポリシリコン膜または非晶質シリコン膜
より形成し、前記蝕刻マスク層は５００〜２，０００Å
の厚さの窒化膜より形成する。
【００１５】蝕刻マスク層パターンとアンダーカットさ
れた可酸化層パターンを形成する時、前記蝕刻マスク層
と可酸化層を順に異方性蝕刻して非活性領域の前記パッ
ド層を露出した後、前記可酸化層の側面を等方性蝕刻す
る。
れた可酸化層パターンを形成する時、前記蝕刻マスク層
と可酸化層を順に異方性蝕刻して非活性領域の前記パッ
ド層を露出した後、前記可酸化層の側面を等方性蝕刻す
る。
【００１６】蝕刻マスク層パターンとアンダーカットさ
れた可酸化層パターンを形成する時、前記蝕刻マスク層
をパタニングし、前記可酸化層を等方性蝕刻した後前記
可酸化層を異方性蝕刻する。
れた可酸化層パターンを形成する時、前記蝕刻マスク層
をパタニングし、前記可酸化層を等方性蝕刻した後前記
可酸化層を異方性蝕刻する。
【００１７】前記トレンチを絶縁物質で埋込んだ後平坦
化する前に、半導体基板を高温で熱処理することによっ
て前記絶縁物質を緻密化する段階を加える場合もある。
化する前に、半導体基板を高温で熱処理することによっ
て前記絶縁物質を緻密化する段階を加える場合もある。
【００１８】前記目的を達成するために、本発明に係る
半導体装置のトレンチ素子分離の他の方法によれば、半
導体基板上にパッド酸化膜、可酸化層及び蝕刻マスク層
を順に形成する。非活性領域の前記パッド酸化膜を露出
した後、非活性領域の前記半導体基板の表面を酸化す
る。前記蝕刻マスク層をマスクとして使用して前記半導
体基板の表面に形成されたフィールド酸化膜を蝕刻す
る。前記蝕刻マスク層を用いて前記半導体基板にトレン
チを形成する。前記トレンチの内壁及び可酸化層の側壁
に酸化膜を形成する。前記トレンチを絶縁物質で埋込ん
だ後平坦化した後、前記蝕刻マスク層、可酸化層及びパ
ッド酸化膜を除去する。
半導体装置のトレンチ素子分離の他の方法によれば、半
導体基板上にパッド酸化膜、可酸化層及び蝕刻マスク層
を順に形成する。非活性領域の前記パッド酸化膜を露出
した後、非活性領域の前記半導体基板の表面を酸化す
る。前記蝕刻マスク層をマスクとして使用して前記半導
体基板の表面に形成されたフィールド酸化膜を蝕刻す
る。前記蝕刻マスク層を用いて前記半導体基板にトレン
チを形成する。前記トレンチの内壁及び可酸化層の側壁
に酸化膜を形成する。前記トレンチを絶縁物質で埋込ん
だ後平坦化した後、前記蝕刻マスク層、可酸化層及びパ
ッド酸化膜を除去する。
【００１９】前記可酸化層は高い酸化率の３００〜１，
０００Åの厚さのポリシリコン膜または非晶質シリコン
膜より形成し、前記蝕刻マスク層は５００〜２，０００
Åの厚さの窒化膜より形成する。
０００Åの厚さのポリシリコン膜または非晶質シリコン
膜より形成し、前記蝕刻マスク層は５００〜２，０００
Åの厚さの窒化膜より形成する。
【００２０】前記半導体基板の表面に形成された酸化膜
を蝕刻する時、前記半導体基板の表面及び可酸化層の側
壁に形成された酸化膜を全て除去する場合もある。また
は、前記蝕刻マスク層をマスクとして使用して前記半導
体基板に形成された酸化膜を異方性蝕刻することによっ
て、前記可酸化層の側壁に酸化膜を残留させる場合もあ
る。この時、前記可酸化層の側壁に残留するフィールド
酸化膜を除去する段階をさらに具備する場合もある。
を蝕刻する時、前記半導体基板の表面及び可酸化層の側
壁に形成された酸化膜を全て除去する場合もある。また
は、前記蝕刻マスク層をマスクとして使用して前記半導
体基板に形成された酸化膜を異方性蝕刻することによっ
て、前記可酸化層の側壁に酸化膜を残留させる場合もあ
る。この時、前記可酸化層の側壁に残留するフィールド
酸化膜を除去する段階をさらに具備する場合もある。
【００２１】前記トレンチを絶縁物質で埋込んだ後平坦
化する前に、半導体基板を高温で熱処理することによっ
て前記絶縁物質を緻密化する段階を加える場合もある。
化する前に、半導体基板を高温で熱処理することによっ
て前記絶縁物質を緻密化する段階を加える場合もある。
【００２２】
【発明の実施の形態】以下、添付した図面を参照して本
発明をより詳細に説明する。
発明をより詳細に説明する。
【００２３】次に説明される実施形態は色々な他の形態
に変形でき、本発明の範囲が後述の実施形態に限られる
ことではない。本発明の実施形態は当業界で平均の知識
を有する者に本発明をより完全に説明するために提供さ
れることである。本発明の実施形態を説明する図面にお
いて、ある層や領域の厚さは明細書の明確性のために誇
張されたことであって、図面上の同じ符号は同じ要素を
示す。また、ある層が他の層または基板の“上部”にあ
ると記載された場合、前記ある層が前記他の層または基
板の上部に直接存在する場合もあり、その間に第３の層
が介在する場合もある。
に変形でき、本発明の範囲が後述の実施形態に限られる
ことではない。本発明の実施形態は当業界で平均の知識
を有する者に本発明をより完全に説明するために提供さ
れることである。本発明の実施形態を説明する図面にお
いて、ある層や領域の厚さは明細書の明確性のために誇
張されたことであって、図面上の同じ符号は同じ要素を
示す。また、ある層が他の層または基板の“上部”にあ
ると記載された場合、前記ある層が前記他の層または基
板の上部に直接存在する場合もあり、その間に第３の層
が介在する場合もある。
【００２４】＜第１実施形態＞図４乃至図７は本発明の
第１実施形態に係るトレンチ素子分離方法を説明するた
めの断面図である。
第１実施形態に係るトレンチ素子分離方法を説明するた
めの断面図である。
【００２５】図４を参照すれば、半導体基板３０上に所
定厚さの熱酸化膜を成長させて、基板のストレスを緩和
し保護膜の役割をするパッド酸化膜３２を形成する。こ
のパッド酸化膜３２上に、酸化工程時酸化できる物質、
例えばポリシリコン膜または非晶質シリコン膜を３００
〜１，０００Åの厚さで蒸着して可酸化層３４を形成す
る。
定厚さの熱酸化膜を成長させて、基板のストレスを緩和
し保護膜の役割をするパッド酸化膜３２を形成する。こ
のパッド酸化膜３２上に、酸化工程時酸化できる物質、
例えばポリシリコン膜または非晶質シリコン膜を３００
〜１，０００Åの厚さで蒸着して可酸化層３４を形成す
る。
【００２６】前記可酸化層３４上に、後続のトレンチ形
成のための基板蝕刻時またはトレンチ埋込み物質に対す
る平坦化工程時にマスクとして使われる蝕刻マスク層３
６を形成する。前記蝕刻マスク層３６は基板蝕刻工程ま
たはトレンチ埋込み物質に対する平坦化工程で前記半導
体基板３０との蝕刻選択比に優れた物質、例えばシリコ
ン窒化膜またはボロン窒化膜を用いて５００〜２，５０
０Åの厚さで形成する。
成のための基板蝕刻時またはトレンチ埋込み物質に対す
る平坦化工程時にマスクとして使われる蝕刻マスク層３
６を形成する。前記蝕刻マスク層３６は基板蝕刻工程ま
たはトレンチ埋込み物質に対する平坦化工程で前記半導
体基板３０との蝕刻選択比に優れた物質、例えばシリコ
ン窒化膜またはボロン窒化膜を用いて５００〜２，５０
０Åの厚さで形成する。
【００２７】次に、写真工程を用いて前記蝕刻マスク層
３６上に非活性領域を露出する形態のフォトレジストパ
ターン（図示せず）を形成する。このフォトレジストパ
ターンをマスクとして使用して前記蝕刻マスク層３６と
可酸化層３４を順に異方性蝕刻することによって非活性
領域のパッド酸化膜３２を露出する。
３６上に非活性領域を露出する形態のフォトレジストパ
ターン（図示せず）を形成する。このフォトレジストパ
ターンをマスクとして使用して前記蝕刻マスク層３６と
可酸化層３４を順に異方性蝕刻することによって非活性
領域のパッド酸化膜３２を露出する。
【００２８】ここで、前記可酸化層３４を異方性蝕刻す
る時、塩素または塩素ガス／六フッ化イオウガスを用い
て前記蝕刻マスク層３６の下部にアンダーカット（図面
に円で示す）を形成する。
る時、塩素または塩素ガス／六フッ化イオウガスを用い
て前記蝕刻マスク層３６の下部にアンダーカット（図面
に円で示す）を形成する。
【００２９】前記アンダーカットは図７に示したよう
に、蝕刻マスク層３６を先に異方性蝕刻した後ポリシリ
コン蝕刻液を用いて露出した可酸化層３４を等方性蝕刻
する方法で形成する場合もある。
に、蝕刻マスク層３６を先に異方性蝕刻した後ポリシリ
コン蝕刻液を用いて露出した可酸化層３４を等方性蝕刻
する方法で形成する場合もある。
【００３０】前記非活性領域を露出する他の工程を簡略
に説明する。
に説明する。
【００３１】図４のＢに示したように、前記蝕刻マスク
層３６と可酸化層３４及びパッド酸化膜３２を順に異方
性蝕刻して半導体基板３０を露出する。次に硝酸、酢
酸、フッ酸及び脱イオン水が４０：１：２：２０の割合
で混合されたポリエッチング液を用いて、前記可酸化層
３４を側面蝕刻してアンダーカットを形成し半導体基板
３０をリセスする場合もある。
層３６と可酸化層３４及びパッド酸化膜３２を順に異方
性蝕刻して半導体基板３０を露出する。次に硝酸、酢
酸、フッ酸及び脱イオン水が４０：１：２：２０の割合
で混合されたポリエッチング液を用いて、前記可酸化層
３４を側面蝕刻してアンダーカットを形成し半導体基板
３０をリセスする場合もある。
【００３２】前記蝕刻マスク層３６の下部に可酸化層３
４を形成すれば、後続する酸化膜蝕刻工程で可酸化層が
酸化した厚さだけトレンチ埋込み酸化膜の蝕刻が遅延で
きるので、活性領域が露出することが抑制できる。さら
に、前記蝕刻マスク層３６の下部にアンダーカットを形
成すれば、アンダーカットした長さだけ活性領域側に前
進して可酸化層が酸化するので、酸化膜蝕刻工程で活性
領域が露出することに対するマージンが確保できる。前
記アンダーカットの長さは１００〜７００Å程度が望ま
しい。
４を形成すれば、後続する酸化膜蝕刻工程で可酸化層が
酸化した厚さだけトレンチ埋込み酸化膜の蝕刻が遅延で
きるので、活性領域が露出することが抑制できる。さら
に、前記蝕刻マスク層３６の下部にアンダーカットを形
成すれば、アンダーカットした長さだけ活性領域側に前
進して可酸化層が酸化するので、酸化膜蝕刻工程で活性
領域が露出することに対するマージンが確保できる。前
記アンダーカットの長さは１００〜７００Å程度が望ま
しい。
【００３３】図５を参照すれば、前記フォトレジストパ
ターンを除去した後、前記蝕刻阻止層３６を蝕刻マスク
として用いて露出した半導体基板を２，０００〜１０，
０００Å程度異方性蝕刻してトレンチを形成する。この
際、前記フォトレジストパターンを除去しない状態で前
記フォトレジストパターンを蝕刻マスクとして用いてト
レンチを形成する場合もある。
ターンを除去した後、前記蝕刻阻止層３６を蝕刻マスク
として用いて露出した半導体基板を２，０００〜１０，
０００Å程度異方性蝕刻してトレンチを形成する。この
際、前記フォトレジストパターンを除去しない状態で前
記フォトレジストパターンを蝕刻マスクとして用いてト
レンチを形成する場合もある。
【００３４】次に、トレンチが形成された前記半導体基
板に対して所定の熱酸化工程を実施して前記トレンチの
内壁に熱酸化膜３８を形成する。この熱酸化工程で前記
可酸化層３４も一部酸化して可酸化層３４の側面にも熱
酸化膜３８が形成される。また、前記マスク層３６の下
部にはアンダーカット（円で示す）が形成されているた
め、アンダーカットを形成した長さだけ活性領域側に移
動して熱酸化膜３８が成長する。
板に対して所定の熱酸化工程を実施して前記トレンチの
内壁に熱酸化膜３８を形成する。この熱酸化工程で前記
可酸化層３４も一部酸化して可酸化層３４の側面にも熱
酸化膜３８が形成される。また、前記マスク層３６の下
部にはアンダーカット（円で示す）が形成されているた
め、アンダーカットを形成した長さだけ活性領域側に移
動して熱酸化膜３８が成長する。
【００３５】前記熱酸化膜３８は１００〜５００Åの厚
さで形成することが望ましい。
さで形成することが望ましい。
【００３６】図６を参照すれば、熱酸化膜が形成された
結果物の全面に絶縁物質、例えばＣＶＤ方法を使用して
トレンチが完全に埋込まれる程の厚さで酸化膜３９を蒸
着する。前記ＣＶＤ酸化膜３９でトレンチを埋込んだ
後、埋込まれた膜質の緻密化のために９００〜１，１５
０℃程度の高温で半導体基板を熱処理する工程を実施す
ることが望ましい。
結果物の全面に絶縁物質、例えばＣＶＤ方法を使用して
トレンチが完全に埋込まれる程の厚さで酸化膜３９を蒸
着する。前記ＣＶＤ酸化膜３９でトレンチを埋込んだ
後、埋込まれた膜質の緻密化のために９００〜１，１５
０℃程度の高温で半導体基板を熱処理する工程を実施す
ることが望ましい。
【００３７】次に、活性領域に形成された前記蝕刻マス
ク層（図５の３６）をストッパとして用いて化学的物理
的ポリシング（以下、ＣＭＰと称する）、エッチバック
またはＣＭＰとエッチバックを共に使用する平坦化工程
を実施することによって、トレンチに埋込まれた前記Ｃ
ＶＤ酸化膜３９の表面を平坦化する。最後に、前記蝕刻
マスク層、可酸化層及びパッド酸化膜を順に湿式蝕刻し
て除去すれば、図６に示したようにトレンチエッジ部位
が露出しない良好なプロファイルを有する素子分離膜３
９が完成される。
ク層（図５の３６）をストッパとして用いて化学的物理
的ポリシング（以下、ＣＭＰと称する）、エッチバック
またはＣＭＰとエッチバックを共に使用する平坦化工程
を実施することによって、トレンチに埋込まれた前記Ｃ
ＶＤ酸化膜３９の表面を平坦化する。最後に、前記蝕刻
マスク層、可酸化層及びパッド酸化膜を順に湿式蝕刻し
て除去すれば、図６に示したようにトレンチエッジ部位
が露出しない良好なプロファイルを有する素子分離膜３
９が完成される。
【００３８】この際、前記蝕刻マスク層、可酸化層及び
パッド酸化膜を除去するための湿式蝕刻工程時、トレン
チに埋込まれた前記ＣＶＤ酸化膜の一部も共に蝕刻され
る。しかし、前記可酸化層の側面にはこのＣＶＤ酸化膜
より蝕刻率が低い熱酸化膜が形成され、アンダーカット
が形成されているので、前記ＣＶＤ酸化膜の側面への消
耗が最小化でき、その結果、トレンチエッジ部位の露出
が防止できる。
パッド酸化膜を除去するための湿式蝕刻工程時、トレン
チに埋込まれた前記ＣＶＤ酸化膜の一部も共に蝕刻され
る。しかし、前記可酸化層の側面にはこのＣＶＤ酸化膜
より蝕刻率が低い熱酸化膜が形成され、アンダーカット
が形成されているので、前記ＣＶＤ酸化膜の側面への消
耗が最小化でき、その結果、トレンチエッジ部位の露出
が防止できる。
【００３９】＜第２実施形態＞図８乃至図１２は本発明
の第２実施形態に係るトレンチ素子分離方法を示す断面
図である。
の第２実施形態に係るトレンチ素子分離方法を示す断面
図である。
【００４０】図８を参照すれば、前述した第１実施形態
の方法と同じく、半導体基板４０上にパッド酸化膜４
２、可酸化層４４及び蝕刻マスク層４６を順に積層した
後、写真蝕刻工程を用いて蝕刻マスク層４６と可酸化層
４４を順に異方性蝕刻して非活性領域のパッド酸化膜４
２を露出する。
の方法と同じく、半導体基板４０上にパッド酸化膜４
２、可酸化層４４及び蝕刻マスク層４６を順に積層した
後、写真蝕刻工程を用いて蝕刻マスク層４６と可酸化層
４４を順に異方性蝕刻して非活性領域のパッド酸化膜４
２を露出する。
【００４１】次に、非活性領域のパッド酸化膜が露出し
た結果物に対して酸化工程を実施して非活性領域の半導
体基板４０の表面に５００〜２，０００Å程度のフィー
ルド酸化膜４８を形成する。この際、フィールド酸化膜
を形成する前に、前記可酸化層４４が側面蝕刻されて蝕
刻マスク層４６の下部にアンダーカットが形成される場
合がある。
た結果物に対して酸化工程を実施して非活性領域の半導
体基板４０の表面に５００〜２，０００Å程度のフィー
ルド酸化膜４８を形成する。この際、フィールド酸化膜
を形成する前に、前記可酸化層４４が側面蝕刻されて蝕
刻マスク層４６の下部にアンダーカットが形成される場
合がある。
【００４２】前記フィールド酸化膜４８を形成する工程
で、前記可酸化層４４の側面が同時に酸化する。従っ
て、第１実施形態のようにこの可酸化層４４の側面に形
成された熱酸化膜により、後続する酸化膜蝕刻工程、ま
たはトレンチ埋込み物質に対する平坦化工程で、トレン
チに埋込まれた物質の側面への消耗が遮断されてトレン
チのエッジが露出されることが防止される。また、前記
半導体基板の表面に形成されるフィールド酸化膜のエッ
ジ部位はバーズビーク状に形成される。従って、後続工
程で形成されるトレンチのエッジを丸めて活性領域のエ
ッジ部位のプロファイルを改善する効果がある。
で、前記可酸化層４４の側面が同時に酸化する。従っ
て、第１実施形態のようにこの可酸化層４４の側面に形
成された熱酸化膜により、後続する酸化膜蝕刻工程、ま
たはトレンチ埋込み物質に対する平坦化工程で、トレン
チに埋込まれた物質の側面への消耗が遮断されてトレン
チのエッジが露出されることが防止される。また、前記
半導体基板の表面に形成されるフィールド酸化膜のエッ
ジ部位はバーズビーク状に形成される。従って、後続工
程で形成されるトレンチのエッジを丸めて活性領域のエ
ッジ部位のプロファイルを改善する効果がある。
【００４３】図９を参照すれば、蝕刻マスク層４６をマ
スクとして前記フィールド酸化膜を等方性蝕刻すれば、
示したように非活性領域の半導体基板４０が露出し、可
酸化層４４の側面にフィールド酸化膜の一部４８ａが残
留する形になる。
スクとして前記フィールド酸化膜を等方性蝕刻すれば、
示したように非活性領域の半導体基板４０が露出し、可
酸化層４４の側面にフィールド酸化膜の一部４８ａが残
留する形になる。
【００４４】図１０を参照すれば、蝕刻マスク層４６を
蝕刻マスクとして用いて露出した半導体基板４０を所定
深さで異方性蝕刻することによってトレンチを形成す
る。次に、前記半導体基板に所定の酸化工程を実施して
前記トレンチの側壁に熱酸化膜４９を形成する。前記フ
ィールド酸化膜の一部が側面に残留している可酸化層４
４も酸化工程に露出して可酸化層の側面にも熱酸化膜が
形成される。
蝕刻マスクとして用いて露出した半導体基板４０を所定
深さで異方性蝕刻することによってトレンチを形成す
る。次に、前記半導体基板に所定の酸化工程を実施して
前記トレンチの側壁に熱酸化膜４９を形成する。前記フ
ィールド酸化膜の一部が側面に残留している可酸化層４
４も酸化工程に露出して可酸化層の側面にも熱酸化膜が
形成される。
【００４５】前記酸化工程前またはトレンチを形成する
前に、図１２に示すように可酸化層の側面に残留するフ
ィールド酸化膜（図９の４８ａ）が除去できる。このよ
うにすれば可酸化層４４の側面にアンダーカットが形成
されて第１実施形態と同じ効果が得られる。
前に、図１２に示すように可酸化層の側面に残留するフ
ィールド酸化膜（図９の４８ａ）が除去できる。このよ
うにすれば可酸化層４４の側面にアンダーカットが形成
されて第１実施形態と同じ効果が得られる。
【００４６】次いで、結果物の前面にＣＶＤ酸化膜５０
を蒸着する。前記ＣＶＤ酸化膜５０の蒸着後、熱処理を
実施して前記ＣＶＤ酸化膜５０が緻密化できる。
を蒸着する。前記ＣＶＤ酸化膜５０の蒸着後、熱処理を
実施して前記ＣＶＤ酸化膜５０が緻密化できる。
【００４７】図１１を参照すれば、前記蝕刻マスク層
（図１０の４６）をストッパとして用いたＣＭＰ工程や
エッチバックまたはＣＭＰとエッチバックを同時に用い
て前記トレンチに埋込まれたＣＶＤ酸化膜を平坦化す
る。その後、活性領域に形成された膜質を順に除去する
ことによって素子分離膜５０を形成する。
（図１０の４６）をストッパとして用いたＣＭＰ工程や
エッチバックまたはＣＭＰとエッチバックを同時に用い
て前記トレンチに埋込まれたＣＶＤ酸化膜を平坦化す
る。その後、活性領域に形成された膜質を順に除去する
ことによって素子分離膜５０を形成する。
【００４８】
【発明の効果】前述した本発明に係るトレンチ素子分離
方法によれば、活性領域に可酸化層を積層し前記可酸化
層の側面を一部蝕刻してアンダーカットを形成した後、
トレンチ形成後に実施される熱酸化工程で前記可酸化層
の側面に熱酸化膜を形成する。前記可酸化層の側面に形
成される熱酸化膜により、後続する色々な酸化膜蝕刻工
程でトレンチエッジ部位の活性領域が露出されることが
防止される。よって、従来のトランジスタのハンプ現象
及び逆狭幅現象を防止して優れた特性を有する半導体装
置が製造できる。
方法によれば、活性領域に可酸化層を積層し前記可酸化
層の側面を一部蝕刻してアンダーカットを形成した後、
トレンチ形成後に実施される熱酸化工程で前記可酸化層
の側面に熱酸化膜を形成する。前記可酸化層の側面に形
成される熱酸化膜により、後続する色々な酸化膜蝕刻工
程でトレンチエッジ部位の活性領域が露出されることが
防止される。よって、従来のトランジスタのハンプ現象
及び逆狭幅現象を防止して優れた特性を有する半導体装
置が製造できる。
【００４９】また、半導体基板にトレンチを形成する前
に、非活性領域の半導体基板にフィールド酸化膜を形成
した後、このフィールド酸化膜を除去する工程を実施す
る場合もある。このようにすれば、フィールド酸化膜の
形成時可酸化層の側壁にも酸化膜が形成されて、後続蝕
刻工程でトレンチに埋込まれた物質の側面への消耗を遮
断してトレンチのエッジが露出されることが防止でき
る。また、前記半導体基板の表面に形成されるフィール
ド酸化膜のエッジ部位はバーズビーク状に形成されるの
で、後続工程で形成されるトレンチのエッジを丸めて活
性領域のエッジ部位のプロファイルを改善する効果があ
る。
に、非活性領域の半導体基板にフィールド酸化膜を形成
した後、このフィールド酸化膜を除去する工程を実施す
る場合もある。このようにすれば、フィールド酸化膜の
形成時可酸化層の側壁にも酸化膜が形成されて、後続蝕
刻工程でトレンチに埋込まれた物質の側面への消耗を遮
断してトレンチのエッジが露出されることが防止でき
る。また、前記半導体基板の表面に形成されるフィール
ド酸化膜のエッジ部位はバーズビーク状に形成されるの
で、後続工程で形成されるトレンチのエッジを丸めて活
性領域のエッジ部位のプロファイルを改善する効果があ
る。
【００５０】以上、本発明を詳細に説明したが、本発明
は前記の実施形態に限らず、本発明が属する技術的思想
内で当分野の通常の知識を有する者により多くの変形が
可能である。
は前記の実施形態に限らず、本発明が属する技術的思想
内で当分野の通常の知識を有する者により多くの変形が
可能である。
【図１】 従来のＳＴＩ方法で現れる問題点を説明する
ための断面図である。
ための断面図である。
【図２】 従来のＳＴＩ方法で現れるハンプ現象を示す
グラフである。
グラフである。
【図３】 従来のＳＴＩ方法で現れる逆狭幅効果を示す
グラフである。
グラフである。
【図４】 Ａ、Ｂは本発明の第１実施形態に係るトレン
チ素子分離方法を示す断面図である。
チ素子分離方法を示す断面図である。
【図５】 前記図４Ａに続く、本発明の第１実施形態に
係るトレンチ素子分離方法を示す断面図である。
係るトレンチ素子分離方法を示す断面図である。
【図６】 前記図５に続く、本発明の第１実施形態に係
るトレンチ素子分離方法を示す断面図である。
るトレンチ素子分離方法を示す断面図である。
【図７】 本発明の第１実施形態に係わるトレンチ素子
分離方法を示す断面図である。
分離方法を示す断面図である。
【図８】 本発明の第２実施形態に係るトレンチ素子分
離方法を示す断面図である。
離方法を示す断面図である。
【図９】 前記図８に続く、本発明の第２実施形態に係
るトレンチ素子分離方法を示す断面図である。
るトレンチ素子分離方法を示す断面図である。
【図１０】 前記図９に続く、本発明の第２実施形態に
係るトレンチ素子分離方法を示す断面図である。
係るトレンチ素子分離方法を示す断面図である。
【図１１】 前記図１０に続く、本発明の第２実施形態
に係るトレンチ素子分離方法を示す断面図である。
に係るトレンチ素子分離方法を示す断面図である。
【図１２】 本発明の第２実施形態に係るトレンチ素子
分離方法を示す断面図である。
分離方法を示す断面図である。
３０ 半導体基板、 ３２ パッド酸化膜、 ３４ 可酸化層、 ３６ 蝕刻マスク層、 ３８ 熱酸化膜、 ３９ 素子分離膜、 ４０ 半導体基板、 ４２ パッド酸化膜、 ４４ 可酸化層、 ４６ 蝕刻マスク層、 ４８ フィールド酸化膜、 ５０ 素子分離膜。
Claims (16)
- 【請求項１】 （ａ） 半導体基板上にパッド酸化膜を
形成する段階と、 （ｂ） 前記パッド酸化膜上に、非活性領域を限定する
ための蝕刻マスク層パターンと前記蝕刻マスク層下部に
アンダーカットされた可酸化層パターンを形成する段階
と、 （ｃ） 前記半導体基板の非活性領域にトレンチを形成
する段階と、 （ｄ） 前記トレンチの内壁及び可酸化層パターンの側
壁に酸化膜を形成する段階と、 （ｅ） 前記トレンチを絶縁物質で埋込んだ後平坦化す
る段階と、 （ｆ） 前記蝕刻マスク層パターン、可酸化層パターン
及びパッド酸化膜を除去する段階とを含むことを特徴と
する半導体装置のトレンチ素子分離方法。 - 【請求項２】 前記（ｂ）段階で、 前記アンダーカットされた可酸化層パターンを形成する
時、前記半導体基板も同時にリセスすることを特徴とす
る請求項１に記載の半導体装置のトレンチ素子分離方
法。 - 【請求項３】 前記可酸化層は高い酸化率の３００〜
１，０００Åの厚さのポリシリコン膜または非晶質シリ
コン膜より形成し、 前記蝕刻マスク層は５００〜２，０００Åの厚さの窒化
膜より形成することを特徴とする請求項１に記載の半導
体装置のトレンチ素子分離方法。 - 【請求項４】 前記（ｂ）段階は、 前記パッド酸化膜上に可酸化層及び蝕刻マスク層を順に
形成する段階と、 前記蝕刻マスク層と可酸化層を順に異方性蝕刻して非活
性領域の前記パッド層を露出する段階と、 前記可酸化層の側面を等方性蝕刻する段階とよりなるこ
とを特徴とする請求項１に記載の半導体装置のトレンチ
素子分離方法。 - 【請求項５】 前記（ｂ）段階は、 前記パッド酸化膜上に可酸化層及び蝕刻マスク層を順に
形成する段階と、 前記蝕刻マスク層をパタニングする段階と、 前記可酸化層を等方性蝕刻する段階と、 前記可酸化層を異方性蝕刻する段階とよりなることを特
徴とする請求項１に記載の半導体装置のトレンチ素子分
離方法。 - 【請求項６】 前記（ｂ）段階で、 前記アンダーカットは１００〜７００Åの長さで形成す
ることを特徴とする請求項１に記載の半導体装置のトレ
ンチ素子分離方法。 - 【請求項７】 前記（ｄ）段階で、 前記酸化膜は１００〜５００Åの厚さで形成することを
特徴とする請求項１に記載のトレンチ素子分離方法。 - 【請求項８】 前記（ｅ）段階で前記トレンチを絶縁物
質で埋込んだ後平坦化する前に、半導体基板を高温で熱
処理することによって前記絶縁物質を緻密化する段階を
加えることを特徴とする請求項１に記載のトレンチ素子
分離方法。 - 【請求項９】 （ａ） 半導体基板上にパッド酸化膜、
可酸化層及び蝕刻マスク層を順に形成する段階と、 （ｂ） 非活性領域の前記パッド層を露出する段階と、 （ｃ） 非活性領域の前記半導体基板の表面を酸化して
フィールド酸化膜を形成する段階と、 （ｄ） 前記蝕刻マスク層をマスクとして使用して前記
半導体基板の表面に形成されたフィールド酸化膜を蝕刻
する段階と、 （ｅ） 前記蝕刻マスク層を用いて前記半導体基板にト
レンチを形成する段階と、 （ｆ） 前記トレンチの内壁及び可酸化層の側壁に酸化
膜を形成する段階と、 （ｇ） 前記トレンチを絶縁物質で埋込んだ後平坦化す
る段階と、 （ｈ） 前記蝕刻マスク層、可酸化層及びパッド酸化膜
を除去する段階とを含むことを特徴とするトレンチ素子
分離方法。 - 【請求項１０】 前記可酸化層は高い酸化率の３００〜
１，０００Åの厚さのポリシリコン膜または非晶質シリ
コン膜より形成し、 前記蝕刻マスク層は５００〜２，０００Åの厚さの窒化
膜より形成することを特徴とする請求項９に記載の半導
体装置のトレンチ素子分離方法。 - 【請求項１１】 前記（ｄ）段階で、 前記半導体基板の表面及び可酸化層の側壁に形成された
フィールド酸化膜を全て除去することを特徴とする請求
項９に記載のトレンチ素子分離方法。 - 【請求項１２】 前記（ｄ）段階で、 前記蝕刻マスク層をマスクとして使用して前記半導体基
板に形成されたフィールド酸化膜を異方性蝕刻すること
によって、前記可酸化層の側壁にフィールド酸化膜を残
留させることを特徴とする請求項９に記載の半導体装置
のトレンチ素子分離方法。 - 【請求項１３】 前記（ｄ）段階後に、 前記可酸化層の側壁に残留するフィールド酸化膜を除去
する段階をさらに具備することを特徴とする請求項９ま
たは請求項１２に記載の半導体装置のトレンチ素子分離
方法。 - 【請求項１４】 前記（ｃ）段階で、 前記フィールド酸化膜は５００〜２，０００Åの厚さで
形成することを特徴とする請求項９に記載の半導体装置
のトレンチ素子分離方法。 - 【請求項１５】 前記（ｆ）段階で、 前記酸化膜は１００〜５００Åの厚さで形成することを
特徴とする請求項９に記載の半導体装置のトレンチ素子
分離方法。 - 【請求項１６】 前記（ｇ）段階で、 前記トレンチを絶縁物質で埋込んだ後平坦化する前に、
半導体基板を高温で熱処理することによって前記絶縁物
質を緻密化する段階を加えることを特徴とする請求項９
に記載のトレンチ素子分離方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR98P16788 | 1998-05-11 | ||
| KR1019980016788A KR100275730B1 (ko) | 1998-05-11 | 1998-05-11 | 트렌치 소자분리 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000012676A true JP2000012676A (ja) | 2000-01-14 |
| JP3923214B2 JP3923214B2 (ja) | 2007-05-30 |
Family
ID=19537210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12771399A Expired - Fee Related JP3923214B2 (ja) | 1998-05-11 | 1999-05-07 | 半導体装置のトレンチ素子分離方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6121110A (ja) |
| JP (1) | JP3923214B2 (ja) |
| KR (1) | KR100275730B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008001458A1 (ja) * | 2006-06-30 | 2009-11-26 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置と半導体装置の製造方法 |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100524459B1 (ko) * | 1998-12-30 | 2006-01-12 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜치 형성 방법 |
| TW432594B (en) * | 1999-07-31 | 2001-05-01 | Taiwan Semiconductor Mfg | Manufacturing method for shallow trench isolation |
| US6251750B1 (en) * | 1999-09-15 | 2001-06-26 | United Microelectronics Corp. | Method for manufacturing shallow trench isolation |
| US6277697B1 (en) * | 1999-11-12 | 2001-08-21 | United Microelectronics Corp. | Method to reduce inverse-narrow-width effect |
| JP3495310B2 (ja) * | 2000-03-23 | 2004-02-09 | 日本電気株式会社 | 半導体記憶装置 |
| US6541351B1 (en) | 2001-11-20 | 2003-04-01 | International Business Machines Corporation | Method for limiting divot formation in post shallow trench isolation processes |
| JP2003163262A (ja) * | 2001-11-28 | 2003-06-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6613648B1 (en) * | 2002-07-15 | 2003-09-02 | Chartered Semiconductor Manufacturing Limited | Shallow trench isolation using TEOS cap and polysilicon pullback |
| KR100473731B1 (ko) * | 2002-10-14 | 2005-03-10 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| KR100923764B1 (ko) * | 2002-12-30 | 2009-10-27 | 매그나칩 반도체 유한회사 | Ｓｔｉ 에지 모트 방지방법 |
| US6905943B2 (en) * | 2003-11-06 | 2005-06-14 | Texas Instruments Incorporated | Forming a trench to define one or more isolation regions in a semiconductor structure |
| KR100510555B1 (ko) * | 2003-11-11 | 2005-08-26 | 삼성전자주식회사 | 라디칼 산화 공정을 이용한 반도체 소자의 트렌치 소자분리 방법 |
| EP2650906B1 (en) | 2004-06-04 | 2024-10-09 | The Board Of Trustees Of The University Of Illinois | Method for fabricating printable semiconductor elements |
| US7799699B2 (en) | 2004-06-04 | 2010-09-21 | The Board Of Trustees Of The University Of Illinois | Printable semiconductor structures and related methods of making and assembling |
| US7176138B2 (en) * | 2004-10-21 | 2007-02-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Selective nitride liner formation for shallow trench isolation |
| DE102004052626B3 (de) * | 2004-10-29 | 2006-08-03 | Infineon Technologies Ag | Verfahren zum Bestimmen einer Kantenabdeckung bei Beschichtungsprozessen und Vorrichtung zur Durchführung des Verfahrens |
| KR101107228B1 (ko) * | 2004-12-14 | 2012-01-25 | 매그나칩 반도체 유한회사 | 반도체 소자의 소자분리막 형성 방법 |
| TWI420237B (zh) * | 2005-06-02 | 2013-12-21 | Univ Illinois | 藉由對彈性印模之黏著性動力控制之圖案轉印印刷 |
| KR100719366B1 (ko) | 2005-06-15 | 2007-05-17 | 삼성전자주식회사 | 트렌치 소자분리막을 갖는 반도체 소자의 형성 방법 |
| US7446036B1 (en) | 2007-12-18 | 2008-11-04 | International Business Machines Corporation | Gap free anchored conductor and dielectric structure and method for fabrication thereof |
| US8389862B2 (en) | 2008-10-07 | 2013-03-05 | Mc10, Inc. | Extremely stretchable electronics |
| US8097926B2 (en) | 2008-10-07 | 2012-01-17 | Mc10, Inc. | Systems, methods, and devices having stretchable integrated circuitry for sensing and delivering therapy |
| US9289132B2 (en) | 2008-10-07 | 2016-03-22 | Mc10, Inc. | Catheter balloon having stretchable integrated circuitry and sensor array |
| US8372726B2 (en) | 2008-10-07 | 2013-02-12 | Mc10, Inc. | Methods and applications of non-planar imaging arrays |
| US8886334B2 (en) | 2008-10-07 | 2014-11-11 | Mc10, Inc. | Systems, methods, and devices using stretchable or flexible electronics for medical applications |
| US9723122B2 (en) | 2009-10-01 | 2017-08-01 | Mc10, Inc. | Protective cases with integrated electronics |
| US9765934B2 (en) | 2011-05-16 | 2017-09-19 | The Board Of Trustees Of The University Of Illinois | Thermally managed LED arrays assembled by printing |
| KR102000302B1 (ko) | 2011-05-27 | 2019-07-15 | 엠씨10, 인크 | 전자, 광학, 및/또는 기계 장치 및 시스템, 그리고 이를 제조하기 위한 방법 |
| US9171794B2 (en) | 2012-10-09 | 2015-10-27 | Mc10, Inc. | Embedding thin chips in polymer |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03185749A (ja) * | 1989-12-14 | 1991-08-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| KR960014448B1 (ko) * | 1993-12-14 | 1996-10-15 | 금성일렉트론 주식회사 | 반도체 소자간의 격리방법 |
| WO1995025343A1 (en) * | 1994-03-15 | 1995-09-21 | National Semiconductor Corporation | Planarized trench and field oxide isolation scheme |
| US5395790A (en) * | 1994-05-11 | 1995-03-07 | United Microelectronics Corp. | Stress-free isolation layer |
| KR0157875B1 (ko) * | 1994-11-03 | 1999-02-01 | 문정환 | 반도체 장치의 제조방법 |
| KR100192178B1 (ko) * | 1996-01-11 | 1999-06-15 | 김영환 | 반도체 소자의 아이솔레이션 방법 |
| TW304293B (en) * | 1996-11-18 | 1997-05-01 | United Microelectronics Corp | Manufacturing method for shallow trench isolation |
| US5721174A (en) * | 1997-02-03 | 1998-02-24 | Chartered Semiconductor Manufacturing Pte Ltd | Narrow deep trench isolation process with trench filling by oxidation |
| US5783476A (en) * | 1997-06-26 | 1998-07-21 | Siemens Aktiengesellschaft | Integrated circuit devices including shallow trench isolation |
-
1998
- 1998-05-11 KR KR1019980016788A patent/KR100275730B1/ko not_active IP Right Cessation
- 1998-07-29 US US09/124,093 patent/US6121110A/en not_active Expired - Fee Related
-
1999
- 1999-05-07 JP JP12771399A patent/JP3923214B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008001458A1 (ja) * | 2006-06-30 | 2009-11-26 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置と半導体装置の製造方法 |
| US8497176B2 (en) | 2006-06-30 | 2013-07-30 | Fujitsu Semiconductor Limited | Semiconductor device with STI and method for manufacturing the semiconductor device |
| JP5400378B2 (ja) * | 2006-06-30 | 2014-01-29 | 富士通セミコンダクター株式会社 | 半導体装置と半導体装置の製造方法 |
| US8698253B2 (en) | 2006-06-30 | 2014-04-15 | Fujitsu Semiconductor Limited | Semiconductor device with STI and method for manufacturing the semiconductor device |
| US8912069B2 (en) | 2006-06-30 | 2014-12-16 | Fujitsu Semiconductor Limited | Semiconductor device with STI and method for manufacturing the semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3923214B2 (ja) | 2007-05-30 |
| US6121110A (en) | 2000-09-19 |
| KR100275730B1 (ko) | 2000-12-15 |
| KR19990084786A (ko) | 1999-12-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000012676A (ja) | 半導体装置のトレンチ素子分離方法 | |
| KR100338767B1 (ko) | 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법 | |
| US6228727B1 (en) | Method to form shallow trench isolations with rounded corners and reduced trench oxide recess | |
| US5989977A (en) | Shallow trench isolation process | |
| US5910018A (en) | Trench edge rounding method and structure for trench isolation | |
| JPH03155151A (ja) | 半導体構造の製法 | |
| US6399461B1 (en) | Addition of planarizing dielectric layer to reduce a dishing phenomena experienced during a chemical mechanical procedure used in the formation of shallow trench isolation regions | |
| US6306723B1 (en) | Method to form shallow trench isolations without a chemical mechanical polish | |
| JPH10199969A (ja) | トレンチ隔離構造を持つ半導体装置の製造方法 | |
| JP2003092346A (ja) | トレンチ素子分離膜を備えるｓｏｉ素子及びその製造方法 | |
| US20020127818A1 (en) | Recess-free trench isolation structure and method of forming the same | |
| JP3439387B2 (ja) | 半導体装置の製造方法 | |
| US6727150B2 (en) | Methods of forming trench isolation within a semiconductor substrate including, Tshaped trench with spacers | |
| US6930018B2 (en) | Shallow trench isolation structure and method | |
| US5851901A (en) | Method of manufacturing an isolation region of a semiconductor device with advanced planarization | |
| KR100190059B1 (ko) | 반도체 장치의 소자 분리 영역 형성 방법 | |
| JP3972486B2 (ja) | 半導体装置の製造方法 | |
| JP2000323565A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2002237518A (ja) | 半導体装置及びその製造方法 | |
| JP5288814B2 (ja) | 半導体装置の製造方法 | |
| JPH11317443A (ja) | 半導体装置の製造方法 | |
| KR100629694B1 (ko) | 반도체 소자 제조 방법 | |
| JP3053009B2 (ja) | 半導体装置の製造方法 | |
| JPH09153542A (ja) | 半導体装置の製造方法 | |
| JP2000200827A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20021127 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051012 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051018 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060118 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060118 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070206 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070221 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110302 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |