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KR100568512B1 - 열발생층을 갖는 자기열 램셀들 및 이를 구동시키는 방법들 - Google Patents

열발생층을 갖는 자기열 램셀들 및 이를 구동시키는 방법들 Download PDF

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KR100568512B1
KR100568512B1 KR1020030067530A KR20030067530A KR100568512B1 KR 100568512 B1 KR100568512 B1 KR 100568512B1 KR 1020030067530 A KR1020030067530 A KR 1020030067530A KR 20030067530 A KR20030067530 A KR 20030067530A KR 100568512 B1 KR100568512 B1 KR 100568512B1
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삼성전자주식회사
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Abstract

열발생층을 갖는 자기열 램셀들 및 이를 구동시키는 방법들이 제공된다. 상기 자기열 램 셀은 반도체기판 상에 형성된 하부 층간절연층 및 상기 하부 층간절연층의 소정영역 상에 적층된 자기터널 접합 구조체를 구비한다. 상기 자기터널 접합 구조체 및 상기 하부 층간절연층 사이에 열발생층 패턴(heat-generating layer pattern)이 개재된다. 이와는 달리, 상기 열발생층 패턴은 상기 자기터널 접합 구조체 상에 적층될 수도 있다. 한편, 상기 자기터널 접합 구조체의 하부 및 상부에 각각 하부전극 및 상부전극이 배치될 수 있다. 이 경우에, 상기 열발생층 패턴은 상기 자기터널 접합 구조체 및 상기 하부전극 사이에 개재되거나 상기 자기터널 접합 구조체 및 상기 상부전극 사이에 개재된다. 상기 자기열 램 셀 내에 원하는 데이타를 선택적으로 저장시키기 위한 쓰기 방법은 상기 상부전극에 쓰기 신호를 인가하여 상기 열발생층 패턴 및 상기 자기터널 접합 구조체를 통하여 흐르는 쓰기 전류를 발생시키는 것을 구비한다. 그 결과, 상기 열발생층 패턴은 주울 열(joule heat)을 발생시키고 상기 주울 열은 상기 자기터널 접합 구조체를 가열한다. 상기 가열된 자기터널 접합 구조체는 상온을 갖는 자기터널 접합 구조체보다 낮은 자계에서 선택적으로 스위칭될 수 있다.

Description

열발생층을 갖는 자기열 램셀들 및 이를 구동시키는 방법들{Magnetic thermal random access memory cells having a heat-generating layer and methods of operating the same}
도 1은 본 발명의 일 실시예에 따른 자기열 램 셀들을 보여주는 평면도이다.
도 2a는 도 1의 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
도 2b는 도 2a에 보여진 자기열 램 셀의 제1 변형예를 도시한 단면도이다.
도 2c는 도 2a에 보여진 자기열 램 셀의 제2 변형예를 도시한 단면도이다.
도 2d는 도 2a에 보여진 자기열 램 셀의 제3 변형예를 도시한 단면도이다.
도 2e는 도 2a 또는 도 2b에 보여진 자기열 램 셀의 제4 변형예를 도시한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 자기열 램 셀들을 보여주는 평면도이다.
도 4a는 도 3의 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 4b는 도 4a에 보여진 자기열 램 셀의 제1 변형예를 도시한 단면도이다.
도 4c는 도 4a에 보여진 자기열 램 셀의 제2 변형예를 도시한 단면도이다.
도 4d는 도 4a에 보여진 자기열 램 셀의 제3 변형예를 도시한 단면도이다.
도 4e는 도 4a 또는 도 4b에 보여진 자기열 램 셀의 제4 변형예를 도시한 단 면도이다.
도 5a는 본 발명의 실시예들에 따른 자기열 램 셀 내에 원하는 데이타(desired data)를 저장시키기 위한 쓰기 방법의 일 실시예를 설명하기 위한 타이밍 다이아그램(timing diagram)이다.
도 5b는 본 발명의 실시예들에 따른 자기열 램 셀 내에 원하는 데이타(desired data)를 저장시키기 위한 쓰기 방법의 다른 실시예를 설명하기 위한 타이밍 다이아그램(timing diagram)이다.
도 6은 본 발명에 따른 자기열 램 셀의 자기터널 접합 구조체 내에서의 온도 분포 특성들(temperature distribution characteristics)을 구하기 위한 시뮬레이션에 사용된 자기저항체(magnetic resistor)를 보여주는 단면도이다.
도 7a는 종래의 자기열 램 셀의 자기터널 접합 구조체 내의 온도 분포 특성들을 도시한 시뮬레이션 결과이다.
도 7b는 도 6에 보여진 자기터널 접합 구조체 내의 온도 분포 특성들을 도시한 시뮬레이션 결과이다.
도 8은 본 발명에 따른 자기열 램 셀의 온도 특성을 간접적으로 측정하기 위하여 제작된 10만개의 자기저항체들중 하나를 도시한 단면도이다.
도 9a는 도 8에 보여진 구조를 갖도록 제작된 10만개의 자기저항체들의 온도에 따른 히스테리시스 특성의 측정결과를 보여준다.
도 9b는 도 9a에 보여진 히스테리시스 특성들의 보자력(coercive magnetic field) 및 온도 사이의 관련성을 도시한 그래프이다.
본 발명은 반도체 기억소자들 및 그 구동방법에 관한 것으로, 특히 열발생층을 갖는 자기열 램 셀들 및 그 구동방법에 관한 것이다.
자기 램 소자들은 저전압 및 고속에서 동작될 수 있는 비휘발성 기억 소자들로서 널리 사용되고 있다. 상기 자기 램 소자들의 단위 셀에 있어서, 데이타는 자기 저항체(magnetic resistor)의 자기 터널 접합 구조체(magnetic tunnel junction structure; MTJ structure) 내에 저장된다. 상기 자기 터널 접합(MTJ) 구조체는 제1 및 제2 강자성층들(ferromagnetic layers) 및 그들 사이에 개재된 터널링 절연층(tunneling insulation layer)을 포함한다. 자유층(free layer)이라고도 언급되는 상기 제1 강자성층의 자기 분극(magnetic polarization)은 상기 자기 터널 접합(MTJ) 구조체에 인가되는 외부 자계(external magnetic field)를 이용하여 변화시킬 수 있다. 상기 외부 자계는 상기 자기 터널 접합 구조체의 주위를 지나는 전류에 의해 유기될 수 있고, 상기 자유층의 자기 분극은 고정층(pinned layer)이라고도 언급되는 상기 제2 강자성층 내의 고정된 자기 분극에 평행하거나 반평행(anti-parallel)할 수 있다. 상기 자계를 생성시키기 위한 전류는 상기 자기 터널 접합 구조체의 주위에 배치된 디지트 라인(digit line) 및 비트라인(bit line)이라고 불리우는 도전층들을 통하여 흐른다.
양자역학(quantum mechanics)에 기초한 스핀트로닉스(spintronics)에 따르면, 상기 자유층 및 고정층 내의 자기 스핀들이 서로 평행하도록 배열된 경우에, 상기 자기 터널 접합 구조체를 통하여 흐르는 터널링 전류는 최대값을 보인다. 이에 반하여, 상기 자유층 및 고정층 내의 자기 스핀들이 서로 반평행하도록 배열된 경우에, 상기 자기 터널 접합 구조체를 통하여 흐르는 터널링 전류는 최소값을 보인다. 따라서, 상기 자기 램 셀의 데이타는 상기 자유층 내의 자기 스핀들의 방향에 따라 결정될 수 있다.
상술한 바와 같이 종래의 자기램 셀은 상기 자기터널 접합 구조체의 주위에 배치된 디지트 라인을 구비한다. 일반적으로, 상기 디지트 라인은 상기 자기터널 접합 구조체의 하부에 배치되고, 상기 자기터널 접합 구조체는 상기 디지트라인과 중첩하는 하부전극을 갖는다. 이 경우에, 상기 하부전극은 상기 디지트라인의 하부에 배치된 억세스 모스 트랜지스터의 드레인 영역에 전기적으로 연결되어야 한다. 따라서, 상기 하부전극은 상기 드레인 영역 상에 형성되는 콘택 플러그와 접촉하기 위하여 수평방향을 향하여 연장되어야 한다. 결과적으로, 상기 디지트라인의 존재에 기인하여 상기 자기램 셀의 면적을 감소시키는 데 한계가 있다.
한편, 상기 디지트 라인들이 채택되지 않는 자기열 램(magnetic thermal random access memory)이 미국특허 제6,385,082호에 "열적으로 지원되는 자기램(Thermally-assisted magnetic random access memory)"이라는 제목으로 아브라함(Abraham) 등에 의해 소개된 바 있다. 아브라함 등에 따르면, 복수개의 자기터널 접합 셀들중 어느 하나에 선택적으로 정보를 저장시키기 위한 쓰기 방법은 상기 선택된 자기터널 접합 셀에 전기적으로 연결된 하나의 비트라인 및 하나의 워드라 인 사이에 쓰기 전압을 인가하는 것을 포함한다. 이 경우에, 상기 선택된 자기터널 접합 셀을 통하여 히팅 전류가 흐르고, 상기 히팅 전류는 상기 선택된 자기터널 접합 셀의 온도를 증가시키어 상기 선택된 자기터널 접합 셀의 스위칭 자계를 감소시킨다. 이에 따라, 상기 선택된 비트라인 및 상기 선택된 워드라인을 통하여 흐르는 쓰기 전류에 의해 유기되는 자계가 상기 선택된 자기터널 접합 셀(가열된 셀)의 스위칭 자계보다 크고 비선택된 자기터널 접합 셀(상온 셀)의 스위칭 자계보다 작은 경우에, 상기 선택된 자기터널 접합 셀 내에 원하는 정보가 저장된다.
그러나, 아브라함 등에 따르면, 상기 비트라인들 및 상기 워드라인들이 상기 자기터널 접합 셀들에 직접 접촉한다. 이 경우에, 상기 선택된 자기터널 접합 셀을 통하여 흐르는 상기 쓰기 전류의 밀도를 증가시키기가 어렵다. 다시 말해서, 상기 선택된 자기터널 접합 셀의 가열 효율(heating efficiency)을 증가시키는 데 한계가 있다.
이에 더하여, 상기 쓰기 전압이 인가되는 동안, 상기 선택된 워드라인 및 상기 선택된 비트라인 사이에 원하지 않는 기생전류 경로들(undesired parasitic current paths)이 존재할 수 있다. 상기 기생전류 경로들은 비선택된 자기터널 접합 셀들을 통하여 흐르는 기생전류를 제공한다. 상기 기생전류는 쓰기 장애(writing disturbance)를 유발시킬 수 있다.
더 나아가서, 또 다른 자기열 램 소자(another magnetic thermal RAM device)가 미국특허 제6,603,678 B2 호에 "자기 메모리 소자들의 열적으로 지원되는 스위칭(Thermally-assisted switching of magnetic memory elements)"라는 제목 으로 니켈(Nickel) 등에 의해 개시된 바 있다. 니켈 등에 따른 자기열램 소자는 복수개의 평행한 워드라인들, 상기 워드라인들의 상부를 가로지르는 복수개의 평행한 비트라인들, 상기 워드라인들 및 비트라인들 사이에 개재된 복수개의 자기터널 접합 셀들, 및 상기 비트라인들 상부에 대각선 방향으로(diagonally) 배치된 히팅 라인들을 포함한다. 상기 히팅 라인들은 금속층으로 형성되고 상기 비트라인들로부터 전기적으로 절연된다.
니켈 등에 따르면, 상기 자기터널 접합 셀들중 어느 하나에 선택적으로 원하는 정보를 저장시키기 위한 쓰기 동작은 상기 선택된 셀의 상부를 가로지르는 선택된 히팅 라인 내에 쓰기 전류를 가하여(forcing) 상기 선택된 셀을 가열시키는 것을 포함한다. 그러나, 상기 히팅라인들이 상기 자기터널 접합 셀들은 물론 상기 비트라인들로부터 전기적으로 절연되도록 배치되므로, 열전달 효율(heat conduction efficiency)을 증가시키는 데 한계가 있다. 게다가, 상기 히팅라인들은 상술한 바와 같이 낮은 비저항을 갖는 금속층으로 형성된다. 이에 따라, 상기 선택된 히팅라인 내에 쓰기 전류(히팅 전류)를 인가할지라도, 상기 선택된 히팅라인은 높은 주울 열(joule heat)을 발생시키지 못한다. 결과적으로, 니켈 등에 따른 자기열 램 소자 역시 선택된 셀의 가열 효율(heating efficiency)을 증가시키는 데 한계점을 가질 수 있다.
본 발명이 이루고자 하는 기술적 과제는 디지트 라인들을 사용하지 않고도 하나의 자기터널 접합 구조체(a single magnetic tunnel junction structure)의 선 택성은 물론 히팅 효율을 향상시키는 데 적합한 자기열 램 셀들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 디지트 라인들을 사용하지 않고도 하나의 자기터널 접합 구조체(a single magnetic tunnel junction structure)의 선택성(selectivity)은 물론 히팅 효율을 향상시킬 수 있는 자기열 램 셀들의 구동방법을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 열발생층을 갖는 자기열 램 셀이 제공된다. 상기 자기열 램 셀은 반도체기판 상에 형성된 하부 층간절연층 및 상기 하부 층간절연층의 소정영역 상에 적층된 자기터널 접합 구조체를 포함한다. 상기 자기터널 접합 구조체 및 상기 하부 층간절연층 사이에 열발생층 패턴(a heat-generating layer pattern)이 개재된다. 이와는 달리, 상기 열발생층 패턴은 상기 자기터널 접합 구조체 상에 적층될 수 있다. 상기 열발생층 패턴은 상기 자기터널 접합 구조체에 전기적으로 접속된다.
상기 열발생층 패턴은 알루미늄 산화층, 언도우프트 실리콘층, 실리콘 탄화층(SiC; silicon carbide layer), 실리콘 산화층, 실리콘 산질화층(SiON; silicon oxynitride layer) 또는 칼코게나이드층(a calcogenide layer)일 수 있다. 이 경우에, 상기 열발생층 패턴은 전하들의 터널링 효과가 저하되는 것을 방지하기 위하여 30Å보다 작은 두께를 갖는 것이 바람직하다.
본 발명의 일 실시예에 따르면, 상기 자기터널 접합 구조체는 상기 하부 층 간절연층을 관통하는 자기터널 접합 콘택 플러그를 통하여 상기 반도체기판의 소정영역에 접속된다. 상기 자기터널 접합 콘택 플러그는 상기 자기터널 접합 구조체의 하부전극 역할을 한다. 상기 열발생층 패턴이 상기 자기터널 접합 구조체 및 상기 하부 층간절연층 사이에 개재되는 경우에, 상기 자기터널 접합 콘택 플러그, 즉 상기 하부전극은 상기 열발생층 패턴과 접촉한다. 이 경우에, 상기 자기터널 접합 콘택 플러그의 평면적은 상기 자기터널 접합 구조체의 평면적보다 작은 것이 바람직하다. 이에 더하여, 상기 자기터널 접합 콘택 플러그의 측벽은 절연성 콘택 스페이서에 의해 둘러싸여질 수 있다.
본 발명의 다른 실시예에 따르면, 상기 자기터널 접합 구조체 및 상기 하부 층간절연층은 상부 층간절연층으로 덮여진다. 상기 상부 층간절연층 상에 비트라인이 배치된다. 상기 비트라인은 상기 상부 층간절연층을 관통하는 비트라인 콘택홀을 통하여 상기 자기터널 접합 구조체에 전기적으로 연결된다. 결과적으로, 상기 비트라인은 상기 자기터널 접합 구조체의 상부전극 역할을 한다.
한편, 상기 열발생층 패턴이 상기 자기터널 접합 구조체 상에 적층된 경우에, 상기 비트라인은 상기 열발생층 패턴과 접촉한다. 이 경우에, 상기 비트라인 콘택홀의 평면적은 상기 자기터널 접합 구조체의 평면적보다 작은 것이 바람직하다.
본 발명의 또 다른 실시예에 따르면, 상기 자기터널 접합 콘택 플러그는 상기 반도체기판에 형성된 스위칭소자의 출력단자에 전기적으로 접속된다. 상기 스위칭소자는 모스 트랜지스터일 수 있다. 상기 스위칭소자가 모스 트랜지스터인 경우 에, 상기 자기터널 접합 콘택 플러그는 상기 모스 트랜지스터의 드레인 영역에 전기적으로 접속된다.
상술한 본 발명에 따르면, 상기 스위칭소자가 턴온되고 상기 비트라인에 선택적으로 쓰기 신호가 인가되면, 상기 턴온된 스위칭소자 및 상기 선택된 비트라인 사이에 개재된 상기 자기터널 접합 구조체만을 통하여 전류가 흐른다. 이 경우에, 상기 열발생층 패턴 및 상기 자기터널 접합 구조체 사이의 계면 또는 상기 열발생층 패턴 및 상기 비트라인 사이의 계면에서 주울 열(joule heat)이 생성된다. 상기 주울 열은 상기 선택된 자기터널 접합 구조체의 자유층의 자화(magnetization)에 요구되는 최소 자계를 감소시킨다. 따라서, 상기 선택된 비트라인에 병렬로 접속된 비선택된 자기터널 접합 구조체의 스위칭 없이 상기 가열된 자기터널 접합 구조체만을 선택적으로 스위칭시킬 수 있다.
본 발명의 다른 양태에 따르면, 상기 자기열 램 셀은 반도체기판 상에 형성된 하부전극을 포함한다. 상기 하부전극 상에 자기터널 접합 구조체 및 상부전극이 차례로 적층된다. 상기 하부전극 및 상기 자기터널 접합 구조체 사이에 열발생층 패턴이 개재된다. 이와는 달리, 상기 열발생층 패턴은 상기 자기터널 접합 구조체 및 상기 상부전극 사이에 개재될 수도 있다.
본 발명의 또 다른 양태에 따르면, 자기열 램 셀의 구동방법을 제공한다. 상기 자기열 램 셀은 반도체기판의 소정영역에 형성된 스위칭소자, 상기 스위칭소자의 상부에 배치되고 자기터널 접합 콘택 플러그를 통하여 상기 스위칭소자의 출력단자에 전기적으로 접속된 자기터널 접합 구조체, 상기 자기터널 접합 구조체 상에 배치되고 상기 자기터널 접합 구조체에 접촉하는 비트라인을 구비한다. 상기 스위칭소자는 상기 비트라인에 직교하는 입력 단자를 갖는다. 상기 자기열 램 셀을 읽고 쓰는 구동방법에 있어서, 상기 쓰기 방법은 상기 입력 단자에 제1 쓰기 신호를 인가하여 상기 스위칭소자를 턴온시키는 것과, 상기 비트라인에 제2 쓰기 신호를 인가하여 상기 자기터널 접합 구조체 및 상기 자기터널 접합 콘택 플러그 사이에 개재되거나 상기 자기터널 접합 구조체 및 상기 비트라인 사이에 개재된 열발생층 패턴을 가열시키는 것을 포함한다. 그 결과, 상기 열발생층 패턴으로부터의 열은 상기 열발생층 패턴의 상부 또는 하부에 위치한 상기 자기터널 접합 구조체에 전달되어 상기 자기터널 접합 구조체의 자유층의 온도를 상승시킨다. 이 경우에, 상기 자유층은 상기 제2 쓰기 신호만을 사용하여 선택적으로 자화될 수 있다.
본 발명의 실시예에 따르면, 상기 제2 쓰기 신호는 상기 제1 쓰기 신호의 적어도 일 부분과 중첩하도록 인가된다. 즉, 상기 열발생층 패턴은 상기 제1 및 제2 쓰기 신호들이 서로 중첩되는 기간 동안 가열된다. 상기 제2 쓰기 신호는 상기 제1 쓰기 신호를 턴오프시킨 후에 일정시간 동안 지속적으로 인가되는 것이 바람직하다.
한편, 상기 제2 쓰기 신호는 상기 제1 쓰기 신호를 턴온시키기 전에 인가될 수 있다. 이와는 달리(alternatively), 상기 제2 쓰기 신호는 상기 제1 쓰기 신호를 턴온시킨 후에 인가될 수도 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 자기열 램 셀들을 도시한 평면도이고, 도 2a는 도 1의 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
도 1 및 도 2a를 참조하면, 반도체기판(51)의 소정영역에 소자분리막(53)이 배치되어 활성영역(53a)를 한정한다. 상기 활성영역(53a)을 가로질러 제1 및 제2 평행한 게이트 전극들(57a, 57b)이 배치된다. 상기 게이트 전극들(57a, 57b)은 워드라인 역할을 한다. 상기 게이트 전극들(57a, 57b) 및 상기 활성영역(53a) 사이에 게이트 절연막(55)이 개재된다. 상기 제1 및 제2 게이트 전극들(57a, 57b) 사이의 상기 활성영역에 공통 소오스 영역(59s)이 배치된다. 또한, 상기 제1 게이트 전극(57a)에 인접하고 상기 공통 소오스 영역(59s)의 반대편에 위치한 상기 활성영역(53a)에 제1 드레인 영역(59d')이 형성되고, 상기 제2 게이트 전극(57b)에 인접하고 상기 공통 소오스 영역(59s)의 반대편에 위치한 상기 활성영역(53a)에 제2 드레인 영역(59d")이 형성된다. 상기 제1 게이트 전극(57a), 상기 공통 소오스 영역(59s) 및 상기 제1 드레인 영역(59d')은 제1 스위칭소자, 즉 제1 억세스 모스 트랜지스터(TA1)를 구성한다. 이와 마찬가지로, 상기 제2 게이트 전극(57b), 상기 공통 소오스 영역(59s) 및 상기 제2 드레인 영역(59d")은 제2 스위칭소자, 즉 제2 억세스 모스 트랜지스터(TA2)를 구성한다.
상기 제1 및 제2 억세스 모스 트랜지스터들(TA1, TA2)을 갖는 반도체기판은 제1 층간절연층(61)으로 덮여진다. 상기 제1 및 제2 드레인 영역들(59d', 59d")은 각각 상기 제1 층간절연층(61)을 관통하는 제1 및 제2 하부 드레인 패드 콘택 홀들(61d', 61d")에 의해 노출된다. 상기 공통 소오스 영역(59s) 역시 상기 제1 층간절연층(61)을 관통하는 공통 소오스 라인 콘택홀(61s)에 의해 노출된다. 상기 제1 및 제2 하부 드레인 패드 콘택홀들(61d', 61d")은 각각 제1 및 제2 하부 드레인 패드 콘택 플러그들(63d', 63d")로 채워지고, 상기 공통 소오스 라인 콘택홀(61s)은 공통 소오스 라인 콘택 플러그(63s)로 채워진다. 상기 제1 및 제2 하부 드레인 패드 콘택 플러그들(63d', 63d")은 각각 제1 및 제2 하부 드레인 패드들(65d', 65d")로 덮여지고, 상기 공통 소오스 라인 콘택 플러그(63s)는 공통 소오스 라인(65s)으로 덮여진다. 상기 공통 소오스 라인(65s)은 상기 게이트 전극들(57a, 57b)에 평행하도록 배치될 수 있다.
상기 하부 드레인 패드들(65d', 65d") 및 상기 공통 소오스 라인(65s)을 갖는 반도체기판은 제2 층간절연층(67)으로 덮여진다. 상기 제2 층간절연층(67) 상에 제1 및 제2 상부 드레인 패드들(71d'. 71d")이 배치된다. 상기 제1 상부 드레인 패드(71d')는 상기 제2 층간절연층(67)을 관통하는 제1 상부 드레인 패드 콘택 플러그(69d')를 통하여 상기 제1 하부 드레인 패드(65d')에 전기적으로 접속되고, 상기 제2 상부 드레인 패드(71d")는 상기 제2 층간절연층(67)을 관통하는 제2 상부 드레인 패드 콘택 플러그(69d")를 통하여 상기 제2 하부 드레인 패드(65d")에 전기적으 로 접속된다.
상기 제1 및 제2 상부 드레인 패드들(71d', 71d")을 포함하는 반도체기판은 제3 층간절연층(73)으로 덮여진다. 상기 제1 내지 제3 층간절연층들(61, 67, 73)은 하부 층간절연층을 구성한다. 상기 제1 및 제2 상부 드레인 패드들(71d', 71d")은 각각 상기 제3 층간절연층(73)을 관통하는 제1 및 제2 자기터널 접합 콘택 홀들(73m', 73m")에 의해 노출된다. 상기 상부 드레인 패드들(71d', 71d") 및 상기 상부 드레인 패드 콘택 플러그들(69d', 69d")이 형성되지 않는 경우에는, 상기 제1 및 제2 자기터널 접합 콘택홀들(73m', 73m")은 각각 제1 및 제2 하부 드레인 패드들(65d', 65d")을 노출시킨다. 더 나아가서, 상기 상부 드레인 패드들(71d', 71d"), 상기 상부 드레인 패드 콘택 플러그들(69d', 69d"), 상기 하부 드레인 패드들(65d', 65d") 및 상기 하부 드레인 패드 콘택 플러그들(63d', 63d")이 형성되지 않는 경우에는, 상기 제1 및 제2 자기터널 접합 콘택홀들(73m', 73m")은 각각 제1 및 제2 드레인 영역들(59d', 59d")을 직접 노출시킬 수 있다.
상기 제1 및 제2 자기터널 접합 콘택홀들(73m', 73m")은 각각 제1 및 제2 자기터널 접합 콘택 플러그들(75p', 75p")로 채워진다. 결과적으로, 상기 제1 및 제2 자기터널 접합 콘택 플러그들(75p', 75p")은 각각 제1 및 제2 드레인 영역들(59d', 59d")에 전기적으로 접속된다. 상기 자기터널 접합 콘택 플러그들(75p', 75p")은 하부전극들의 역할을 한다.
더 나아가서, 상기 자기터널 접합 콘택 플러그들(75p', 75p") 및 상기 제3 층간절연층(73) 사이에 절연성 콘택 스페이서(74)가 개재될 수 있다. 다시 말해서, 상기 제1 및 제2 자기터널 접합 콘택홀들(73m', 73m")의 측벽들은 상기 절연성 콘택 스페이서(74)로 덮여질 수 있다. 이 경우에, 상기 자기터널 접합 콘택 플러그들(75p', 75p")의 단면적들을 더욱 감소시킬 수 있다.
상기 제1 및 제2 자기터널 접합 콘택 플러그들(75p', 75p")는 각각 제1 및 제2 자기터널 접합 구조체들(86a, 86b)로 덮여진다. 상기 자기터널 접합 콘택 플러그들(75P', 75P")의 평면적들은 상기 자기터널 접합 구조체들(86a, 86b)의 평면적들보다 작은 것이 바람직하다. 상기 제1 자기터널 접합 구조체(86a) 및 상기 제1 자기터널 접합 콘택 플러그(75p') 사이에 제1 열발생층 패턴(77a)이 개재되고, 상기 제2 자기터널 접합 구조체(86b) 및 상기 제2 자기터널 접합 콘택 플러그(75p") 사이에 제2 열발생층 패턴(77b)이 개재된다. 상기 제1 열발생층 패턴(77a)은 적어도 상기 제1 자기터널 접합 콘택 플러그(75p')를 덮는다. 상기 제2 열발생층 패턴(77b) 역시 적어도 상기 제2 자기터널 접합 콘택 플러그(75p")를 덮는다. 바람직하게는, 상기 제1 및 제2 열발생층 패턴들(77a, 77b)은 각각 상기 제1 및 제2 자기터널 접합 구조체들의 전체 하부면들(entire bottom surfaces)에 접착된다. 결과적으로, 상기 자기터널 접합 콘택 플러그들(75p', 75p") 및 상기 열발생층 패턴들(77a, 77b) 사이의 접촉면적들(contact areas)은 상기 자기터널 접합 구조체들(86a, 86b)의 평면적들보다 작은 것이 바람직하다.
상기 열발생층 패턴들(77a, 77b)은 알루미늄 산화층(aluminum oxide layer; Al2O3), 언도우프트 실리콘층(undoped silicon layer), 실리콘 탄화층(silicon carbide layer; SiC), 실리콘 산화층, 실리콘 산질화층(SiON) 또는 칼코게나이드층과 같은 물질층인 것이 바람직하다. 상기 칼코게나이드층은 게르마늄, 스티비움 및 텔루리움을 함유하는 화합물(a compound layer containing germanium, stibium and tellurium), 즉 지에스티층(a GST layer)일 수 있다. 상기 열발생층 패턴들(77a, 77b)은 전하들의 터널링 효과가 저하되는 것을 방지하기 위하여 30Å보다 작은 두께를 갖는 것이 바람직하다.
상기 자기터널 접합 구조체들(86a, 86b)의 각각은 차례로 적층된 자유층(free layer; 79), 터널링 절연층(81), 고정층(pinned layer; 83) 및 피닝층(pinning layer; 85)를 포함한다. 상기 피닝층(85)은 PtMn층과 같은 반강자성층(anti-ferromagnetic layer)이고, 상기 고정층(83) 및 자유층(79)은 강자성층이다. 예를 들면, 상기 고정층(83)은 CoFe층일 수 있고, 상기 자유층(79)은 NiFe층, CoFe층 또는 이들의 조합층(combination layer)일 수 있다. 또한, 상기 터널링 절연층(81)은 알루미늄 산화층일 수 있다.
상기 제1 및 제2 자기터널 접합 구조체들(86a, 86b) 상에 각각 제1 및 제2 도전성 캐핑층 패턴들(87a, 87b)이 적층될 수 있다. 상기 도전성 캐핑층 패턴들(87a, 87b)은 상기 자기터널 접합 구조체들(86a, 86b)의 보호층 역할을 한다. 예를 들면, 상기 도전성 캐핑층 패턴들(87a, 87b)은 타이타늄 질화막일 수 있다. 상기 도전성 캐핑층 패턴들(87a, 87b)을 갖는 반도체기판은 상부 층간절연층(89)으로 덮여진다. 상기 상부 층간절연층(89) 상에 상기 게이트 전극들(57a, 57b)을 가로지르도록 비트라인(91)이 배치된다. 상기 비트라인(91)은 상기 상부 층간절연층(89)을 관통하는 제1 및 제2 비트라인 콘택홀들(89a, 89b)을 통하여 상기 제1 및 제2 도전성 캐핑층 패턴들(87a, 87b)에 전기적으로 연결된다. 상기 비트라인(91)은 상기 자기터널 접합 구조체들(86a, 86b)의 상부전극 역할을 한다.
이에 더하여, 상기 비트라인(91)을 갖는 반도체기판은 금속 층간절연층(93)으로 덮여질 수 있다. 상기 금속 층간절연층(93) 상에 상기 비트라인(91)과 중첩하도록 서브 비트라인(sub-bit line; 95)이 배치될 수 있다.
한편, 상기 자기터널 접합 구조체들(86a, 86b)은 평면적으로 보여질 때 직사각형의 형태(rectangular shape) 또는 타원형의 형태(oval shape)를 갖는 것이 바람직하다. 즉, 상기 자기터널 접합 구조체들(86a, 86b)은 도 1에 도시된 바와 같이 길이(L) 및 상기 길이(L)보다 작은 폭(W)을 갖는 것이 바람직하다. 이 경우에, 상기 상기 자기터널 접합 구조체들(86a, 86b)은 상기 비트라인(91) 및 서브 비트라인(95)에 직교하도록 배치되는 것이 바람직하다. 이는, 본 실시예에 따른 자기열 램 셀이 종래의 디지트 라인을 채택하지 않기 때문이다. 즉, 본 실시예에 따른 자기열 램 셀의 상기 자기터널 접합 구조체들(86a, 86b)은 쓰기 모드에서 상기 비트라인(91) 및/또는 서브 비트라인(95)을 통하여 흐르는 전류에 의해 유기되는 자계만으로 스위칭되어야 한다. 이 경우에, 상기 비트라인(91) 및/또는 상기 서브 비트라인(95)을 통하여 흐르는 전류에 의해 유기되는 자계가 상기 자기터널 접합 구조체들(86a, 86b)의 이지 자계(easy magnetic field)에 해당할 때, 상기 자기터널 접합 구조체들(86a, 86b)을 스위칭시키는 것이 용이하다. 결과적으로, 본 실시 예에 따르면, 상기 자기터널 접합 구조체들(86a, 86b)은 도 1에 도시된 바와 같이 상기 비트라인(91)에 직교하도록 배치되는 것이 바람직하다.
이제, 도 5a 및 도 5b를 참조하여 본 실시예에 따른 자기열 램 셀들중 어느 하나에 선택적으로 데이타를 저장시키기 위한 쓰기 동작을 설명하기로 한다.
도 5a는 도 2a에 보여진 자기열 램 셀들을 참조하여 본 발명의 제1 실시예에 따른 쓰기 동작을 설명하기 위한 타이밍 다이아그램이다.
도 2a 및 도 5a를 참조하면, 상기 공통 소오스 라인(65s)을 접지시키고, 상기 제1 억세스 모스 트랜지스터(TA1)의 입력단자에 해당하는 상기 제1 게이트 전극(57a)에 제1 쓰기 신호(a first writing signal; Φw)를 인가한다. 상기 제1 쓰기 신호(Φw)는 상기 제1 억세스 모스 트랜지스터(TA1)의 문턱전압보다 높은 워드라인 전압(Vw)에 해당한다. 한편, 상기 제2 게이트 전극(57b)에는 접지전압을 인가한다. 이에 따라, 상기 제1 억세스 모스 트랜지스터(TA1)가 선택적으로 턴온되고, 상기 제2 억세스 트랜지스터(TA2)는 턴오프된다. 또한, 상기 비트라인(91)에 제2 쓰기 신호(ΦB1)를 인가한다. 상기 제2 쓰기 신호(ΦB1)는 비트라인 전압(VB1 ) 또는 비트라인 전류(IB1)에 해당할 수 있다. 그 결과, 상기 비트라인(91) 및 상기 제1 게이트 전극(57a)이 교차하는 지점에 배치된 자기열 램 셀이 선택되고, 상기 선택된 셀의 자기터널 접합 구조체, 즉 상기 제1 자기터널 접합 구조체(86a)를 통하여 쓰기 전류(IWR)가 흐른다.
상기 쓰기 전류(IWR)는 상기 제1 자기터널 접합 콘택 플러그(75p') 및 상기 제1 열발생층 패턴(77a) 사이의 계면에서 가장 높은 전류밀도를 보인다. 이는 상기 제1 열발생층 패턴(77a)이 상기 제1 도전성 캐핑층 패턴(87a), 자유층(79), 고정층(83) 및 피닝층(85)에 비하여 상대적으로 높은 비저항을 갖는 물질층이고 상기 제1 자기터널 접합 콘택 플러그(75p') 및 상기 제1 열발생층 패턴(77a) 사이의 접촉 면적(contact area)이 상기 제1 자기터널 접합 구조체(86a)의 평면적보다 작기 때문이다. 이에 따라, 상기 제1 열발생층 패턴(77a)은 상기 쓰기 전류(IWR)에 의해 가열되어 주울 열(joule heat)을 발생시킨다.
상기 제1 열발생층 패턴(77a)으로부터의 열은 상기 제1 자기터널 접합 구조체(86a)의 자유층(79)에 직접적으로 전달된다. 그 결과, 상기 자유층(79) 내의 자기 스핀들은 미국특허 제6,603,678호에 기재된 바와 같이 상온에서 요구되는 스위칭 자계보다 낮은 외부 자계에 의해 회전될 수 있다. 구체적으로, 상기 제2 쓰기 신호(ΦB1)에 의해 유기되는 자계가 비선택된 자기터널 접합 구조체(즉, 상기 제2 자기터널 접합 구조체(86b))의 자유층(79) 내의 자기 스핀들을 회전시키는 데 요구되는 자계보다 작고 상기 가열된 자기터널 접합 구조체(즉, 상기 제1 자기터널 접합 구조체(86a))의 자유층(79) 내의 자기 스핀들을 회전시키는 데 요구되는 자계보다 크다면, 상기 제1 자기터널 접합 구조체(86a)가 선택적으로 스위칭될 수 있다.
결론적으로, 상기 제1 및 제2 쓰기 신호들(Φw, ΦB1)이 각각 하나의 게이트 전극 및 하나의 비트라인에 선택적으로 인가되는 경우에, 상기 선택된 게이트 전극 및 상기 선택된 비트라인 사이에 개재된 자기열 램 셀의 자기터널 접합 구조체가 가열되고 상기 가열된 자기터널 접합 구조체는 상기 제2 쓰기 신호(ΦB1)에 의해 유기되는 적절한 자계에 의해 선택적으로 스위칭된다.
본 실시예에서, 상기 자기터널 접합 구조체들(86a, 86b)은 상기 열발생층 패턴들(77a, 77b)에 직접 접촉한다. 따라서, 본 실시예에 따른 자기열 램 셀들은 미국특허 제6,603,678호에 기재된 자기열 램 셀들에 비하여 상대적으로 높은 가열 효율을 보일 수 있다. 특히, 상기 자기터널 접합 콘택홀들(73m', 73m") 내에 상기 절연성 콘택 스페이서들(74)이 형성된 경우에, 상기 가열 효율은 더욱 증대될 수 있다. 또한, 상기 쓰기 전류(IWR)는 상기 쓰기 동작 동안 선택된 셀만을 통하여 흐른다. 결과적으로, 본 실시예에 따르면, 자기열 램 셀들의 쓰기 선택성(writing selectivity) 및 쓰기 효율(writing efficiency)을 향상시킬 수 있다.
상기 제2 쓰기 신호(ΦB1)는 상기 제1 쓰기 신호(Φw)를 턴오프시킨 후에 일정기간(a specific duration; Ts) 동안 지속적으로 인가되는 것이 바람직하다. 이는, 상기 제1 및 제2 쓰기 신호들(Φw, ΦB1)이 동시에 턴오프된 후에도, 상기 가열된 자기터널 접합 구조체는 일정시간 동안 서서히 냉각되기 때문이다. 즉, 상기 가열된 자기터널 접합 구조체가 냉각되는 동안 상기 가열된 자기터널 접합 구조체의 자유층 내의 열적으로 여기된 자기 스핀들(thermally excited magnetic spins)이 상기 제2 쓰기 신호(ΦB1)의 부재(absence)로 인하여 원하는 방향을 따라 완전히 배열되지 않을 수 있기 때문이다. 상기 일정기간(Ts)은 상기 가열된 자기터널 접합 구조체가 상온으로 완전히 냉각되는 데 요구되는 시간보다 큰 것이 바람직하다.
한편, 상기 제2 쓰기 신호(ΦB1)는 상기 제1 쓰기 신호(Φw)를 턴온시키기 전 또는 후에 인가될 수 있다. 상기 제2 쓰기 신호(ΦB1)가 상기 제1 쓰기 신호(Φw)보다 먼저 턴온되는 경우에, 상기 선택된 자기터널 접합 구조체는 실제로 상기 제1 쓰기 신호(Φw)가 인가되는 제1 기간(TD1) 동안 가열된다. 이와는 달리, 상기 제2 쓰기 신호(ΦB1)가 상기 제1 쓰기 신호(Φw)보다 늦게 턴온되는 경우에, 상기 선택된 자기터널 접합 구조체는 실제로 상기 제1 및 제2 쓰기 신호들(Φw, ΦB1)이 서로 중첩되는 제2 기간(TD2) 동안 가열된다. 또한, 상기 제1 및 제2 쓰기 신호들(Φw, ΦB1)은 동시에 턴온될 수도 있다.
도 5b는 도 2a에 보여진 자기열 램 셀들을 참조하여 본 발명의 제2 실시예에 따른 쓰기 동작을 설명하기 위한 타이밍 다이아그램이다.
도 2a 및 도 5b를 참조하면, 본 실시예에 따른 쓰기 동작은 도 5a에 보여진 제1 및 제2 쓰기 신호들(Φw, ΦB1)을 인가하는 것과 아울러서 상기 서브 비트라인(95)에 제3 쓰기 신호(ΦB2)를 인가하는 것을 더 포함한다. 상기 제3 쓰기 신호(ΦB2)는 서브 비트라인 전압(VB2) 또는 서브 비트라인 전류(IB2)에 해당할 수 있다. 이 경우에, 상기 제2 쓰기 신호(ΦB1)는 주로 상기 선택된 자기터널 접합 구조체를 가열시키는 데 기여를 하고, 상기 제3 쓰기 신호(ΦB2)는 상기 선택된 자기터 널 접합 구조체를 스위칭시키는 데 기여를 한다. 본 실시예에서, 상기 제2 및 제3 쓰기 신호들(ΦB1, ΦB2)중 적어도 하나는 제1 실시예에서 설명된 바와 같이 상기 제1 쓰기 신호(Φw)를 턴오프시킨 후에 상기 일정기간(Ts) 동안 지속적으로 인가되는 것이 바람직하다. 상기 제3 쓰기 신호(ΦB2)가 상기 제1 쓰기 신호(Φw)를 턴오프시킨 후에 상기 일정기간(Ts) 동안 지속적으로 인가되는 경우에, 상기 제1 및 제2 쓰기 신호들(Φw, ΦB1)은 동시에 턴온 및 턴오프될 수 있다. 이에 더하여, 상기 제3 쓰기 신호(ΦB2)는 상기 제1 및 제2 쓰기 신호들(Φw, ΦB1)을 턴온시키기 전 또는 후에 인가될 수 있다.
본 실시예에 있어서, 상기 제2 및 제3 쓰기 신호들(ΦB1, ΦB2)에 의해 유기되는 자계들의 합은 상기 제2 쓰기 신호(ΦB1)에 의해 가열된 자기터널 접합 구조체를 스위칭시키는 데 요구되는 자계보다 크고 비선택된 자기터널 접합 구조체(즉, 상온을 갖는 자기터널 접합 구조체)를 스위칭시키는 데 요구되는 자계보다 작아야 한다.
도 2b는 도 2a에 보여진 자기열 램 셀의 제1 변형예(modified embodiment)를 도시한 단면도이다. 본 변형예는 자기터널 접합 구조체에 있어서 도 2a의 제1 변형예와 다르다. 이에 따라, 설명의 편의를 도모하기 위하여, 본 변형예는 도 2a의 제1 자기터널 접합 구조체(86a)에 대응하는 부분만을 참조하여 설명하기로 한다.
도 2b를 참조하면, 본 변형예에 따른 자기열 램 셀은 도 2a에 보여진 제1 자 기터널 접합 구조체(86a) 대신에 제1 업셋(upset) 자기터널 접합 구조체(108a)를 구비한다. 상기 제1 업셋 자기터널 접합 구조체(108a)는 차례로 적층된 피닝층(101), 고정층(103), 터널링 절연층(105) 및 자유층(107)을 포함한다. 결과적으로, 상기 피닝층(101)은 상기 제1 열발생층 패턴(77a)에 직접적으로 접촉하고, 상기 자유층(107)은 상기 도전성 캐핑층 패턴(87a)에 직접적으로 접촉한다. 이 경우에, 상기 제1 열발생층 패턴(77a)이 도 5a 또는 도 5b에서 설명된 쓰기 동작 동안 선택적으로 가열되면, 상기 제1 열발생층 패턴(77a)으로부터의 열은 상기 피닝층(101), 고정층(103) 및 터널링 절연층(105)을 통하여 상기 자유층(107)에 전달된다.
도 2c는 도 2a에 보여진 자기열 램 셀의 제2 변형예(modified embodiment)를 도시한 단면도이다. 설명의 편의를 도모하기 위하여, 본 변형예는 도 2b에 보여진 상기 제1 변형예와 다른 점만을 설명하기로 한다.
도 2c를 참조하면, 본 변형예에 따른 자기열 램 셀은 도 2a에 보여진 제1 열발생층 패턴(77a) 대신에 상기 제1 업셋 자기터널 접합 구조체(108a) 상부에 적층된 제1 상부 열발생층 패턴(111a)을 포함한다. 좀 더 구체적으로, 상기 제1 상부 열발생층 패턴(111a)은 상기 제1 도전성 캐핑층 패턴(87a) 상에 적층될 수 있다. 이 경우에, 상기 제1 자기터널 접합 콘택 플러그(75p')는 상기 제1 업셋 자기터널 접합 구조체(108a)의 최하부층, 즉 피닝층(101)에 직접 접촉할 수 있다. 또한, 본 변형예는 상기 제1 상부 열발생층 패턴(111a) 및 상기 상부 층간절연층(89) 사이에 개재된 절연성 캐핑층 패턴(88a)을 더 포함할 수 있다. 이 경우에, 상기 비트라인(91)은 상기 상부 층간절연층(89) 및 상기 절연성 캐핑층 패턴(88a)을 관통하는 제1 비트라인 콘택홀(89a)을 통하여 상기 제1 상부 열발생층 패턴(111a)과 직접 접촉된다. 따라서, 도 5a 및 도 5b에서 설명된 쓰기 동작 동안 상기 제1 상부 열발생층 패턴(111a)을 효율적으로 가열시키기 위해서는, 상기 제1 비트라인 콘택홀(86a)의 평면적이 상기 제1 업셋 자기터널 접합 구조체(108a)의 평면적보다 작은 것이 바람직하다. 한편, 본 변형예는 상기 제1 도전성 캐핑층 패턴(87a)을 포함하지 않을 수 있다. 이 경우에, 상기 제1 상부 열발생층 패턴(111a)은 상기 자유층(107)과 직접 접촉한다.
이에 더하여, 본 변형예에 따른 자기열 램 셀은 상기 제1 비트라인 콘택홀(89a)의 측벽 상에 형성된 절연성 스페이서(an insulating spacer; 113)를 더 포함할 수 있다. 이 경우에, 상기 비트라인(91) 및 상기 제1 상부 열발생층 패턴(111a) 사이의 접촉면적이 더욱 감소된다. 이에 따라, 도 5a 또는 도 5b에서 설명된 쓰기 동작 동안 상기 제1 상부 열발생층 패턴(111a)의 가열효율을 향상시킬 수 있다. 다시 말해서, 상기 쓰기 동작 동안 소모되는 전력을 감소시킬 수 있다.
도 2d는 도 2a에 보여진 자기열 램 셀의 제3 변형예(modified embodiment)를 도시한 단면도이다. 설명의 편의를 도모하기 위하여, 본 변형예는 도 2c에 보여진 제2 변형예와의 차이점만에 대하여 설명하기로 한다.
도 2d를 참조하면, 본 변형예에 따른 자기열 램 셀은 도 2c에 보여진 제1 업셋 자기터널 접합 구조체(108a) 대신에 도 2a에 보여진 제1 자기터널 접합 구조체(86a)를 구비한다. 이 경우에, 상기 제1 자기터널 접합 콘택 플러그(75p')는 상기 제1 자기터널 접합 구조체(86a)의 자유층(79)에 직접 접촉한다.
도 2e는 본 발명에 따른 제1 실시예의 제4 변형예를 도시한 단면도이다. 본 변형예는 상부 층간절연층(89)의 형태(configuration)에 있어서 도 2a 또는 도 2b에 보여진 제1 실시예 또는 제1 변형예와 다르다.
도 2e를 참조하면, 본 변형예에 따른 상부 층간절연층(89)은 상기 도전성 캐핑층 패턴들(87a, 87b)의 상부면들과 동일한 레벨에 위치하는 평탄화된 상부면(89t)을 갖는다. 이 경우에, 상기 비트라인(91)은 상기 도전성 캐핑층 패턴들(87a, 87b)의 전체 상부면들(entire top surfaces)에 직접 접촉한다.
도 3은 본 발명의 다른 실시예에 따른 자기열 램 셀들을 도시한 평면도이고, 도 4a는 도 3의 Ⅱ-Ⅱ'에 따라 취해진 단면도이다. 또한, 도 4b, 도 4c 및 도 4d는 각각 도 4a에 보여진 자기열 램 셀의 제1 내지 제3 변형예들을 도시한 단면도들이다.
도 3, 도 4a, 도 4b, 도 4c, 및 도 4d로부터 알 수 있듯이, 본 실시예 및 그것의 변형예들은 도 1, 도 2a, 도 2b, 도 2c 및 도 2d에 보여진 제1 실시예 및 그 것의 변형예들과 동일한 구조들을 갖는 억세스 모스 트랜지스터들, 자기터널 접합 구조체들, 열발생층 패턴들 및 비트라인들을 구비한다. 그러나, 본 실시예 및 그것의 변형예들은 도 1, 도 2a, 도 2b, 도 2c 및 도 2d에 도시된 서브 비트라인(95) 대신에 제1 및 제2 평행한 디지트 라인들(121a, 121b)을 갖는 것을 특징으로 한다. 구체적으로, 상기 제1 및 제2 디지트 라인들(121a, 121b)은 상기 금속 층간절연층(93) 상에 상기 비트라인(91)을 가로지르도록 배치된다. 좀 더 구체적으 로, 상기 제1 디지트 라인(121a)은 상기 제1 자기터널 접합 구조체(86a 또는 108a)의 상부를 가로지르도록 배치되고, 상기 제2 디지트 라인(121b)은 상기 제2 자기터널 접합 구조체(86b 또는 108b)의 상부를 가로지르도록 배치된다.
본 실시예 및 본 변형예들에 있어서, 쓰기 동작이 선택된 게이트 전극, 선택된 비트라인 및 선택된 디지트 라인에 각각 도 5b에서 설명된 제1 내지 제3 쓰기 신호들(Φw, ΦB1, ΦB2)을 인가함으로써 이루어질 수 있음은 당업자에게 명백하다.
상기 업셋 자기터널 접합 구조체들(86a, 86b) 또는 상기 자기터널 접합 구조체들(108a, 108b)은 도 3에 보여진 바와 같이 상기 디지트 라인들(121a, 121b)에 평행하도록 배치된다. 이와는 달리, 상기 업셋 자기터널 접합 구조체들(86a, 86b) 또는 상기 자기터널 접합 구조체들(108a, 108b)은 상기 비트라인(91)에 평행하도록 배치될 수도 있다. 이 경우에, 상기 선택된 디지트 라인에 인가되는 상기 제3 쓰기 신호(ΦB2)는 상기 제1 및 제2 쓰기 신호들(Φw, ΦB1)을 턴오프시킨 후에 상기 일정기간(Ts) 동안 지속적으로 인가되는 것이 바람직하다. 이는 상기 선택된 비트라인 및 상기 선택된 게이트 전극이 교차하는 지점에 위치하는 선택된 자기터널 접합 구조체의 안정한 스위칭 동작을 위함이다.
<실험예들; examples>
도 6은 본 발명에 따른 자기열 램 셀에 데이타를 저장시키기 위한 쓰기 동작 동안 자기터널 접합 구조체 내의 온도 분포 특성들(temperature distribution characteristics)을 얻기 위한 시뮬레이션에 사용된 자기저항체(magnetic resistor)를 보여주는 단면도이다.
도 6을 참조하면, 상기 자기저항체는 도 1 내지 도 4에 보여진 자기터널 접합 콘택 플러그들(75p'. 75p")에 상응하는 하부전극(201)과 아울러서 상기 하부전극(201) 상에 차례로 적층된 열발생층 패턴(203), 자유층(205), 터널링 절연층(207), 고정층 및 피닝층의 복합층(209), 및 도전성 캐핑층 패턴(211)을 갖도록 설계되었다. 또한, 상기 도전성 캐핑층 패턴(211) 상에 비트라인 콘택 플러그(213)가 배치되었다. 상기 자유층(205), 터널링 절연층(207) 및 복합층(209)은 자기터널 접합 구조체를 구성한다.
상기 하부전극(201)의 직경(Dp)은 40㎚이었고, 상기 하부전극(201)의 물질로서 타이타늄 질화막이 채택되었다. 또한, 상기 열발생층 패턴(203), 상기 자기터널 접합 구조체 및 도전성 캐핑층 패턴(211)의 직경들(DM)은 상기 하부전극(201)의 직경(Dp)보다 큰 240㎚이었다. 상기 열발생층 패턴(203)으로 20Å의 두께를 갖는 알루미늄 산화층이 채택되었다. 상기 자유층(205)은 100Å의 두께를 갖도록 설계되었고, 상기 복합층(209)은 300Å의 두께를 갖도록 설계되었다. 상기 자유층(205) 및 복합층(209)의 입력 데이타로서 일반적인 금속층의 열전도율이 사용되었다. 이에 더하여, 상기 터널링 절연층 패턴(207)으로 10Å의 두께를 갖는 알루미늄 산화층이 채택되었고, 상기 도전성 캐핑층 패턴(211)으로 타이타늄 질화막이 채택되었다. 상기 비트라인 콘택 플러그(213)로서 120㎚의 직경을 갖는 텅스텐 플러그가 채택되었다.
상술한 구조를 갖는 자기저항체 내로 전류원(current source; IS)를 사용하여 쓰기 전류(IWR)를 가하였고, 상기 쓰기 전류(IWR)가 가해지는 동안 상기 자기저항체 내의 위치들에 따른 온도들이 시뮬레이션을 통하여 얻어졌다. 상기 시뮬레이션 결과들이 도 7a 및 도 7b에 도시되었다.
도 7a는 종래의 자기터널 접합 구조체 내의 온도 분포 특성들을 보여주는 시뮬레이션 결과이고, 도 7b는 도 6에 보여진 자기터널 접합 구조체 내의 온도 분포 특성들을 보여주는 시뮬레이션 결과이다. 여기서, 도 7a는 도 6에 보여진 상기 열발생층 패턴(203) 없는 종래의 자기저항체를 사용하여 얻어진 시뮬레이션 결과이다. 도 7a에 있어서, 가로축은 상기 하부전극(201) 및 상기 자유층(205) 사이의 계면으로부터 상기 도전성 캐핑층 패턴(211)을 향하는 거리(DT)를 나타내고, 세로축은 상기 거리(DT)에 따른 온도를 나타낸다. 도 7b에 있어서, 가로축은 상기 하부전극(201) 및 상기 열발생층 패턴(203) 사이의 계면으로부터 상기 도전성 캐핑층 패턴(211)을 향하는 거리(DT)를 나타내고, 세로축은 상기 거리(DT)에 따른 온도를 나타낸다.
도 7a를 참조하면, 상기 종래의 자기저항체 내로 10㎂ 내지 150㎂의 쓰기 전류(IWR)가 가해졌을지라도, 상기 종래의 자기저항체는 상기 쓰기 전류(IWR)의 양에 관계없이 그것의 모든 위치에서 약 300°K의 절대온도(약 27℃의 상온)의 일정한 온도를 보였다. 결과적으로, 상기 종래의 자기저항체는 상기 쓰기 전류(IWR)의 양에 관계없이 전혀 가열되지 않았다.
도 7b를 참조하면, 상기 쓰기 전류(IWR)가 100㎂이었을 때, 상기 열발생층 패턴(203)은 약 380°K의 절대온도(약 110℃)로 가열되었고 상기 자유층(205)은 360°K 내지 380°K의 절대온도(90℃ 내지 110℃)로 가열되었다(곡선 ⓐ 참조). 또한, 상기 쓰기 전류(IWR)가 150㎂이었을 때, 상기 열발생층 패턴(203)은 약 475°K의 절대온도(약 205℃)로 가열되었고 상기 자유층(205)은 430°K 내지 475°K의 절대온도(160℃ 내지 205℃)로 가열되었다(곡선 ⓑ 참조). 이에 더하여, 상기 쓰기 전류(IWR)가 200㎂이었을 때, 상기 열발생층 패턴(203)은 약 610°K의 절대온도(약 330℃)로 가열되었고 상기 자유층(205)은 540°K 내지 600°K의 절대온도(270℃ 내지 330℃)로 가열되었다(곡선 ⓒ 참조).
한편, 통상의 자기램 셀의 피닝층으로 사용되는 반강자성층은 300℃ 보다 높은 온도에서 그 것의 고유 특성을 상실할 수 있다. 따라서, 본 발명에 따른 자기열 램 셀의 성공적인 쓰기 동작을 구현하기 위해서는 상기 자유층(205)이 약 200℃ 내지 300℃의 온도로 가열되는 것이 바람직하다.
도 8은 본 발명에 따른 자기열 램 셀의 온도 특성을 간접적으로 측정하기 위하여 제작된 10만개의 자기저항체들중 하나를 도시한 단면도이다. 상기 10만개의 자기저항체들은 서로 병렬 연결되었다.
도 8을 참조하면, 하부전극(221) 상에 피닝층(223), 고정층(230), 터널링 절연층(231), 자유층(236), 및 도전성 캐핑층 패턴(237)을 차례로 적층시키었다. 상기 피닝층, 고정층(230), 터널링 절연층(231) 및 자유층(223)은 자기터널 접합 구 조체를 구성한다. 상기 하부전극(221) 및 도전성 캐핑층 패턴은 타이타늄 질화막으로 형성하였고, 상기 피닝층(223)은 150Å의 두께를 갖는 PtMn층으로 형성하였다. 상기 고정층(230)은 30Å의 두께를 갖는 하부 CoFe층(225), 8Å의 두께를 갖는 루테니움층(227) 및 30Å의 두께를 갖는 상부 CoFe층(229)을 차례로 적층시키어 형성하였고, 상기 터널링 절연층(231)은 10Å의 두께를 갖는 알루미늄 산화층(231)으로 형성하였다. 또한, 상기 자유층(236)은 10Å의 두께를 갖는 CoFe층(233) 및 30Å의 두께를 갖는 NiFe층(235)을 차례로 적층시키어 형성하였다. 상기 자기터널 접합 구조체는 평면적으로 보여질 때 0.8㎛의 길이 및 0.4㎛의 폭을 갖도록 패터닝되었다.
도 9a는 도 8에 보여진 구조를 갖도록 제작된 10만개의 자기저항체들의 온도에 따른 히스테리시스 특성의 측정결과를 보여준다. 상기 자기저항체들은 상기 실시예들에서 설명된 열발생층 패턴들(도 2a의 77a 및 77b) 대신에 번인(burn-in) 테스트에 사용되는 오븐(oven)을 사용하여 100℃, 200℃ 및 300℃의 온도로 가열되었다. 도 9a에 있어서, 가로축은 상기 10만개의 자기저항체들에 인가되는 이지자계(He)를 나타내고, 세로축은 상기 10만개의 자기저항체들의 전체 자화도(total magnetization; M)를 나타낸다.
도 9a를 참조하면, 상온에서 상기 자기저항체들을 스위칭시키는 데 요구되는 이지 자계(He)는 상기 상온보다 높은 100℃, 200℃ 또는 300℃의 온도에서 상기 자기터널 접합 구조체들을 스위칭시키는 데 요구되는 이지 자계(He)보다 컸다. 즉, 상기 자기저항체들의 온도가 높았을수록, 상기 자기저항체들의 히스테리시스 루프의 폭은 감소하였다. 구체적으로, 200℃의 온도로 가열된 자기저항체들의 히스테리 시스 루프의 폭(Q2)은 상온을 갖는 자기저항체들의 히스테리시스 루프의 폭(Q1)에 비하여 감소하였고, 300℃의 온도로 가열된 자기저항체들의 히스테리시스 루프의 폭(Q3)은 200℃의 온도를 갖는 자기저항체들의 히스테리시스 루프의 폭(Q2)에 비하여 감소하였다.
결론적으로, 상술한 열발생층 패턴들을 채택하는 자기열 램 셀들중 어느 하나를 선택적으로 가열시키어 상기 선택된 자기열 램 셀 내에만 원하는 데이타를 저장시키는 것이 가능하다. 예를 들면, 본 발명에 따른 자기열 램 셀들중 어느 하나의 스위칭 소자를 턴온시키고 상기 선택된 자기열 램 셀에 접속된 비트라인에 약 30(Oe)의 이지자계를 생성시키는 쓰기 전류를 가함으로써 상기 선택된 자기열 램 셀의 자기터널 접합 구조체가 약 200℃ 내지 300℃의 온도로 가열된다면, 상기 선택된 자기열 램 셀만이 스위칭될 수 있다. 이는, 상기 선택된 비트라인에 접속된 비선택된 자기열 램 셀들(상온을 갖는 자기열 램 셀들)은 도 9a에 보여진 바와 같이 적어도 45(Oe)의 이지자계 하에서 스위칭되기 때문이다.
도 9b는 도 9a에 보여진 히스테리시스 특성들의 보자력(coercive magnetic field) 및 온도 사이의 관련성을 도시한 그래프이다. 여기서, 상기 보자력은 상기 자기저항체들의 전체 자화도(M)가 "0"인 경우에 상기 자기저항체들에 인가된 이지자계(He)를 의미한다. 다시 말해서, 상기 보자력은 상기 자기저항체들의 자유층들 내의 전체 자기 스핀들의 1/2을 스위칭시키기 위한 이지자계에 해당한다. 도 9b에 있어서, 가로축은 상기 자기저항체들의 온도(T)를 나타내고, 세로축은 보자력(Hc)를 나타낸다.
도 9b를 참조하면, 상기 자기저항체들의 온도가 증가할수록 상기 자기저항체들의 보자력(Hc)은 감소하였다. 특히, 상기 보자력(Hc)은 상기 자기저항체들이 100℃보다 높은 온도로 가열되는 경우에 급격히 감소하였다. 예를 들면, 상기 자기저항체들의 온도가 100℃로부터 200℃로 증가하였을 때, 상기 자기저항체들의 보자력(Hc)은 약 15 (Oe) 만큼 감소하였다. 이에 반하여, 상기 자기저항체들의 온도가 상온으로부터 100℃로 증가하였을 때, 상기 자기저항체들의 보자력(Hc)은 약 2 (Oe) 만큼 감소하였다. 따라서, 본 발명에 따른 자기열 램 셀들중 선택된 자기열 램 셀 내에 원하는 데이타를 성공적으로 저장시키기 위해서는 상기 선택된 자기열 램 셀의 온도를 적어도 200℃의 온도로 가열시키는 것이 바람직하다.
상술한 실시예들에 따르면, 자기터널 접합 구조체의 상부 또는 하부에 열발생층 패턴이 배치된다. 이에 따라, 종래의 자기 램 셀에 채택되는 디지트라인의 사용없이도 원하는 자기열 램 셀을 선택적으로 동작시킬 수 있다. 결과적으로, 종래의 자기램 셀에 비하여 높은 집적도를 갖는 자기램 소자를 구현할 수 있다.

Claims (54)

  1. 반도체기판 상에 형성된 하부 층간절연층;
    상기 하부 층간절연층의 소정영역 상에 적층된 자기터널 접합 구조체; 및
    상기 자기터널 접합 구조체 및 상기 하부 층간절연층 사이에 개재되거나 상기 자기터널 접합 구조체 상에 적층되고 상기 자기터널 접합 구조체에 전기적으로 접속된 열발생층 패턴(heat-generating layer pattern)을 포함하되, 상기 열발생층 패턴은 알루미늄 산화층(aluminum oxide layer; Al2O3), 언도우프트 실리콘층(undoped silicon layer), 실리콘 탄화층(silicon carbide layer; SiC), 실리콘 산화층, 실리콘 산질화층(SiON) 또는 칼코게나이드층(a calcogenide layer)인 것을 특징으로 하는 자기열 램 셀.
  2. 제 1 항에 있어서,
    상기 열발생층 패턴은 30Å보다 작은 두께를 갖는 것을 특징으로 하는 자기열 램 셀.
  3. 제 1 항에 있어서,
    상기 열발생층 패턴은 상기 자기터널 접합 구조체 및 상기 하부 층간절연층 사이에 개재된 것을 특징으로 하는 자기열 램 셀.
  4. 제 3 항에 있어서,
    상기 하부 층간절연층을 관통하여 상기 반도체기판의 소정영역과 접촉하는 자기터널 접합 콘택 플러그를 더 포함하되, 상기 열발생층 패턴은 적어도 상기 자기터널 접합 콘택 플러그를 덮고, 상기 열발생층 패턴 및 상기 자기터널 접합 콘택 플러그 사이의 콘택면적은 상기 자기터널 접합 콘택 플러그의 평면적보다 작은 것을 특징으로 하는 자기열 램 셀.
  5. 제 4 항에 있어서,
    상기 자기터널 접합 콘택 플러그 및 상기 하부 층간절연층 사이에 개재되어 상기 자기터널 접합 콘택 플러그의 측벽을 둘러싸는 절연성 콘택 스페이서를 더 포함하는 것을 특징으로 하는 자기열 램 셀.
  6. 제 4 항에 있어서,
    상기 자기터널 접합 구조체는 차례로 적층된 피닝층(pinning layer), 고정층(pinned layer), 터널링 절연층(tunneling insulation layer), 자유층(free layer)를 포함하는 것을 특징으로 하는 자기열 램 셀.
  7. 제 4 항에 있어서,
    상기 자기터널 접합 구조체는 차례로 적층된 자유층, 터널링 절연층, 고정층 및 피닝층을 포함하는 것을 특징으로 하는 자기열 램 셀.
  8. 제 3 항에 있어서,
    상기 자기터널 접합 구조체 상에 적층된 도전성 캐핑층 패턴; 및
    상기 자기터널 접합 구조체, 상기 도정성 캐핑층 패턴 및 상기 하부 층간절연층을 덮는 상부 층간절연층을 더 포함하는 것을 특징으로 하는 자기열 램 셀.
  9. 제 8 항에 있어서,
    상기 상부 층간절연층 상에 배치된 비트라인을 더 포함하되, 상기 비트라인은 상기 상부 층간절연층을 관통하는 비트라인 콘택홀을 통하여 상기 도전성 캐핑층 패턴에 전기적으로 연결되는 것을 특징으로 하는 자기열 램 셀.
  10. 제 9 항에 있어서,
    상기 비트라인 및 상기 상부 층간절연층을 덮는 금속층간 절연층; 및
    상기 금속층간 절연층 상에 상기 비트라인과 중첩되도록 배치된 서브 비트라인을 더 포함하는 것을 특징으로 하는 자기열 램 셀.
  11. 제 10 항에 있어서,
    상기 자기터널 접합 구조체는 평면적으로 보여질 때 길이 및 폭을 갖고, 상기 자기터널 접합 구조체는 상기 비트라인 및 상기 서브 비트라인에 직교하도록 배치되는 것을 특징으로 하는 자기열 램 셀.
  12. 제 9 항에 있어서,
    상기 비트라인 및 상기 상부 층간절연층을 덮는 금속층간 절연층; 및
    상기 금속층간 절연층 상에 배치되어 상기 비트라인을 가로지르는 디지트 라인을 더 포함하되, 상기 자기터널 접합 구조체는 상기 디지트 라인 하부에 위치하는 것을 특징으로 하는 자기열 램 셀.
  13. 제 1 항에 있어서,
    상기 열발생층 패턴은 상기 자기터널 접합 구조체 상에 적층되는 것을 특징으로 하는 자기열 램 셀.
  14. 제 13 항에 있어서,
    상기 하부 층간절연층을 관통하여 상기 반도체기판의 소정영역과 접촉하는 자기터널 접합 콘택 플러그를 더 포함하되, 상기 자기터널 접합 구조체는 상기 자기터널 접합 콘택 플러그를 덮는 것을 특징으로 하는 자기열 램 셀.
  15. 제 14 항에 있어서,
    상기 자기터널 접합 구조체는 차례로 적층된 피닝층(pinning layer), 고정층(pinned layer), 터널링 절연층(tunneling insulation layer), 자유층(free layer)를 포함하는 것을 특징으로 하는 자기열 램 셀.
  16. 제 14 항에 있어서,
    상기 자기터널 접합 구조체는 차례로 적층된 자유층, 터널링 절연층, 고정층 및 피닝층을 포함하는 것을 특징으로 하는 자기열 램 셀.
  17. 제 13 항에 있어서,
    상기 열발생층 패턴, 상기 자기터널 접합 구조체 및 상기 하부 층간절연층을 덮는 상부 층간절연층; 및
    상기 상부 층간절연층 상에 배치된 비트라인을 더 포함하되, 상기 비트라인은 상기 상부 층간절연층을 관통하는 비트라인 콘택홀을 통하여 상기 상기 열발생층 패턴에 접촉하고 상기 비트라인 콘택홀의 평면적은 상기 자기터널 접합 구조체의 평면적보다 작은 것을 특징으로 하는 자기열 램 셀.
  18. 제 17 항에 있어서,
    상기 열발생층 패턴과 상기 자기터널 접합 구조체 사이에 개재된 도전성 캐핑층 패턴을 더 포함하는 것을 특징으로 하는 자기열 램 셀.
  19. 제 17 항에 있어서,
    상기 열발생층 패턴과 상기 상부 층간절연층 사이에 개재된 절연성 캐핑층 패턴을 더 포함하되, 상기 비트라인은 상기 절연성 캐핑층 패턴 및 상기 상부 층간절연층을 관통하는 비트라인 콘택홀을 통하여 상기 열발생층 패턴에 접촉하는 것을 특징으로 하는 자기열 램 셀.
  20. 제 17 항에 있어서,
    상기 비트라인 콘택홀의 측벽을 덮는 절연성 스페이서(insulating spacer)를 더 포함하는 것을 특징으로 하는 자기열 램 셀.
  21. 제 17 항에 있어서,
    상기 비트라인 및 상기 상부 층간절연층을 덮는 금속층간 절연층; 및
    상기 금속층간 절연층 상에 상기 비트라인과 중첩하도록 배치된 서브 비트라인을 더 포함하는 것을 특징으로 하는 자기열 램 셀.
  22. 제 20 항에 있어서,
    상기 자기터널 접합 구조체는 평면적으로 보여질 때 길이 및 폭을 갖고, 상기 자기터널 접합 구조체는 상기 비트라인 및 상기 서브 비트라인에 직교하도록 배치되는 것을 특징으로 하는 자기열 램 셀.
  23. 제 17 항에 있어서,
    상기 비트라인 및 상기 상부 층간절연층을 덮는 금속층간 절연층; 및
    상기 금속층간 절연층 상에 배치되어 상기 비트라인을 가로지르는 디지트 라인을 더 포함하되, 상기 자기터널 접합 구조체는 상기 디지트 라인 하부에 위치하는 것을 특징으로 하는 자기열 램 셀.
  24. 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리층;
    상기 활성영역에 형성된 스위칭 소자;
    상기 스위칭 소자 및 상기 소자분리층을 덮는 하부 층간절연층;
    상기 하부 층간절연층을 관통하여 상기 스위칭 소자와 접촉하는 자기터널 접합 콘택 플러그;
    상기 하부 층간절연층 상에 차례로 적층되어 상기 자기터널 접합 콘택 플러그를 덮는 자기터널 접합 구조체 및 도전성 캐핑층 패턴; 및
    상기 자기터널 접합 구조체 및 상기 하부 층간절연층 사이에 개재되어 적어도 상기 자기터널 접합 콘택 플러그를 덮는 열발생층 패턴을 포함하되, 상기 자기터널 접합 콘택 플러그의 평면적은 상기 자기터널 접합 구조체의 평면적보다 작고, 상기 열발생층 패턴은 알루미늄 산화층(aluminum oxide layer; Al2O3), 언도우프트 실리콘층(undoped silicon layer), 실리콘 탄화층(silicon carbide layer; SiC), 실리콘 산화층, 실리콘 산질화층(SiON) 또는 칼코게나이드층인 것을 특징으로 하는 자기열 램 셀.
  25. 제 24 항에 있어서,
    상기 열발생층 패턴은 30Å보다 작은 두께를 갖는 것을 특징으로 하는 자기열 램 셀.
  26. 제 24 항에 있어서,
    상기 스위칭 소자는 억세스 모스 트랜지스터인 것을 특징으로 하는 자기열 램 셀.
  27. 제 26 항에 있어서, 상기 억세스 모스 트랜지스터는
    상기 활성영역에 서로 이격되도록 형성된 소오스 영역 및 드레인 영역; 및
    상기 소오스 영역 및 상기 드레인 영역 사이의 채널 영역 상부를 가로지르는 게이트 전극을 포함하되, 상기 자기터널 접합 콘택 플러그는 상기 드레인 영역에 전기적으로 접속되는 것을 특징으로 하는 자기열 램 셀.
  28. 제 24 항에 있어서,
    상기 자기터널 접합 콘택 플러그 및 상기 하부 층간절연층 사이에 개재되어 상기 자기터널 접합 콘택 플러그의 측벽을 둘러싸는 절연성 콘택 스페이서를 더 포함하는 것을 특징으로 하는 자기열 램 셀.
  29. 제 27 항에 있어서,
    상기 도전성 캐핑층 패턴, 상기 자기터널 접합 구조체 및 상기 하부 층간절연층을 덮는 상부 층간절연층; 및
    상기 상부 층간절연층 상에 배치되어 상기 게이트 전극을 가로지르는 비트라인을 더 포함하되, 상기 비트라인은 상기 상부 층간절연층을 관통하는 비트라인 콘택홀을 통하여 상기 도전성 캐핑층 패턴에 전기적으로 연결되는 것을 특징으로 하는 자기열 램 셀.
  30. 제 29 항에 있어서,
    상기 비트라인 및 상기 상부 층간절연층을 덮는 금속층간 절연층; 및
    상기 금속층간 절연층 상에 상기 비트라인과 중첩되도록 배치된 서브 비트라인을 더 포함하되, 상기 자기터널 접합 구조체는 길이 및 폭을 갖고 상기 자기터널 접합 구조체는 상기 비트라인 및 상기 서브 비트라인에 직교하도록 배치되는 것을 특징으로 하는 자기열 램 셀.
  31. 제 29 항에 있어서,
    상기 비트라인 및 상기 상부 층간절연층을 덮는 금속층간 절연층; 및
    상기 금속층간 절연층 상에 배치되어 상기 비트라인을 가로지르는 디지트 라인을 더 포함하되, 상기 자기터널 접합 구조체는 상기 디지트 라인 하부에 위치하는 것을 특징으로 하는 자기열 램 셀.
  32. 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리층;
    상기 활성영역에 형성된 스위칭 소자;
    상기 스위칭 소자 및 상기 소자분리층을 덮는 하부 층간절연층;
    상기 하부 층간절연층을 관통하여 상기 스위칭 소자와 접촉하는 자기터널 접합 콘택 플러그;
    상기 하부 층간절연층 상에 차례로 적층되어 상기 자기터널 접합 콘택 플러그를 덮는 자기터널 접합 구조체, 열발생층 패턴 및 절연성 캐핑층 패턴을 포함하되, 상기 열발생층 패턴은 알루미늄 산화층(aluminum oxide layer; Al2O3), 언도우프트 실리콘층(undoped silicon layer), 실리콘 탄화층(silicon carbide layer; SiC), 실리콘 산화층, 실리콘 산질화층(SiON), 또는 칼코게나이드층인 것을 특징으로 하는 자기열 램 셀.
  33. 제 32 항에 있어서,
    상기 열발생층 패턴은 30Å보다 작은 두께를 갖는 것을 특징으로 하는 자기열 램 셀.
  34. 제 32 항에 있어서,
    상기 스위칭 소자는 억세스 모스 트랜지스터인 것을 특징으로 하는 자기열 램 셀.
  35. 제 34 항에 있어서, 상기 억세스 모스 트랜지스는
    상기 활성영역에 서로 이격되도록 형성된 소오스 영역 및 드레인 영역; 및
    상기 소오스 영역 및 상기 드레인 영역 사이의 채널 영역 상부를 가로지르는 게이트 전극을 포함하되, 상기 자기터널 접합 콘택 플러그는 상기 드레인 영역에 전기적으로 접속되는 것을 특징으로 하는 자기열 램 셀.
  36. 제 35 항에 있어서,
    상기 절연성 캐핑층 패턴, 상기 자기터널 접합 구조체 및 상기 하부 층간절연층을 덮는 상부 층간절연층; 및
    상기 상부 층간절연층 상에 배치되어 상기 게이트 전극을 가로지르는 비트라인을 더 포함하되, 상기 비트라인은 상기 상부 층간절연층 및 상기 절연성 캐핑층 패턴을 관통하는 비트라인 콘택홀을 통하여 상기 열발생층 패턴에 접촉하고 상기 비트라인 콘택홀의 평면적은 상기 자기터널 접합 구조체의 평면적보다 작은 것을 특징으로 하는 자기열 램 셀.
  37. 제 36 항에 있어서,
    상기 비트라인 및 상기 상부 층간절연층을 덮는 금속층간 절연층; 및
    상기 금속층간 절연층 상에 상기 비트라인과 중첩되도록 배치된 서브 비트라인을 더 포함하되, 상기 자기터널 접합 구조체는 길이 및 폭을 갖고 상기 자기터널 접합 구조체는 상기 비트라인 및 상기 서브 비트라인에 직교하도록 배치되는 것을 특징으로 하는 자기열 램 셀.
  38. 제 36 항에 있어서,
    상기 비트라인 및 상기 상부 층간절연층을 덮는 금속층간 절연층; 및
    상기 금속층간 절연층 상에 배치되어 상기 비트라인을 가로지르는 디지트 라인을 더 포함하되, 상기 자기터널 접합 구조체는 상기 디지트 라인 하부에 위치하는 것을 특징으로 하는 자기열 램 셀.
  39. 반도체기판 상에 형성된 하부전극;
    상기 하부전극 상에 적층된 자기터널 접합 구조체;
    상기 자기터널 접합 구조체 상에 적층된 상부전극; 및
    상기 하부전극 및 상기 자기터널 접합 구조체 사이에 개재되거나 상기 자기터널 접합 구조체 및 상기 상부전극 사이에 개재된 열발생층 패턴을 포함하되, 상기 열발생층 패턴은 알루미늄 산화층(aluminum oxide layer; Al2O3), 언도우프트 실리콘층(undoped silicon layer), 실리콘 탄화층(silicon carbide layer; SiC), 실리콘 산화층, 실리콘 산질화층(SiON) 또는 칼코게나이드층(a calcogenide layer)인 것을 특징으로 하는 자기열 램 셀.
  40. 제 39 항에 있어서,
    상기 열발생층 패턴은 30Å보다 작은 두께를 갖는 것을 특징으로 하는 자기열 램 셀.
  41. 반도체기판의 소정영역에 형성된 스위칭소자, 상기 스위칭소자 및 상기 반도체기판을 덮는 하부 층간절연층, 상기 하부 층간절연층 상에 배치되고 상기 하부 층간절연층을 관통하는 자기터널 접합 콘택 플러그를 통하여 상기 스위칭소자의 출력단자에 전기적으로 접속된 자기터널 접합 구조체, 상기 자기터널 접합 구조체 및 상기 하부 층간절연층을 덮는 상부 층간절연층, 상기 상부 층간절연층 상에 배치되고 상기 상부 층간절연층을 관통하는 비트라인 콘택홀을 통하여 상기 자기터널 접합 구조체와 접촉하는 비트라인을 구비하되, 상기 스위칭소자는 상기 비트라인에 직교하는 입력 단자를 갖는 자기열 램 셀을 읽고 쓰는 구동방법에 있어서, 상기 쓰기 방법은
    상기 입력 단자에 제1 쓰기 신호를 인가하여 상기 스위칭소자를 턴온시키고,
    상기 비트라인에 제2 쓰기 신호를 인가하여 상기 자기터널 접합 구조체 및 상기 자기터널 접합 콘택 플러그 사이에 개재되거나 상기 자기터널 접합 구조체 및 상기 비트라인 사이에 개재된 열발생층 패턴을 통하여 흐르는 쓰기 전류를 생성시키되, 상기 쓰기 전류는 상기 열발생층 패턴으로부터의 열을 생성시키어 상기 자기터널 접합 구조체를 가열시키고 상기 가열된 자기터널 접합 구조체의 자유층 내의 자기 스핀들은 상기 비트라인을 통하여 흐르는 상기 제2 쓰기 신호에 의해 유기되는 자계에 평행하도록 배열되고,
    상기 비트라인 상부에 배치된 서브 비트라인 또는 상기 비트라인 상부를 가로지르는 디지트 라인에 제3 쓰기 신호를 인가하는 것을 포함하되, 상기 제2 및 제3 쓰기 신호들중 적어도 하나는 상기 제1 쓰기 신호를 턴오프시킨 후에 일정시간 동안 지속적으로 인가되는 것을 특징으로 하는 자기열 램 셀의 구동 방법.
  42. 제 41 항에 있어서,
    상기 제2 쓰기 신호는 상기 제1 쓰기 신호의 적어도 일 부분과 중첩하도록 인가되는 것을 특징으로 하는 자기열 램 셀의 구동방법.
  43. 제 42 항에 있어서,
    상기 제2 쓰기 신호는 상기 제1 쓰기 신호를 턴오프시킨 후에 일정시간 동안 지속적으로 인가되는 것을 특징으로 하는 자기열 램 셀의 구동방법.
  44. 제 42 항에 있어서,
    상기 제2 쓰기 신호는 상기 제1 쓰기 신호를 턴온시키기 전에 인가되는 것을 특징으로 하는 자기열 램 셀의 구동방법.
  45. 제 42 항에 있어서,
    상기 제2 쓰기 신호는 상기 제1 쓰기 신호를 턴온시킨 후에 인가되는 것을 특징으로 하는 자기열 램 셀의 구동방법.
  46. 제 41 항에 있어서,
    상기 제1 및 제2 쓰기 신호들은 동시에 턴온 및 턴오프되고, 상기 제3 쓰기 신호는 상기 제1 및 제2 쓰기 신호들을 턴오프시킨 후에 일정시간 동안 지속적으로 인가되는 것을 특징으로 하는 자기열 램 셀의 구동방법.
  47. 제 46 항에 있어서,
    상기 제3 쓰기 신호는 상기 제1 및 제2 쓰기 신호들을 턴온시킨 후에 인가되는 것을 특징으로 하는 자기열 램 셀의 구동방법.
  48. 제 46 항에 있어서,
    상기 제3 쓰기 신호는 상기 제1 및 제2 쓰기 신호들을 턴온시키기 전에 인가되는 것을 특징으로 하는 자기열 램 셀의 구동방법.
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