KR20120047205A - 다중-영역의 저장 층을 갖는 자성 메모리 요소 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 102
- 230000005291 magnetic effect Effects 0.000 title claims abstract description 84
- 230000005381 magnetic domain Effects 0.000 claims abstract description 6
- 238000013500 data storage Methods 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 21
- 230000004888 barrier function Effects 0.000 claims description 12
- 230000005641 tunneling Effects 0.000 claims description 11
- 238000010438 heat treatment Methods 0.000 claims description 6
- 230000014759 maintenance of location Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 110
- 210000004027 cell Anatomy 0.000 description 45
- 230000005415 magnetization Effects 0.000 description 17
- 239000000463 material Substances 0.000 description 6
- 230000004044 response Effects 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 210000000352 storage cell Anatomy 0.000 description 3
- ZGDWHDKHJKZZIQ-UHFFFAOYSA-N cobalt nickel Chemical compound [Co].[Ni].[Ni].[Ni] ZGDWHDKHJKZZIQ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 230000005294 ferromagnetic effect Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- GMVAUZRQLUBXSU-UHFFFAOYSA-N [B].[Mn].[Pt].[Cr] Chemical compound [B].[Mn].[Pt].[Cr] GMVAUZRQLUBXSU-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000005290 antiferromagnetic effect Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
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- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
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- G11C11/165—Auxiliary circuits
- G11C11/1659—Cell access
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1675—Writing or programming circuits or methods
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- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
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Abstract
본 발명은 비휘발성 데이터 저장 배열 내에서와 같은 자성 메모리 요소에 대한 데이터 기록 및 유지를 강화하기 위한 장치 및 방법에 관한 것이다. 다양한 실시예들에 따라, 프로그램 가능한 메모리 요소는 기준 층과 저장 층을 갖는다. 기준 층은 고정된 자성 배향을 갖는다. 저장 층은 상기 고정된 자성 배향에 역평행한 자성을 배향을 갖는 제 1 영역과 상기 고정된 자성 배향에 평행한 자성을 배향을 갖는 제 2 영역을 구비하도록 프로그램된다. 기록 동작 도중에 제 1 영역의 평행 자성 배향으로부터 역평행 자성 배향으로의 전환을 돕기 위해 저장 층의 국부적인 가열을 강화하도록 열적 보조 층이 메모리 요소에 병합된다.
Description
본 발명의 다양한 실시예들은 일반적으로 비휘발성 데이터 저장 배열에서와 같은 자성 메모리 요소에 대한 데이터의 기록 및 보유를 강화하기 위한 장치 및 방법에 관한 것이다.
일반적으로, 평행 배향은 셀을 통한 제 1 전기 저항을 제공할 것이고, 역평행 배향은 셀을 통한 제 2 전기 저항을 제공할 것이다. 주어진 셀의 프로그램된 상태는 낮은 크기의 판독 전류의 인가에 응답하여 셀 양단의 전압 강하를 감지함으로써 결정될 수 있다.
동작 가능한 동안, 많은 유형들의 자성 메모리 요소들과 관련된 제한사항은 다른 프로그램된 상태들을 확립하기 위해 요구되는 기록 노력에 관한 것이다. 상당한 양의 기록 전류 및/또는 기록 전류 펄스 지속기간이 셀을 선택된 상태로 전환하기 위하여 특히 셀이 역평행 배향으로 전환될 때, 요구될 수 있다.
다양한 실시예들에 따라, 프로그램 가능한 메모리 요소는 기준 층과 저장 층을 갖는다. 기준 층은 고정된 자성 배향을 갖는다. 저장 층은 상기 고정된 자성 배향에 역평행한 자성 배향을 갖는 제 1 영역과, 상기 고정된 자성 배향에 평행한 자성 배향을 갖는 제 2 영역을 갖도록 프로그램된다. 일부 실시예에 있어서, 기록 동작 도중에 평행 자성 배향으로부터 역평행 자성 배향으로의 제 1 영역의 전환에 도움을 주기 위하여 저장 층의 국부적인(localized) 가열을 강화하도록 열적 보조 층이 메모리 요소에 병합될 수 있다.
본 발명의 다양한 실시예들을 특징짓는 이들 및 다양한 다른 특징들 및 장점들은 다음의 상세한 논의와 첨부된 도면의 관점에서 이해될 수 있다.
도 1은 데이터 저장 디바이스를 나타내는 기능 블록도.
도 2는 도 1의 메모리 모듈의 일부를 도시하는 도면.
도 3은 도 2의 자성 메모리 요소를 위한 예시적인 구성을 도시하는 도면.
도 4는 도 3의 메모리 요소를 제 1 저항 상태로부터 제 2 저항 상태로 전환하기 위해 사용된 기록 시퀀스를 도시하는 도면.
도 5는 제 2 저항 상태의 도 4의 저장 층을 나타내는 평면도.
도 6은 연속적인 저장 층을 공유하는 복수의 인접 메모리 요소들을 도시하는 도면.
도 7은 도 4 및 도 5에 따른 전환된 자성 영역을 갖는 도 6의 연속적인 저장 층의 다른 영역들을 도시하는 도면.
도 8은 다양한 실시예들에 따라 메모리 요소를 위한 대안적인 구성을 도시하는 도면.
도 9는 도 8의 저장 층과 기준 층의 평면도.
도 10은 도 8의 메모리 요소를 제 1 저항 상태로부터 제 2 저항 상태로 전환하기 위하여 사용된 기록 시퀀스를 도시하는 도면.
도 11a 내지 도 11d는 다양한 실시예들에 따라 메모리 요소를 위한 다른 대안적인 구성을 도시하는 도면.
도 2는 도 1의 메모리 모듈의 일부를 도시하는 도면.
도 3은 도 2의 자성 메모리 요소를 위한 예시적인 구성을 도시하는 도면.
도 4는 도 3의 메모리 요소를 제 1 저항 상태로부터 제 2 저항 상태로 전환하기 위해 사용된 기록 시퀀스를 도시하는 도면.
도 5는 제 2 저항 상태의 도 4의 저장 층을 나타내는 평면도.
도 6은 연속적인 저장 층을 공유하는 복수의 인접 메모리 요소들을 도시하는 도면.
도 7은 도 4 및 도 5에 따른 전환된 자성 영역을 갖는 도 6의 연속적인 저장 층의 다른 영역들을 도시하는 도면.
도 8은 다양한 실시예들에 따라 메모리 요소를 위한 대안적인 구성을 도시하는 도면.
도 9는 도 8의 저장 층과 기준 층의 평면도.
도 10은 도 8의 메모리 요소를 제 1 저항 상태로부터 제 2 저항 상태로 전환하기 위하여 사용된 기록 시퀀스를 도시하는 도면.
도 11a 내지 도 11d는 다양한 실시예들에 따라 메모리 요소를 위한 다른 대안적인 구성을 도시하는 도면.
본 개시 사항은 일반적으로 데이터가 자성 메모리 셀에 기록되어 자성 메모리 셀에 의해 유지되는 방식에서의 개선들에 관한 것이다. 일부 유형들의 저장 디바이스들은 메모리 셀들의 고체 상태의 데이터 저장 배열을 사용하는데, 각 셀은 선택된 프로그램된 상태로 개별적으로 프로그램 가능하다. 셀들은 휘발성 또는 비휘발성이 될 수 있고, 1회 기록 또는 다수회 기록 구성을 취할 수 있다.
특별히 중요한 사항은 스핀토크 전사 랜덤 액세스 메모리(spin-torque transfer random access memory : STRAM) 셀들에서와 같이, 선택된 프로그램된 상태를 확립하기 위하여 자성 터널링(tunneling)을 사용하는 자성 메모리 데이터 저장 셀들이다. 자성 메모리 셀은 선택된 자성 배향을 갖는 반자성 기준 층과 선택적으로 프로그램 가능한 자성 배향을 갖는 자유 층을 포함할 수 있다. 기준 층에 대한 자유 층의 상대적인 배향은 셀의 전체적인 전기 저항을 결정한다.
따라서, 본 발명의 다양한 실시예들은 일반적으로 데이터를 자성 메모리 데이터 저장 셀에 기록하고, 자성 메모리 데이터 저장 셀 내에서 기록된 데이터를 유지하기 위한 능력을 강화하기 위한 장치 및 방법에 관한 것이다. 아래에 설명된 바와 같이, 자유 층은 자유 층이 적어도 하나의 프로그램된 상태에서 다수의 자성 영역을 갖도록, 자성 메모리 요소 내의 기준 층에 대해 크기가 정해진다. 일부 실시예들에 있어서, 열적 보조 층이 기록 프로세스를 지원하기 위하여 셀 구조에 병합된다. 셀 구조는 퓨즈에 기반한 랜덤 액세스 메모리(ROM)에 대한 대안으로 1회 기록 메모리로서의 사용에 특히 적합하다. 셀 구조는 또한 플래쉬 및 전기적으로 소거 가능한 및 프로그램 가능한 판독 전용 메모리(EEPROM)에 대한 대안으로 다수 회 기록 메모리로 구성될 수도 있다.
도 1은 본 발명의 다양한 실시예들이 유리하게 실행될 수 있는 예시적인 환경을 도시하기 위하여 데이터 저장 디바이스(100)의 단순화된 블록도 표현을 제공한다. 디바이스(100)는 상부 레벨 제어기(102)와 메모리 모듈(104)를 포함한다. 제어기(102)는 프로그램 가능한 형태 또는 하드웨어 기반 형태가 될 수 있고 호스트 디바이스(미도시)에 대한 I/O 동작의 상부 레벨 제어를 제공한다. 제어기(102)는 별도의 요소가 될 수 있거나 또는 메모리 모듈(104)에 직접 병합될 수 있다.
메모리 모듈(104)은 도 2에 설명된 비휘발성 메모리 셀들(106)의 배열을 포함한다. 각 메모리 셀(106)은 자성 메모리 데이터 저장 요소(108)와 스위칭 디바이스(110)를 포함한다. 제한하는 것은 아니지만, 메모리 셀들(106)이 스핀토크 전사 랜덤 액세스 메모리(STRAM) 셀들인 것이 예상된다. 메모리 요소들(108)은 자성 터널링 접합들(magnetic tunneling junctions : MTJs)을 병합하고, 스위칭 디바이스들(110)은 n-채널 금속 산화물 반도체 전계 효과 트랜지스터들(nMOSFETs)이다. 다른 구성이 사용될 수 있다.
메모리 요소들(108)은 다른 저항 상태들로 선택적으로 프로그램될 수 있는 가변 저항들로서 도시된다. 일부 실시예들에 있어서, 논리 0의 제 1의 저장된 데이터 상태에 대응하는 낮은 저항(RL)과 논리 1의 제 2의 저장된 데이터 상태에 대응하는 높은 저항(RH)를 갖는 단일 레벨의 셀들(single level cells : SLCs)이 사용된다. 셀들은 대안적으로, 셀당 2 비트를 저장하기 위해 4가지 다른 프로그램된 저항값들의 사용과 같이, 셀당 다수의 비트들을 저장하기 위한 다수 레벨의 셀들(multiple level cells : MLCs)로서 구성될 수도 있다.
데이터 액세스 동작들은 비트 라인들(bit lines : BL ; 112), 소스 라인들(source lines : SL ; 114) 및 워드 라인들(word lines : WL ; 116)을 통해 수행된다. 소스 라인들(114)은 공통의 소스 평면에 연결될 수 있다. 메모리 모듈(104)은 고정된 크기의 저장소의 어드레스 지정 가능한 블록들로 배열될 수 있는데, 각 블록은 필요에 따라 독립적으로 할당된다. 블록들은 데이터 액세스 동작 도중에 동시에 기록 또는 판독되는 복수의 페이지들로 추가로 배열될 수 있는데, 각 페이지는 공통의 워드 라인(116)에 접속된 모든 셀들(106)을 구성한다. 이러한 방식으로, 모듈(104)은 플래쉬 배열과 유사한 방식으로 구성 및 동작될 수 있다. 액세스 전류를 셀들을 통해 안내하기 위한 다이오드들 또는 다른 적합한 메커니즘들을 갖는 교차-점 배열과 같은 다른 구성들이 사용될 수 있음을 인식할 것이다.
도 3은 도 2의 메모리 요소(108)를 위한 예시적인 구성의 개략적인 표현을 제공한다. 각 메모리 요소(108)는 상부 및 하부 전극들(118, 120)(각각 TE 및 BE)을 포함한다. 기준 층(reference layer : RL ; 122)은 선택된 방향에서 고정된 자성 배향을 갖는다. 기준 층(122)은 인접한 피닝 층(pinning layer ; 126)에 의해 확립된 고정된 자성 배향을 갖는 반강자성 피닝된 층(pinned layer ; 124)과 같은 다수의 형태를 취할 수 있다. 배리어(barrier) 층(128)은 본 명세서에서 저장 층으로도 언급되는 소프트 강자성 자유 층(130)으로부터 기준 층(122)을 분리시킨다.
저장 층(130)은 선택적으로 프로그램될 수 있는 자성 배향을 갖는데, 이러한 배향은 요소(108)에 대한 기록 전류의 인가에 응답하여 확립된다. 저장 층(130)의 배향은 기준 층(122)의 배향과 동일한 배향이 될 수 있거나(평행), 또는 기준 층(122)의 배향과 반대 방향이 될 수 있다(역평행). 평행 배향은 메모리 셀을 통한 낮은 저항(RL)을 제공하고, 역평행 배향은 메모리 셀을 통한 높은 저항(RH)을 제공한다. 자화 방향이 수직(즉, 도면에 대해 수직 방향)일 수 있지만, 필수적으로 요구되는 것은 아님이 예상된다.
저장 층(130)은 기준 층(122)의 면적 크기보다 더 큰 면적 크기를 갖는 것으로 도시된다. 이는 저장 층이 프로그래밍 도중에 다수의 반대 자성 영역들을 확립하여 유지하는 것을 허용한다. 각 기준 층 및 저장 층들(122, 130)은 원형(디스크 형태)일 수 있고, 저장 층들은 기준 층들보다 더 큰 직경을 갖는다. 그러나 기준 층들 및/또는 저장 층들에 대한 직선과 같은 다른 형태들이 사용될 수 있다. 저장 층들은 각 메모리 셀 내에서 이산층들이 될 수 있거나, 또는 배열을 가로질러 연속적으로 확장하는 단일 층으로 형성될 수도 있다.
도 4는 도 3의 저장 층(130)을 위한 예시적인 기록 시퀀스를 도시한다. 4가지 연속적인 단계들이 (A) 내지 (D)로서 식별된다. 단계(A)에서, 저장 층(130)은 위쪽으로 확장하는 화살표(132)로 표시된 초기 자성 배향을 갖는 것으로 도시된다. 이러한 초기 자성 배향은 기준 층(122)의 자성 배향에 평행이고, 요소(108)를 낮은 저항 상태(RL)(예, 논리 0)가 되게 한다.
단계(A)에서 저장 층(130)의 자성 배향이 단일 자성 영역으로 배열되고, 전체 저장 층(130)이 균일하게 자화되어 기준 층의 자화와 평행이되는 것이 언급될 것이다. 단계(A)의 초기 상태를 확립하기 위하여, 피닝된 층과 데이터 저장 층의 자화들이 동일한 방향을 지시하게 되도록, 자성 스택은 강한 자성의 수직 자계 내에서 포화될 수 있다.
요소(108)를 높은 저항 상태(RH)(예, 논리 1)로 기록하기 위하여, 단계(B)에서 시작하는 것으로 도시된 적합한 기록 전류가 요소를 통해 인가된다. 이러한 기록 전류는 모든 저장 층(130)을 통과하지는 않고, 오히려 저장 층(130) 중 기준 층(122)과 정렬된 부분을 실질적으로 통과한다. 저장 층 중 이러한 중앙 영역은 134로 표시되고, 전류에 응답한 자화의 국부적인 전환과 저장 층을 통한 I2R 열 소산에 의해 제공된 관련 가열을 겪는다. 기록 전류가 저장 층(130)의 중앙을 통과할 때, 저장 층의 외측 환형 영역(136)은 초기 자성 배향(132)을 유지한다.
기록 전류의 초기 인가 도중에, 영역(134)의 자화는 기준 층(122)의 자화에 평행을 유지하지만(도 3), 단계(B)에서 도시된 크기로 감소된다. 중앙 영역(134)의 비균일한 자화로 인해, 소자 자계(138)가 생성될 것이다. 기록 전류가 계속 인가됨에 따라, 단계(C)에 도시된 바와 같이, 소자 자계는 중앙 영역의 자화를 역전시키도록 작용한다.
일단 기록 전류가 제거되고 데이터 저장 층(130)이 주위 온도로 되돌아오면, 단계(D)에 도시된 바와 같이 중앙 영역(134)의 자화는 역전될 것이다. 주위의 확장 영역의 벽(140)은 역평행 중앙 영역(134)과 둘러싸는 평행의 외측 영역(136) 사이에서 확립될 것이다. 영역 벽(140)을 가로지르는 자성 결합은 점선 화살표(142)로 표시되고, 이러한 자성 접속은 중앙 영역(134)의 역평행 자화를 유지하는 것을 돕는다.
영역들(134, 136)의 각 자성 영역들 사이의 자성 쌍극자 결합은 안정-상태의 조건에 도달할 때까지 짧은 시간 동안 영역 벽(140)과 경쟁할 것이다. 일단 셀이 안정되면, 중앙 영역의 크기(영역 벽(140)의 직경)는 데이터 저장 층과 관련된 다수의 특성들에 의해 결정될 것이다. 이들 특성들은 포화 자화, 교환 결합 및 자성 비등방성과 같은 고유 특성과, 데이터 저장 층의 두께 및 표면 조도와 같은 외부의 특성을 포함할 것이다.
중앙 영역의 크기는 저장 층이 겪는 가열의 양에 관해, 그리고 크기, 방향, 지속기간 및 전류 펄스 형태와 같은 다른 전류 유도 효과들에 관해, 추가로 확립될 수 있다. 코발트-니켈(CoNi) 및 백금(Pt) 기반의 막들과 같은, 임의의 수의 적합한 강자성 막들이 저장 층(130)을 위해 사용될 수 있다. 다른 막들은 주어진 기록 전류에 응답하여 다른 영역 크기들을 제공할 수 있다. 도 5는 도 4의 기록 시퀀스의 끝에서 각 영역(134, 136)의 예시적인 크기를 도시한다.
도 6은 연속적인 데이터 저장 층(150)을 공유하는 다수의 메모리 요소들(108)(ME1 - ME4로 표시)의 입면 표현이다. 경험적인 분석은 도 6에 설명된 일부 유형들의 자성 막들의 국부적인 자화 역전이 약 5 V 크기와 약 5 ns의 지속기간 정도의 기록 전류 펄스의 인가에 의해 수행될 수 있음 나타낸다. 기록 전류의 크기는 약 100 μA 정도가 될 수 있다. 다른 적합한 값이 사용될 수도 있다.
도 7은 역평행 자화의 국부적인 원형 영역들(152)을 제공하기 위하여 기록 펄스들이 인가된 도 6의 연속적인 저장 층의 평면도이다. 참고로, 영역(154)은 초기 평행 자화를 유지하는 메모리 셀들의 중앙 부분들을 나타낸다. 약 70 nm만큼 작은 프로그램된 영역들 역시 관찰되기도 하지만, 프로그램된 영역들의 평균 크기는 약 100 nm 정도일 수 있다. 자성 막들의 보자력은 5,000 Oe 만큼 높을 수 있다. 가열에 의한 자화 역전은 낮은 보자력 막들에서 달성하기 쉬울 수 있고, 영역들은 낮은 보자력을 갖는 자성 막들에서 더 클 수 있다. 덧붙여, 영역들의 직경은 펄스 크기와 지속기간에 좌우될 수 있다.
메모리 배열은 1회 기록 다수 회 판독 메모리 배열로서 사용될 수 있고, 모든 셀들(108)은 초기에 낮은 저항(논리 0) 상태로 프로그램될 것이다. 데이터를 기록하기 위하여, 논리 1이 도 4를 통해 설명한 바와 같이 적절한 위치에 기록될 수 있다.
저장된 데이터를 후속적으로 판독하기 위하여, 워드 라인들(116)이 활성화되어 각 선택된 셀의 스위칭 디바이스(110)를 소스-드레인 도통 상태가 되게 할 수 있고, 낮은 크기의 판독 전류가 관련된 비트 라인(112)로부터 관련된 소스 라인(114)으로 전달될 수 있고, 셀 양단의 전압 강하의 크기가 감지 증폭기 또는 다른 적합한 검출 메커니즘을 사용하여 감지될 수 있다. 판독 전류가 셀을 통한 가장 짧은 경로를 선택하는 경향이 있기 때문에, 판독 전류의 대부분은 데이터 저장 층의 중앙 영역(134)(도 4)을 통과할 것이 예상된다. 자성 스택의 저항은 따라서 피닝된 층의 자화에 대한 중앙 영역의 자화 배향에 관해 변할 수 있다.
다양한 실시예들에 따른 메모리 요소를 위한 대안적인 구조는 도 8에서 160으로 도시된다. 메모리 요소(160)는 상부 및 하부 전극들(162, 164), 피닝된 층과 피닝 층(168, 170)을 갖는 기준 층(RL ; 166), 배리어 층(172), 및 자유 층(FL ; 174)을 포함한다. 자유 층(저장 층)(174)은 이들 각 층들의 예시적인 직선 면적의 형태들을 제공하는 도 9에 의해 도시된 바와 같이, 기준 층(166)에 관해 옵셋된다. 배열 내의 선택된 행 또는 열을 따라 다수의 인접 셀들에 걸치기 위해 옵셋되는 저장 층 재료의 줄무늬와 같은 다른 구성들이 예상된다.
저장 층(174)을 위한 기록 시퀀스는 도 10에 의해 도시된다. 기록 시퀀스는, 평행 영역(136)이 역평행 영역(134)에 인접하게 하지만 완전히 둘러싸지는 않게 확장하도록 영역 벽(140)이 저장 층(174)을 가로질러 확장하는 것을 제외하면, 일반적으로 도 4에서 이전에 논의된 것과 유사하다.
도 11a 내지 도 11d는 다른 대안적인 메모리 요소의 구성들을 도시한다. 도 11a는 상부 및 하부 전극(182, 184), 피닝된 층(186), 피닝 층(188), 배리어 층(190) 및 저장 층(192)을 갖는 메모리 요소(180)를 도시한다. 이들 층들은 일반적으로 도 3에 설명된 층들과 유사하다. 열적 보조 층(194)은 부가적으로 요소(180)에 병합된다. 열적 보조 층(194)은 터널 배리어(190)의 반대편에서 저장 층(192)과 접촉 결합한다.
열적 보조 층(194)은 기록 도중에 가열 효과를 강화하도록 동작하는 열적으로 저항성 재질로 형성된다. 이것은 일반적으로 더 낮은 전류 펄스 및/또는 지속기간으로 중앙 영역(134)에서 국부적인 더 높은 온도가 확립될 수 있도록 허용한다. 열적 보조 층(194)은, 상대적으로 얇은 유전 층(예, MgO), 또는 탄탈륨(Ta), 비스무트-텔루르(BiTe) 또는 크롬-백금-망간-붕소(CrPtMnB) 합금들과 같은 전기적으로 전도성 재질들과 같은 다양한 형태를 취할 수 있다. 앞서와 같이, 저장 층(192)은 각 메모리 요소 내의 개별 영역 또는 연속적인 층일 수 있다.
도 11b는 특정 제조 효율들을 제공할 수 있는 역전된 스택 배향을 갖는 메모리 요소(200)를 도시한다. 상부 및 하부 전극들은 202, 204로 도시된다. 저장 층(206)은 하부 전극(204) 위에 형성되고, 터널 배리어(208)와 피닝된/피닝 층들(210, 212)이 후속된다. 열적 보조 재질의 층(214)은 도 11c에 도시된 바와 같이 메모리 요소(200)에 병합될 수 있다.
도 11d는, 상부 및 하부 전극들(222, 224), 피닝된/피닝 층들(226, 228), 터널 배리어(230) 및 세그먼트화된 저장 층(232)을 갖는 다른 메모리 요소(220)를 도시한다. 제작 도중에 저장 층(232)은 저장 층(232)의 두께를 통해 완전히 또는 부분적으로 확장하는 환형 그루브(234)를 제공하기 위하여 에칭될 수 있어서, 중앙 역평행 영역(236)과 주위의 평행 영역(238)을 물리적으로 분리시킨다. 그루브(234)는 영역 벽의 위치 선정과 안정성을 강화하기 위하여 적합한 산화물 또는 다른 재질로 채워질 수 있다. 종전대로 열적 보조 재질은 기록 효율을 강화하기 위하여 스택에 병합될 수 있다.
배열 내의 메모리 셀들에 걸치는 다수의 연속 저장 층들을 포함하는 다수의 자유 층들을 갖는 셀 스택 구조들, 또는 배열 내에의 메모리 셀들에 걸치는 하나의 연속 저장 층과 각 셀 내의 적어도 하나의 부가적인 국부적인 자유 층을 갖는 구조들과 같은 다른 구성들이 본 발명의 개시사항의 관점에서 당업자에게는 쉽게 발생할 수 있다. 배열 내에서 다수의 메모리 셀들에 걸치는 기준 층들을 포함하여 다수의 기준 층들은 각 셀 내에 제공될 수 있다.
이제, 본 명세서에 개시된 다양한 실시예들이 다수의 장점을 제공할 수 있음을 인식할 것이다. 연속적으로 확장하는 저장 층 내에 다수의 자성 영역들을 확립하는 것은 메모리 셀 내에 데이터를 기록하고 유지하는 능력을 강화시킬 수 있다. 저장 층의 전환되지 않은 부분(들)은 기록 동작 도중에 층의 전환된 부분(들)의 자성 스위칭을 보조할 수 있고, 전환되지 않은 부분(들)은 기록 동작이 완료된 이후 전환된 부분(들)을 원하는 배향으로 유지시키는 것을 추가로 도울 수 있다. 열적 보조 재질의 사용은 전환된 영역들의 국부적인 기록을 강화할 수 있어서, 감소된 기록 전류 크기 및/또는 지속기간의 사용을 허용한다.
본 명세서에서 기술된 다양한 실시예들은 1회 기록 메모리에서 사용하기에 적합하다. 기준 및 자유 (저장) 층들의 초기 배향은 제작 도중에 외부 자기 소스로부터 유도될 수 있고, 그후 저장 층 내의 역전된 자화의 국부 영역들은 데이터를 메모리에 기록하기 위하여 필요한 대로 생성될 수 있다. 그러나, 본 명세서에서 기술된 다양한 메모리 요소들이 프로세스를 역전시키고 저장 층에 단일 영역을 제공하기 위하여 적절한 기록 전류 및 지속기간의 인가에 의해 쉽게 초기 상태로 재기록될 수 있음이 예상된다.
본 발명의 다양한 실시예들의 다수의 특징 및 장점이, 본 발명의 다양한 실시예들의 구조와 기능의 세부 사항과 함께 전술한 설명에서 설명되었지만, 이러한 상세한 설명은 오직 예시적인 것이고, 세부 사항의 변화들이 특히 본 발명의 원리 내에서 부품들의 구조 및 배치에 관해, 첨부된 청구범위를 표현하는 용어들의 넓고 일반적인 의미를 통해 표시되는 최대한의 정도로 이루어질 수 있다.
Claims (20)
- 기준 층과 저장 층을 갖는 프로그램 가능한 메모리 요소를 포함하는 장치로서,
상기 기준 층은 고정된 자성 배향(orientation)을 갖고, 상기 저장 층은 상기 고정된 자성 배향에 역평행한 자성 배향을 갖는 제 1 영역, 및 상기 고정된 자성 배향에 평행한 자성 배향을 갖는 제 2 영역을 갖는,
프로그램 가능한 메모리 요소를 포함하는 장치. - 제 1 항에 있어서,
상기 저장 층의 상기 제 1 영역은 상기 기준 층과 축방향으로 정렬되고, 상기 제 2 영역은 상기 제 1 영역을 둘러싸는,
프로그램 가능한 메모리 요소를 포함하는 장치. - 제 1 항에 있어서,
상기 제 1 영역의 상기 자성 배향을 프로그램하도록 적응된(adapted) 자성 터널링 접합을 형성하기 위해, 상기 저장 층의 상기 제 1 영역과 상기 기준 층 사이에 터널링 배리어(tunneling barrier)가 접촉하여 배치되는,
프로그램 가능한 메모리 요소를 포함하는 장치. - 제 1 항에 있어서,
상기 저장 층은 상기 제 2 영역으로부터 상기 제 1 영역을 분리시키기 위하여 상기 저장 층의 두께를 통해 연장하는 적어도 하나의 자성 영역 벽(magnetic domain wall)을 더 포함하고, 상기 적어도 하나의 자성 영역 벽은 상기 제 1 영역을 완전히 둘러싸는,
프로그램 가능한 메모리 요소를 포함하는 장치. - 제 1 항에 있어서,
상기 저장 층은 상기 제 2 영역으로부터 상기 제 1 영역을 분리시키기 위하여 상기 저장 층의 두께를 통해 연장하는 적어도 하나의 자성 영역 벽을 더 포함하고, 상기 적어도 하나의 자성 영역 벽은 상기 제 1 영역을 부분적으로만 둘러싸는,
프로그램 가능한 메모리 요소를 포함하는 장치. - 제 1 항에 있어서,
상기 메모리 요소는 상기 저장 층을 선택적으로 프로그램하기 위해, 선택된 축 방향을 따라 상기 셀을 통과하는 기록 전류의 흐름을 수용하도록 적응되고,
상기 기준 층은 상기 축 방향에 수직인 평면을 따라 놓이는 제 1 면적의 크기(areal extent)를 가지며, 상기 저장 층은 상기 축 방향에 수직인 평면을 따라 놓이는 제 2의 더 큰 면적 크기를 갖는,
프로그램 가능한 메모리 요소를 포함하는 장치. - 제 1 항에 있어서,
비휘발성 메모리 셀을 형성하기 위하여 상기 자성 메모리 요소에 직렬로 연결된 스위칭 디바이스를 더 포함하는,
프로그램 가능한 메모리 요소를 포함하는 장치. - 제 1 항에 있어서,
상기 메모리 요소는 데이터 저장 배열(array)을 형성하는 공칭적으로(nominally) 동일한 메모리 요소들의 배열 내에서의 선택된 메모리 요소이고, 상기 선택된 메모리 요소의 상기 저장 층은 상기 배열 내에서 각각의 상기 공칭적으로 동일한 메모리 요소들을 통해 연장하는 연속 층의 일부를 형성하는,
프로그램 가능한 메모리 요소를 포함하는 장치. - 제 1 항에 있어서,
상기 메모리 요소는 열적 보조 층을 더 포함하고, 상기 열적 보조 층은 상기 메모리 요소를 통한 기록 전류의 인가에 응답하여, 상기 제 1 영역의 상기 자성 배향을 상기 평행 배향으로부터 상기 역평행 배향으로 전환(transition)하기 위한 상기 저장 층의 국부적인 가열(localized heating)을 촉진시키기 위해, 상기 기준 층의 반대편에서 상기 저장 층의 상기 제 1 영역과 접촉하여 결합하며, 상기 기록 전류는 상기 제 2 영역의 상기 평행 배향을 변경시키지 않는,
프로그램 가능한 메모리 요소를 포함하는 장치. - 제 1 항에 있어서,
상기 메모리 요소는,
상기 저장 층의 상기 제 1 및 제 2 영역 모두에서의 공통의 평행 자성 배향을 상기 저장 층에 제공하는 단계; 및
상기 제 2 영역의 상기 자성 배향을 상기 평행 배향으로 유지하면서, 상기 제 1 영역의 상기 자성 배향을 상기 역평행 배향으로 전환하기 위해 상기 저장 층과 상기 기준 층을 통해 기록 전류를 통과시키는 단계
를 포함하는 단계들에 의해 프로그램되는,
프로그램 가능한 메모리 요소를 포함하는 장치. - 비휘발성 메모리 셀들의 배열을 갖는 데이터 저장 메모리를 포함하는 장치로서,
각 메모리 셀은 스위칭 디바이스에 연결된 메모리 요소를 포함하고,
각 메모리 요소는 기준 층 및 저장 층을 포함하며, 상기 기준 층은 고정된 자성 배향을 갖고,
상기 저장 층은 상기 고정된 자성 배향에 역평행한 자성 배향을 갖는 제 1 영역, 및 상기 고정된 자성 배향에 평행한 자성 배향을 갖는 제 2 영역을 가지며,
상기 제 2 영역은 상기 제 1 영역을 적어도 부분적으로 둘러싸는 주위로 연장하는 자성 영역 벽에 의해 상기 제 1 영역으로부터 분리되는,
데이터 저장 메모리를 포함하는 장치. - 제 11 항에 있어서,
각 메모리 셀은 자성 터널링 접합을 형성하기 위해 상기 저장 층의 상기 제 1 영역과 상기 기준 층 사이에 접촉하여 배치된 터널링 배리어(tunneling barrier), 및 상기 터널링 배리어 반대편에서 상기 저장 층과 접촉하여 결합하는 열적 보조 층을 더 포함하는,
데이터 저장 메모리를 포함하는 장치. - 제 11 항에 있어서,
상기 메모리 요소는 상기 저장 층을 선택적으로 프로그램하기 위해, 선택된 축 방향을 따라 상기 셀을 통과하는 기록 전류의 흐름을 수용하도록 적응되고, 상기 기준 층은 상기 축 방향에 수직인 평면을 따라 놓이는 제 1 면적 크기를 가지며, 상기 저장 층은 상기 축 방향에 수직인 평면을 따라 놓이는 제 2의 더 큰 면적 크기를 갖는,
데이터 저장 메모리를 포함하는 장치. - 제 11 항에 있어서,
각각의 상기 메모리 요소는,
연관된 상기 저장 층의 상기 제 1 및 제 2 영역 모두에서의 공통의 평행 자성 배향을 연관된 상기 저장 층에 제공하는 단계; 및
상기 제 2 영역의 상기 자성 배향을 상기 평행 배향으로 유지하면서, 상기 제 1 영역의 상기 자성 배향을 상기 역평행 배향으로 전환하기 위해 기록 전류를 연관된 상기 저장 층 및 연관된 상기 기준 층을 통해 통과시키는 단계
를 포함하는 단계들에 의해 프로그램되도록 적응되는,
데이터 저장 메모리를 포함하는 장치. - 제 11 항에 있어서,
상기 비휘발성 메모리 셀들의 배열은 스핀-토크 전사 랜덤 액세스 메모리(STRAM) 셀들의 배열인 것을 특징으로 하는,
데이터 저장 메모리를 포함하는 장치. - 프로그램 가능한 메모리 요소에 기준 층 및 저장 층을 제공하는 단계 ? 상기 기준 층은 고정된 자성 배향을 갖고, 상기 저장 층은 상기 고정된 자성 배향에 평행한 공통의 자성 배향을 가짐 ?; 및
상기 저장 층의 제 1 영역을 상기 고정된 자성 배향에 역평행한 자성 배향으로 전환하기 위해 상기 저장 층과 상기 기준 층을 통하여 기록 전류를 인가하는 단계 ? 상기 기록 전류의 인가의 끝에서 상기 제 1 영역을 둘러싸는 상기 저장 층의 제 2 영역은 상기 평행 배향을 유지함 ?
를 포함하는, 방법. - 제 16 항에 있어서,
상기 제공하는 단계는, 자성 터널링 접합을 형성하기 위해 상기 저장 층의 상기 제 1 영역과 상기 기준 층 사이에 접촉하여 배치된 터널링 배리어, 및 상기 인가하는 단계 동안 평행으로부터 역평행으로의 상기 제 1 영역의 전환을 열적으로 보조하기 위해 상기 터널링 배리어 반대편에서 상기 저장 층과 접촉하여 결합하는 열적 보조 층을 상기 메모리 요소에 제공하는 단계를 더 포함하는,
방법. - 제 16 항에 있어서,
상기 인가하는 단계는 선택된 축 방향을 따라 상기 메모리 요소를 통해 상기 기록 전류를 인가하는 단계를 포함하고,
상기 제공하는 단계는 상기 축 방향에 수직인 평면을 따라 놓이는 제 1 면적 크기를 상기 기준 층에 제공하고, 상기 제 1 면적 크기보다 더 크고 상기 축 방향에 수직인 평면을 따라 놓이는 제 2의 면적 크기를 상기 저장 층에 제공하는 단계를 포함하는,
방법. - 제 16 항에 있어서,
상기 인가하는 단계는 상기 제 1 영역과 제 2 영역 사이의 상기 저장 층 내에 자성 영역 벽을 형성하고, 상기 자성 영역 벽은 상기 제 1 영역을 완전히 둘러싸는,
방법. - 제 16 항에 있어서,
상기 제공하는 단계는 데이터 저장 배열을 형성하는 공칭적으로 동일한 메모리 요소들의 배열 내의 선택된 메모리 요소로서 상기 메모리 요소를 제공하는 단계를 포함하고, 상기 선택된 메모리 요소의 상기 저장 층은 상기 배열 내의 각각의 상기 공칭적으로 동일한 메모리 요소들을 통해 연장하는 연속 층의 일부를 형성하는,
방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/938,424 US8482967B2 (en) | 2010-11-03 | 2010-11-03 | Magnetic memory element with multi-domain storage layer |
| US12/938,424 | 2010-11-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120047205A true KR20120047205A (ko) | 2012-05-11 |
| KR101419788B1 KR101419788B1 (ko) | 2014-07-15 |
Family
ID=45996623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110114073A KR101419788B1 (ko) | 2010-11-03 | 2011-11-03 | 다중-영역의 저장 층을 갖는 자기 메모리 엘리먼트 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US8482967B2 (ko) |
| JP (1) | JP5437349B2 (ko) |
| KR (1) | KR101419788B1 (ko) |
| CN (1) | CN102456407B (ko) |
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| US9728251B2 (en) | 2013-04-24 | 2017-08-08 | Micron Technology, Inc. | Resistance variable memory sensing using programming signals |
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2011
- 2011-11-02 CN CN201110364460.9A patent/CN102456407B/zh not_active Expired - Fee Related
- 2011-11-02 JP JP2011241278A patent/JP5437349B2/ja not_active Expired - Fee Related
- 2011-11-03 KR KR1020110114073A patent/KR101419788B1/ko not_active IP Right Cessation
-
2013
- 2013-07-03 US US13/934,998 patent/US8780619B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20130292784A1 (en) | 2013-11-07 |
| US8780619B2 (en) | 2014-07-15 |
| JP2012099823A (ja) | 2012-05-24 |
| US8482967B2 (en) | 2013-07-09 |
| CN102456407A (zh) | 2012-05-16 |
| JP5437349B2 (ja) | 2014-03-12 |
| CN102456407B (zh) | 2016-12-07 |
| US20120106239A1 (en) | 2012-05-03 |
| KR101419788B1 (ko) | 2014-07-15 |
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