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KR100546394B1 - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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KR100546394B1
KR100546394B1 KR1020030080574A KR20030080574A KR100546394B1 KR 100546394 B1 KR100546394 B1 KR 100546394B1 KR 1020030080574 A KR1020030080574 A KR 1020030080574A KR 20030080574 A KR20030080574 A KR 20030080574A KR 100546394 B1 KR100546394 B1 KR 100546394B1
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inter
floating gate
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서보영
박성우
박지훈
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삼성전자주식회사
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Abstract

플로팅 게이트와 콘트롤 게이트 사이에 100Å 이하의 두께로 초박막화가 가능한 게이트간 절연막이 개재되어 있는 비휘발성 메모리 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 비휘발성 메모리 소자에서 게이트간 절연막은 플로팅 게이트의 바로 위에 형성되어 있는 실리콘 산화질화막과, 실리콘 산화질화막 위에 그 보다 더 큰 두께로 형성되어 있는 산화막으로 이루어진다. 게이트간 절연막에서 실리콘 산화질화막과 산화막과의 사이에 질화막이 개재될 수 있다. 게이트간 절연막을 형성하기 위하여 NH3 가스와 흔적량의 실란 계열 가스와의 혼합 가스 분위기에서의 열처리에 의해 플로팅 게이트 위에 질화막을 형성한다. N 및 O를 함유하는 가스 분위기에서의 열처리에 의해 상기 플로팅 게이트와 질화막과의 계면에 실리콘 산화질화막을 형성한다. 상기 질화막 위에 산화막을 형성한다.
EEPROM, 게이트간 절연막, 리텐션, 박막화, 러프니스

Description

비휘발성 메모리 소자 및 그 제조 방법{Nonvolatile memory and method for manufacturing the same}
도 1a 내지 도 1g는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2c는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명에 따른 비휘발성 메모리 소자의 셀 프로그래밍 및 소거 효율을 평가한 그래프이다.
도 4는 본 발명에 따른 비휘발성 메모리 소자의 전하 리텐션 특성을 평가한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판, 20: 터널 산화막, 30: 제1 도전층, 42: 혼합 가스, 44: 질화막, 52: 가스, 54: 실리콘 산화질화막, 60: 산화막, 62: N2O 가스, 66: 게이트간 절연막, 70: 제2 도전층, 72: 제2 도핑된 폴리실리콘층, 74: 금속 실리사이드층, 80: 스택 게이트, 90: 소스/드레인 영역, 100: 반도체 기판, 120: 터널 산화막, 130: 제1 도전층, 142: 혼합 가스, 144: 질화막, 152: 가스, 154: 실리콘 산화질화막, 160: 산화막, 170: 제2 도전층, 172: 제2 도핑된 폴리실리콘층, 174: 금속 실리사이드층.
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 전기적으로 소거 및 기록이 가능한 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
최근, 비휘발성 반도체 메모리 소자의 하나로서 전기적으로 데이터의 입출력이 가능한 EEPROM (Electrically Erasable and Programmable Read Only Memory)에 대한 수요가 증가하고 있다. EEPROM은 전기적으로 데이터의 소거 및 저장이 가능하고 전원이 공급되지 않아도 데이터의 보존이 가능하기 때문에 그 응용 분야가 다양해지고 있다.
통상적으로, 비휘발성 메모리 소자의 셀 트랜지스터는 채널 영역 위에 터널 산화막, 플로팅 게이트, 게이트간 절연막(inter-gate dielectric layer) 및 콘트롤 게이트가 순차적으로 적층되어 있는 스택 게이트 구조를 가진다. 반도체 메모리 소자의 대용량화 및 고집적화가 급속히 진행됨에 따라 EEPROM 셀에서의 동작 전압 감소 및 셀 사이즈 축소에 대한 요구가 증폭되고 있다. 높은 신뢰성을 유지하면서 이러한 요구 조건들을 충족시키기 위하여는 낮은 동작 전압에서도 원하는 동작 효율을 확보할 수 있어야 하며, 이를 위하여는 반드시 EEPROM 셀을 구성하는 플로팅 게이트에 인가되는 전압을 높여 주어야 한다. 이와 같이 플로팅 게이트에 높은 전압이 인가되도록 하기 위하여는 플로팅 게이트와 콘트롤 게이트 사이에 재개되는 게이트간 절연막의 두께를 낮추는 방법, 또는 게이트간 절연막을 유전율이 높은 물질로 구성하는 방법이 있다. EEPROM 셀에 있어서 게이트간 절연막은 프로그래밍 및 소거시에 플로팅 게이트에 인가되는 커플링에 직접적인 영향을 주고, 데이터 보존 능력을 결정짓는 데 있어서 중요한 역할을 한다. EEPROM 셀에서 플로팅 게이트에 인가되는 전압을 높이기 위하여 유전율이 높은 물질로 게이트간 절연막을 형성하는 경우에는 막질에 따라 소자의 신뢰성에 치명적인 손상을 줄 수 있다. 따라서, 게이트간 절연막을 유전율이 높은 물질로 형성하기 보다는 게이트간 절연막의 두께를 낮추기 위한 노력이 계속되어 왔다.
게이트간 절연막은 플로팅 게이트와 콘트롤 게이트와의 사이에 개재되어 플로팅 게이트로부터 콘트롤 게이트로의 전하의 이동을 방지하는 역할을 하므로 데이터 리텐션 특성을 확보하기 위하여 전하의 누설을 방지하기 위한 배리어 역할을 하는 데 필요한 최소한의 두께는 확보하여야 한다. 반면, 플로팅 게이트와 콘트롤 게이트와의 사이에서 양호한 용량 결합(capacitive coupling)을 유지하기 위하여는 게이트간 절연막은 가능한 한 얇은 두께를 가져야 한다. 통상적인 플로팅 게이트 메모리는 프로그래밍시 고전압을 필요로 한다. 따라서, 종래 기술에서는 고전압을 발생시키기 위하여 펌핑 회로와 같은 특수한 회로 기술을 필요로 하며, 고전압을 제어하기 위한 별도의 트랜지스터가 요구된다. 이들은 소자의 스케일링(scailing)에 제한 요소로 작용하는 것들로서, 특히 시스템 온 칩(system on chip)을 구현하기 위하여 저전압을 필요로 하는 로직 소자와 함께 고전압 소자를 동일한 칩 안에 형성하는 데 있어서 많은 제약이 따른다. 따라서, 축소된 사이즈의 고집적화된 반도체 메모리 소자 제조를 위하여는 고전압 소자를 가능한 한 줄이는 것이 바람직하다. 따라서, 우수한 용량 결합을 제공할 수 있는 게이트간 절연막을 사용함으로써 동작 전압을 낮출 필요가 있다. 게이트간 절연막의 두께를 낮출수록 용량 결합 특성은 좋아진다.
지금까지는EEPROM의 게이트간 절연막으로서 단일 산화막 구조 또는 산화막/질화막/산화막(ONO) 구조가 주로 이용되었다. 특히, ONO 구조의 게이트간 절연막을 가지는 EEPROM에 관한 기술이 많이 연구되었다 (예를 들면, 미합중국 특허 제5,536,667호, 미합중국 특허 제5,856,222호 및 미합중국 특허 제6,127,227호). 그러나, ONO 구조의 게이트간 절연막을 채용하는 EEPROM에서는 플로팅 게이트 전극 내의 인(P) 불순물이 게이트간 절연막 내부로 침투하여 게이트간 절연막의 두께가 불균일하게 될 뿐 만 아니라 게이트간 절연막 내부로 확산된 인 불순물로 인하여 데이터 리텐션(retention) 특성이 열화되기 쉬우며, 게이트간 절연막의 두께를 낮추는 데에는 한계가 있다.
상기한 바와 같은ONO 구조에서의 문제들을 해결하고 게이트간 절연막의 두께를 낮추기 위하여 다양한 기술들이 제안되었다 (예를 들면, 미합중국 특허 제5,600, 166호 및 미합중국 특허 제6,512,264호) 그러나, 지금까지 제안된 기술로는 소자의 신뢰성을 확보하기 위하여 게이트간 절연막의 두께를 충분히 낮출 수 없으며, 따라서 여전히 높은 동작 전압이 요구된다. 따라서, 별도의 고전압 발생 회로의 필요성을 피할 수 없게 되어 고전압 회로 영역 및 셀 사이즈를 축소시키는 데 장애가 되고 스케일링(scailing)에 있어서 제한 요소로 작용한다.
본 발명의 목적은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 높은 신뢰성을 유지하면서 소자의 동작 효율을 높일 수 있도록 초박형의 게이트간 절연막을 가지는 비휘발성 메모리 소자를 제공하는 것이다.
본 발명의 다른 목적은 동작 전압을 감소시킬 수 있도록 초박형의 게이트간 절연막을 형성함으로써 셀 사이즈 및 고전압 회로 영역의 축소가 용이한 비휘발성 메모리 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 비휘발성 메모리 소자는 반도체 기판의 채널 영역 위에 형성된 터널 산화막과, 상기 터널 산화막 위에 형성된 플로팅 게이트와, 상기 플로팅 게이트 위에 형성된 콘트롤 게이트와, 상기 플로팅 게이트와 콘트롤 게이트와의 사이에 개재되어 있는 게이트간 절연막을 포함한다. 여기서, 상기 게이트간 절연막은 상기 플로팅 게이트의 바로 위에 형성되어 있는 실리콘 산화질화막과, 상기 실리콘 산화질화막 위에 상기 실리콘 산화질화막 보다 더 큰 두께로 형성되어 있는 산화막으로 이루어진다.
상기 실리콘 산화질화막은 10 ∼ 20Å의 두께를 가질 수 있다. 또한, 상기 산화막은 40 ∼ 100Å의 두께를 가질 수 있다.
상기 게이트간 절연막은 상기 실리콘 산화질화막과 상기 산화막으로만 구성될 수 있으며, 이 때 상기 게이트간 절연막의 총 두께는 100Å 이하, 바람직하게는, 80Å 이하, 특히 바람직하게는 70Å 이하이다. 가장 바람직하게는, 상기 게이트간 절연막의 총 두께는 60Å 이하이다.
상기 게이트간 절연막은 상기 실리콘 산화질화막과 상기 산화막과의 사이에 형성되어 있는 질화막을 더 포함할 수 있다. 이 때, 상기 질화막은 10 ∼ 30Å의 두께를 가진다. 상기 실리콘 산화질화막은 상기 질화막 보다 더 작은 두께를 가질 수도 있고, 상기 질화막과 동일하거나 더 큰 두께를 가질 수도 있다. 상기 질화막을 포함하는 경우에도 상기 게이트간 절연막의 총 두께는 100Å 이하인 것이 바람직하다.
또한, 상기 목적을 달성하기 위하여 본 발명의 제2 양태에 따른 비휘발성 메모리 소자는 반도체 기판의 채널 영역 위에 형성된 터널 산화막과, 상기 터널 산화막 위에 형성된 플로팅 게이트와, 상기 플로팅 게이트와의 사이에 100Å 이하의 이격 거리를 두고 상기 플로팅 게이트 위에 형성된 콘트롤 게이트와, 상기 플로팅 게이트와 콘트롤 게이트와의 사이에 개재되어 있으며 상기 플로팅 게이트 위에 차례로 형성된 실리콘 산화질화막 및 산화막으로 이루어지는 게이트간 절연막을 포함한다.
또한, 상기 목적을 달성하기 위하여 본 발명의 제3 양태에 따른 비휘발성 메모리 소자는 반도체 기판의 채널 영역 위에 형성된 터널 산화막과, 상기 터널 산화막 위에 형성된 플로팅 게이트와, 상기 플로팅 게이트 위에 형성된 콘트롤 게이트와, 상기 플로팅 게이트와 콘트롤 게이트와의 사이에 개재되어 있고 상기 플로팅 게이트 위에 차례로 형성된 질화막 및 산화막과 상기 플로팅 게이트와 상기 질화막과의 계면에 형성된 실리콘 산화질화막으로 이루어지는 게이트간 절연막을 포함한다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제4 양태에 따른 비휘발성 메모리 소자는 반도체 기판의 채널 영역 위에 형성된 터널 산화막과, 상기 터널 산화막 위에 형성된 플로팅 게이트와, 상기 플로팅 게이트 위에 형성된 콘트롤 게이트와, 상기 플로팅 게이트와 콘트롤 게이트와의 사이에 개재되어 있고 상기 플로팅 게이트 위에 형성된 실리콘 산화질화막과 그 위에 형성된 산화막으로만 구성되는 게이트간 절연막을 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 비휘발성 메모리 소자의 제조 방법에서는 반도체 기판상에 터널 산화막을 형성한다. 상기 터널 산화막 위에 플로팅 게이트를 형성한다. 상기 플로팅 게이트 위에 질화막을 형성한다. 상기 플로팅 게이트와 질화막과의 계면에 실리콘 산화질화막을 형성한다. 상기 질화막 위에 산화막을 형성한다. 상기 산화막 위에 콘트롤 게이트를 형성한다.
상기 질화막을 형성하는 단계에서는 상기 플로팅 게이트 상면에 10:1 ∼ 1000:1의 부피비로 혼합된 NH3 가스와 실란 계열 가스와의 혼합 가스를 공급하면서 열처리한다. 상기 혼합 가스 내에서 상기 실란 계열 가스는 0.01 부피% 이하의 흔적량 (trace amount)으로 함유되어 있다. 상기 실란 계열 가스는 SiH4, Si2H6, Si(CH3)H3및 Si3H8로 이루어지는 군에서 선택될 수 있다. 상기 질화막 형성을 위한 열처리는 650 ∼ 850℃의 온도에서 행해진다. 또한, 상기 질화막을 형성하는 단계는 상압 이하의 압력하에서 행해진다.
상기 실리콘 산화질화막을 형성하는 단계에서는 상기 질화막이 노출되어 있는 상면에 질소 원자(N) 및 산소 원자(O)를 함유하는 가스를 공급하면서 열처리한다. 상기 가스는 N2O 가스 또는 NO 가스로 이루어질 수 있다. 상기 실리콘 산화질화막 형성을 위한 열처리는 690 ∼ 850℃의 온도에서 행한다. 또한, 상기 실리콘 산화질화막을 형성하는 단계는 상압 이하의 압력하에서 행해진다.
상기 산화막은LPCVD (low pressure chemical vapor deposition) 방법에 의하여 형성될 수 있다.
상기 실리콘 산화질화막을 형성하는 단계에서는 상기 질화막의 일부 또는 전부를 실리콘 산화질화물로 변환시킬 수 있다.
또한, 상기 다른 목적을 달성하기 위하여 본 발명의 제2 양태에 따른 비휘발성 메모리 소자의 제조 방법에서는 반도체 기판상에 플로팅 게이트 형성을 위하여 도핑된 폴리실리콘층으로 이루어지는 제1 도전층을 형성한다. 상기 제1 도전층 위에 10:1 ∼ 1000:1의 부피비로 혼합된 NH3가스와 실란 계열 가스와의 혼합 가스를 공급하면서 1차 열처리한다. 상기 1차 열처리된 결과물상에 질소 원자(N) 및 산소 원자(O)를 함유하는 가스를 공급하면서 2차 열처리한다. 상기 2차 열처리된 결과물 위에 산화막을 형성한다. 상기 산화막 위에 콘트롤 게이트 형성을 위한 제2 도전층을 형성한다.
또한, 상기 다른 목적을 달성하기 위하여 본 발명의 제3 양태에 따른 비휘발성 메모리 소자의 제조 방법에서는 반도체 기판상에 형성된 터널 산화막, 플로팅 게이트, 게이트간 절연막 및 콘트롤 게이트를 구비하는 비휘발성 메모리 소자를 제조하는 데 있어서 상기 게이트간 절연막을 형성하기 위하여 먼저 상기 플로팅 게이트 위에 10:1 ∼ 1000:1의 부피비로 혼합된 NH3 가스와 실란 계열 가스와의 혼합 가스를 공급하면서 1차 열처리하여 질화막을 형성한다. 그 후, 상기 질화막 위에 질소 원자(N) 및 산소 원자(O)를 함유하는 가스를 공급하면서 2차 열처리하여 상기 플로팅 게이트와 상기 질화막과의 계면에 실리콘 산화질화막을 형성한다. 이어서, 상기 2차 열처리된 결과물 위에 산화막을 형성한다.
본 발명에 의하면, 폴리실리콘으로 이루어지는 플로팅 게이트와 질화막 사이의 취약한 계면 특성을 개선시킴으로써 고신뢰성을 확보할 수 있으며, 게이트간 절연막을 초박막화하는 것이 가능하다. 또한, 게이트간 절연막을 100Å 이하의 매우 얇은 두께로 형성하여도 플로팅 게이트와 콘트롤 게이트와의 사이의 용량 결합 비가 증가되며, 그 결과 프로그래밍, 소거 및 독출 동작시 동작 전압이 감소될 수 있다. 본 발명은 축소된 사이즈의 고집적화된 반도체 메모리 소자를 제조하는 데 바람직하게 적용될 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 1a 내지 도 1g는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1a를 참조하면, 실리콘 기판으로 구성되는 반도체 기판(10) 상에 터널 산화막(20)을 약 70 ∼ 100Å의 두께로 형성한다. 상기 터널 산화막(20)은 상기 반도체 기판(10)을 산소 분위기에서 열처리하여 형성된 열산화막으로 형성될 수 있다.
상기 터널 산화막(20) 위에 플로팅 게이트 형성용 제1 도전층(30), 즉 제1 도핑된 폴리실리콘층을 형성한다. 상기 제1 도전층(30)을 구성하는 제1 도핑된 폴리실리콘층은 CVD (chemical vapor deposition) 방법에 의하여 약 1000 ∼ 1500Å의 두께로 형성된다.
도 1b를 참조하면, 상기 제1 도전층(30) 위에 NH3 가스 및 실란 계열 가스가 약 10:1 ∼ 수 천:1의 부피비로 혼합된 혼합 가스(42)를 공급하면서 약 650 ∼ 850℃의 온도로 열처리하여 상기 제1 도전층(30) 위에 질화막(44)을 약 10 ∼ 30Å의 두께로 형성한다. 상기 질화막(44) 형성을 위한 열처리는 퍼니스(furnace) 내에서 행하는 것이 바람직하다. 여기서, 상기 열처리 온도가 650℃ 보다 낮은 경우에는 상기 질화막(44)의 성장이 매우 어렵다. 또한, 상기 열처리 온도가 850℃ 보다 높은 경우에는 설비의 무리로 인하여 양산성이 저하된다. 상기 질화막(44) 형성을 위한 열처리시 압력은 상압 이하, 바람직하게는 0.5 토르(torr), 특히 바람직하게는 0.3 torr로 한다.
상기 혼합 가스 내에서 실란 계열 가스는 0.01 부피% 이하의 흔적량(trace amount)으로 함유되는 것이 바람직하다. 상기 혼합 가스 내에서 실란 계열 가스의 함량이 상기 정의된 함량보다 많아지는 경우, 예를 들면 상기 혼합 가스 내에서 NH3 가스 및 실란 계열 가스의 부피비가 9:1인 경우, 상기 제1 도전층(30) 표면에 실리콘 럼프(lump)가 발생되어 표면 모폴로지가 열화되므로 바람직하지 않다. 또한, 상기 실란 계열 가스를 전혀 함유하지 않으면 반응 속도가 너무 느려 상기 질화막(44) 형성 시간이 너무 길어져 비효율적으로 된다. 상기 실란 계열 가스로는 SiH4, Si2H6, Si(CH3)H3 또는 Si3H8를 사용할 수 있으며, 그 중 SiH4가 특히 바람직하다.
예를 들면, 상기 질화막(44)을 형성하기 위하여 상기 제1 도전층(30) 표면에 NH3 가스 및 SiH4 가스를 1000:1의 부피비로 공급하면서 0.3 torr의 압력 및 730℃의 온도하에서 1시간 동안 열처리하여 20Å 두께의 질화막(44)을 형성한다. 이와 동일한 두께의 질화막(44)을 형성하기 위하여, 다른 조건은 상기한 바와 동일하게 한 상태에서 850℃의 온도하에서 30분 동안 열처리할 수도 있다. 열처리 시간이 증가할수록 상기 질화막(44)의 두께는 더 커진다.
도 1c를 참조하면, 상기 질화막(44)이 형성된 결과물상에 질소 원자(N) 및 산소 원자(O)를 함유하는 가스(52)를 공급하면서 약 690 ∼ 850℃의 온도로 열처리하여 상기 제1 도전층(30)과 상기 질화막(44)과의 사이의 계면에 실리콘 산화질화막(54)을 형성한다. 상기 실리콘 산화질화막(54)은 수 Å ∼ 30Å, 바람직하게는 약 10 ∼ 20Å의 두께로 형성한다. 상기 가스(52)로서 예를 들면 N2O 가스 또는 NO 가스를 사용할 수 있으며, 그 중 N2O 가스를 사용하는 것이 특히 바람직하다.
상기 실리콘 산화질화막(54) 형성을 위한 열처리는 퍼니스 내에서 행하는 것이 바람직하다. 상기 가스(52) 공급과 동시에 상기 질화막(44)이 형성된 결과물을 열처리함으로써 상기 가스(52)가 활성화되어 N 라디칼 및 O 라디칼로 분리되어 상기 질화막(44) 아래로 침투하게 된다. 그 결과, 상기 제1 도전층(30)과 상기 질화막(44)과의 사이에 존재하였던 불안정한 댕글링 결합(dangling bond) 자리들이 상기 질화막(44)을 침투한 N 또는 O에 의하여 치유되어 상기 제1 도전층(30)과 상기 질화막(44)과의 사이의 계면에 상기 실리콘 산화질화막(54)이 형성된다. 여기서, 상기 실리콘 산화질화막(54)이 성장함에 따라 상기 질화막(44)이 소모된다. 경우에 따라, 상기 제1 도전층(30) 중 일부도 소모될 수 있다.
상기 실리콘 산화질화막(54) 형성을 위한 열처리시 열처리 온도가 690℃ 보다 낮은 경우에는 상기 가스(52)의 활성화가 어려워져서 N 라디칼 및 O 라디칼 분리가 어려워진다. 또한, 상기 열처리 온도가 850℃ 보다 높은 경우에는 설비에 무리가 갈 뿐 만 아니라 N 라디칼 또는 O 라디칼에 기인하는 파티클 발생으로 인하여 양산성이 저하된다.
상기 실리콘 산화질화막(54) 형성을 위한 열처리시 압력은 상압 이하, 바람직하게는 0.5 토르, 특히 바람직하게는 0.3 torr로 한다.
상기 실리콘 산화질화막(54)은 수 Å ∼ 30Å의 두께로 형성될 수 있는 것으로 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 상기 실리콘 산화질화막(54)은 상기 질화막(44)과 동일하거나 더 큰 두께로 형성될 수도 있다.
일반적으로, 폴리실리콘층의 표면 러프니스(roughness)는 약 40Å으로서 비교적 큰 것으로 알려져 있다. 또한, 이와 같이 큰 표면 러프니스를 가지는 폴리실리콘층 위에 종래 기술에서와 같이 산화막을 증착한 후, 상기 산화막도 역시 큰 표면 러프니스를 나타낸다. 상기 제1 도핑된 폴리실리콘층으로 구성되는 제1 도전층(30)의 표면도 알려진 바와 같이 매우 큰 러프니스를 가진다. 그러나, 상기 제1 도전층(30)을 형성한 후 본 발명에 따른 방법에서와 같이 질화막(44)을 형성하고, 이어서 상기 제1 도전층(30)과 질화막(44)과의 계면에 실리콘 산화질화막(54)을 형성한 후에는 표면 러프니스가 30Å 이하로 줄어들어 표면 특성이 현저히 개선된다.
도 1d를 참조하면, 상기 실리콘 산화질화막(54)이 형성된 결과물상에서 상기 질화막(44) 위에 산화막(60)을 40 ∼ 100Å의 두께로 형성한다. 상기 산화막(60)은 LPCVD (low pressure chemical vapor deposition) 방법에 의하여 형성될 수 있다.
이로써, 상기 제1 도전층(30) 위에 차례로 형성된 실리콘 산화질화막(54), 질화막(44) 및 산화막(60)으로 구성되는 게이트간 절연막(66)이 완성된다.
여기서, 상기 산화막(60)은 플로팅 게이트를 구성하는 상기 제1 도전층(30)과 후속 공정에서 형성되는 콘트롤 게이트와의 사이에 개재되는 게이트간 절연막(66)이 플로팅 게이트로부터 콘트롤 게이트로의 전하의 이동을 방지하기 위한 배리어 역할을 하는 데 있어서 필요한 최소한의 두께로 형성하면 충분하다. 실제로, 본 발명자들은 상기 산화막(60)을 약 60Å의 두께를 가지도록 형성하였을 때 플로팅 게이트에서의 우수한 전하 리텐션 특성이 얻어지는 것을 확인하였다.
플로팅 게이트와 콘트롤 게이트와의 사이에서 양호한 용량 결합 특성을 확보하기 위하여는 상기 게이트간 절연막(66)을 가능한 한 얇게 형성하여야 한다. 이와 같은 조건을 충족시키기 위하여 본 발명에서는 상기 게이트간 절연막(66)의 두께(TI), 즉 상기 실리콘 산화질화막(54), 질화막(44) 및 산화막(60)의 총 두께(TI)가 100Å 이하, 바람직하게는 80Å 이하, 특히 바람직하게는 70Å 이하로 되도록 한다. 가장 바람직하게는, 상기 게이트간 절연막(66)의 두께(TI)는 60Å 이하이다.
도 1e를 참조하면, 필요에 따라 상기 질화막(44)과 산화막(60)과의 사이의 불안정한 계면 특성을 치유하기 위하여 상기 산화막(60)이 형성된 결과물에 N2O 가스(62)를 공급하면서 약 790℃의 온도로 1시간 동안 어닐링한다. 이 때, 압력은 약 0.7 torr로 하는 것이 바람직하다.
도 1f를 참조하면, 상기 산화막(60) 위에 콘트롤 게이트 형성을 위한 제2 도전층(70)으로서 제2 도핑된 폴리실리콘층(72)과 금속 실리사이드층(74)을 차례로 형성한다. 상기 제2 도핑된 폴리실리콘층(72) 및 금속 실리사이드층(74)은 각각 CVD 방법에 의하여 약 1000 ∼ 1500Å의 두께로 형성될 수 있다. 여기서, 상기 금속 실리사이드층(74)으로서 텅스텐 실리사이드층을 형성하는 것이 바람직하다. 도시하지는 않았으나, 상기 제2 도전층(70)을 상기 제2 도핑된 폴리실리콘층(72) 단일층으로만 형성하는 것도 가능하다.
도 1g를 참조하면, 포토레지스트 패턴(도시 생략)을 식각 마스크로 이용하는 포토리소그래피 공정에 의하여 상기 제2 도전층(70), 산화막(60), 질화막(44), 실리콘 산화질화막(54), 제1 도전층(30) 및 터널 산화막(20)을 패터닝하여 스택 게이트(stacked gate)(80)를 형성하고, 상기 반도체 기판(10) 표면에 이온주입을 행하여 소스/드레인 영역(90)을 형성한다.
도 2a 내지 도 2c는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a를 참조하면, 도 1a 및 도 1b를 참조하여 설명한 바와 같은 방법으로 반도체 기판(100)상에 터널 산화막(120) 및 제1 도전층(130)을 차례로 형성한 후, 상기 제1 도전층(130) 위에 NH3 가스 및 실란 계열 가스가 약 10:1 ∼ 수 천:1의 부피비로 혼합된 혼합 가스(142)를 공급하면서 질화막(144)을 약 10 ∼ 30Å의 두께로 형성한다. 상기 질화막(144) 형성을 위한 상세한 사항은 도 1b를 참조하여 설명한 바와 같다.
도 2b를 참조하면, 도 1c를 참조하여 설명한 바와 같은 방법으로 상기 질화막(144)이 형성된 결과물상에 질소 원자(N) 및 산소 원자(O)를 함유하는 가스(152)를 공급하면서 열처리하여 상기 제1 도전층(130)과 상기 질화막(144)과의 사이의 계면으로부터 실리콘 산화질화막을 성장시켜 실리콘 산화질화막(154)을 형성한다. 여기서, 제1 실시예에서와 다른 점은 상기 질화막(144)이 전부 소모될 때까지 상기 실리콘 산화질화막(154)을 형성한다는 것이다. 이 때, 상기 제1 도전층(130)도 소량 소모될 수 있다. 예를 들면, 상기 질화막(144)을 20Å의 두께로 형성한 경우, 상기 가스(152) 분위기에서의 열처리를 약 800 ∼ 850℃의 온도에서 약 30분 ∼ 1시간 동안 행하면 약 20 ∼ 30Å 두께의 상기 실리콘 산화질화막(154)이 얻어질 수 있다. 본 실시예에 있어서, 상기 실리콘 산화질화막(154)은 약 10 ∼ 40Å의 두께로 형성된다.
도 2c를 참조하면, 도 1d 내지 도 1f를 참조하여 설명한 바와 같은 방법으로 상기 실리콘 산화질화막(154) 위에 산화막(160)을 형성하고, 그 위에 콘트롤 게이트 형성을 위한 제2 도전층(170)으로서 제2 도핑된 폴리실리콘층(172) 및 금속 실리사이드층(174)을 차례로 형성한다. 상기 실리콘 산화질화막(154)과 산화막(160)으로 이루어지는 게이트간 절연막의 총 두께(TI)는 100Å 이하, 바람직하게는 80Å 이하, 특히 바람직하게는 70Å 이하로 되도록 한다.
그 후, 도 1g를 참조하여 설명한 바와 같은 후속 공정을 행하여 트랜지스터를 완성한다.
도 3은 본 발명에 따른 비휘발성 메모리 소자의 셀 프로그래밍 및 소거 효율을 평가하기 위하여 셀 프로그래밍 및 소거 동작시 측정된 쓰레숄드 전압(Vth) 산포를 종래 기술에 따른 경우와 비교하여 나타낸 그래프이다.
도 3에서의 평가를 위하여, 본 발명에 따른 방법에 의하여 반도체 기판상의 플로팅 게이트와 콘트롤 게이트와의 사이에 90Å 두께의 게이트간 절연막을 형성하여 프로그래밍 및 소거 동작시의 Vth를 측정하였다. 상기 게이트간 절연막을 형성하기 위하여 0.3 torr의 압력으로 유지되는 퍼니스 내에서 도핑된 폴리실리콘으로 이루어지는 상기 플로팅 게이트 위에 NH3 가스 및 SiH4 가스를 1000:1의 부피비로 공급하면서 800℃에서 30분 동안 열처리하여 10Å 두께의 질화막을 형성한 후, 여기에 N2O 가스를 공급하면서 800℃에서 1시간 동안 열처리하여 상기 플로팅 게이트와 상기 질화막과의 계면으로부터 상기 질화막 전체를 실리콘 산화질화물로 변환시켜 약 10Å 두께의 실리콘 산화질화막을 형성하였다. 그 위에 LPCVD 방법에 의하여 산화막을 80Å의 두께로 형성함으로써 총 90Å 두께의 게이트간 절연막을 형성하였다.
또한, 종래 기술에 따른 경우의 시험용 샘플은 게이트간 절연막으로서 제1 산화막 50Å, 질화막 80Å, 및 제2 산화막 60Å이 차례로 적층되어 구성된 총 190Å 두께의 ONO 구조 절연막을 형성한 것을 제외하고 본 발명에 따른 경우와 동일하게 제작하였다.
도 3에서 알 수 있는 바와 같이, 본 발명에 따른 비휘발성 메모리 소자의 경우에는 종래 기술의 경우에 비하여 온 셀(on cell)에서의 Vth는 더 감소되고 오프 셀(off cell) 에서의 Vth는 더 증가되어 셀 윈도우(window)가 커진다. 따라서, 충전 또는 방전시 동일한 양의 전압이 사용될 때 본 발명에 따른 경우에는 종래 기술에 따른 경우에 비하여 낮은 동작 전압 (구동 전압)에서도 셀의 충방전이 가능하게 된다. 이는 본 발명에 따른 경우에는 게이트간 절연막이 매우 얇아 용량 결합 특성이 종래 기술에 비해 우수하고, 그 결과 충전 또는 방전되는 캐리어(carrier)의 양이 종래 기술에 따른 셀에서 보다 더 증가하게 되기 때문인 것으로 판단된다.
도 4는 본 발명에 따른 비휘발성 메모리 소자의 전하 리텐션 특성을 평가한 결과를 나타낸 그래프이다.
도 4에서의 평가를 위하여, 도 3의 평가에 사용된 본 발명에 따른 소자와 동일한 방법으로 샘플을 제작하였으며, 10Å 두께의 실리콘 산화질화막 위에 60Å 두께의 산화막을 형성하여 총 70Å 두께의 게이트간 절연막을 형성한 경우(-◇-)와, 10Å 두께의 실리콘 산화질화막 위에 100Å 두께의 산화막을 형성하여 총 110Å 두께의 게이트간 절연막을 형성한 경우(-○-) 각각에 대하여 250℃에서 10시간 동안 베이크(bake)하여 전하 리텐션 능력을 평가하였다.
대조예로서, 종래 기술에 따라 제1 산화막 50Å, 질화막 80Å, 및 제2 산화막 60Å이 차례로 적층되어 구성된 총 190Å 두께의 ONO 구조 절연막을 형성한 경우(-□-에 대하여도 동일한 평가를 하였다.
도 4의 결과로부터 알 수 있는 바와 같이, 본 발명에 따른 비휘발성 메모리 소자는 각각 70Å 및 110Å 두께의 매우 얇은 게이트간 절연막을 형성한 경우에도 프로그램 동작시 셀 Vth가 베이크 시간이 증가함에 따라 포화 영역(saturation region)으로 수렴하여 전하 리텐션 특성이 우수하다.
본 발명에 따른 비휘발성 메모리 소자의 제조 방법에서는 게이트간 절연막을 형성하기 위하여, 플로팅 게이트를 구성하는 폴리실리콘층 위에 NH3 가스 및 흔적량의 실란 계열 가스를 공급하면서 열처리하여 질화막을 형성한 후, 질소 원자 및 산소 원자를 포함하는 가스를 공급하면서 플로팅 게이트와 질화막과의 계면으로부터 불안정한 댕글링 결합 자리들을 치유하면서 플로팅 게이트 위에 실리콘 산화질화막을 형성하고, 그 위에 산화막을 형성한다. 본 발명에 따른 게이트간 절연막 형성 방법에서는 하부의 플로팅 게이트가 가지는 상면에서의 큰 표면 러프니스를 완화시켜 약 30Å 이하의 수준으로 낮출 수 있다. 또한, 종래 기술에서 문제시되었던 폴리실리콘과 질화막 사이의 취약한 계면 특성을 개선시킬 수 있어 고신뢰성을 확보할 수 있다. 이와 같이, 본 발명에 따르면, 소자의 높은 신뢰성을 유지하면서 게이트간 절연막을 초박막화하는 것이 가능하다.
또한, 게이트간 절연막을 100Å 이하의 매우 얇은 두께로 형성하여도 플로팅 게이트와 콘트롤 게이트와의 사이의 용량 결합 비가 증가되며, 그 결과 프로그래밍, 소거 및 독출 동작시 동작 전압이 감소될 수 있다. 이는 종래 기술에서 필수적으로 사용되었던 고전압을 발생시키기 위한 펌핑 회로와 같은 특수한 회로 영역을 불필요하게 할 뿐 만 아니라 시스템 온 칩(system on chip)을 구현하는 데 있어서 마진 확보에 매우 유리하며, 축소된 사이즈의 고집적화된 반도체 메모리 소자를 제조하는 데 바람직하게 적용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (81)

  1. 반도체 기판의 채널 영역 위에 형성된 터널 산화막과,
    상기 터널 산화막 위에 형성된 플로팅 게이트와,
    상기 플로팅 게이트 위에 형성된 콘트롤 게이트와,
    상기 플로팅 게이트와 콘트롤 게이트와의 사이에 개재되어 있는 게이트간 절연막을 포함하고,
    상기 게이트간 절연막은 상기 플로팅 게이트의 바로 위에 상기 플로팅 게이트와 접해 있는 실리콘 산화질화막과, 상기 실리콘 산화질화막 위에 상기 실리콘 산화질화막 보다 더 큰 두께로 형성되어 있는 산화막으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제1항에 있어서,
    상기 실리콘 산화질화막은 10 ∼ 20Å의 두께를 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제1항에 있어서,
    상기 산화막은40 ∼ 100Å의 두께를 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제1항에 있어서,
    상기 게이트간 절연막은 상기 실리콘 산화질화막과 상기 산화막으로만 구성되고, 상기 게이트간 절연막의 총 두께는 100Å 이하인 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제4항에 있어서,
    상기 게이트간 절연막의 총 두께는 80Å 이하인 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제5항에 있어서,
    상기 게이트간 절연막의 총 두께는 70Å 이하인 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제4항에 있어서,
    상기 게이트간 절연막의 총 두께는 60Å 이하인 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제1항에 있어서,
    상기 게이트간 절연막은 상기 실리콘 산화질화막과 상기 산화막과의 사이에 형성되어 있는 질화막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제8항에 있어서,
    상기 질화막은10 ∼ 30Å의 두께를 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제8항에 있어서,
    상기 실리콘 산화질화막은 상기 질화막 보다 더 작은 두께를 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제10항에 있어서,
    상기 실리콘 산화질화막은 10Å 미만의 두께를 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 제8항에 있어서,
    상기 실리콘 산화질화막은 상기 질화막과 동일하거나 더 큰 두께를 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
  13. 제8항에 있어서,
    상기 게이트간 절연막의 총 두께는 100Å 이하인 것을 특징으로 하는 비휘발성 메모리 소자.
  14. 제13항에 있어서,
    상기 게이트간 절연막의 총 두께는 80Å 이하인 것을 특징으로 하는 비휘발성 메모리 소자.
  15. 제14항에 있어서,
    상기 게이트간 절연막의 총 두께는 70Å 이하인 것을 특징으로 하는 비휘발성 메모리 소자.
  16. 제1항에 있어서,
    상기 플로팅 게이트는 도핑된 폴리실리콘층으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  17. 제1항에 있어서,
    상기 콘트롤 게이트는 도핑된 폴리실리콘층으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  18. 제1항에 있어서,
    상기 콘트롤 게이트는 도핑된 폴리실리콘층과 금속 실리사이드층의 적층 구조로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  19. 반도체 기판의 채널 영역 위에 형성된 터널 산화막과,
    상기 터널 산화막 위에 형성된 플로팅 게이트와,
    상기 플로팅 게이트와의 사이에 100Å 이하의 이격 거리를 두고 상기 플로팅 게이트 위에 형성된 콘트롤 게이트와,
    상기 플로팅 게이트와 콘트롤 게이트와의 사이에 개재되어 있는 게이트간 절연막을 포함하고,
    상기 게이트간 절연막은 상기 플로팅 게이트와 접해 있는 실리콘 산화질화막과 그 위에 형성된 산화막으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  20. 제19항에 있어서,
    상기 실리콘 산화질화막은 10 ∼ 20Å의 두께를 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
  21. 제19항에 있어서,
    상기 산화막은40 ∼ 90Å의 두께를 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
  22. 제19항에 있어서,
    상기 게이트간 절연막의 총 두께는 80Å 이하인 것을 특징으로 하는 비휘발성 메모리 소자.
  23. 제22항에 있어서,
    상기 게이트간 절연막의 총 두께는 70Å 이하인 것을 특징으로 하는 비휘발성 메모리 소자.
  24. 제19항에 있어서,
    상기 게이트간 절연막은 상기 실리콘 산화질화막과 상기 산화막과의 사이에 형성되어 있는 질화막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  25. 제24항에 있어서,
    상기 질화막은10 ∼ 30Å의 두께를 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
  26. 제24항에 있어서,
    상기 실리콘 산화질화막은 상기 질화막 보다 더 작은 두께를 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
  27. 제26항에 있어서,
    상기 실리콘 산화질화막은 10Å 미만의 두께를 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
  28. 제24항에 있어서,
    상기 실리콘 산화질화막은 상기 질화막과 동일하거나 더 큰 두께를 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
  29. 제24항에 있어서,
    상기 게이트간 절연막의 총 두께는 80Å 이하인 것을 특징으로 하는 비휘발성 메모리 소자.
  30. 제29항에 있어서,
    상기 게이트간 절연막의 총 두께는 70Å 이하인 것을 특징으로 하는 비휘발성 메모리 소자.
  31. 제19항에 있어서,
    상기 플로팅 게이트는 도핑된 폴리실리콘층으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  32. 제19항에 있어서,
    상기 콘트롤 게이트는 도핑된 폴리실리콘층으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  33. 제19항에 있어서,
    상기 콘트롤 게이트는 도핑된 폴리실리콘층과 금속 실리사이드층의 적층 구조로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  34. 반도체 기판의 채널 영역 위에 형성된 터널 산화막과,
    상기 터널 산화막 위에 형성된 플로팅 게이트와,
    상기 플로팅 게이트 위에 형성된 콘트롤 게이트와,
    상기 플로팅 게이트와 콘트롤 게이트와의 사이에 개재되어 있는 게이트간 절연막을 포함하고,
    상기 게이트간 절연막은 상기 플로팅 게이트 위에 차례로 형성된 질화막 및 산화막과, 상기 플로팅 게이트와 상기 질화막과의 사이에서 이들에 각각 접해 있는 실리콘 산화질화막으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  35. 제34항에 있어서,
    상기 게이트간 절연막은 100Å 이하의 두께를 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
  36. 제34항에 있어서,
    상기 질화막은10 ∼ 30Å의 두께를 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
  37. 제34항에 있어서,
    상기 실리콘 산화질화막은 20Å 이하의 두께를 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
  38. 반도체 기판의 채널 영역 위에 형성된 터널 산화막과,
    상기 터널 산화막 위에 형성된 플로팅 게이트와,
    상기 플로팅 게이트 위에 형성된 콘트롤 게이트와,
    상기 플로팅 게이트와 콘트롤 게이트와의 사이에 개재되어 있는 게이트간 절연막을 포함하고,
    상기 게이트간 절연막은 상기 플로팅 게이트 위에 상기 플로팅 게이트와 접하도록 형성된 실리콘 산화질화막과 그 위에 형성된 산화막으로만 구성되는 것을 특징으로 하는 비휘발성 메모리 소자.
  39. 제38항에 있어서,
    상기 게이트간 절연막은 100Å 이하의 두께를 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
  40. 제38항에 있어서,
    상기 산화막은 상기 실리콘 산화질화막 보다 더 큰 두께를 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
  41. 제38항에 있어서,
    상기 실리콘 산화질화막은 10 ∼ 40Å의 두께를 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
  42. 반도체 기판상에 터널 산화막을 형성하는 단계와,
    상기 터널 산화막 위에 플로팅 게이트를 형성하는 단계와,
    상기 플로팅 게이트 위에 질화막을 형성하는 단계와,
    상기 플로팅 게이트와 질화막과의 계면에 실리콘 산화질화막을 형성하는 단계와,
    상기 질화막 위에 산화막을 형성하는 단계와,
    상기 산화막 위에 콘트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  43. 제42항에 있어서,
    상기 터널 산화막은 열산화 방법에 의하여 70 ∼ 100Å의 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  44. 제42항에 있어서,
    상기 플로팅 게이트는 도핑된 폴리실리콘층으로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  45. 제42항에 있어서,
    상기 질화막을 형성하는 단계에서는 상기 플로팅 게이트 상면에 10:1 ∼ 1000:1의 부피비로 혼합된 NH3 가스와 실란 계열 가스와의 혼합 가스를 공급하면서 열처리하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  46. 제45항에 있어서,
    상기 혼합 가스 내에서 상기 실란 계열 가스는 0.01 부피% 이하의 흔적량(trace amount)으로 함유되어 있는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  47. 제45항에 있어서,
    상기 실란 계열 가스는 SiH4, Si2H6, Si(CH3)H3및 Si3H8로 이루어지는 군에서 선택되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  48. 제45항에 있어서,
    상기 열처리는650 ∼ 850℃의 온도에서 행하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  49. 제45항에 있어서,
    상기 질화막을 형성하는 단계는 상압 이하의 압력하에서 행해지는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  50. 제42항에 있어서,
    상기 질화막은10 ∼ 30Å의 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  51. 제42항에 있어서,
    상기 실리콘 산화질화막을 형성하는 단계에서는 상기 질화막이 노출되어 있는 상면에 질소 원자(N) 및 산소 원자(O)를 함유하는 가스를 공급하면서 열처리하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  52. 제51항에 있어서,
    상기 가스는 N2O 가스 또는 NO 가스로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  53. 제51항에 있어서,
    상기 열처리는690 ∼ 850℃의 온도에서 행하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  54. 제51항에 있어서,
    상기 실리콘 산화질화막을 형성하는 단계는 상압 이하의 압력하에서 행해지는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  55. 제42항에 있어서,
    상기 실리콘 산화질화막은 10 ∼ 20Å의 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  56. 제42항에 있어서,
    상기 실리콘 산화질화막은 상기 질화막과 동일하거나 더 큰 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  57. 제42항에 있어서,
    상기 산화막은LPCVD (low pressure chemical vapor deposition) 방법에 의하여 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  58. 제42항에 있어서,
    상기 산화막은40 ∼ 100Å의 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  59. 제42항에 있어서,
    상기 콘트롤 게이트는 도핑된 폴리실리콘층으로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  60. 제42항에 있어서,
    상기 콘트롤 게이트는 도핑된 폴리실리콘층과 금속 실리사이드층의 적층 구조로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  61. 제42항에 있어서,
    상기 실리콘 산화질화막을 형성하는 단계는 상기 질화막의 일부 또는 전부를 실리콘 산화질화물로 변환시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  62. 반도체 기판상에 플로팅 게이트 형성을 위하여 도핑된 폴리실리콘층으로 이루어지는 제1 도전층을 형성하는 단계와,
    상기 제1 도전층 위에 10:1 ∼ 1000:1의 부피비로 혼합된 NH3 가스와 실란 계열 가스와의 혼합 가스를 공급하면서 1차 열처리하는 제1 열처리 단계와,
    상기 1차 열처리된 결과물상에 질소 원자(N) 및 산소 원자(O)를 함유하는 가스를 공급하면서 2차 열처리하는 제2 열처리 단계와,
    상기 2차 열처리된 결과물 위에 산화막을 형성하는 단계와,
    상기 산화막 위에 콘트롤 게이트 형성을 위한 제2 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  63. 제62항에 있어서,
    상기 제1 열처리 단계에서는 실란 계열 가스를 0.01 부피% 이하의 흔적량으로 함유하는 혼합 가스를 사용하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  64. 제62항에 있어서,
    상기 실란 계열 가스는 SiH4, Si2H6, Si(CH3)H3및 Si3H8로 이루어지는 군에서 선택되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  65. 제62항에 있어서,
    상기 제1 열처리 단계는 650 ∼ 850℃의 온도에서 행해지는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  66. 제62항에 있어서,
    상기 제1 열처리 단계는 상압 이하의 압력하에서 행해지는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  67. 제62항에 있어서,
    상기 제2 열처리 단계는 N2O 가스 또는 NO 가스 분위기하에서 행해지는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  68. 제62항에 있어서,
    상기 제2 열처리 단계는 690 ∼ 850℃의 온도에서 행해지는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  69. 제62항에 있어서,
    상기 제2 열처리 단계는 상압 이하의 압력하에서 행해지는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  70. 제62항에 있어서,
    상기 제1 열처리 단계는 상기 제1 도전층 위에 10 ∼ 30Å 두께의 질화막이 형성될 때까지 행해지는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  71. 제70항에 있어서,
    상기 제2 열처리 단계는 상기 제1 도전층과 상기 질화막과의 사이에 10 ∼ 20Å 두께의 실리콘 산화질화막이 형성될 때까지 행해지는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  72. 제70항에 있어서,
    상기 제2 열처리 단계는 상기 질화막이 완전히 실리콘 산화질화막으로 변환될 때까지 행해지는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  73. 제62항에 있어서,
    상기 산화막은 40 ∼ 100Å의 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  74. 제62항에 있어서,
    상기 제2 도전층은 도핑된 폴리실리콘층, 또는 도핑된 폴리실리콘층과 금속 실리사이드층의 적층 구조로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  75. 반도체 기판상에 형성된 터널 산화막, 플로팅 게이트, 게이트간 절연막 및 콘트롤 게이트를 구비하는 비휘발성 메모리 소자의 제조 방법에 있어서,
    상기 게이트간 절연막을 형성하는 단계는
    상기 플로팅 게이트 위에 10:1 ∼ 1000:1의 부피비로 혼합된 NH3 가스와 실란 계열 가스와의 혼합 가스를 공급하면서 1차 열처리하여 질화막을 형성하는 단계와,
    상기 질화막 위에 질소 원자(N) 및 산소 원자(O)를 함유하는 가스를 공급하면서 2차 열처리하여 상기 플로팅 게이트와 상기 질화막과의 계면에 실리콘 산화질화막을 형성하는 단계와,
    상기 2차 열처리된 결과물 위에 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  76. 제75항에 있어서,
    상기 게이트간 절연막은 100Å 이하의 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  77. 제75항에 있어서,
    상기 1차 열처리 온도는 650 ∼ 850℃인 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  78. 제75항에 있어서,
    상기 질화막은10 ∼ 30Å 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  79. 제75항에 있어서,
    상기 2차 열처리 온도는 690 ∼ 850℃인 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  80. 제75항에 있어서,
    상기 실리콘 산화질화막은 상기 플로팅 게이트와 상기 질화막과의 계면에서 10 ∼ 20Å의 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  81. 제75항에 있어서,
    상기 산화막은40 ∼ 100Å의 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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