JP2003243542A - 不揮発性記憶装置の製造方法 - Google Patents
不揮発性記憶装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/954—Making oxide-nitride-oxide device
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 ＭＯＮＯＳ型の不揮発性記憶装置の製造方法
を提供する。 【解決手段】 不揮発性記憶装置の製造方法であって、
以下の工程を含む。ストッパ層Ｓ１００と第１導電層１
４０ａとをパターニングする工程、半導体基板１０の上
方と第１導電層１４０ａの両側面とに、第１酸化シリコ
ン層、窒化シリコン層および第２酸化シリコン層から構
成されるＯＮＯ膜２２０を形成する工程、ＯＮＯ膜２２
０の上方に、第２導電層を形成する工程、第２導電層を
異方性エッチングした後、等方性エッチングすることに
より、第１導電層１４０ａの両側面に、ＯＮＯ膜２２０
を介してサイドウォール状のコントロールゲート２０，
３０を形成する工程、第１導電層１４０ａをパターニン
グして、ワードゲートを形成する工程、を含む。
を提供する。 【解決手段】 不揮発性記憶装置の製造方法であって、
以下の工程を含む。ストッパ層Ｓ１００と第１導電層１
４０ａとをパターニングする工程、半導体基板１０の上
方と第１導電層１４０ａの両側面とに、第１酸化シリコ
ン層、窒化シリコン層および第２酸化シリコン層から構
成されるＯＮＯ膜２２０を形成する工程、ＯＮＯ膜２２
０の上方に、第２導電層を形成する工程、第２導電層を
異方性エッチングした後、等方性エッチングすることに
より、第１導電層１４０ａの両側面に、ＯＮＯ膜２２０
を介してサイドウォール状のコントロールゲート２０，
３０を形成する工程、第１導電層１４０ａをパターニン
グして、ワードゲートを形成する工程、を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性記憶装置
の製造方法に関し、特に、１つのワードゲートに対して
複数の電荷蓄積領域を有する不揮発性記憶装置の製造方
法に関する。
の製造方法に関し、特に、１つのワードゲートに対して
複数の電荷蓄積領域を有する不揮発性記憶装置の製造方
法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】不揮発
性記憶装置のひとつのタイプとして、チャネル領域とコ
ントロールゲートとの間のゲート絶縁層が、酸化シリコ
ン層−窒化シリコン層−酸化シリコン層からなる積層体
からなり、前記窒化シリコン層に電荷がトラップされる
MONOS（Metal Oxide Nitride Oxide Semiconducto
r）型もしくはSONOS（Silicon Oxide Nitride Oxide
Silicon）型と呼ばれるタイプがある。
性記憶装置のひとつのタイプとして、チャネル領域とコ
ントロールゲートとの間のゲート絶縁層が、酸化シリコ
ン層−窒化シリコン層−酸化シリコン層からなる積層体
からなり、前記窒化シリコン層に電荷がトラップされる
MONOS（Metal Oxide Nitride Oxide Semiconducto
r）型もしくはSONOS（Silicon Oxide Nitride Oxide
Silicon）型と呼ばれるタイプがある。
【０００３】MONOS型の不揮発性半導体記憶装置とし
て、図１４に示すデバイスが知られている（文献：Ｙ．
Hayashi，et al ，2000 Symposium on VLSI Tech
nologyDigest of Technical Papers ｐ．１２２−
ｐ．１２３）。
て、図１４に示すデバイスが知られている（文献：Ｙ．
Hayashi，et al ，2000 Symposium on VLSI Tech
nologyDigest of Technical Papers ｐ．１２２−
ｐ．１２３）。
【０００４】このMONOS型のメモリセル１００は、半導
体基板１０上に第１ゲート絶縁層１２を介してワードゲ
ート１４が形成されている。そして、ワードゲート１４
の両側には、それぞれサイドウォール状の第１コントロ
ールゲート２０と第２コントロールゲート３０とが配置
されている。第１コントロールゲート２０の底部と半導
体基板１０との間には、第２ゲート絶縁層２２が存在
し、第１コントロールゲート２０の側面とワードゲート
１４との間には絶縁層２４が存在する。同様に、第２コ
ントロールゲート３０の底部と半導体基板１０との間に
は、第２ゲート絶縁層２２が存在し、第２コントロール
ゲート３０の側面とワードゲート１４との間には絶縁層
２４が存在する。そして、隣り合うメモリセルの、対向
するコントロールゲート２０とコントロールゲート３０
との間の半導体基板１０には、ソース領域またはドレイ
ン領域を構成する不純物層１６，１８が形成されてい
る。
体基板１０上に第１ゲート絶縁層１２を介してワードゲ
ート１４が形成されている。そして、ワードゲート１４
の両側には、それぞれサイドウォール状の第１コントロ
ールゲート２０と第２コントロールゲート３０とが配置
されている。第１コントロールゲート２０の底部と半導
体基板１０との間には、第２ゲート絶縁層２２が存在
し、第１コントロールゲート２０の側面とワードゲート
１４との間には絶縁層２４が存在する。同様に、第２コ
ントロールゲート３０の底部と半導体基板１０との間に
は、第２ゲート絶縁層２２が存在し、第２コントロール
ゲート３０の側面とワードゲート１４との間には絶縁層
２４が存在する。そして、隣り合うメモリセルの、対向
するコントロールゲート２０とコントロールゲート３０
との間の半導体基板１０には、ソース領域またはドレイ
ン領域を構成する不純物層１６，１８が形成されてい
る。
【０００５】このように、ひとつのメモリセル１００
は、ワードゲート１４の側面に２つのMONOS型メモリ素
子を有する。また、これらの２つのMONOS型メモリ素子
は独立に制御される。したがって、ひとつのメモリセル
１００は、２ビットの情報を記憶することができる。
は、ワードゲート１４の側面に２つのMONOS型メモリ素
子を有する。また、これらの２つのMONOS型メモリ素子
は独立に制御される。したがって、ひとつのメモリセル
１００は、２ビットの情報を記憶することができる。
【０００６】本発明の目的は、複数の電荷蓄積領域を有
するMONOS型の不揮発性記憶装置の製造方法を提供する
ことにある。
するMONOS型の不揮発性記憶装置の製造方法を提供する
ことにある。
【０００７】
【課題を解決するための手段】本発明の一実施例による
不揮発性記憶装置の製造方法は、半導体層の上方に、第
１絶縁層を形成する工程、前記第１絶縁層の上方に、第
１導電層を形成する工程、前記第１導電層の上方に、ス
トッパ層を形成する工程、前記ストッパ層と前記第１導
電層とをパターニングする工程、前記半導体層の上方と
前記第１導電層の両側面とに、第１酸化シリコン層、窒
化シリコン層および第２酸化シリコン層から構成される
ＯＮＯ膜を形成する工程、前記ＯＮＯ膜の上方に、第２
導電層を形成する工程、前記第２導電層を異方性エッチ
ングした後、該第２導電層を等方性エッチングすること
により、前記第１導電層の両側面に、前記ＯＮＯ膜を介
してサイドウォール状のコントロールゲートを形成する
工程、ソース領域またはドレイン領域となる不純物層を
前記半導体層内に形成する工程、全面に第２絶縁層を形
成する工程、前記ストッパ層が露出するように、前記第
２絶縁層を研磨する工程、前記ストッパ層を除去する工
程、前記第１導電層をパターニングして、ワードゲート
を形成する工程、を含む。
不揮発性記憶装置の製造方法は、半導体層の上方に、第
１絶縁層を形成する工程、前記第１絶縁層の上方に、第
１導電層を形成する工程、前記第１導電層の上方に、ス
トッパ層を形成する工程、前記ストッパ層と前記第１導
電層とをパターニングする工程、前記半導体層の上方と
前記第１導電層の両側面とに、第１酸化シリコン層、窒
化シリコン層および第２酸化シリコン層から構成される
ＯＮＯ膜を形成する工程、前記ＯＮＯ膜の上方に、第２
導電層を形成する工程、前記第２導電層を異方性エッチ
ングした後、該第２導電層を等方性エッチングすること
により、前記第１導電層の両側面に、前記ＯＮＯ膜を介
してサイドウォール状のコントロールゲートを形成する
工程、ソース領域またはドレイン領域となる不純物層を
前記半導体層内に形成する工程、全面に第２絶縁層を形
成する工程、前記ストッパ層が露出するように、前記第
２絶縁層を研磨する工程、前記ストッパ層を除去する工
程、前記第１導電層をパターニングして、ワードゲート
を形成する工程、を含む。
【０００８】
【発明の実施の形態】１．不揮発性記憶装置の構造
図１は、本実施の形態に係る製造方法によって得られた
不揮発性記憶装置を含む半導体装置のレイアウトを示す
平面図である。半導体装置は、メモリ領域１０００を含
む。
不揮発性記憶装置を含む半導体装置のレイアウトを示す
平面図である。半導体装置は、メモリ領域１０００を含
む。
【０００９】メモリ領域１０００には、MONOS型不揮発
性記憶装置（以下、「メモリセル」という）１００が複
数の行および列に格子状に配列されている。メモリ領域
１０００には、第１のブロックＢ１と、それに隣り合う
他のブロックＢ０，Ｂ２の一部とが示されている。ブロ
ックＢ０，Ｂ２は、ブロックＢ１を反転させた構成とな
る。
性記憶装置（以下、「メモリセル」という）１００が複
数の行および列に格子状に配列されている。メモリ領域
１０００には、第１のブロックＢ１と、それに隣り合う
他のブロックＢ０，Ｂ２の一部とが示されている。ブロ
ックＢ０，Ｂ２は、ブロックＢ１を反転させた構成とな
る。
【００１０】ブロックＢ１とそれに隣り合うブロックＢ
０，Ｂ２との間の一部領域には、素子分離領域３００が
形成されている。各ブロックにおいては、Ｘ方向（行方
向）に延びる複数のワード線５０（ＷＬ）と、Ｙ方向
（列方向）に延びる複数のビット線６０（ＢＬ）とが設
けられている。一本のワード線５０は、Ｘ方向に配列さ
れた複数のワードゲート１４ａに接続されている。ビッ
ト線６０は不純物層１６，１８によって構成されてい
る。
０，Ｂ２との間の一部領域には、素子分離領域３００が
形成されている。各ブロックにおいては、Ｘ方向（行方
向）に延びる複数のワード線５０（ＷＬ）と、Ｙ方向
（列方向）に延びる複数のビット線６０（ＢＬ）とが設
けられている。一本のワード線５０は、Ｘ方向に配列さ
れた複数のワードゲート１４ａに接続されている。ビッ
ト線６０は不純物層１６，１８によって構成されてい
る。
【００１１】第１および第２コントロールゲート２０，
３０を構成する導電層４０は、各不純物層１６，１８を
囲むように形成されている。すなわち、第１，第２コン
トロールゲート２０，３０は、それぞれＹ方向に延びて
おり、１組の第１，第２コントロールゲート２０，３０
の一方の端部は、Ｘ方向に延びる導電層によって互いに
接続されている。また、１組の第１，第２コントロール
ゲート２０，３０の他方の端部はともに１つの共通コン
タクト部２００に接続されている。したがって、導電層
４０は、メモリセルのコントロールゲートの機能と、Ｙ
方向に配列された各コントロールゲートを接続する配線
としての機能とを有する。
３０を構成する導電層４０は、各不純物層１６，１８を
囲むように形成されている。すなわち、第１，第２コン
トロールゲート２０，３０は、それぞれＹ方向に延びて
おり、１組の第１，第２コントロールゲート２０，３０
の一方の端部は、Ｘ方向に延びる導電層によって互いに
接続されている。また、１組の第１，第２コントロール
ゲート２０，３０の他方の端部はともに１つの共通コン
タクト部２００に接続されている。したがって、導電層
４０は、メモリセルのコントロールゲートの機能と、Ｙ
方向に配列された各コントロールゲートを接続する配線
としての機能とを有する。
【００１２】単一のメモリセル１００は、１つのワード
ゲート１４ａと、第１，第２コントロールゲート２０，
３０と、不純物層１６，１８とを含む。第１，第２コン
トロールゲート２０，３０は、ワードゲート１４ａの両
側に形成されている。不純物層１６，１８は、コントロ
ールゲート２０，３０の外側に形成されている。そし
て、不純物層１６，１８は、それぞれ隣り合うメモリセ
ル１００によって共有される。
ゲート１４ａと、第１，第２コントロールゲート２０，
３０と、不純物層１６，１８とを含む。第１，第２コン
トロールゲート２０，３０は、ワードゲート１４ａの両
側に形成されている。不純物層１６，１８は、コントロ
ールゲート２０，３０の外側に形成されている。そし
て、不純物層１６，１８は、それぞれ隣り合うメモリセ
ル１００によって共有される。
【００１３】Ｙ方向に互いに隣り合う不純物層１６であ
って、ブロックＢ１に形成された不純物層１６とブロッ
クＢ２に形成された不純物層１６とは、半導体基板内に
形成されたコンタクト用不純物層４００によって互いに
電気的に接続されている。このコンタクト用不純物層４
００は、不純物層１６に対し、コントロールゲートの共
通コンタクト部２００とは反対側に形成される。
って、ブロックＢ１に形成された不純物層１６とブロッ
クＢ２に形成された不純物層１６とは、半導体基板内に
形成されたコンタクト用不純物層４００によって互いに
電気的に接続されている。このコンタクト用不純物層４
００は、不純物層１６に対し、コントロールゲートの共
通コンタクト部２００とは反対側に形成される。
【００１４】このコンタクト用不純物層４００上には、
コンタクト３５０が形成されている。不純物層１６によ
って構成されたビット線６０は、このコンタクト３５０
によって、上層の配線層に電気的に接続される。
コンタクト３５０が形成されている。不純物層１６によ
って構成されたビット線６０は、このコンタクト３５０
によって、上層の配線層に電気的に接続される。
【００１５】同様に、Ｙ方向に互いに隣り合う２つの不
純物層１８であって、ブロックＢ１に形成された不純物
層１８とブロックＢ０に形成された不純物層１８とは、
共通コンタクト部２００が配置されていない側におい
て、コンタクト用不純物層４００によって互いに電気的
に接続されている。図１からわかるように、１つのブロ
ックにおいて、複数の共通コンタクト部２００の平面レ
イアウトは、不純物層１６と不純物層１８とで交互に異
なる側に形成され、千鳥配置となる。また、１つのブロ
ックに対し、複数のコンタクト用不純物層４００の平面
レイアウトは、不純物層１６と不純物層１８とで交互に
異なる側に形成され、千鳥配置となる。
純物層１８であって、ブロックＢ１に形成された不純物
層１８とブロックＢ０に形成された不純物層１８とは、
共通コンタクト部２００が配置されていない側におい
て、コンタクト用不純物層４００によって互いに電気的
に接続されている。図１からわかるように、１つのブロ
ックにおいて、複数の共通コンタクト部２００の平面レ
イアウトは、不純物層１６と不純物層１８とで交互に異
なる側に形成され、千鳥配置となる。また、１つのブロ
ックに対し、複数のコンタクト用不純物層４００の平面
レイアウトは、不純物層１６と不純物層１８とで交互に
異なる側に形成され、千鳥配置となる。
【００１６】次に図２を参照しながら、半導体装置の断
面構造について説明する。図２は、図１のＡ−Ａ線に沿
った断面図である。
面構造について説明する。図２は、図１のＡ−Ａ線に沿
った断面図である。
【００１７】メモリ領域１０００において、メモリセル
１００は、ワードゲート１４ａと、不純物層１６，１８
と、第１コントロールゲート２０と、第２のコントロー
ルゲート３０とを含む。ワードゲート１４ａは、半導体
基板１０の上方に第１ゲート絶縁層１２を介して形成さ
れている。不純物層１６，１８は、半導体基板１０内に
形成されている。各不純物層は、ソース領域またはドレ
イン領域となる。また、不純物層１６，１８上には、シ
リサイド層９２が形成されている。
１００は、ワードゲート１４ａと、不純物層１６，１８
と、第１コントロールゲート２０と、第２のコントロー
ルゲート３０とを含む。ワードゲート１４ａは、半導体
基板１０の上方に第１ゲート絶縁層１２を介して形成さ
れている。不純物層１６，１８は、半導体基板１０内に
形成されている。各不純物層は、ソース領域またはドレ
イン領域となる。また、不純物層１６，１８上には、シ
リサイド層９２が形成されている。
【００１８】第１および第２のコントロールゲート２
０，３０は、ワードゲート１４ａの両側に沿ってそれぞ
れ形成されている。第１コントロールゲート２０は、半
導体基板１０の上方に第２ゲート絶縁層２２を介して形
成され、かつ、ワードゲート１４ａの一方の側面に対し
てサイド絶縁層２４を介して形成されている。同様に、
第２コントロールゲート３０は、半導体基板１０の上方
に第２ゲート絶縁層２２を介して形成され、かつ、ワー
ドゲート１４ａの他方の側面に対してサイド絶縁層２４
を介して形成されている。各々のコントロールゲートの
断面形状は、従来のＭＯＳトランジスタにおけるサイド
ウォール絶縁層の断面構造と同様となる。
０，３０は、ワードゲート１４ａの両側に沿ってそれぞ
れ形成されている。第１コントロールゲート２０は、半
導体基板１０の上方に第２ゲート絶縁層２２を介して形
成され、かつ、ワードゲート１４ａの一方の側面に対し
てサイド絶縁層２４を介して形成されている。同様に、
第２コントロールゲート３０は、半導体基板１０の上方
に第２ゲート絶縁層２２を介して形成され、かつ、ワー
ドゲート１４ａの他方の側面に対してサイド絶縁層２４
を介して形成されている。各々のコントロールゲートの
断面形状は、従来のＭＯＳトランジスタにおけるサイド
ウォール絶縁層の断面構造と同様となる。
【００１９】第２ゲート絶縁層２２は、ＯＮＯ膜であ
る。具体的には、第２ゲート絶縁層２２は、ボトム酸化
シリコン層（第１酸化シリコン層）２２ａ、窒化シリコ
ン層２２ｂ、トップ酸化シリコン層（第２酸化シリコン
層）２２ｃの積層膜である。
る。具体的には、第２ゲート絶縁層２２は、ボトム酸化
シリコン層（第１酸化シリコン層）２２ａ、窒化シリコ
ン層２２ｂ、トップ酸化シリコン層（第２酸化シリコン
層）２２ｃの積層膜である。
【００２０】第１酸化シリコン層２２ａは、チャネル領
域と電荷蓄積領域との間に電位障壁（potential barri
er）を形成する。
域と電荷蓄積領域との間に電位障壁（potential barri
er）を形成する。
【００２１】窒化シリコン層２２ｂは、キャリア（たと
えば電子）をトラップする電荷蓄積領域として機能す
る。
えば電子）をトラップする電荷蓄積領域として機能す
る。
【００２２】第２酸化シリコン層２２ｃは、コントロー
ルゲートと電荷蓄積領域との間に電位障壁（potential
barrier）を形成する。
ルゲートと電荷蓄積領域との間に電位障壁（potential
barrier）を形成する。
【００２３】サイド絶縁層２４は、ＯＮＯ膜である。具
体的には、サイド絶縁層２４は、第１酸化シリコン層２
４ａ、窒化シリコン層２４ｂ、第２酸化シリコン層２４
ｃの積層膜である。サイド絶縁層２４は、ワードゲート
１４ａと、コントロールゲート２０，３０とをそれぞれ
電気的に分離させる。また、サイド絶縁層２４におい
て、少なくとも第１酸化シリコン層２４ａの上端は、ワ
ードゲート１４ａと第１，第２コントロールゲート２
０，３０とのショートを防ぐために、コントロールゲー
ト２０，３０の上端に比べ、半導体基板１０に対して上
方に位置している。
体的には、サイド絶縁層２４は、第１酸化シリコン層２
４ａ、窒化シリコン層２４ｂ、第２酸化シリコン層２４
ｃの積層膜である。サイド絶縁層２４は、ワードゲート
１４ａと、コントロールゲート２０，３０とをそれぞれ
電気的に分離させる。また、サイド絶縁層２４におい
て、少なくとも第１酸化シリコン層２４ａの上端は、ワ
ードゲート１４ａと第１，第２コントロールゲート２
０，３０とのショートを防ぐために、コントロールゲー
ト２０，３０の上端に比べ、半導体基板１０に対して上
方に位置している。
【００２４】サイド絶縁層２４と第２ゲート絶縁層２２
とは、同一の成膜工程で形成され、それぞれの層構造は
等しくなる。
とは、同一の成膜工程で形成され、それぞれの層構造は
等しくなる。
【００２５】そして、隣り合うメモリセル１００におい
て、隣り合う第１コントロールゲート２０と第２コント
ロールゲート３０との間には、絶縁層７０が形成され
る。この絶縁層７０は、少なくともコントロールゲート
２０，３０が露出しないようにこれらを覆っている。さ
らに、絶縁層７０の上面は、ワードゲート１４ａの上面
より半導体基板１０に対して上方に位置している。絶縁
層７０をこのように形成することで、第１，第２コント
ロールゲート２０，３０と、ワードゲート１４ａおよび
ワード線５０との電気的分離をより確実に行うことがで
きる。
て、隣り合う第１コントロールゲート２０と第２コント
ロールゲート３０との間には、絶縁層７０が形成され
る。この絶縁層７０は、少なくともコントロールゲート
２０，３０が露出しないようにこれらを覆っている。さ
らに、絶縁層７０の上面は、ワードゲート１４ａの上面
より半導体基板１０に対して上方に位置している。絶縁
層７０をこのように形成することで、第１，第２コント
ロールゲート２０，３０と、ワードゲート１４ａおよび
ワード線５０との電気的分離をより確実に行うことがで
きる。
【００２６】メモリセル１００などが形成された半導体
基板１０上には、層間絶縁層７２が形成されている。 ２．不揮発性記憶装置の製造方法 次に、図３〜図１３を参照しながら、本実施の形態に係
る不揮発性記憶装置の製造方法について説明する。各断
面図は、図１のＡ−Ａ線に沿った部分に対応する。図３
〜図１３において、図１，図２で示す部分と実質的に同
一の部分には同一の符号を付し、重複する記載は省略す
る。
基板１０上には、層間絶縁層７２が形成されている。 ２．不揮発性記憶装置の製造方法 次に、図３〜図１３を参照しながら、本実施の形態に係
る不揮発性記憶装置の製造方法について説明する。各断
面図は、図１のＡ−Ａ線に沿った部分に対応する。図３
〜図１３において、図１，図２で示す部分と実質的に同
一の部分には同一の符号を付し、重複する記載は省略す
る。
【００２７】（１）まず、半導体基板１０の表面に、ト
レンチアイソレーション法によって素子分離領域３００
（図１参照）を形成する。次いで、チャネルドープとし
てＰ型不純物をイオン注入することにより、半導体基板
１０内に不純物層１７ａを形成する。その後、Ｎ型不純
物をイオン注入することにより、コンタクト用不純物層
４００（図１参照）を半導体基板１０内に形成する。
レンチアイソレーション法によって素子分離領域３００
（図１参照）を形成する。次いで、チャネルドープとし
てＰ型不純物をイオン注入することにより、半導体基板
１０内に不純物層１７ａを形成する。その後、Ｎ型不純
物をイオン注入することにより、コンタクト用不純物層
４００（図１参照）を半導体基板１０内に形成する。
【００２８】次いで、半導体基板１０の表面に、ゲート
絶縁層となる絶縁層１２０を形成する。次いで、ワード
ゲート１４ａになるゲート層（第１導電層）１４０を絶
縁層１２０上に堆積する。ゲート層１４０はドープトポ
リシリコンからなる。次いで、後のＣＭＰ工程における
ストッパ層Ｓ１００をゲート層１４０上に形成する。ス
トッパ層Ｓ１００は、窒化シリコン層からなる。
絶縁層となる絶縁層１２０を形成する。次いで、ワード
ゲート１４ａになるゲート層（第１導電層）１４０を絶
縁層１２０上に堆積する。ゲート層１４０はドープトポ
リシリコンからなる。次いで、後のＣＭＰ工程における
ストッパ層Ｓ１００をゲート層１４０上に形成する。ス
トッパ層Ｓ１００は、窒化シリコン層からなる。
【００２９】（２）次いで、レジスト層（図示しない）
を形成する。次いで、このレジスト層をマスクとしてス
トッパ層Ｓ１００をパターニングする。その後、パター
ニングされたストッパ層をマスクとして、ゲート層１４
０をエッチングする。図４に示すように、ゲート層１４
０がパターニングされゲート層１４０ａとなる。
を形成する。次いで、このレジスト層をマスクとしてス
トッパ層Ｓ１００をパターニングする。その後、パター
ニングされたストッパ層をマスクとして、ゲート層１４
０をエッチングする。図４に示すように、ゲート層１４
０がパターニングされゲート層１４０ａとなる。
【００３０】パターニング後の様子を平面的に示したの
が図５である。このパターニングによって、メモリ領域
１０００内のゲート層１４０およびストッパ層Ｓ１００
の積層体には、開口部１６０，１８０が設けられる。開
口部１６０，１８０は、後のイオン注入によって不純物
層１６，１８が形成される領域にほぼ対応している。そ
して、後の工程で、開口部１６０，１８０の側面に沿っ
てサイド絶縁層とコントロールゲートとが形成される。
が図５である。このパターニングによって、メモリ領域
１０００内のゲート層１４０およびストッパ層Ｓ１００
の積層体には、開口部１６０，１８０が設けられる。開
口部１６０，１８０は、後のイオン注入によって不純物
層１６，１８が形成される領域にほぼ対応している。そ
して、後の工程で、開口部１６０，１８０の側面に沿っ
てサイド絶縁層とコントロールゲートとが形成される。
【００３１】次いで、図４に示すように、パンチスルー
防止用のＰ型不純物をイオン注入することにより、半導
体基板１０内に、不純物層１７ｂを形成する。
防止用のＰ型不純物をイオン注入することにより、半導
体基板１０内に、不純物層１７ｂを形成する。
【００３２】（３）次いで、フッ酸を用いて半導体基板
の表面を洗浄する。これにより、露出していた絶縁層１
２０が除去される。次に、図６に示すように、第１酸化
シリコン層２２０ａを熱酸化法により成膜する。熱酸化
膜は半導体基板１０とゲート層１４０ａとの露出面に形
成される。尚、第１酸化シリコン層２２０ａの形成にＣ
ＶＤ法を用いてもよい。
の表面を洗浄する。これにより、露出していた絶縁層１
２０が除去される。次に、図６に示すように、第１酸化
シリコン層２２０ａを熱酸化法により成膜する。熱酸化
膜は半導体基板１０とゲート層１４０ａとの露出面に形
成される。尚、第１酸化シリコン層２２０ａの形成にＣ
ＶＤ法を用いてもよい。
【００３３】次に、第１酸化シリコン層２２０ａに対し
アニール処理を施す。このアニール処理は、ＮＨ3ガス
を含む雰囲気で行なわれる。この前処理により、第１酸
化シリコン層２２０ａ上に窒化シリコン層２２０ｂを均
一に堆積し易くなる。その後、窒化シリコン層２２０ｂ
を、ＣＶＤ法によって成膜することができる。
アニール処理を施す。このアニール処理は、ＮＨ3ガス
を含む雰囲気で行なわれる。この前処理により、第１酸
化シリコン層２２０ａ上に窒化シリコン層２２０ｂを均
一に堆積し易くなる。その後、窒化シリコン層２２０ｂ
を、ＣＶＤ法によって成膜することができる。
【００３４】次に、第２酸化シリコン層２２０ｃを、Ｃ
ＶＤ法、具体的には高温酸化法（ＨＴＯ：High Tempera
ture Oxidation）で形成する。第２酸化シリコン層２２
０ｃは、ＩＳＳＧ（In-situ Steam Generation）処理を
用いて成膜することもできる。ＩＳＳＧ処理によって成
膜された膜は緻密である。ＩＳＳＧ処理によって成膜し
た場合、後述するＯＮＯ膜を緻密化するためのアニール
処理を省略することができる。
ＶＤ法、具体的には高温酸化法（ＨＴＯ：High Tempera
ture Oxidation）で形成する。第２酸化シリコン層２２
０ｃは、ＩＳＳＧ（In-situ Steam Generation）処理を
用いて成膜することもできる。ＩＳＳＧ処理によって成
膜された膜は緻密である。ＩＳＳＧ処理によって成膜し
た場合、後述するＯＮＯ膜を緻密化するためのアニール
処理を省略することができる。
【００３５】なお、上記工程において、窒化シリコン層
２２０ｂと第２酸化シリコン層２２０ｃとを同一の炉内
で成膜することにより、出炉による界面の汚染を防止す
ることができる。これにより、均質なＯＮＯ膜を形成す
ることができるため、安定した電気特性を有するメモリ
セル１００が得られる。また、界面の汚染を除去するた
めの洗浄工程が不要となるため、工程数の削減を図るこ
とができる。
２２０ｂと第２酸化シリコン層２２０ｃとを同一の炉内
で成膜することにより、出炉による界面の汚染を防止す
ることができる。これにより、均質なＯＮＯ膜を形成す
ることができるため、安定した電気特性を有するメモリ
セル１００が得られる。また、界面の汚染を除去するた
めの洗浄工程が不要となるため、工程数の削減を図るこ
とができる。
【００３６】これらの各層を成膜した後、たとえばウエ
ット酸化またはＬＭＰ酸化によるアニール処理を行い、
各層を緻密化することが好ましい。
ット酸化またはＬＭＰ酸化によるアニール処理を行い、
各層を緻密化することが好ましい。
【００３７】本実施の形態においては、ＯＮＯ膜２２０
は、後のパターニングによって、第２ゲート絶縁層２２
およびサイド絶縁層２４となる（図２参照）。
は、後のパターニングによって、第２ゲート絶縁層２２
およびサイド絶縁層２４となる（図２参照）。
【００３８】（４）図７に示すように、ドープトポリシ
リコン層（第２導電層）２３０を、第２酸化シリコン層
２２０ｃ上に形成する。ドープトポリシリコン層２３０
は、後にエッチングされて、コントロールゲート２０，
３０を構成する導電層４０（図１参照）となる。
リコン層（第２導電層）２３０を、第２酸化シリコン層
２２０ｃ上に形成する。ドープトポリシリコン層２３０
は、後にエッチングされて、コントロールゲート２０，
３０を構成する導電層４０（図１参照）となる。
【００３９】（５）次いで、図８に示すように、ストッ
パ層Ｓ１００の上方の第２酸化シリコン層２２０ｃが露
出する程度まで、ドープトポリシリコン層２３０を等方
性エッチングする。これにより、ゲート層１４０ａとス
トッパ層Ｓ１００との側壁に、ドープトポリシリコン層
２０ａ，３０ａが形成される。この等方性エッチング
は、たとえば、ＩＣＰ（Inductive Coupled Plasma）方
式により行なわれる。エッチングガスはＣＦ4を含む。
また、この等方性エッチングは、ドープトポリシリコン
層２３０と第２酸化シリコン層２２０ｃとの選択比、す
なわち、ドープトポリシリコンのエッチング速度と第２
酸化シリコン層のエッチング速度とが、ほぼ等しい条件
で行なわれることが好ましい。
パ層Ｓ１００の上方の第２酸化シリコン層２２０ｃが露
出する程度まで、ドープトポリシリコン層２３０を等方
性エッチングする。これにより、ゲート層１４０ａとス
トッパ層Ｓ１００との側壁に、ドープトポリシリコン層
２０ａ，３０ａが形成される。この等方性エッチング
は、たとえば、ＩＣＰ（Inductive Coupled Plasma）方
式により行なわれる。エッチングガスはＣＦ4を含む。
また、この等方性エッチングは、ドープトポリシリコン
層２３０と第２酸化シリコン層２２０ｃとの選択比、す
なわち、ドープトポリシリコンのエッチング速度と第２
酸化シリコン層のエッチング速度とが、ほぼ等しい条件
で行なわれることが好ましい。
【００４０】（６）次いで、図９に示すように、ドープ
トポリシリコン層２０ａ，３０ａを全面的に異方性エッ
チングする。これにより、メモリ領域１０００の開口部
１６０，１８０（図５参照）の側面に沿って、第１およ
び第２コントロールゲート２０，３０が形成される。こ
こで図９に示すように、形成されるコントロールゲート
２０，３０の高さが、ゲート層１４０ａの高さよりも小
さくなるまで異方性エッチングを行なう。この異方性エ
ッチングは、たとえば、ＩＣＰ（Inductive Coupled Pl
asma）方式により行なわれる。エッチングガスはＨＢｒ
とＯ2とを含む。エッチングガスにＣｌ2とＯ2とを含む
ガスを用いても良い。また、この異方性エッチングは、
ドープトポリシリコン層２０ａ，３０ａと第２酸化シリ
コン層２２０ｃとの選択比、すなわち、第２酸化シリコ
ン層のエッチング速度に対するドープトポリシリコンの
エッチング速度が、１０〜１００で行なわれることが好
ましく、５０〜１００で行なわれることがより好まし
い。
トポリシリコン層２０ａ，３０ａを全面的に異方性エッ
チングする。これにより、メモリ領域１０００の開口部
１６０，１８０（図５参照）の側面に沿って、第１およ
び第２コントロールゲート２０，３０が形成される。こ
こで図９に示すように、形成されるコントロールゲート
２０，３０の高さが、ゲート層１４０ａの高さよりも小
さくなるまで異方性エッチングを行なう。この異方性エ
ッチングは、たとえば、ＩＣＰ（Inductive Coupled Pl
asma）方式により行なわれる。エッチングガスはＨＢｒ
とＯ2とを含む。エッチングガスにＣｌ2とＯ2とを含む
ガスを用いても良い。また、この異方性エッチングは、
ドープトポリシリコン層２０ａ，３０ａと第２酸化シリ
コン層２２０ｃとの選択比、すなわち、第２酸化シリコ
ン層のエッチング速度に対するドープトポリシリコンの
エッチング速度が、１０〜１００で行なわれることが好
ましく、５０〜１００で行なわれることがより好まし
い。
【００４１】しかしながら、このエッチングが終了した
時点で、コントロールゲートに角状部２８が形成される
場合がある。この角状部２８は、エッチング除去物が、
コントロールゲート２０，３０に再付着して形成された
ものと考えられる。
時点で、コントロールゲートに角状部２８が形成される
場合がある。この角状部２８は、エッチング除去物が、
コントロールゲート２０，３０に再付着して形成された
ものと考えられる。
【００４２】（７）次いで、図１０に示すように、第１
および第２コントロールゲート２０，３０を等方性エッ
チングする。これにより、角状部２８が除去される。こ
の等方性エッチングは、例えばＣＤＥ（Chemical Dry E
tching）方式により、エッチングガスにＣＦ4等のフッ
化物含有ガスを用いて行なう。また、この等方性エッチ
ングは、ドープトポリシリコン層２０，３０と第２酸化
シリコン層２２０ｃとの選択比、すなわち、第２酸化シ
リコン層のエッチング速度に対するドープトポリシリコ
ンのエッチング速度が、３〜１０で行なわれることが好
ましく、５〜１０で行なわれることがより好ましい。
および第２コントロールゲート２０，３０を等方性エッ
チングする。これにより、角状部２８が除去される。こ
の等方性エッチングは、例えばＣＤＥ（Chemical Dry E
tching）方式により、エッチングガスにＣＦ4等のフッ
化物含有ガスを用いて行なう。また、この等方性エッチ
ングは、ドープトポリシリコン層２０，３０と第２酸化
シリコン層２２０ｃとの選択比、すなわち、第２酸化シ
リコン層のエッチング速度に対するドープトポリシリコ
ンのエッチング速度が、３〜１０で行なわれることが好
ましく、５〜１０で行なわれることがより好ましい。
【００４３】前記（５）〜（７）の工程により、図１０
に示すように、サイドウォール状の第１および第２コン
トロールゲート２０，３０が得られる。上記工程による
利点は以下の通りである。
に示すように、サイドウォール状の第１および第２コン
トロールゲート２０，３０が得られる。上記工程による
利点は以下の通りである。
【００４４】前記（６）および（７）の工程において、
第１および第２コントロールゲート２０，３０を異方性
エッチングした後、等方性エッチングすることにより、
第１および第２コントロールゲート２０，３０の形状を
容易に改善することができる。この理由を以下に説明す
る。図９に示したように、前記（６）の工程における異
方性エッチングが終了した時点で、コントロールゲート
に角状部２８が形成される場合がある。この角状部２８
がワード線５０と接触することにより、コントロールゲ
ート２０，３０とワードゲート１４ａとが導通するおそ
れがある。これに対し本実施の形態によれば、前記
（７）の工程における等方性エッチングにて、角状部２
８は除去される。これにより、コントロールゲートの形
状を容易に改善することができる。
第１および第２コントロールゲート２０，３０を異方性
エッチングした後、等方性エッチングすることにより、
第１および第２コントロールゲート２０，３０の形状を
容易に改善することができる。この理由を以下に説明す
る。図９に示したように、前記（６）の工程における異
方性エッチングが終了した時点で、コントロールゲート
に角状部２８が形成される場合がある。この角状部２８
がワード線５０と接触することにより、コントロールゲ
ート２０，３０とワードゲート１４ａとが導通するおそ
れがある。これに対し本実施の形態によれば、前記
（７）の工程における等方性エッチングにて、角状部２
８は除去される。これにより、コントロールゲートの形
状を容易に改善することができる。
【００４５】次いで、図１０に示すように、Ｎ型不純物
をイオン注入することにより、半導体基板１０内に、不
純物層１９を形成する。
をイオン注入することにより、半導体基板１０内に、不
純物層１９を形成する。
【００４６】（８）次に、メモリ領域１０００におい
て、酸化シリコンまたは窒化酸化シリコンなどの絶縁層
（図示しない）を全面的に形成する。次いで、この絶縁
層を異方性エッチングすることにより、図１１に示すよ
うに、コントロールゲート２０，３０上に絶縁層１５２
が残存させられる。さらに、このエッチングによって、
後の工程でシリサイド層が形成される領域に堆積された
絶縁層は除去され、半導体基板が露出する。
て、酸化シリコンまたは窒化酸化シリコンなどの絶縁層
（図示しない）を全面的に形成する。次いで、この絶縁
層を異方性エッチングすることにより、図１１に示すよ
うに、コントロールゲート２０，３０上に絶縁層１５２
が残存させられる。さらに、このエッチングによって、
後の工程でシリサイド層が形成される領域に堆積された
絶縁層は除去され、半導体基板が露出する。
【００４７】次いで、図１１に示すように、Ｎ型不純物
をイオン注入することにより、半導体基板１０内に、不
純物層１６，１８を形成する。
をイオン注入することにより、半導体基板１０内に、不
純物層１６，１８を形成する。
【００４８】次いで、シリサイド形成用の金属を全面的
に堆積させる。シリサイド形成用の金属とは、例えば、
チタンやコバルトである。その後、半導体基板の上に形
成された金属をシリサイド化反応させることにより、半
導体基板の露出面にシリサイド層９２を形成させる。次
いで、メモリ領域１０００において、酸化シリコンまた
は窒化酸化シリコンなどの絶縁層７０を全面的に形成す
る。絶縁層７０は、ストッパ層Ｓ１００を覆うように形
成される。
に堆積させる。シリサイド形成用の金属とは、例えば、
チタンやコバルトである。その後、半導体基板の上に形
成された金属をシリサイド化反応させることにより、半
導体基板の露出面にシリサイド層９２を形成させる。次
いで、メモリ領域１０００において、酸化シリコンまた
は窒化酸化シリコンなどの絶縁層７０を全面的に形成す
る。絶縁層７０は、ストッパ層Ｓ１００を覆うように形
成される。
【００４９】（９）図１２に示すように、絶縁層７０を
ＣＭＰ法により、ストッパ層Ｓ１００が露出するまで研
磨し、絶縁層７０を平坦化する。この研磨によって、対
向するコントロールゲート２０，３０の間に絶縁層７０
が残される。
ＣＭＰ法により、ストッパ層Ｓ１００が露出するまで研
磨し、絶縁層７０を平坦化する。この研磨によって、対
向するコントロールゲート２０，３０の間に絶縁層７０
が残される。
【００５０】（１０）ストッパ層Ｓ１００を熱りん酸で
除去する。この結果、少なくともゲート層１４０ａの上
面が露出する。その後、全面的にドープトポリシリコン
層を堆積させる。
除去する。この結果、少なくともゲート層１４０ａの上
面が露出する。その後、全面的にドープトポリシリコン
層を堆積させる。
【００５１】次いで、図１３に示すように、前記ドープ
トポリシリコン層上にパターニングされたレジスト層Ｒ
１００を形成する。レジスト層Ｒ１００をマスクとし
て、前記ドープトポリシリコン層をパターニングするこ
とにより、ワード線５０が形成される。
トポリシリコン層上にパターニングされたレジスト層Ｒ
１００を形成する。レジスト層Ｒ１００をマスクとし
て、前記ドープトポリシリコン層をパターニングするこ
とにより、ワード線５０が形成される。
【００５２】引き続き、レジスト層Ｒ１００をマスクと
して、ゲート層１４０ａのエッチングが行われる。この
エッチングにより、ワード線５０が上方に形成されない
ゲート層１４０ａが除去される。その結果、アレイ状に
配列したワードゲート１４ａを形成することができる。
ゲート層１４０ａの除去領域は、後に形成されるＰ型不
純物層（素子分離用不純物層）１５の領域と対応する
（図１参照）。
して、ゲート層１４０ａのエッチングが行われる。この
エッチングにより、ワード線５０が上方に形成されない
ゲート層１４０ａが除去される。その結果、アレイ状に
配列したワードゲート１４ａを形成することができる。
ゲート層１４０ａの除去領域は、後に形成されるＰ型不
純物層（素子分離用不純物層）１５の領域と対応する
（図１参照）。
【００５３】尚、このエッチング工程では、第１，第２
のコントロールゲート２０、３０をなす導電層４０は、
絶縁層７０で覆われているために、エッチングされずに
残る。
のコントロールゲート２０、３０をなす導電層４０は、
絶縁層７０で覆われているために、エッチングされずに
残る。
【００５４】次いで、Ｐ型不純物を半導体基板１０に全
面的にドープする。これにより、Ｙ方向におけるワード
ゲート１４ａの相互間の領域にＰ型不純物層（素子分離
用不純物層）１５（図１参照）が形成される。このＰ型
不純物層１５によって、不揮発性半導体記憶装置１００
相互の素子分離がより確実に行われる。
面的にドープする。これにより、Ｙ方向におけるワード
ゲート１４ａの相互間の領域にＰ型不純物層（素子分離
用不純物層）１５（図１参照）が形成される。このＰ型
不純物層１５によって、不揮発性半導体記憶装置１００
相互の素子分離がより確実に行われる。
【００５５】以上の工程により、図１、図２に示す半導
体装置を製造することができる。
体装置を製造することができる。
【００５６】以上、本発明の一実施の形態について述べ
たが、本発明はこれに限定されず、本発明の要旨の範囲
内で種々の態様をとりうる。たとえば、上記実施の形態
では、半導体層としてバルク状の半導体基板を用いた
が、ＳＯＩ基板の半導体層を用いてもよい。
たが、本発明はこれに限定されず、本発明の要旨の範囲
内で種々の態様をとりうる。たとえば、上記実施の形態
では、半導体層としてバルク状の半導体基板を用いた
が、ＳＯＩ基板の半導体層を用いてもよい。
【図１】半導体装置のレイアウトを模式的に示す平面図
である。
である。
【図２】図１のＡ−Ａ線に沿った部分を模式的に示す断
面図である。
面図である。
【図３】本発明の一実施形態における一工程を示す図で
ある。
ある。
【図４】本発明の一実施形態における一工程を示す図で
ある。
ある。
【図５】本発明の一実施形態における一工程を示す図で
ある。
ある。
【図６】本発明の一実施形態における一工程を示す図で
ある。
ある。
【図７】本発明の一実施形態における一工程を示す図で
ある。
ある。
【図８】本発明の一実施形態における一工程を示す図で
ある。
ある。
【図９】本発明の一実施形態における一工程を示す図で
ある。
ある。
【図１０】本発明の一実施形態における一工程を示す図
である。
である。
【図１１】本発明の一実施形態における一工程を示す図
である。
である。
【図１２】本発明の一実施形態における一工程を示す図
である。
である。
【図１３】本発明の一実施形態における一工程を示す図
である。
である。
【図１４】公知のMONOS型メモリセルを示す断面図であ
る。
る。
１０ 半導体基板、１２ 第１ゲート絶縁層、１４ａ
ワードゲート、２０ 第１コントロールゲート、２２
第２ゲート絶縁層、２２ａ，２４ａ，２２０ａ第１酸化
シリコン層、２２ｂ，２４ｂ，２２０ｂ 窒化シリコン
層、２２ｃ，２４ｃ，２２０ｃ 第２酸化シリコン層、
２４ サイド絶縁層、３０ 第２コントロールゲート、
１４０，１４０ａ ゲート層、２２０ ＯＮＯ膜、Ｓ１
００ ストッパ層
ワードゲート、２０ 第１コントロールゲート、２２
第２ゲート絶縁層、２２ａ，２４ａ，２２０ａ第１酸化
シリコン層、２２ｂ，２４ｂ，２２０ｂ 窒化シリコン
層、２２ｃ，２４ｃ，２２０ｃ 第２酸化シリコン層、
２４ サイド絶縁層、３０ 第２コントロールゲート、
１４０，１４０ａ ゲート層、２２０ ＯＮＯ膜、Ｓ１
００ ストッパ層
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F083 EP18 EP22 EP32 EP33 EP34
EP35 EP36 EP43 EP44 EP62
EP64 EP67 EP69 GA27 JA04
JA35 JA39 JA53 LA12 LA16
LA21 NA01 PR09 PR40 ZA21
5F101 BA45 BB02 BD05 BD06 BD07
BD10 BD14 BD22 BD30 BD35
BF05
Claims (5)
- 【請求項１】 半導体層の上方に、第１絶縁層を形成す
る工程、 前記第１絶縁層の上方に、第１導電層を形成する工程、 前記第１導電層の上方に、ストッパ層を形成する工程、 前記ストッパ層と前記第１導電層とをパターニングする
工程、 前記半導体層の上方と前記第１導電層の両側面とに、第
１酸化シリコン層、窒化シリコン層および第２酸化シリ
コン層から構成されるＯＮＯ膜を形成する工程、 前記ＯＮＯ膜の上方に、第２導電層を形成する工程、 前記第２導電層を異方性エッチングした後、該第２導電
層を等方性エッチングすることにより、前記第１導電層
の両側面に、前記ＯＮＯ膜を介してサイドウォール状の
コントロールゲートを形成する工程、 ソース領域またはドレイン領域となる不純物層を前記半
導体層内に形成する工程、 全面に第２絶縁層を形成する工程、 前記ストッパ層が露出するように、前記第２絶縁層を研
磨する工程、 前記ストッパ層を除去する工程、 前記第１導電層をパターニングして、ワードゲートを形
成する工程、を含む不揮発性記憶装置の製造方法。 - 【請求項２】 請求項１において、 前記第２導電層の異方性エッチングにおける、前記第２
導電層と、前記ＯＮＯ膜を構成する前記第２酸化シリコ
ン層との選択比は、１０〜１００である、不揮発性記憶
装置の製造方法。 - 【請求項３】 請求項１または２において、 前記第２導電層の等方性エッチングにおける、前記第２
導電層と、前記ＯＮＯ膜を構成する前記第２酸化シリコ
ン層との選択比は、３〜１０である、不揮発性記憶装置
の製造方法。 - 【請求項４】 請求項１ないし３のいずれかにおいて、 さらに、前記第２導電層を異方性エッチングする前に、
該第２導電層を等方性エッチングする工程を含む、不揮
発性記憶装置の製造方法。 - 【請求項５】 請求項４において、 前記第２導電層を異方性エッチングする前に行われる該
第２導電層の等方性エッチング工程は、前記第２導電層
と、前記ＯＮＯ膜を構成する前記第２酸化シリコン層と
の選択比が、ほぼ等しい条件で行なわれる、不揮発性記
憶装置の製造方法。
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-
2002
- 2002-02-15 JP JP2002037834A patent/JP2003243542A/ja not_active Withdrawn
-
2003
- 2003-02-10 US US10/361,782 patent/US6812097B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
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