Nothing Special   »   [go: up one dir, main page]

JP2003309222A - 半導体素子パッケージの製造方法 - Google Patents

半導体素子パッケージの製造方法

Info

Publication number
JP2003309222A
JP2003309222A JP2002380569A JP2002380569A JP2003309222A JP 2003309222 A JP2003309222 A JP 2003309222A JP 2002380569 A JP2002380569 A JP 2002380569A JP 2002380569 A JP2002380569 A JP 2002380569A JP 2003309222 A JP2003309222 A JP 2003309222A
Authority
JP
Japan
Prior art keywords
plating layer
semiconductor device
forming
conductive substrate
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002380569A
Other languages
English (en)
Inventor
Chan Wang Park
贊 旺 朴
Joon Ho Yoon
▲峻▼ ▲皓▼ 尹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of JP2003309222A publication Critical patent/JP2003309222A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/4848—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/85051—Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 （修正有） 【課題】上面が略半球形の金属バンプを、一連のメッキ
工程で一括して行う半導体パッケージの製造方法を提供
する。 【解決手段】伝導性基板を用意する段階と、伝導性基板
上面においてバンプ形成領域が限定されるようフォトレ
ジスト膜を形成する段階と、フォトレジスト膜を利用し
てバンプ形成領域に金属メッキ層を形成する段階と、金
属メッキ層上に第１金メッキ層３６ａ，３６ｂを形成す
る段階と、金メッキ層上に略半球形の上面を有するバン
プ３８ａ，３８ｂを形成する段階と、バンプ上面に第２
金メッキ層４６ａ，４６ｂを形成する段階と、バンプに
半導体素子５０の各端子が連結されるよう伝導性基板上
に半導体素子を搭載する段階と、半導体素子が含まれる
よう伝導性基板上面に樹脂モールディング部４９を形成
する段階と、伝導性基板及び金属メッキ層を除去するこ
とによって第１金メッキ層を露出させる段階とを含んだ
半導体素子パッケージの製造方法。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はチップパッケージの
製造方法に関するもので、とりわけ伝導性基板を利用し
て該導電層の上側面に電極面を形成することで、より小
型化され製造工程が単純化されたチップパッケージとそ
の製造方法に関するものである。
【０００２】
【従来の技術】一般に、ダイオードなどの半導体素子は
パッケージに製造され印刷回路基板上に実装される。か
かる半導体素子のパッケージは、素子の端子を印刷回路
基板の信号パターンに容易に連結させ得る構造から成っ
ており、外部の影響から素子を保護して信頼性を確保す
る役目を果たす。
【０００３】かかる半導体素子のパッケージは製品の小
型化の流れに沿って漸次小型化されている。こうした小
型化の代表的なパッケージ方式にチップスケールパッケ
ージ(chip scale package)が挙げられる。図１は従来の
チップスケールパッケージを示す概略断面図である。図
１に示すパッケージはセラミック基板を用いた方式で二
つの端子を有するダイオードパッケージの一形態であ
る。
【０００４】図１を見ると、セラミック基板１には二つ
のバイアホール２ａ、２ｂが形成される。前記バイアホ
ール２ａ、２ｂの内部は基板１の上下面が相互電気的に
連結されるよう所定の導電性物質が充填され、前記二つ
のバイアホール２ａ、２ｂの上部には第１及び第１上部
導電性ランド３ａ、３ｂが形成され、その下部には夫々
第１及び第２下部導電性ランド４ａ、４ｂが形成され
る。さらに、前記第２上部導電性ランド４ｂはダイオー
ド５の実装面に形成された片側端子と連結され、前記第
１上部導電性ランド４ａはチップの上部端子と一端が連
結されたワイヤ７に連結される。このようにダイオード
５が実装されたセラミック基板１はその上面に外部の影
響からダイオードを保護する為に通常の樹脂によりモー
ルディング部９を形成したパッケージ１０に完成する。
【０００５】このように完成したダイオードパッケージ
１０は図２に示すように、リフローハンダ付け方式によ
り印刷回路基板２０に実装される。即ち、前記パッケー
ジ１０の第１及び第２下部導電性ランド４ａ、４ｂを信
号パターンの所望の位置に配置した後にハンダ付け１５
により前記印刷回路基板２０に実装される。
【０００６】図１及び図２に説明したように、従来のパ
ッケージにおいてはパッケージ基板として比較的高価な
セラミック基板を用いるので製造コストが高いとの問題
がある。さらに、セラミック基板に形成されるバイアホ
ールは機械的加工に依存する為、その直径を小さくさせ
るのに限界がある。したがって、バイアホールの大きさ
により基板の面積を小型化するのは困難である。
【０００７】一方、樹脂モールディング部内の上部導電
性ランドは略直方面体の板状構造から成る。かかる上部
導電性ランドは樹脂モールディング部を緻密に形成して
も導電性ランドの各部分において空隙が形成され易い。
このように樹脂モールディング部と導電性ランドとの間
に形成された空隙が生じると、該空隙を通して外部から
パッケージ内部に粉塵や湿気等が浸透されかねなく、結
局素子の信頼性に悪影響を与えかねない。かかる問題は
樹脂モールディング部を構成する樹脂組成物と導電性ラ
ンドを構成する金属物質の高い熱膨張係数の差により使
用環境に従ってより深刻な問題を起こしかねない。
【０００８】したがって、当技術分野においてはセラミ
ック基板を利用せずに、従来の上部導電性ランドの形状
による問題を解決することにより工程の単純化が可能で
ありながら信頼性のある新たなチップスケールパッケー
ジ及びその製造方法が要求されてきた。
【０００９】
【発明が解決しようとする課題】本発明は前記問題を解
決すべく案出されたものであり、その目的は伝導性基板
を利用して上面が略半球形の金属バンプを形成すること
により角形のバンプ構造から生じる素子の信頼性低下の
問題を改善する一方で、一連のメッキ工程を一括して行
い工程段階をより簡素化させた半導体パッケージの製造
方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明は、複数個の連結
バンプを設けた半導体素子パッケージを製造する方法に
おいて、伝導性基板を用意する段階と、前記伝導性基板
上面において複数個の連結バンプ形成領域が限定される
ようパターニングされたフォトレジスト膜を形成する段
階と、前記フォトレジスト膜を利用して前記連結バンプ
形成領域に金属メッキ層を形成する段階と、前記金属メ
ッキ層上に第１金メッキ層を形成する段階と、前記金メ
ッキ層上に略半球形の上面を有する複数個の連結バンプ
を形成する段階と、前記複数個の連結バンプ上面に夫々
第２金メッキ層を形成する段階と、前記フォトレジスト
膜を除去した後に前記連結バンプに半導体素子の各端子
が連結されるよう前記伝導性基板上に前記半導体素子を
搭載する段階と、前記半導体素子が含まれるよう前記伝
導性基板上面に樹脂モールディング部を形成する段階
と、前記伝導性基板及び前記金属メッキ層を除去するこ
とによって前記第１金メッキ層を露出させる段階とを含
んだ半導体素子パッケージの製造方法を提供する。
【００１１】本発明は、パッケージングしようとする半
導体素子の端子配列形態により多様に変形可能である。
即ち、本発明の一実施形態のおいては、前記半導体素子
は対向する両面に夫々一つの端子を含む場合に、前記連
結バンプ形成領域と前記連結バンプは夫々二つに形成
し、前記伝導性基板上に半導体素子を搭載する段階にお
いて、前記半導体素子の一端子が連結バンプに一つの連
結バンプに連結されるよう前記半導体素子を実装し、続
いて前記半導体素子の他端子を他連結バンプにワイヤで
連結することにより本発明による半導体パッケージを製
造することができる。
【００１２】これと違って、本発明の他の実施形態にお
いては、一面に複数個の端子を有する半導体素子の場合
には、ワイヤボンディング過程無しで端子の配列位置に
沿って複数個の連結バンプを形成し、前記連結バンプに
複数個の端子を直接連結する方式でも具現することがで
きる。好ましくは、前記伝導性基板はエッチング率が優
れた銅(Ｃｕ)物質から成ることができる。
【００１３】好ましくは、前記金属メッキ層はニッケル
(Ｎｉ)で形成し、前記連結バンプもニッケル(Ｎｉ)で形
成することが好ましい。とりわけ、前記金属メッキ層は
第１金メッキ層が銅のような伝導性基板と直接接触する
ことを防ぐことにより第１金メッキ層が前記伝導性基板
に拡散することを遮断する役目を果たす。したがって、
良質の第１金メッキ層を維持でき、印刷回路基板に実装
する際に優れた電気的・機械的連結を保障することがで
きる。
【００１４】かかる金属メッキ層、前記連結バンプ、前
記第１金メッキ層、及び前記第２金メッキ層中少なくと
も一つまたは全てを電解メッキ法により形成することが
できる。したがって、一連のメッキライン工程に連結バ
ンプを容易に設けることができる。
【００１５】さらに、本発明の製造方法によると、その
横断面がキノコ形状から成る連結バンプを形成すること
ができる。ニッケル等を用いてメッキ工程によりフォト
レジスト膜より高く連結バンプを形成する場合、該上面
を略半球形にすることができる。かかる形態を具現すべ
く、前記金属メッキ層と前記第１金メッキ層の厚さは少
なくとも前記フォトレジスト膜の厚さより薄く形成する
ことが好ましく、前記連結バンプを少なくとも前記フォ
トレジスト膜の高さより高く形成して前記連結バンプの
上端部が該周囲のフォトレジスト膜上面まで拡張される
ようにする。かかる方法により前記連結バンプを所望の
半球形状に近い連結バンプに形成することができる。上
面が半球形状に近い連結バンプは樹脂モールディング部
とのより親密な界面を形成して、従来の角形の連結バン
プと樹脂モールディング部との界面から発生する空隙を
最小化することができる。
【００１６】さらに、本発明の好ましき実施形態におい
ては、前記第１金メッキ層を露出させる段階をエッチン
グ工程を用いて伝導性基板と金属メッキ層とを順次に除
去することにより容易に行うことができる。この際、前
記伝導性基板と前記金属メッキ層とを除去した後に、前
記第１金メッキ層の側面まで露出されるよう前記樹脂モ
ールディング部を部分的に除去することがより好まし
い。
【００１７】本発明の半導体素子パッケージ製造方法
は、複数個の半導体パッケージを製造するのにも適用す
ることができる。かかる実施形態においては、前記第１
金メッキ層を露出させた後に、前記結果物を一つの半導
体素子を含んだパッケージ単位で切断する工程をさらに
含む。
【００１８】
【発明の実施の態様】以下、図面に基づき本発明の好ま
しき実施形態により詳しく説明する。図３は本発明のパ
ッケージの製造方法により製造されたダイオードパッケ
ージ６０の構造を示す断面図である。
【００１９】図３によると、ダイオード５０を含むパッ
ケージ６０構造を示す。前記ダイオード５０は上面と下
面に夫々一つの端子５５(但し、下面の端子は全体面に
形成される)を含み、従来のパッケージ構造と類似し
て、ダイオード５０の一側端子は直接連結バンプ３８ｂ
上に実装され、他側の端子５５はワイヤ４７を通して他
連結バンプ３８ａに連結される。この際、各端子が連結
されるバンプ部分には金メッキ層４６ａ、４６ｂが形成
され良質の導電面を有する。
【００２０】しかし、図１に示す従来のパッケージ構造
と違って、本発明の製造方法によるパッケージ６０構造
はセラミック基板やバイアホール構造を用いらない。と
りわけ、図３に示すように、前記パッケージ６０はキノ
コ形状の断面を有する二つの連結バンプ３８ａ、３８ｂ
を含む。言い換えれば、前記連結バンプ３８ａ、３８ｂ
は中央の膨らんだ略半球形といえる。さらに、前記連結
バンプ３８ａ、３８ｂは上下面に夫々第１及び第２金メ
ッキ層３６ａ、３６ｂおよび４６ａ、４６ｂを設けるこ
とにより、夫々 印刷回路基板とダイオードの端子と連
結される良質の導電面を提供することができる。
【００２１】そして、図３のパッケージ６０構造は連結
バンプ３８ａ、３８ｂが中央の膨らんだ曲線形構造を有
するので、ＥＭＣモールディング方式のようなモールデ
ィング部形成工程において樹脂モールディング部４９と
連結パッド(厳しく言えば、第２金メッキ層４６ａ、４
６ｂが形成された面)の界面の間に空隙が生じるのを効
果的に抑制するとの効果を奏する。言い換えると、従来
のパッケージ構造に用いたバンプ構造は角形状の構造か
ら成り、かかるバンプ上に流動性が制限された樹脂類で
樹脂モールディング部を形成するが、この場合に該バン
プの角部分の周囲まで樹脂類が円滑に浸透され難いので
空隙が生じ易い。しかし、本発明においては樹脂が円滑
に分布され親密な界面に形成され得る略半球形の構造を
有するのでそうした問題を解決することができる。
【００２２】かかる連結バンプ形状を得るべく、伝導性
基板上に連結バンプ形成領域がパターニングされたフォ
トレジスト膜を形成した後に金メッキ層を形成しなけれ
ばならない。しかし、金メッキ層を銅のような一般的な
伝導性基板と直接接触させる場合、金メッキ層成分が伝
導性基板に浸透し最終的な良質の金メッキ層を有する連
結バンプを形成し難いとの問題がある。したがって、本
発明の半導体素子パッケージの製造方法においては、先
ずニッケルのような物質により金属メッキ層を形成した
後に、金メッキ層を形成することによって良質の金メッ
キ層が得られるばかりでなく、一括したメッキライン工
程においてかかる問題を解決することで全体の工程を簡
素化することができる。
【００２３】こうした本発明によるパッケージの製造方
法を図４ないし図９に示す段階別工程断面図に基づいて
より詳しく説明する。先ず、図４のように、伝導性基板
１０１を設け該上面に複数個の連結バンプ領域Ａ、Ｂを
パターニングしたフォトレジスト膜１０３を形成する。
先に説明したとおり、前記複数個の連結バンプ領域Ａ、
Ｂはパッケージングしようとする半導体素子の端子の数
とその配列によって、該数と位置を異ならせることがで
きる。
【００２４】次いで、図５のように、フォトレジスト膜
１０３を通して露出された複数個の連結バンプ領域Ａ、
Ｂ夫々に金属メッキ層１０５ａ、１０５ｂを形成してか
ら、その上に第１金メッキ層１０６ａ、１０６ｂを形成
する。前記第１金メッキ層１０６ａ、１０６ｂは最終パ
ッケージ構造において印刷回路基板のパターンと連結さ
れる良質の導電面を提供する役目を果たす。
【００２５】さらに、前記金属メッキ層１０５ａ、１０
５ｂは伝導性基板に対して第１金メッキ層１０６ａ、１
０６ｂの拡散作用を防止する役目を果たせる物質であれ
ば充分であるが、第１金メッキ層１０６ａ、１０６ｂ及
び後続工程において形成される連結バンプのような一連
の電解メッキ工程により行うことができ、連結バンプと
同一物質であるニッケルを選択することが好ましい。か
かる金属メッキ層１０５ａ、１０５ｂと第１金メッキ層
１０６ａ、１０６ｂの厚さはフォトレジスト膜の厚さよ
り薄くすることが好ましい。具体的には、夫々１ないし
５μｍと０.０８ないし３μｍの範囲で形成するが、必
ずしもこれに限られる訳ではない。
【００２６】次に、図６のように、膨らんだ上面、即ち
半球形に近い上面を有する連結バンプ１０８ａ、１０８
ｂを形成し、次いで該連結バンプ１０８ａ、１０８ｂの
上面に第２金メッキ層１１６ａ、１１６ｂを形成する。
前記連結バンプ１０８ａ、１０８ｂは通常のＮｉまたは
Ｎｉを含んだ合金で形成することが好ましい。さらに、
フォトレジスト膜１０３の高さよりやや高く連結バンプ
１０８ａ、１０８ｂが形成されるようメッキ工程を行う
ことにより、該上面において中央が偏平であると同時
に、連結バンプ１０８ａ、１０８ｂの上端部がその周囲
のフォトレジスト膜１０３の上面一部を覆うよう形成す
ることが好ましい。かかる連結バンプ１０８ａ、１０８
ｂは先に説明したように、後続工程である樹脂モールデ
ィング部形成工程において樹脂モールディング部との親
密な界面を形成して素子の信頼性低下を惹起し兼ねない
空隙の発生を最小化することができる。
【００２７】次いで、図７のように、フォトレジスト膜
１０３をリフトオフ工程により除去する。除去して残っ
た連結バンプ１０８ａ、１０８ｂの形状は図示のよう
に、その断面にキノコ形状に近い構造を有する。続い
て、図８のように、両面に夫々一つの端子が設けられた
半導体素子１２０を、一つの端子(一般に、下面全体に
形成された導電層とされる)が一つの連結バンプ１０８
ｂ上に配置されるよう実装し、他方の端子１２５はワイ
ヤ１１７により他連結バンプ１０８ａに連結し、次いで
伝導性基板１０１上面全体に樹脂モールディング部を形
成する。前記樹脂モールディング部形成工程は通常のＥ
ＭＣモールディング工程を適用すればよい。
【００２８】最終的に、図９のように、図８に示す結果
物の下部にある伝導性基板１０１と各連結バンプ１０８
ａ、１０８ｂの第１金メッキ層１０６ａ、１０６ｂを保
護すべくために用いられた金属メッキ層１０５ａ、１０
５ｂをエッチングして除去する。こうして第１金メッキ
層１０６ａ、１０６ｂが形成された連結バンプ１０８
ａ、１０８ｂを露出させる。より好ましくは、少なくと
も第１金メッキ層１０６ａ、１０６ｂの全体側面及び連
結バンプ１０８ａ、１０８ｂの一部側面が露出されるよ
う樹脂モールディング部１２９の一部をさらに除去する
こともできる。
【００２９】このように、本発明による半導体素子パッ
ケージの製造方法は、金属メッキ層１０５ａ、１０５ｂ
を伝導性基板１０１上に優先的に形成することにより、
以降形成される第１金メッキ層１０６ａ、１０６ｂの拡
散作用を防止して良質の金導電面を有する連結バンプ１
０８ａ、１０８ｂを形成することができる。これと違っ
て、ニッケルのような物質から成る金属メッキ層１０５
ａ、１０５ｂが無いと、拡散作用により良質の金導電面
を得られないので、良質の金導電面を得るべく、伝導性
基板を除去するエッチング工程後に再び無電解メッキ工
程を用いて金メッキ層を形成しなければならない。後者
の方法では、本発明のように一連のメッキ工程を通して
全ての金属層を一括に形成できる簡素化された製造工程
を期待できない。
【００３０】さらに、本発明の他の利点は、金樹脂モー
ルディング部と親密な界面を有する構造的形状に連結バ
ンプの上面構造を形成することにより信頼性低下を惹起
する外部不純物または水分の浸透経路となる空隙の発生
を最小化させられることである。
【００３１】かかる本発明の製造方法は、複数個の半導
体素子パッケージの製造方法に容易に適用することがで
きる。即ち、前記フォトレジスト膜を形成する際、複数
個の半導体素子に相応する連結バンプ形成領域が所定の
間隔で配列されるようパターニングしたフォトレジスト
膜を形成し、同一工程により金属メッキ層と第１金メッ
キ層、連結バンプ及び第２金メッキ層を順次に形成して
からダイボンディング及び／またはワイヤボンディング
工程で半導体素子を実装し、次いで樹脂モールディング
部を全体の伝導性基板上面に形成する。最終的に、前記
第１金メッキ層を露出させた後に、前記結果物を一つの
半導体素子を含んだパッケージ単位で切断することによ
って複数個の半導体素子パッケージを製造することがで
きる。
【００３２】このように、本発明は上述した実施形態及
び添付の図面により限られるものではなく、添付の請求
範囲により限定されるもので、請求範囲に記載された本
発明の技術的思想を外れない範囲内においては多様に形
態の置換、変形及び変更が可能であることは当技術分野
において通常の知識を有する者であれば自明なことであ
る。
【００３３】
【発明の効果】上述したように、本発明の半導体素子パ
ッケージ製造方法によると、伝導性基板を用いて膨らん
だ上面、即ち略半球形の上面を有する金属連結バンプを
形成することにより、角形のバンプ構造から生じる素子
の信頼性低下を引き起こす空隙の発生を最小化できるば
かりでなく、連結バンプの下部導電面である金メッキ層
を形成する前に金属メッキ層を形成することにより良質
の金導電面を得られ、且つ一連のメッキ工程を一括して
行える簡素化された半導体パッケージの製造方法を提供
することができる。
【図面の簡単な説明】
【図１】従来の半導体素子パッケージ構造を示す断面図
である。
【図２】従来のチップパッケージアレーを示す概略図で
ある。
【図３】本発明の製造方法により得た半導体素子パッケ
ージ構造を示す断面図である。
【図４】本発明の半導体素子パッケージの製造方法によ
る各段階別工程断面図である。
【図５】本発明の半導体素子パッケージの製造方法によ
る各段階別工程断面図である。
【図６】本発明の半導体素子パッケージの製造方法によ
る各段階別工程断面図である。
【図７】本発明の半導体素子パッケージの製造方法によ
る各段階別工程断面図である。
【図８】本発明の半導体素子パッケージの製造方法によ
る各段階別工程断面図である。
【図９】本発明の半導体素子パッケージの製造方法によ
る各段階別工程断面図である。
【符号の説明】
３６ａ、３６ｂ 第１金メッキ層 ３８ａ、３８ｂ 連結バンプ ４６ａ、４６ｂ 第２金メッキ層 ４７ ワイヤ ４９ 樹脂モールディング部 ５０ 半導体素子 ６０ 半導体素子パッケージ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 複数個の連結バンプを設けた半導体素子
    パッケージを製造する方法において、伝導性基板を用意
    する段階と、前記伝導性基板上面において複数個の連結
    バンプ形成領域が限定されるようパターニングされたフ
    ォトレジスト膜を形成する段階と、前記フォトレジスト
    膜を用いて前記連結バンプ形成領域に金属メッキ層を形
    成する段階と、前記金属メッキ層上に第１金メッキ層を
    形成する段階と、前記金メッキ層上に略半球形の上面を
    有する複数個の連結バンプを形成する段階と、前記複数
    個の連結バンプ上面に夫々第２金メッキ層を形成する段
    階と、前記フォトレジスト膜を除去した後に、前記連結
    バンプに半導体素子の各端子が連結されるよう前記伝導
    性基板上に前記半導体素子を搭載する段階と、前記半導
    体素子が含まれるよう前記伝導性基板上面に樹脂モール
    ディング部を形成する段階と、前記伝導性基板及び前記
    金属メッキ層を除去することにより前記第１金メッキ層
    を露出させる段階と、を含む半導体素子パッケージの製
    造方法。
  2. 【請求項２】 前記半導体素子は対向する両面に夫々一
    つの端子を含む半導体素子であり、前記連結バンプ形成
    領域と前記連結バンプは夫々二つであり、前記伝導性基
    板上に半導体素子を搭載する段階は、前記半導体素子の
    一端子が一つの連結バンプと連結されるよう前記半導体
    素子を実装する段階と、前記半導体素子の他端子を他連
    結バンプにワイヤで連結する段階とを含むことを特徴と
    する請求項１に記載の半導体素子パッケージの製造方
    法。
  3. 【請求項３】 前記伝導性基板は銅(Ｃｕ)から成ること
    を特徴とする請求項１に記載の半導体素子パッケージの
    製造方法。
  4. 【請求項４】 前記金属メッキ層はニッケル(Ｎｉ)から
    成ることを特徴とする請求項１に記載の半導体素子パッ
    ケージの製造方法。
  5. 【請求項５】 前記連結バンプはニッケル(Ｎｉ)から成
    ることを特徴とする請求項１に記載の半導体素子パッケ
    ージの製造方法。
  6. 【請求項６】 前記金属メッキ層、前記連結バンプ、前
    記第１金メッキ層及び前記第２金メッキ層中少なくとも
    一つは電解メッキ法により形成されることを特徴とする
    請求項１に記載の半導体素子パッケージの製造方法。
  7. 【請求項７】 前記金属メッキ層と前記第１金メッキ層
    の厚さは少なくとも前記フォトレジスト膜の厚さより薄
    いことを特徴とする請求項１に記載の半導体素子パッケ
    ージの製造方法。
  8. 【請求項８】 前記連結バンプは少なくとも前記フォト
    レジスト膜の高さより高く形成され、前記連結バンプ中
    略半球形の上面を有する上端部はその周囲のフォトレジ
    スト膜上面まで拡張されることを特徴とする請求項１に
    記載の半導体素子パッケージの製造方法。
  9. 【請求項９】 前記第１金メッキ層を露出させる段階
    は、前記伝導性基板と前記金属メッキ層を順次にエッチ
    ングすることにより除去することを特徴とする請求項１
    に記載の半導体素子パッケージの製造方法。
  10. 【請求項１０】 前記第１金メッキ層を露出させる段階
    は、前記伝導性基板と前記金属メッキ層を除去した後
    に、前記第１金メッキ層の側面まで露出されるよう前記
    樹脂モールディング部を部分的に除去する段階を含むこ
    とを特徴とする請求項１に記載の半導体素子パッケージ
    の製造方法。
  11. 【請求項１１】 前記フォトレジスト膜を形成する段階
    は複数個の半導体素子に相応する連結バンプ形成領域が
    所定の間隔で配列されるようパターニングされたフォト
    レジスト膜を形成する段階であり、前記半導体素子を搭
    載する段階は、複数個の半導体素子を前記連結バンプ形
    成領域に前記所定の間隔で搭載する段階であり、さら
    に、前記方法は、前記第１金メッキ層を露出させた後
    に、前記結果物を一つの半導体素子を含んだパッケージ
    単位に切断する工程をさらに含む請求項１に記載の半導
    体素子パッケージの製造方法。
JP2002380569A 2002-04-11 2002-12-27 半導体素子パッケージの製造方法 Pending JP2003309222A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR2002-19823 2002-04-11
KR10-2002-0019823A KR100439407B1 (ko) 2002-04-11 2002-04-11 반도체소자 패키지 제조방법

Publications (1)

Publication Number Publication Date
JP2003309222A true JP2003309222A (ja) 2003-10-31

Family

ID=28786929

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002380569A Pending JP2003309222A (ja) 2002-04-11 2002-12-27 半導体素子パッケージの製造方法

Country Status (3)

Country Link
US (1) US6730539B2 (ja)
JP (1) JP2003309222A (ja)
KR (1) KR100439407B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007149981A (ja) * 2005-11-28 2007-06-14 Oki Electric Ind Co Ltd 半導体装置およびその製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100370589C (zh) * 2005-04-07 2008-02-20 江苏长电科技股份有限公司 新型集成电路或分立元件超薄无脚封装工艺
DE102007034402B4 (de) * 2006-12-14 2014-06-18 Advanpack Solutions Pte. Ltd. Halbleiterpackung und Herstellungsverfahren dafür
JP5269563B2 (ja) 2008-11-28 2013-08-21 新光電気工業株式会社 配線基板とその製造方法
CN102208389B (zh) 2010-04-28 2014-02-26 先进封装技术私人有限公司 半导体封装件、基板及其制造方法
EP2400534A1 (en) * 2010-06-22 2011-12-28 Nxp B.V. Packaged semiconductor device having improved locking properties
DE102016101801B4 (de) * 2016-02-02 2021-01-14 Infineon Technologies Ag Lastanschluss eines leistungshalbleiterbauelements, leistungshalbleitermodul damit und herstellungsverfahren dafür
US11562947B2 (en) * 2020-07-06 2023-01-24 Panjit International Inc. Semiconductor package having a conductive pad with an anchor flange

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3877401B2 (ja) * 1997-03-10 2007-02-07 三洋電機株式会社 半導体装置の製造方法
US6204089B1 (en) 1999-05-14 2001-03-20 Industrial Technology Research Institute Method for forming flip chip package utilizing cone shaped bumps
JP2001185646A (ja) * 1999-12-24 2001-07-06 Sanyo Electric Co Ltd 半導体装置
US6333252B1 (en) * 2000-01-05 2001-12-25 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
JP2001338947A (ja) * 2000-05-26 2001-12-07 Nec Corp フリップチップ型半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007149981A (ja) * 2005-11-28 2007-06-14 Oki Electric Ind Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US6730539B2 (en) 2004-05-04
US20030194855A1 (en) 2003-10-16
KR100439407B1 (ko) 2004-07-09
KR20030081549A (ko) 2003-10-22

Similar Documents

Publication Publication Date Title
US6541848B2 (en) Semiconductor device including stud bumps as external connection terminals
JP3689696B2 (ja) チップパッケージの製造方法
US6720207B2 (en) Leadframe, resin-molded semiconductor device including the leadframe, method of making the leadframe and method for manufacturing the device
US7029953B2 (en) Semiconductor package for three-dimensional mounting, fabrication method thereof, and semiconductor device
US6943100B2 (en) Method of fabricating a wiring board utilizing a conductive member having a reduced thickness
KR100714253B1 (ko) 반도체 장치의 제조 방법
US9177837B2 (en) Fabrication method of semiconductor package having electrical connecting structures
US8912642B2 (en) Packaging substrate and fabrication method thereof
US8304268B2 (en) Fabrication method of semiconductor package structure
JP2001326295A (ja) 半導体装置および半導体装置製造用フレーム
US20120097430A1 (en) Packaging substrate and method of fabricating the same
US9324681B2 (en) Pin attachment
KR100271676B1 (ko) 반도체장치용패키지및반도체장치와그들의제조방법
JP3660663B2 (ja) チップパッケージの製造方法
US7656046B2 (en) Semiconductor device
JP2003309222A (ja) 半導体素子パッケージの製造方法
US20020003308A1 (en) Semiconductor chip package and method for fabricating the same
JPH10135366A (ja) Ｂｇａ半導体パッケージの外部端子の製造方法
KR20110017153A (ko) 볼 그리드 어레이 패키지 기판 및 그 제조방법
JP3569642B2 (ja) 半導体装置用キャリア基板及びその製造方法及び半導体装置の製造方法
JPH1116947A (ja) 半導体パッケージ及びその製造方法
JP4390908B2 (ja) 配線部材の製造方法
JP2005197496A (ja) 回路基板及び回路基板の製造方法、並びに半導体パッケージ及び半導体パッケージの製造方法。
JP2020178002A (ja) 半導体装置、および半導体装置の製造方法
JP2018113482A (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040802

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040810

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050118