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KR100352236B1 - 접지 금속층을 갖는 웨이퍼 레벨 패키지 - Google Patents

접지 금속층을 갖는 웨이퍼 레벨 패키지 Download PDF

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KR100352236B1
KR100352236B1 KR1020010004245A KR20010004245A KR100352236B1 KR 100352236 B1 KR100352236 B1 KR 100352236B1 KR 1020010004245 A KR1020010004245 A KR 1020010004245A KR 20010004245 A KR20010004245 A KR 20010004245A KR 100352236 B1 KR100352236 B1 KR 100352236B1
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이동호
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Abstract

본 발명에 따른 반도체 칩 패키지는 고속 반도체 칩의 동작 특성을 보장하고 신호 라인에 의한 인덕턴스와 기생 변수를 최소로 할 수 있도록 신호 금속층과 인접한 위치에 접지 금속층을 포함하는 웨이퍼 레벨 패키지로서, 신호 전극 패드와 접지 전극 패드 및 온칩 회로가 형성된 활성면이 있는 반도체 칩과, 상기 활성면에 신호 전극 패드와 접지 전극 패드가 노출되도록 형성된 제1 절연층과, 제1 절연층 위에서 접지 전극 패드와 직접 접촉하는 접지 금속층을 포함하며, 판 형태로 구성된 제1 금속층과, 제1 금속층 바로 위에 형성되며, 접지 전극 패드에 대한 접지 접촉부와 신호 전극 패드에 대한 신호 접촉부를 포함하는 제2 절연층과, 접지 접촉부를 통해 접지 전극 패드와 연결되는 접지 패턴과 신호 접촉부를 통해 신호 전극 패드에 연결되는 신호 패턴을 포함하며, 제2 절연층 바로 위에 형성되는 제2 금속 패턴층과, 제2 금속 패턴층의 접지 패턴과 신호 패턴에 각각 전기적으로 연결되며, 반도체 칩이 외부와 전기적으로 연결되는 통로를 제공하는 외부 접속부를 포함한다. 상기 제1 절연층, 제1 금속층, 제2 절연층, 제2 금속 패턴층은 복수개의 층으로 형성할 수 있다.

Description

접지 금속층을 갖는 웨이퍼 레벨 패키지{Wafer level package including ground metal layer}
본 발명은 반도체 기술에 관한 것으로서, 좀 더 구체적으로는 고속 반도체 칩의 동작 특성을 보장하고 신호 라인에 의한 인덕턴스와 기생 변수를 최소로 할 수 있도록 신호 금속층과 인접한 위치에 접지 금속층을 포함하는 웨이퍼 레벨 패키지에 관한 것이다.
반도체 칩 패키지는 칩의 입출력을 외부와 전기적으로 연결시키는 기능과 반도체 칩을 물리적으로 보호하는 기능을 한다. 전자 소자의 소형 경량화 추세에 따라 반도체 칩 패키지도 크기가 소형화되며, 반도체 칩의 고집적화 고성능화에 따라 좀 더 경제적이고 신뢰성이 높은 패키지를 개발하려는 노력이 계속되고 있다. 이러한 노력으로 반도체 칩 패키지도 여러 형태로 전개되고 있는데, 최근에는 패키지의 외부 전기 접속 수단을 면 배열 (grid array) 방식으로 한 볼 그리드 어레이 패키지(ball grid array package)가 주류를 이루고 있다. 이러한 면 배열 패키지는 반도체 칩의 입출력 핀 수 증가에 적절하게 대응하고, 전기 접속부의 유도 성분을 줄이면서 패키지의 크기를 반도체 칩 수준의 크기로 줄일 수 있다는 점에서 유리하다.
칩 크기 수준의 패키지에서 한층 발전된 형태의 패키지로 웨이퍼 레벨 패키지(wafer level package)가 등장하였다. 웨이퍼 레벨 패키지는 웨이퍼 단계에서 반도체 칩의 조립 또는 패키지가 완료되는 패키지를 말하는데, 이것은 웨이퍼 제조공정(fabrication)에서든 조립 공정(assembly)에서든 다이(die; 웨이퍼에서 분리된 반도체 칩)에 대한 추가적인 공정을 필요로 하지 않아야 하고, 각각의 공정 단계에서 웨이퍼 상의 모든 반도체 칩에 대해 일괄적으로 공정을 진행할 수 있어야 한다. 기존의 표준 반도체 칩 패키지 기술에서, 패키지의 비용은 웨이퍼 제조 공정에서 반도체 칩의 축소(shrink)를 진행함에 따라 전체 반도체 소자의 비용에서 많은 부분을 차지하며, 심지어, 패키지의 비용이 반도체 칩 그 자체의 비용을 초과하는 경우도 발생하지만, 웨이퍼 레벨 패키지는 단일 공정으로 조립까지 완료되기 때문에 반도체 소자의 제조 비용을 현저하게 줄일 수 있다. 또한, 웨이퍼 레벨 패키지는 패키지의 기능과 반도체 칩의 기능을 좀 더 완벽하게 통합할 수 있고, 반도체 소자의 열적 특성과 전기적 특성이 개선되며 패키지의 크기를 반도체 칩의 크기로 소형화할 수 있다는 여러가지 장점이 있다.
도 1은 종래 기술에 따른 웨이퍼 레벨 패키지의 부분 단면도이다.
실리콘 웨이퍼(2)에는 복수의 반도체 칩(도시하지 않음)이 형성되어 있고, 각각의 반도체 칩에는 일괄 제조 공정(batch fabrication process)에 의해 회로가 형성되어 있는데, 이것을 온칩 회로(on-chip circuit)이라 한다. 도 1에는 도면을 간단히 하기 위해 온칩 회로의 가장 상부에 형성된 금속 배선층(3)만 나타낸다. 금속 배선층(3)은 반도체 칩을 외부와 전기적으로 연결하는 전극 패드(4)와 연결되어 있다. 웨이퍼(2)의 상부면 즉, 반도체 칩의 활성면(active surface)은, 전극 패드(4)를 제외한 전체면이 패시베이션막(passivation layer)으로 덮혀 있다. 패시베이션막 위에 유전체층(5)이 있고 그 위에 금속 배선(6)이 형성되는데, 이것은 노출된 전극 패드(4)와 접촉되어 있다. 금속 배선(6) 위에 다시 유전체층(7)을 올리는데, 이 때 외부 접속부 예컨대, 솔더볼(9)이 부착될 부분은 개방시킨다. 유전체층(7)의 개방된 부분을 통해 솔더볼(9)을 금속 배선(6)과 전기적으로 연결시킴으로써, 웨이퍼(2)에 형성된 반도체 칩에 대한 외부 전기 연결부가 완성된다.
그런데, 이러한 구조의 종래 웨이퍼 레벨 패키지는 금속 배선(6)을 통해 전달되는 전기적 신호의 주파수가 높아지면서 나타나는 기생적인 문제를 해결하기 어렵다. 예를 들어서, 금속 배선(6)을 구성하는 전원 라인, 신호 라인, 접지 라인을 어떻게 설계하고 배치하느냐에 따라 고속 반도체 소자의 전기적 특성은 많은 차이를 나타낸다. 그러나, 종래 웨이퍼 레벨 패키지 구조에서는 신호 라인에서 발생하는 인덕턴스, 커패시턴스 및 기생 변수를 효과적으로 제어하기가 어렵고, 고속으로 동작하는 반도체 소자의 전기적 특성을 확보하고 신뢰성을 효과적으로 보장할 수 없었다.
따라서, 본 발명의 목적은 고속으로 동작하는 반도체 소자의 전기적 특성을 보장할 수 있는 웨이퍼 레벨 패키지를 제공하는 것이다.
본 발명의 다른 목적은 신호 라인에 의한 인덕턴스와 기생 변수를 최소로 할 수 있는 웨이퍼 레벨 패키지를 제공하는 것이다.
도 1은 종래 기술에 따른 웨이퍼 레벨 패키지의 부분 단면도.
도 2는 본 발명에 따른 웨이퍼 레벨 패키지의 부분 단면도.
도 3a 내지 도 3g는 본 발명에 따른 웨이퍼 레벨 패키지의 제조 흐름을 나타내는 부분 단면도.
도 4a 내지 도 4c는 본 발명에 따른 접지 금속층 구조의 여러 예를 나타내는 개략 단면도.
<도면의 주요 부호에 대한 설명>
2: 반도체 웨이퍼 4: 전극 패드
5: 유전체층 6: 금속 배선
10: 제1 절연 패턴층 20: 제1 금속층
20a, 20c: 신호 패턴 20b: 접지 패턴
30: 제2 절연층 32: 접지 접촉부
34: 신호 접촉부 40: 제2 금속층
50: 제3 절연층 52: 접지 솔더볼 랜드
54: 신호 솔더볼 랜드 60: 솔더볼 (solder ball)
본 발명에 따른 웨이퍼 레벨 패키지는 신호 라인 아래층에 접지 금속판을 배치한다. 접지판은 신호 라인에 의해 발생하는 인덕턴스와 기생 변수를 최소화하며,패턴의 재배선 자유도를 증가시킨다.
본 발명의 한 구현예에 따른 웨이퍼 레벨 패키지는, (A) 전기 신호가 전달되는 신호 전극 패드와 접지 전원 신호가 전달되는 접지 전극 패드 및 온칩 회로가 형성된 활성면이 있는 반도체 칩과, (B) 상기 활성면에 상기 신호 전극 패드와 접지 전극 패드가 노출되도록 형성된 제1 절연층과, (C) 상기 제1 절연층 위에서 상기 접지 전극 패드와 직접 접촉하는 접지 금속층을 포함하며, 판 형태로 구성된 제1 금속층과, (D) 상기 제1 금속층 바로 위에 형성되며, 상기 접지 전극 패드에 대한 접지 접촉부와 상기 신호 전극 패드에 대한 신호 접촉부를 포함하는 제2 절연층과, (E) 상기 접지 접촉부를 통해 접지 전극 패드와 연결되는 접지 패턴과 상기 신호 접촉부를 통해 신호 전극 패드에 연결되는 신호 패턴을 포함하며, 상기 제2 절연층 바로 위에 형성되는 제2 금속 패턴층과, (F) 상기 제2 금속 패턴층의 접지 패턴과 신호 패턴에 각각 전기적으로 연결되며, 상기 반도체 칩이 외부와 전기적으로 연결되는 통로를 제공하는 외부 접속부를 포함한다.
본 발명의 다른 실시예에 따른 웨이퍼 레벨 반도체 칩 패키지는, 상기 제2 금속 패턴층 위에 상기 제1 절연층, 제1 금속층, 제2 절연층, 제2 금속 패턴층에 각각 대응되는 제3 절연층, 제3 금속층, 제4 절연층, 제4 금속 패턴층이 형성되어 있다.
상기 금속층, 금속 패턴층 및 절연층은 상기 온칩 회로를 형성하는 공정과 일괄 공정에 의해 형성되는 것이 바람직하다.
실시예
이하, 도면을 참조로 본 발명의 실시예에 대해 설명한다.
도 2는 본 발명에 따른 웨이퍼 레벨 패키지의 부분 단면도이고, 도 3a 내지 도 3g는 본 발명에 따른 웨이퍼 레벨 패키지의 제조 공정 흐름을 나타낸다.
도 3a에 도시한 것처럼, 반도체 웨이퍼(2) 예컨대, 실리콘 웨이퍼에는 복수의 반도체 칩이 형성되어 있고 최상부면에는 복수의 전극 패드 즉, 신호 전극 패드(4a, 4c)와 접지 전극 패드(4b)가 형성되어 있다. 신호 전극 패드(4a, 4c)는 반도체 칩과 전기적 신호 예컨대, 제어 신호, 어드레스 신호, 입출력 신호, 전원 (Vdd 또는 Vcc) 신호가 전달되는 통로이며, 접지 전극 패드(4b)는 상기 신호에 대한 접지 전원이 연결되는 통로이다. 전극 패드(4)는 반도체 칩의 온칩 회로와 연결되는데, 온칩 회로에 대한 자세한 구성은 도면을 간단히 하기 위해 도시하지 않는다. 전극 패드(4)는 예컨대, 알루미늄 금속으로 되어 있다. 반도체 웨이퍼(2)의 전표면은 패시베이션막(5)으로 덮혀 있는데, 전극 패드(4)는 패시베이션막(5)으로부터 개방되어 외부와 전기적으로 연결되도록 노출된다. 패시베이션막(5)은 반도체 공정에서 일반적으로 사용되는 PSG (Phospho-Silicate Glass) 막이나, SiO2, Si3N4를 주재료로 한 막을 화학 기상 증착(CVD)한 다음 식각함으로써 형성된다.
패시베이션막(5) 위에 도 3b에 도시한 것처럼, 제1 절연층(10)을 도포한 다음, 전극 패드(4)가 노출되도록 식각하여 제1 절연 패턴층(10)을 형성한다. 절연층은 예컨대, 폴리머 계열의 절연 재료로 이루어진다.
도 3c에 도시한 것처럼, 제1 절연 패턴층(10) 위에 금속을 도포하고, 식각하여 제1 금속층(20)을 형성한다. 제1 금속층(20)은 기본적으로 접지 전원을 제공한다. 제1 금속층(20)은 접지 금속층(20b)과 접촉 패턴(20a, 20c)을 포함한다. 접지 금속층(20b)은 접지 전극 패드(4b)와 연결되어 있다. 신호 전극 패드(4a, 4c)와 접촉하는 접촉 패턴(20a, 20c)는 이하에서 설명되겠지만 다른 금속층[예컨대, 도 3e의 금속층(40)]과 신호 전극 패드(4a, 4c)를 연결시키는 역할을 한다. 도 3c에서 접촉 패턴(20a, 20c)을 형성하지 않고 식각에 의해 없앨 수도 있지만, 상부 금속층(40)이 형성되는 면의 평탄도를 위해 패턴 형성하는 것이 바람직하다. 제1 금속층(20)은 예컨대, 구리로 이루어진다. 구리 제1 금속층은 예컨대, 티타늄 금속을 스퍼터링(sputtering)에 의해 도포한 다음 그 위에 구리 금속을 스퍼터링 도포하고 그 위에 다시 티타늄을 스퍼터링 도포함으로써 형성될 수 있다.
접지 금속층(20b)을 형성한 다음에는, 도 3d에 도시한 것처럼, 제1 금속층(20) 위에 다시 제2 절연층(30)을 도포하고 식각하여, 신호 전극 패드(4a, 4c)에 대한 신호 접촉부(34)와 접지 전극 패드(4b)에 대한 접지 접촉부(32)를 형성한다. 제2 절연층(30)은 제1 절연층(10)과 동일한 재료 예컨대, 구리 금속으로 구성된다.
도 3e에 도시한 것처럼, 제2 절연층(30) 위에 금속을 도포하고 패터닝하여 제2 금속 패턴층(40)을 형성한다. 제2 금속은 제1 금속과 동일한 재료로 이루어진다. 구리 제2 금속층(40)은 예컨대, 크롬 금속을 스퍼터링 도포함 다음 그 위에 구리를 스퍼터링 도포하고 다시 니켈 금속을 그 위에 도금(plating)함으로써 형성될 수 있다. 여기서, 크롬은 폴리이미드(제2 절연층)와의 접착력을 고려하고 구리 전극 패드와의 장벽층(barrier) 역할을 한다. 또한, 니켈은 솔더 볼의 솔더 장벽층역할을 하고 산화를 방지한다. 제2 금속의 두께를 확보하기 위해 스퍼터링 구리층 위에 도금 구리층을 더 도포하는 것도 가능하다.
제2 금속 패턴층(40)은 상기 신호 접촉부(34)에 연결되는 패턴과 상기 접지 접촉부(32)에 연결되는 패턴을 포함한다. 제2 금속 패턴층(40) 위에, 도 3f에 도시한 것처럼 제3 절연층(50)을 도포하고 식각하여, 접지 솔더볼 랜드(52)와 신호 솔더볼 랜드(54)를 형성한다.
솔더볼 랜드(52, 54)에 도 3g에 도시한 것처럼 솔더볼(60a, 60b)을 부착한다. 솔더볼(60)은 예컨대, 일반 BGA 패키지에 사용되는 것과 동일한 방법으로 부착될 수 있다.
본 발명에서, 제1 금속층(20)의 접지 금속층(20b)은 여러 판 형태로 구성될 수 있는데, 예컨대, 도 4a에 도시한 것처럼, 반도체 칩(2)의 중앙에 배치된 전극 패드(4)를 사이에 두고 2개의 접지판(70, 72)이 대칭으로 배열된 구조로 구성될 수 있다. 접지판의 구조를 도 4b에 도시한 것처럼, 하나의 접지 금속판(74)으로 하되 반도체 칩(2)의 중앙에 배치된 전극 패드(4)가 노출되는 개방부(75)를 포함하도록 구성하는 것도 가능하다. 한편, 도 4c에 도시한 것처럼, 하나의 접지 금속판(76)으로 접지판을 구성하며, 반도체 칩(2)의 중앙에 배치된 전극 패드(4)가 노출되는 개방부(77) 및 복수의 관통 구멍(78)을 접지 금속판(76)에 형성할 수도 있다. 이 관통 구멍(78)은 접지판 위에 도포되는 제2 절연층(30)과 접지판 아래에 도포된 제1 절연층(10)이 직접 접촉하도록 함으로써 절연층들(10, 30)의 접착력을 높이는 역할을 한다.
도 3에 나타낸 공정에서, 접지 금속층(20b)을 판 형태로 구성한 경우, 반도체 칩 패키지의 전기적 특성을 높이기 위하여 제1 절연층(10) 형성 단계(도 3b), 제1 금속층(20) 형성 단계(도 3c), 제2 절연층(30) 형성 단계(도 3d), 제2 금속 패턴층(40) 형성 단계(도 3e)를 반복 실시함으로써 다층 구조의 웨이퍼 레벨 칩 패키지를 구현하는 것도 가능하다. 이 실시예는 접지판을 다층으로 형성함으로써, 고속 반도체 소자에서 접지판에 의한 기생 변수를 더욱 감소시킬 수 있고 고속 소자의 구동을 최적화할 수 있다.
또한, 접지층을 별도의 금속판을 구성함으로써, 신호 전달용 금속 패턴의 배선 자유도를 증가시킬 수 있다. 즉, 종래 구조에서 하나의 금속층에 접지 패턴과 신호 패턴에 형성하는 경우 각각의 패턴이 차지하는 면적으로 인해 신호 패턴 설계가 어렵지만, 접지 패턴을 별도의 금속층으로 형성함으로써 그 만큼 확보된 영역에 신호 패턴을 배치할 수 있어서 신호 패턴의 설계가 자유롭고 최적화할 수 있다.
본 발명에 따른 웨이퍼 레벨 패키지는 다양한 반도체 칩, 예컨대 플래시 메모리, 디램(DRAM), 마이크로콘트롤러 등에 적용될 수 있는데, 특히 고속으로 동작하는 반도체 소자에 적합하다.
본 발명에 따른 구조의 웨이퍼 레벨 패키지에서는 신호 배선에 의한 인덕턴스와 기생 변수를 최소로 할 수 있다. 루프 인덕턴스는 신호 배선에 흐르는 전류와 인접한 접지 경로에서 생성되는 귀환 이미지 전류(feedback image current)에 의해 형성되는 가상적인 루프 면적으로 결정된다. 그런데, 귀환 전류는 인덕턴스가 가장 낮은 경로를 따라 흐르기 때문에, 신호 라인과 가장 가까운 접지 경로를 따라 형성된다. 즉, 접지 경로를을 신호 패턴층 가까이에 형성하면 신호 라인 바로 밑에 위치한 접지 경로를 따라 전류의 귀환 경로가 형성되기 때문에, 루프 면적은 최소로 되고, 따라서 루프 인덕턴스가 최소로 된다. 루프 인덕턴스는 아래의 수학식 1로 표현할 수 있다.
LI = (LSIG + LGND - 2·LSIG_GND)
여기서, LI는 루프 인덕턴스, LSIG는 신호 라인의 자기 인덕턴스, LGND는 접지 경로의 자기 인덕턴스, LSIG_GND는 신호 라인과 접지 경로 사이의 상호 인덕턴스이다. 따라서, 접지 경로를 판 형태로 신호 라인 바로 아래에 형성하면, 신호 라인의 자기 인덕턴스 LSIG와 접지 경로의 자기 인덕턴스 LGND가 감소하고, 신호 라인과 접지 경로 사이의 상호 인덕턴스 LSIG_GND는 증가하기 때문에 루프 인덕턴스 LI는 감소한다. 또한, 접지 경로를 판 형태로 구성하면, 모든 신호 라인에 대해 안정적인 귀환 전류 경로를 제공할 수 있다.
지금까지 도면을 참조로 본 발명의 실시예를 설명하였지만, 이것은 설명을 위한 것에 지나지 않으며 발명의 범위를 제한하려는 것은 아니다. 따라서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 사상과 범위를 벗어나지 않고서도 위 실시예를 여러 가지 형태의 변형하고 수정할 수 있다는 사실을 쉽게 이해할 것이다.
이상 설명한 바와 같이, 본 발명에 따르면, 반도체 칩에 전기적 신호가 전달되는 통로인 신호 라인에 의한 인덕턴스와 기생 변수를 최소로 함으로써, 고속으로 동작하는 반도체 칩의 전기적 특성을 안정적으로 유지하고 효과적으로 보장하는 것이 가능하다. 또한, 신호 전달용 금속 패턴의 배선 자유도가 증가한다.

Claims (11)

  1. 전기 신호가 전달되는 신호 전극 패드와 접지 전원 신호가 전달되는 접지 전극 패드 및 온칩 회로가 형성된 활성면이 있는 반도체 칩과,
    상기 활성면에 상기 신호 전극 패드와 접지 전극 패드가 노출되도록 형성된 제1 절연층과,
    상기 제1 절연층 위에서 상기 접지 전극 패드와 직접 접촉하는 접지 금속층을 포함하며, 판 형태로 구성된 제1 금속층과,
    상기 제1 금속층 바로 위에 형성되며, 상기 접지 전극 패드에 대한 접지 접촉부와 상기 신호 전극 패드에 대한 신호 접촉부를 포함하는 제2 절연층과,
    상기 접지 접촉부를 통해 접지 전극 패드와 연결되는 접지 패턴과 상기 신호 접촉부를 통해 신호 전극 패드에 연결되는 신호 패턴을 포함하며, 상기 제2 절연층 바로 위에 형성되는 제2 금속 패턴층과,
    상기 제2 금속 패턴층의 접지 패턴과 신호 패턴에 각각 전기적으로 연결되며, 상기 반도체 칩이 외부와 전기적으로 연결되는 통로를 제공하는 외부 접속부를 포함하는 반도체 칩 패키지.
  2. 제1항에서, 상기 제2 금속 패턴층 위에 상기 제1 절연층, 제1 금속층, 제2 절연층, 제2 금속 패턴층에 각각 대응되는 제3 절연층, 제3 금속층, 제4 절연층, 제4 금속 패턴층이 형성되는 것을 특징으로 하는 반도체 칩 패키지.
  3. 제1항 또는 제2항에서, 상기 접지 금속층은 상기 전극 패드를 중심으로 양쪽에 배치되는 2개의 금속판으로 이루어진 것을 특징으로 하는 반도체 칩 패키지.
  4. 제1항 또는 제2항에서, 상기 접지 금속층은 상기 전극 패드를 노출시키는 개방부를 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  5. 제4항에서, 상기 금속판은 상기 제1 절연층과 제2 절연층이 직접 접촉되도록 하는 복수의 관통 구멍을 더 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  6. 제1항 또는 제2항에서, 상기 외부 접속부는 솔더볼인 것을 특징으로 하는 반도체 칩 패키지.
  7. 제1항 또는 제2항에서, 상기 제1 금속층은 상기 신호 전극 패드와 연결되는 접촉 패턴을 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  8. 제1항 또는 제2항에서, 상기 제1 금속층과 제2 금속 패턴층은 구리 금속으로 형성되는 것을 특징으로 하는 반도체 칩 패키지.
  9. 제8항에서, 상기 제1 금속층은 티타늄 금속, 구리 금속, 티타늄 금속이 순서대로 적층되어 이루어지는 것을 특징으로 하는 반도체 칩 패키지.
  10. 제8항에서, 상기 제2 금속 패턴층은 크롬 금속, 구리 금속, 니켈 금속이 순서대로 적층되어 이루어지는 것을 특징으로 하는 반도체 칩 패키지.
  11. 제1항 또는 제2항에서, 상기 금속층, 금속 패턴층 및 절연층은 상기 온칩 회로를 형성하는 공정과 일괄 공정에 의해 형성되는 것을 특징으로 하는 반도체 칩 패키지.
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