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KR100311880B1 - 관통구멍의제작방법,관통구멍을갖는실리콘기판,이기판을이용한디바이스,잉크제트헤드의제조방법및잉크제트헤드 - Google Patents

관통구멍의제작방법,관통구멍을갖는실리콘기판,이기판을이용한디바이스,잉크제트헤드의제조방법및잉크제트헤드 Download PDF

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KR100311880B1
KR100311880B1 KR1019970059241A KR19970059241A KR100311880B1 KR 100311880 B1 KR100311880 B1 KR 100311880B1 KR 1019970059241 A KR1019970059241 A KR 1019970059241A KR 19970059241 A KR19970059241 A KR 19970059241A KR 100311880 B1 KR100311880 B1 KR 100311880B1
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다까유끼 야기
준이찌 고바야시
겐조 몸마
게이 후지따
야스시 마쯔노
마사히로 다끼자와
야스시 가와스미
겐지 마끼노
유끼히로 하야까와
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미다라이 후지오
캐논 가부시끼가이샤
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Abstract

본 발명은 관통 구멍의 제작 방법, 관통 구멍을 갖는 실리콘 기판, 이 기판을 이용한 디바이스, 잉크제트 헤드의 제조 방법 및 잉크제트 헤드를 제공하는 것을 그 목적으로 하고 있으며, 본 발명의 관통 구멍의 제작 방법은, (a) 상기 기판 표면의 관통 구멍 형성 부위에 상기 기판 재료에 대해 선택적으로 에칭이 가능한 희생층을 형성하는 공정, (b) 상기 기판 상에 상기 희생층을 피복하도록 내에칭성을 갖는 패시베이션층을 형성하는 공정, (c) 상기 희생층에 대응한 개구부를 갖는 에칭 마스크층을 상기 기판 이면에 형성하는 공정, (d) 상기 개구부에서 상기 희생층이 노출될 때까지 기판을 결정축 이방성 에칭으로 에칭하는 공정, (e) 상기 기판 에칭 공정에 의해 노출된 부분에서 상기 희생층을 에칭하여 제거하는 공정, 및 (f) 상기 패시베이션층의 일부를 제거하여 관통 구멍을 형성하는 공정을 포함하는 것을 특징으로 한다.

Description

관통 구멍의 제작 방법, 관통 구멍을 갖는 실리콘 기판, 이 기판을 이용한 디바이스, 잉크제트 헤드의 제조 방법 및 잉크제트 헤드{METHOD OF PRODUCING A THROUGH-HOLE, SILICON SUBSTRATE HAVING A THROUGH-HOLE, DEVICE USING SUCH A SUBSTRATE, METHOD OF PRODUCING AN INK-JET PRINT HEAD, AND INK-JET PRINT HEAD}
본 발명은, 실리콘 웨이퍼에 형성하는 관통 홀 (through hole)(이하「관통 구멍」)의 제조방법, 관통 구멍 형성에 이용하는 기판, 상기 기판을 이용한 디바이스, 잉크제트 헤드의 제조 방법 및 잉크제트 헤드에 관한 것이다.
최근, 소형의 가동 기구를 갖는 미소 기계가 마이크로 메카닉스 기술에 의해 검토되고 있다. 특히, 반도체 집적 회로 형성 기술(반도체 포토리소그래피 공정)을 이용하여 단결정 실리콘 기판에 형성하는 마이크로 구조체는, 기판 상에 복수의 소형으로 제작 재현성이 높은 미소 기계 부품을 제작하는 것이 가능하기 때문에, 어레이화, 저비용화가 비교적 용이하게 되고, 또한 소형화에 의해 종래의 기계식 구조체에 비해 고속 응답성을 기대할 수 있는 것이다. 이러한 반도체 포토리소그래피 공정을 이용하는 마이크로 메카닉스 기술에 있어서, 실리콘의 (111)면과 다른 결정면과의 에칭 속도차가 생기는 것을 이용한 실리콘 결정축 이방성 에칭을 이용하는 벌크 마이크로 머시닝(Bulk Micro-Machining)은, 박막 캔틸레버(thin-film cantilevers)나 노즐 등을 형성하기 위해 이용하는 관통 구멍을 정밀도 좋게 제작하는 데에 있어서 필수의 기술이다. 그리고, 실리콘 기판의 이면만에서 결정축 이방성 에칭을 행하고 관통 구멍을 제작하는 방법은, 기판 표면에 캔틸레버나 마이크로 밸브 등의 여러가지 디바이스를 제작하는 것이 가능한 방법이기 때문에, 이 방법을 이용하여 여러가지 디바이스의 연구 개발이 이루어지고 있다.
그런데, 캔틸레버를 이용하는 디바이스로는 주사형 프로브 현미경(scanning probe microscope)(이하, 「SPM」)에 이용되는 캔틸레버형 프로브가 있다. 도체의 표면 원자의 전자 구조를 직접 관찰할 수 있는 주사형 터널 현미경(STM)이 개발되고(G. Binnig et al. Phys. Rev. Lett, 49, 57(1983)), 단결정, 비정질을 막론하고 실공간 상이 높은 분해능으로 측정을 할 수 있게 된 이래, SPM이 재료의 미세 구조 평가의 분야에서 활발히 연구되도록 되어 있고, 오늘날, SPM의 기능 향상을 목표로하여 여러가지 기능이 집적화된 박막 캔틸레버가 제안되고 있다. 예를 들면, 물질의 표면에 작동하는 척력, 인력을 검지하여 시료 표면의 요철상(凹凸像)을 측정할 수 있는 원자 간력 현미경(AFM)에 있어서는, 일반적인 캔틸레버의 굴곡 검출법인 광 레버 방식 대신에 피에조 저항체를 캔틸레버 상에 집적화한 피에조 저항 캔틸레버(M. Tortonese et al. "Atomic Force Microscopy using a Piezoresistive Cantilever", The 6th International Conference o n Solid-State Sensors and Actuators, Transducers' 91, 1991, p448-451)을 예로 들 수 있다. 이 피에조 저항 캔틸레버는 광 레버 방식에 필요한 레이저, 광학 성분이나 광검출 소자 등의 외부 검출 기구를 이용하지 않고, 진공 중이나 저온 하에서도 표면 요철을 검출하는 것이 가능하다.
이와 같은 피에조 저항 캔틸레버를 상술한 실리콘 결정축 이방성 에칭을 이용하여 제작하는 경우의 제작 방법을 도 20을 이용하여 설명한다.
우선, 기판으로서 p형 실리콘 기판(501) 표면에 이산화 실리콘층(502)과 n형실리콘층(503)을 형성한 SOI 웨이퍼(500)를 준비한다(도 20a). 다음에 SOI 웨이퍼의 표면 및 이면에 이산화 실리콘층(504)을 형성한 후, 표면측의 이산화 실리콘막(504)을 제거하고, 계속해서 n형 실리콘층에 붕소(B)를 주입·확산함으로써 저항체(resistor: 505)를 형성하고, n형 실리콘층에 캔틸레버의 패턴을 형성한다. 또한 캔틸레버 상에 패시베이션층인 이산화 실리콘 박막(507)을 형성함과 동시에 컨택트홀을 설치하고, Al 금속 전극(508)을 형성한다. 또한, 이면의 이산화 실리콘막(504)에는 에칭용의 개구부(506)를 설치한다(도 20b). 다음에개구부(506)로부터 실리콘 결정축 이방성 에칭액인 EDP(Ethylenediamine/Pyrocatechol)를 이용하여 p형 실리콘 기판을 에칭하고, 실리콘 기판의 (111)면과 이산화 실리콘층(502)의 막질(membrane)로 이루어지는 홈을 형성한다. 그 후 막질로 되어 있는 이산화 실리콘층(502)의 일부를 불산 수용액으로 제거하고 관통 구멍을 제작함으로써 피에조 저항 캔틸레버를 제작할 수 있다(도 20c).
그런데, 실리콘 기판의 이면에서 결정축 이방성 에칭을 행하고 관통 구멍을 제작하는 방법에서는 도 21에 도시한 부분의 기판 표면의 관통 구멍의 개구 길이 d는, 기판 이면의 관통 구멍의 개구 길이 D와 기판의 두께 t, 및 이용하는 결정 이방성 에칭액에 의해 결정되고, (100) 면의 결정 방위면을 갖는 실리콘 기판에서는 개구 길이 d는 대체로 수학식 1의 관계로 나타낼 수 있다.
Figure pat00001
여기서, R은 (111) 면과 (100) 면의 에치 레이트(etching rate)의 비이다. 이와 같이 미리 제공된 캔틸레버의 재료 및 막 두께로부터, 개구 길이 D를 바꾸는 것만으로 원하는 길이의 캔틸레버를 얻을 수 있어, 이에 따라 원하는 공진 주파수나 스프링 상수를 갖는 캔틸레버를 제작하는 것이 가능하다. 또한, 마찬가지로 원하는 오리피스 지름의 노즐을 제작하는 것이 가능하다. 이와 같이 실리콘 기판의 이면에서 결정축 이방성 에칭하여 관통 구멍을 제작하는 방법에 의해, 기판 표면에캔틸레버나 노즐 등의 여러가지 디바이스를 제작하는 것이 가능해진다. 상술한 2개의 예에서는 어느 것이나 개구 길이에 의해 캔틸레버 길이, 오리피스 지름을 결정하고 있다.
그러나, 실리콘 웨이퍼는, 웨이퍼들 간이나 웨이퍼 로트들 간에서, 제조에 따른 기판두께 및 결정축 방위를 도시한 배향 플랫(Orientation Flat)(이하「OF」)의 변동을 갖고 있다. 예를 들면 4"φ의 실리콘 웨이퍼간 및 로트간 변동은, 두께에서 500㎛로부터 525㎛이고(두께 분포차 △t=25㎛), 결정축 방위에서 ±0.4°정도로 되어 있다. 이 때문에, (100)면의 결정축을 갖는 4"φ의 기판에서는, 두께 분포차 △t에 의해 35㎛ 정도의 표면의 개구 길이 변동 △d가 웨이퍼간 또는 로트간에서 생기게 된다.
또한 이면 개구부는 OF에 맞춰서 패터닝되기 때문에, OF의 각도 분포차에 따라 이면 개구부의 각도의 변동이 생기게 된다. 따라서 상술한 OF의 각도 분포차로 1000㎛각의 개구 길이를 표면에 개구할 경우에는 12㎛ 정도의 개구 길이 변동이 웨이퍼간 또는 로트간에서 생기게 된다.
이상과 같이, 실리콘 기판 이면에서 에칭하여 관통 구멍을 제작하는 경우, 웨이퍼 제조시에 발생하는 기판 두께 분포 및 OF 각도 분포에 따라 기판 표면의 개구 길이 변동 △d가 발생한다. 캔틸레버 제작에 있어서는, 이 개구 길이 변동△d에 의해, 캔틸레버의 길이가 기판에 의해서 수십 ㎛ 정도 변동하게 되어, 제작한 캔틸레버의 기계 특성인 공진 주파수나 스프링 상수가 기판마다 달라진다. 그 때문에, 종래 웨이퍼에 상관 없이 동일한 기계 특성을 갖는 캔틸레버를 얻는 것이 곤란하였다.
또한 최근, 결정축 이방성 에칭액으로는 KOH, EDP는 독성이 강해 취급이 어렵기 때문에, TMAH(Tetramethyl ammonium hydroxide)가 이용되도록 되고 있다. 이 TMAH는 독성이 낮고, 금속 이온을 포함하지 않기 때문에 LSI 공정과의 적합성이 뛰어난 에칭액이다. 이 TMAH에서는, 실리콘의 (111)면과 (100)면의 에치 레이트의 비 R은 TMAH 농도에 의존하고 있고(U. Schnakenberg et al., "TMAHW Etchants for Silicon Micromachining", The 6th International Conference on Solid-State Sensors and Actuators, Transducers '91, 1991, pp 815-818), 예를 들면 22wt%에서는 R이 0.03, 10 wt%에서는 R이 0.05로 된다. 상술한 에칭 레이트 비 R을 수학식 1에 적용시키면, TMAH 농도의 차에 의해서 525㎛의 기판에서 27㎛의 개구 길이 변동 △d가 생기게 된다. 즉, TMAH를 이용하여 관통 구멍을 제작하는 경우에는 기판 두께 분포 및 OF 각도 분포 외에 에칭 중의 에칭액의 농도 변화에 의해 개구 길이 d의 오차 범위가 더욱 커지게 된다.
실리콘 기판에 원하는 개구 길이를 갖는 노즐의 제작 방법으로는, 실리콘 기판에 고농도의 p형 확산층을 형성하는 방법이 알려져 있다(E. Bassous, "Fabrication of Novel Three - Dimensional Microstructures by the Anisotropic Etching of (100) and (110) Silicon", IEEE Trans. on Electron Devices, Vol. ED-25, No. 10, 1978, p1178-). 이것은, 불순물 농도가 7×1019㎝-3이상의 p형 확산층은 결정축 이방성 에칭액으로 에칭되지 않는 성질을 이용하는 방법이다. 실리콘 기판에 이산화 실리콘막을 형성하고, 상기 이산화 실리콘막을 오리피스 형상으로 패터닝한 후에 고농도로 붕소(B)를 기판에 확산하여 p형 확산층을 형성하고, 다시 이산화 실리콘막을 형성하고, 기판 이면측의 이산화 실리콘막에 개구부를 형성하고, 결정축 이방성 에칭에 의해 에칭함으로써, (111)면과 오리피스를 갖는 p형 확산층의 막질에 둘러싸인 노즐을 제작할 수 있어, 정밀도 좋게 오리피스를 제작할 수 있다. 그러나, 이 방법에서는 막질 두께가 3㎛로 얇고, 막질 두께를 두껍게 하기 위해서는 고농도 불순물을 주입할 필요가 있지만, 그 때문에, 이온 주입법에 의해 행하는 경우의 주입 시간을 길게, 또한 확산층 두께를 두껍게 하기 위해서 확산 시간을 길게 취할 필요가 있다. 예를 들면, 15 내지 20㎛ 정도의 확산층을 얻고자 하면, 1×1016atom/㎠ 이상의 불순물 이온 주입량이 필요해지고, 또한 1,175℃에서 15 내지 20 시간 정도의 확산 시간이 필요해져서 생산성이 저하하게 된다. 또한, 이와 같이 실리콘 기판이 고온에서 장시간 열 처리되면, 벌크 내에 결정 결함이 발생, 증가하는 경우가 있다. 그리고, 상기 결함에 의해 결정축 이방성 에칭의 공정에서 종단된 (111)면에 에칭 불균일이 발생하고, 개구단을 직선성 좋게 형성할 수 없어, 기판 표면의 개구 길이 d에 치수 분포가 생긴다.
또한, 실리콘 기판 상에 회로를 집적하는 경우, nMOS의 웰이나 절연 확산층등을 형성하기 위해서, 상기와 동일 정도의, 고온에서 장시간의 열처리가 행해진다. 이와 같은 열 처리에 의한 결정 결함은 실리콘 웨이퍼의 로트마다 다르고, 또한 웨이퍼 내의 각 부분마다 다르기 때문에, 개구부마다 그 개구 길이 d의 치수 분포가 다르다. 마이크로 메카닉스 디바이스와 전자 회로를 집적화하는 경우에는, 상기 결정 결함 때문에 기판 표면의 개구단의 직선성을 정밀도 좋게 제작할 수 없다고 하는 문제가 생긴다. 아울러, 이 방법에서는 상술한 SOI 기판을 이용하여 제작하는 피에조 저항 캔틸레버와 같은 미리 형성된 디바이스의 하부에 확산층을 형성하는 것은 불가능하다.
본 발명은, 상기 종래 기술이 갖는 문제점에 감안하여 이루어진 것으로, 그 목적은,
(1) 실리콘 기판의 이면만에서 에칭하여 관통 구멍을 제작할 수 있다.
(2) 실리콘 웨이퍼간 및 로트간의 웨이퍼 두께 변동에 상관 없이 원하는 개구 길이 d를 얻을 수 있다.
(3) 실리콘 웨이퍼 및 로트간의 OF의 각도 변동에 상관 없이 원하는 개구 길이 d를 얻을 수 있다.
(4) 사용하는 실리콘 결정 이방성 에칭액의 종류에 상관 없이 정밀도 좋게 관통 구멍의 개구 길이 d를 제어할 수 있다.
(5) 생산성이 높고, 또한 제조가 용이하고 제작 재현성이 높다.
(6) 장시간의 고온 열처리를 실시하여도 개구 단부면을 직선성 좋게 형성할 수 있다.
(7) 기판 표면에 형성하는 디바이스 형상에 따르지 않는다.
관통 구멍의 제작 방법, 관통 구멍 형성용 기판, 관통 구멍을 갖는 기판, 및이것을 이용한 디바이스를 제공하는 것이다.
이러한 목적을 달성하는 본 발명은, 실리콘 기판에 관통 구멍을 제작하는 방법으로서, (a) 상기 기판 표면의 관통 구멍 형성 부위에 상기 기판 재료에 대해 선택적으로 에칭이 가능한 희생층을 형성하는 공정과, (b) 상기 기판 상에 상기 희생층을 피복하도록 내에칭성을 갖는 패시베이션층을 형성하는 공정, (c) 상기 희생층에 대응한 개구부를 갖는 에칭 마스크층을 상기 기판 이면에 형성하는 공정과, (d) 상기 개구부에서 상기 희생층이 노출할 때까지 기판을 결정축 이방성 에칭으로 에칭하는 공정과, (e) 상기 기판 에칭 공정에 의해 노출된 부분에서 상기 희생층을 에칭하여 제거하는 공정과, (f) 상기 패시베이션층의 일부를 제거하여 관통 구멍을 형성하는 공정을 갖는 것을 특징으로 하는 관통 구멍의 제작 방법이다.
또한, 실리콘 기판에 관통 구멍을 제작하는 방법으로서, (a) 상기 기판의 일부에 실리콘 에피택셜 성장을 저지하는 에피택셜 저지층을 형성하고, 상기 기판 상에 실리콘의 에피택셜층을 형성함으로써 상기 에피택셜 저지층 상의 관통 구멍 형성 부위에 상기 기판 재료에 대해 선택적으로 에칭이 가능한 희생층을 형성하는 공정과, (b) 상기 기판상에 상기 희생층을 피복하도록 내에칭성을 갖는 패시베이션층을 형성하는 공정, (c) 상기 희생층에 대응한 개구부를 갖는 에칭 마스크층을 상기 기판 이면에 형성하는 공정과, (d) 상기 개구부에서 상기 에피택셜 저지층이 노출할 때까지 기판을 결정축 이방성 에칭에 의해 에칭하는 공정과, (e) 상기 에피택셜 저지층의 상기 기판 에칭 공정에 의해 노출된 부분을 제거하는 공정과, (f) 상기 에피택셜 저지층의 제거 부분에서 상기 희생층을 에칭하여 제거하는 공정과, (g)상기 패시베이션층의 일부를 제거하여 관통 구멍을 형성하는 공정을 갖는 것을 특징으로 하는 관통 구멍의 제작 방법이다.
본 발명에 의하면, 기판의 표면에 개구 치수를 결정하는 희생층을 기판에 형성함으로써 기판 이면측에서 에칭하는 경우, 기판의 두께, OF의 각도 변동, 및 에칭액의 농도 변동 등에 의해 생기는 개구 치수의 오차, 고온 열처리에 의한 개구단의 직선성 열화 등을 회피할 수 있어 고정밀도로 개구 치수를 제어하는 것이 가능해진다. 또한, 희생층을 기판에 매립 형성할 때에는, 기판 표면의 평탄성을 유지할 수 있다. 본 발명의 제작 방법은 생산성이 높고, 또한 제조가 용이하고 제작 재현성이 높은 관통 구멍의 제작 방법이다.
도 1은 본 발명의 관통 구멍의 제작 방법의 제1 실시예의 제작 공정을 도시한 단면도.
도 2는 본 발명의 제1 실시예의 매립 희생층의 패턴 및 배치를 도시한 단면도.
도 3은 본 발명의 제1 실시예의 관통 구멍의 형상을 도시한 사시도.
도 4는 본 발명의 관통 구멍의 제작 방법의 제2 실시예의 제작 공정을 도시한 단면도.
도 5는 본 발명의 제2 실시예의 희생층의 패턴 및 배치를 도시한 단면도.
도 6은 본 발명의 제2 실시예의 관통 구멍의 형상을 도시한 사시도.
도 7은 본 발명의 제3 실시예의 매립 희생층의 패턴 및 배치를 도시한 단면도.
도 8은 본 발명의 제4 실시예의 희생층의 패턴 및 배치를 도시한 단면도.
도 9는 본 발명의 관통 구멍의 제작 방법을 이용하여 제작한 박막 캔틸레버의 제작 공정을 도시한 단면도.
도 10은 본 발명의 제6의 실시예의 박막 캔틸레버의 사시도.
도 11은 본 발명의 관통 구멍의 제작 방법을 이용하여 제작한 박막 캔틸레버의 제작 공정을 도시한 단면도.
도 12는 본 발명의 제7 실시예의 박막 캔틸레버의 사시도.
도 13은 본 발명의 제8 실시예의 피에조 저항 캔틸레버의 제작 공정을 도시한 단면도.
도 14는 본 발명의 제8 실시예의 피에조 저항 캔틸레버의 제작 공정을 도시한 단면도.
도 15는 본 발명의 제9 실시예의 피에조 저항의 캔틸레버의 제작 공정을 도시한 단면도.
도 16은 본 발명의 제9 실시예의 피에조 저항의 캔틸레버의 제작 공정을 도시한 단면도.
도 17은 본 발명을 적용 가능한 잉크제트 프린터 헤드의 일례를 도시한 모식도.
도 18은 본 발명의 제10 실시예의 잉크제트 프린터 헤드의 제작 공정을 도시한 단면도.
도 19는 본 발명의 제11 실시예의 잉크제트 프린터 헤드의 제작 공정을 도시한 단면도.
도 20은 종래 예의 피에조 저항 캔틸레버의 제조 방법의 주요 공정을 도시한단면도.
도 21은 종래 예의 관통 구멍 제작시의 과제를 설명하기 위한 단면도.
도 22는 본 발명의 제12 실시예의 잉크제트 헤드의 제조 방법에 대해 설명하는 공정 설명도.
도 23은 본 발명의 제12 실시예의 잉크제트 헤드를 도시한 모식적 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
9 : 질화 실리콘 막
10 : 실리콘 기판
11 : 희생층
12 : 패시베이션 막
13 : 마스크 층
14 : 개구부
17 : 막질
19 : 관통 구멍
이하의 본 발명의 관통 구멍의 형성 공정을 상세하게 설명한다.
본 발명에서는, 우선, 실리콘 기판의 이방성 에칭 전에 기판 표면에 희생층을 형성한다. 그리고, 희생층을 형성한 기판의 표면에 다시 패시베이션층을 더 형성하고, 이면에서 기판을 에칭한다. 이 때, 기판의 이면에는 에칭액에 에칭 내성이 있는 개구부를 갖는 마스크층을 설치해 놓고, 상기 개구부로부터 실리콘 기판을 에칭하여 홈을 형성한다. 실리콘 기판의 에칭은, 결정축 이방성 에칭이 되는 에칭액에 의해 행하고, KOH, EDP, TMAH, 히드라진 등의 결정면에 의한 에칭 속도차를 발생시키는 에칭액이 이용된다. 에칭을 진행시킴으로써, 에칭에 의해 형성되는 홈은 희생층에 도달한다. 다음에 희생층을 제거하게 되어 있지만, 희생층은 실리콘 기판과 패시베이션층과의 사이에 끼워져 있고, 희생층이 빠르게 에칭되는 방식으로희생층은 등방성 에칭으로 에칭된다. 등방성 에칭액으로는 희생층을 에칭한 후에, 실리콘 기판이 등방성 에칭되어 개구 길이의 제어를 할 수 없게 되지 않도록 실리콘 기판을 등방성 에칭하지 않는 에칭액으로부터 선택된다. 이에 따라, 실리콘 기판에 패시베이션층을 형성한 경우에는 패시베이션층으로 이루어지는 막질이 형성된다. 이 후 개구 부분의 패시베이션층을 에칭함으로써 관통 구멍을 형성할 수 있다.
여기서, 희생층에 이용되는 바람직한 재료로는 다결정 실리콘막을 예로 들 수 있다. 다결정 실리콘막은 LSI 공정과의 적합성이 뛰어나고, 공정 재현성이 높아 희생층에 적합하다. 다결정 실리콘막을 희생층에 이용함으로써 희생층을 에칭하기 위한 등방성 에칭액을 실리콘 결정 이방성 에칭액으로서도 이용할 수 있기 때문에, 이면 개구부를 통해 실리콘 기판을 에칭하고, 동일한 에칭액으로 희생층을 제거하는 것이 가능해져서, 공정이 용이해진다. 희생층의 두께로는 박막 형성 가능한 두께이면 좋다. 희생층 두께가 얇으면, 실리콘 기판과 패시베이션층과의 사이에 등방성 에칭액이 침입하기 어렵게 되지만, 희생층을 에칭하는 공정과 기판을 에칭하는 공정을 교대 또는 동시에 반복함으로써, 희생층에 의한 개구 길이의 제어가 마찬가지로 가능해진다. 예를 들면, 희생층에 수백 내지 수천 옹스트롬의 다결정 실리콘을 이용한 경우에는 희생층의 등방성 에칭과 기판과 이방성 에칭을 동시에 행할 수 있다.
또한, 실리콘 기판 상에 형성되는 희생층은, 포토리소그래피 공정 및 에칭 공정을 적용하는 것에 의해 원하는 형상으로 패터닝됨으로써, 또는 실리콘 기판의일부의 결정성, 재질을 변화시키거나 다공질화시킴으로써, 실리콘 기판 상에 매립 희생층으로서 형성된다. 이러한 매립 희생층의 형성 방법을 구체적으로 설명하면, 다공질 실리콘은 실리콘 기판의 일부를 양극화성(Anodization)함으로써 형성할 수 있다. 5 내지 50%의 체적 농도의 불화 수소산(이후, 불산이라고 함)을 넣은 용기에, 실리콘 질화막, 레지스트 등의 불산에 내촉성(耐觸性)을 갖는 막에 의해 피복된 실리콘 기판과 백금 전극을 침적시킨다. 다공질 실리콘을 형성하는 원하는 부분의 상기 내촉성을 갖는 막의 일부는 제거된다. 백금 전극을 마이너스 전극, 실리콘 기판을 플러스 전극에 접속하여 5 내지 수 100㎃/㎠의 전류를 흘리면 실리콘 기판은 개구부로부터 0.5로부터 10㎛/분 정도의 스피드로 다공질화된다. 또한, 실리콘 기판의 양면에 접촉하는 불산을 격리하도록 용기 내를 2분할하여, 각각의 분할 용기에 전극을 삽입하여 전류를 흘리게 해도 좋다. 이 경우에는 실리콘 기판에 직접 전극을 장착할 필요가 없다. 이와 같이 하여, 상기 내촉성을 갖는 막의 일부를 제거한 부분에 다공질 실리콘층을 갖는 실리콘 기판을 얻을 수 있다. 반응 조건에 따라 다르지만, 불산에 내성이 있는 막으로는, Cr, Cu, Ag, Pd, Au, Pt, 실리콘 질화막, 다결정 실리콘 등을 이용할 수 있다. 또한, 양극화성을 위해 전압을 인가하는 실리콘 기판에, 기판과는 다른 전하 극성을 갖는 불순물 확산층을 설치하여 내촉성을 갖는 막으로서 이용하는 것도 가능하다(K. Imai, Solid-State Electronics Vol. 24, p159-164).
이상의 방법에 의해 형성된 다공질층은 수산화 나트륨 수용액, 혹은 불산 등의 에칭액을 이용함으로써, 실리콘의 다공질층과 실리콘 기판의 에칭 속도의 차이에 의해 다공질층만을 고속으로 선택적으로 에칭할 수 있다. 다공질 실리콘의 에칭액으로는, 불산계의 에칭액으로서 불산 + 과산화 수소산(H2O2), 불산+ H2O2+ 알코올, 완충된 불산(HF와 NH3F와의 혼합액), 완충된 불산 + H2O2, 완충된 불산+H2O2+ 알코올이 있다. 또한, 실리콘의 결정축 이방성 에칭액을 이용하더라도, 다공질실리콘을 등방성 에칭하는 것이 가능하다. 이방성 에칭액을 이용함으로, 에칭액을 바꾸지 않고서 매립 희생층을 등방성 에칭할 수 있다.
매립 희생층으로는 상술한 외에, 실리콘 기판에 형성한 다공질 실리콘을 열산화하여 얻은, 이산화 실리콘을 이용하는 것도 가능하다. 이산화 실리콘은, 통상의 단결정 실리콘의 산화 속도에 비해 백배 이상이나 빠르게(H. Takai and T. Itoh, "Porous silicon layers and its oxide for the silicon-on-insulator structure", J. Appl. Phys. , Vol. 60, P222-225, 1986), 일부에 다공질 실리콘을 매립 형성한 실리콘 기판을 산화함으로써 다공질 실리콘 부분에 이산화 실리콘으로 이루어지는 매립 희생층을 형성할 수 있다. 이 경우도, 실리콘 기판을 마스크층을 통해 이방성 에칭하고, 홈이 이산화 실리콘의 매립 희생층에 도달한 후에, 불산계의 에칭액으로 개구부에서 매립 희생층을 에칭함으로써, 기판 표면에 원하는 치수를 갖는 개구를 형성할 수 있다.
다른 매립 희생층으로는, 실리콘 기판과는 결정성이 다른, 실리콘 기판의 일부에 매립 형성한 다결정 실리콘이 이용된다. 다결정 실리콘은, 실리콘 기판의 일부에 실리콘의 에피택셜 성장을 저해하는 에피택셜 저지층을 형성하고, 상기 기판상에 실리콘의 에피택셜층을 성장시킴으로써 상기 에피택셜 저지층 상에 다결정 실리콘층으로 이루어지는 희생층을 형성할 수 있다. 다결정 실리콘은 실리콘의 결정축 이방성 에칭액에 대해 등방성 에칭할 수 있다. 에피택셜 저지층으로는 에피택셜 성장을 저지하는, 즉, 다결정 또는, 비정질형의 구조를 갖는 층이면 좋고, 성장 온도의 열에 내성을 갖는 재질로 이루어진다. 이러한 재료로서는 예를 들면, 실리콘 반도체 형성 공정과의 적합성이 뛰어난, 공정 재현성이 높은 이산화 실리콘막, 실리콘 질화막, 다결정 실리콘막이 적합하다. 특히, 이산화 실리콘막이나 실리콘 질화막은 이방성 에칭액에 대해 에칭 내성이 양호하고, 개구에서 기판을 에칭할 때에 에칭을 정지하는 일이 가능하고, 에칭 정지층의 역할도 포함하고 있다. 또한, 매립 희생층을 이방성 에칭액으로 등방성 에칭할 때 희생층 하부의 실리콘이 에칭되는 것을 방지할 수 있다.
또한, 고온에서 열처리를 행함으로써 결정 결함을 갖는 실리콘 기판을 이용한 경우에는, 이방성 에칭 후의 결정 결함에 의한 (111)면의 불균일이 발생하지만, 매립 희생층을 도입함으로써 개구 길이 d의 치수 정밀도가 높고, 치수 분포가 없는 개구를 얻는 일이 가능해진다.
개구부와 희생층의 치수는, 개구부를 통해 에칭하여 형성되는 홈의 기판 표면측의 홈 치수에 비해 희생층의 치수가 커지도록 한다. 이에 따라, 희생층에서 기판 표면의 개구 길이를 제어하는 것이 가능해진다. 결정 방위면이 (100)의 실리콘 기판을 이용한 경우에는, 희생층의 길이 d1(도 2 참조)의 범위를 수학식 1의 d를 이용하여 이하와 같이 나타낼 수 있다.
Figure pat00002
또한, 기판의 결정 방위면이 (100)으로부터 각도 α(°)의 오프셋을 갖는 실리콘 기판에서는 다공질 실리콘층의 길이 d1은 이하 수학식 3의 범위로 된다.
Figure pat00003
삼각 함수 내의 각도 α는 오프셋에 의해 생긴 기판의 방위면과 (111)면이 이루는 각도로부터 일률적으로 결정되는 것이다. 본 발명의 방법은, 다른 결정 방위면을 갖는 실리콘에 있어서도 유효하다.
본 발명에 의해 형성된 관통 구멍을 조사해 보면, 이방성 에칭에 의한 관통 구멍의 기판 이면측의 개구 지름을 D, 기판 표면(캔틸레버나 잉크 토출부 등의 기능소자 형성면) 측의 개구 지름을 d'로 하고, 실리콘 기판의 두께를 t로 했을 때에, d'가
Figure pat00004
의 관계를 갖고 있는 것으로, 이 구성에 의해 개구 지름을 그만큼 크게 하지 않더라도 기판 표면의 원하는 개구 지름을 얻을 수 있어, 기판의 크기를 종래에 비해 소형화하는 것이 가능하다. 또한 기판의 기계적 강도의 향상으로도 이어진다.
본 발명에 있어서 패시베이션층을 희생층 상에 형성하는 경우, 희생층을 에칭함으로써 패시베이션층으로 이루어지는 막질이 형성된다. 여기서, 패시베이션막은 결정축 이방성 에칭액, 및 희생층용 등방성 에칭액에 에칭 내성을 갖는 재료로 이루어진다. 이로써, 기판 표면에 여러가지 디바이스를 형성하는 것이 가능해진다. 또, 패시베이션층의 형성 방법으로는, 종래 공지의 기술, 예를 들면 진공 증착법이나 스퍼터법, 화학 기상 성장, 도금법, 박막 도포법 등의 박막 제작 기술을 이용하는 것이 가능하다.
본 발명의 관통 구멍의 제작 방법 또는 관통 구멍 형성용 기판을 이용하여, 가스 또는 액체 공급용 노즐을 제작하는 것이 가능하다. 또한, 상기 기판의 표면에 발열 저항체, 유로(流路), 노즐 등을 형성함으로써 관통 구멍을 잉크 공급구에 이용한 잉크제트 프린터 헤드를 제작하는 것이 가능하다.
또한, 본 발명에 있어서, 기판 표면의 희생층 상에 패시베이션층을 통해 박막 캔틸레버를 형성해 놓고, 기판 이면의 개구부에서 에칭하여 관통 구멍을 형성함으로써 주사형 프로브 현미경에 이용되는 캔틸레버를 제작하는 것이 가능하다.
(실시예)
이하 본 발명의 관통 구멍 및 그 제작 방법, 상기 관통 구멍을 이용하여 제작한 디바이스를 도 1 내지 도 19 및 도 22의 도면에 도시한 실시예를 이용하여 상세히 설명한다.
(제1 실시예)
도 1은 본 발명의 관통 구멍의 제작 방법의 공정을 도시한 단면도이다. 도 2는 본 발명의 관통 구멍을 제작하기 위한 매립 희생층(11)이 되는 다공질 실리콘층을 형성한 기판의 상면도 및 그 단면도이고, 도 3a는 제작한 관통 구멍 형상의 특징의 일례를 도시한 단면으로부터 본 사시도이다. 본 발명의 관통 구멍은 도 3a 내지 도 3b에 도시한 바와 같이, 종래의 도 20과 비교하여, 관통 구멍 단면이 사다리꼴형상이 아니라 굽어진 형상이 특징으로 되어 있다. 본 발명의 형성 방법을 이용함으로써 관통 구멍 단면 형상을 에칭 시간에 의해 도 3a 도 3b에 도시한 바와 같이 바꾸는 것이 가능하다. 예를 들면, 이에 따라, 종래 (111)의 결정면으로 둘러싸인 노즐의 유체의 컨덕턴스를, 원하는 값으로 바꾸는 것도 가능해진다.
이하에 본 발명의 관통 구멍의 제작 방법을 도 1을 이용하여 설명한다. 기판 두께가 525㎛이고 결정 방위면이 (100)의 p형에서 저항율이 0.02Ω·㎝인 실리콘 기판(10) 상에 LPCVD (Low Pressure Chemical Vapour Deposition)법을 이용하여 불산 내성막으로서 질화 실리콘막(9)을 100㎚ 성막한다. 계속해서, 포토리소그래피 공정에 의해 형성한 포토레지스트를 마스크로 하여, 질화 실리콘막(9)을 CF4가스를 이용하여 반응성 이온 에칭을 행하고, 이어서, 포토레지스트를 박리함으로써 도 1a에 도시한 바와 같이 실리콘을 노출시켰다. 다음에, 다공질 실리콘을 형성하기 위한 층(11)을 다음과 같이 하여 형성하였다. 우선, 불산(49%) : 물 : 에탄올=1:1:1의 용액에 질화 실리콘막(9)이 설치되어 있는 실리콘 기판(10)을 침지하고, 양극화성을 행하였다. 이 때, 실리콘 기판과 대향 전극의 사이에 30㎃/㎠의 전류를 흘리었다. 이 때의 다공질화의 속도는 2㎛/min이고, 10㎛ 깊이의 매립 희생층이 되는 다공질 실리콘을 형성하였다. 그리고, 이 후에 질화 실리콘막(9)을제거하였다(도 1b). 매립 희생층의 패턴은 도 2에 도시한 바와 같이 그 일변이 d1의 정방형으로 하였다.
다음에 패시베이션막(12) 및 후속 공정에서 실리콘 기판(10)을 이면에서 결정축 이방성 에칭할 때의 마스크층(13)이 되는 질화 실리콘막을 기판 표면 및 이면에 LPCVD로 각각 500㎚ 성막하였다. 그리고, 기판 이면의 마스크층에, 포토리소그래피 공정에 의해 형성한 포토레지스트를 마스크로 하여, CF4가스를 이용한 반응성이온 에칭을 행하여 실리콘면을 노출시켰다. 계속해서, 포토레지스트를 박리함으로써 마스크층(13)에 도 1c에 도시한 개구부(14)를 형성하였다. 도 2에 기판상면으로부터 본 개구부의 패턴 형상을 도시한 것으로, 본 실시예에서는 개구부의 개구 길이는 일변이 D의 정방형으로 하였다. 여기서, 개구 길이 D는, 결정축 이방성 에칭액에 의해 실리콘 기판을 관통하였을 때의 도 2 상면도의 점선으로 도시한 정방형의 일변의 폭 δ이 희생층인 다공질 실리콘층의 폭 d1에 비해 작아지도록 하였다.
포토레지스트를 박리한 후에 실리콘 기판을 농도 27%의 수산화 칼륨(KOH) 수용액으로 액 온도 90℃에서 결정축 이방성 에칭하고, (111)의 결정면으로 이루어지는 면으로 둘러싸인 피라미드형의 홈을 형성하였다(도 1d). 이 상태로부터, 더욱 에칭을 진행시킴으로써 매립 희생층(11)인 다공질 실리콘이 KOH 수용액에 의해 등방성 에칭되어 제거되고, 패시베이션막에 의한 막질(17)이 형성되었다(도 1e). 이 후, 기판 이면에서 CF4가스를 이용하여 패시베이션막의 막질 부분에 반응성 이온에칭을 행하여 제거하고, 관통 구멍(19)을 형성하였다(도 1f).
또, 기판의 두께를 바꾼 경우의 영향을 조사하기 위해서, 기판 두께가 500㎛ 이고 결정 방위면이 〈100〉인 실리콘 기판에 상기와 마찬가지의 다공질 실리콘층 패턴 형상으로 또한 개구부를 형성하여 관통 구멍을 형성한 바, 기판의 두께에 상관 없이 실리콘 기판의 표면에 본 실시예와 마찬가지의 개구 치수를 얻을 수 있었다. 이와 같이 본 발명의 관통 구멍의 제작 방법에서는 매립 희생층의 길이 d1에 의해 개구 길이 d (도 3a 도시, θ=54.7°)를 결정할 수 있고, 기판의 두께 변동에 의해 표면의 개구 길이가 변동하는 일이 없다는 것을 알 수 있다.
또, 도 1e에 있어서, 결정축 이방성 에칭을 정지하지 않고서 계속함으로써 기판 단면에 있어서 매립 희생층이 제거된 후에 형성된 매립 희생층 하부의 돌기부가 에칭되고, 도 3c에 도시한 기판 단면이 (111)면으로 둘러싸인 관통 구멍을 형성할 수 있었다. 이러한 단면 형상을 갖는 관통 구멍에서도, 기판의 두께 변동에 의한 개구 길이 d의 변동을 회피하는 일이 가능하게 된다.
또한, 본 발명의 관통 구멍의 제작 방법에서는 개구부의 개구 길이 D가 다소 변동하더라도, 개구 길이 d에의 영향은 없다. 이 D의 허용 범위는, 도 2에 있어서 이하의 수학식 5를 만족시키는 범위이다.
Figure pat00005
(제2 실시예)
도 4는 본 발명의 관통 구멍의 제작 방법의 공정을 도시한 단면도이다. 도5는 본 발명의 관통 구멍을 제작하기 위한 희생층을 형성한 기판의 상면도 및 그 단면도이다. 도 6a는 제작한 관통 구멍 형상의 특징의 일례를 도시한 단면으로부터 본 사시도이다. 본 발명의 관통 구멍은 도 6a 내지 도 6b에 도시한 바와 같이, 종래 구성의 도 20과 비교하여, 관통 구멍 단면이 사다리꼴 형상이 아니라, 굽어진 형상이 특징으로 되어 있다. 본 발명의 제작 방법을 이용함으로써 관통 구멍 단면 형상을 에칭 시간에 의해 도 6a 내지 도 6b에 도시한 바와 같이 돌기로부터 오목하게 바꾸는 것이 가능하다. 예를 들면, 이에 따라 종래 (111)의 결정면으로 둘러싸인 노즐의 유체의 컨덕턴스를, 원하는 값으로 바꾸는 것도 가능해진다.
이하에 본 발명의 관통 구멍의 제작 방법을 도 4를 이용하여 설명한다. 기판 두께가 525㎛이고 결정 방위면이 (100)의 실리콘 기판(10) 상에 후속 공정에서 실리콘 기판(10)을 이면으로부터 결정축 이방성 에칭할 때의 마스크층(13)이 되는 질화 실리콘막을 기판의 표면 및 이면에 LPCVD(Low Pressure Chemical Vapour Deposition)법으로 각각 500㎚ 성막하였다. 그리고, 기판 이면의 에칭용 마스크층(13)에 포토리소그래피 공정에 의해 형성한 포토레지스트를 마스크로 하여, CF4가스를 이용한 반응성 이온 에칭을 행하여, 실리콘면을 노출시키고, 계속해서 포토레지스트를 박리함으로써 마스크층(13)에 개구부(14)를 형성하였다. 기판의 표면의 질화 실리콘막을 CF4가스를 이용한 반응성 이온 에칭으로 제거한 후, 진공 증착법으로 희생층(11)이 되는 Cu 박막을 3㎛ 성막하고, 포토리소그래피 공정에 의해 형성한 포토레지스트를 마스크로 하여, Cu 박막을 염화 제2철 수용액(20%)으로 에칭한 후, 포토레지스트를 박리하고, 도 4a에 도시한 희생층(11)을 형성하였다. 도 5에 기판 상면에서 본 희생층의 패턴을 도시하고, 본 실시예에서는 그 일변이 d1의 정방형으로 하였다. 여기서, 개구부의 개구 길이 D는, 결정축 이방성 에칭액에 의해 실리콘 기판을 관통하였을 때의 도5 상면도의 점선으로 도시한 정방형의 일변의 폭 δ이 희생층의 폭 d1에 비해 작아지도록 하였다.
다음에 패시베이션막(12)이 되는 질화 실리콘막(비정질 실리콘 나이트라이드: a - SiN)을 500㎚ 성막하였다(도 4a).
포토레지스트를 박리한 후에 실리콘 기판을 농도 27%의 수산화 칼륨(KOH) 수용액으로 액 온도 90℃로 결정축 이방성 에칭하고, (111)의 결정면으로 이루어지는 면으로 둘러싸인 피라미드형의 사다리꼴 형상으로 되는 홈을 형성하였다(도4c). 그리고, 희생층을 노출시킨 후, 염화 제2철 수용액(20%)으로 Cu 희생층을 등방성 에칭함으로써 제거하였다(도 4d). 계속해서, 다시 KOH 수용액에 의해 희생층 하부의 실리콘을 에칭하여 희생층이 있는 하부의 실리콘이 결정축 이방성 에칭되고, 패시베이션막의 막질이 형성되었다(도 4e). 이 후, 이면에서 CF4가스를 이용하여 반응성 이온 에칭을 행하여 패시베이션막에 의한 막질 부분을 제거하고, 관통 구멍을 형성하였다(도 4f).
또, 도 4e에 있어서, 결정축 이방성 에칭을 정지하지 않고 계속함으로써, 기판 단면의 돌기부가 에칭되고, 도 6b와 같은 희생층 하부가 수직으로 되는 단면을 갖는 관통 구멍을 형성할 수 있었다. 다시 에칭을 행함으로써 도 6c에 도시한 기판 단면이 (111)면으로 둘러싸인 관통 구멍을 형성할 수 있었다. 이러한 단면 형상을 갖는 관통 구멍에서도, 기판의 두께 변동에 의한 개구 길이 d의 변동을 회피하는 것이 가능하게 되어 있었다.
(제3 실시예)
본 발명에 이용하는 매립 희생층을 형성한 기판의 상면도 및 그 단면도를 도7에 도시한다. 기판 상면으로부터 본 매립 희생층의 패턴을 일변이 d2로 하는 정방형 형상으로 하고 제1 실시예와 마찬가지의 공정을 이용하여 관통 구멍을 제작하였다. 단, 기판 이면의 개구부를 (110)의 방위에 대해 각도 α 어긋나게 패터닝하였다. α는 1°로 하였다. 또, d2 및 이면 개구부의 치수에 의해 결정되는 δ와의 사이에 수학식 3의 d1을 d2로 하는 관계가 성립하고 있다.
제작한 관통 구멍의 기판 표면의 개구 길이 d는, d2와 대체로 일치한 정방형형상으로 되고, 각도 α에 의하지 않고서 매립 희생층의 형상에 의해 결정할 수 있었다. 즉, 본 발명의 관통 구멍의 제작 방법에 의해, 실리콘 웨이퍼간 및 로트간의 OF의 각도 변동이 있더라도 원하는 개구 길이 d를 얻을 수 있었다.
(제4 실시예)
본 발명에 이용하는 희생층을 형성한 기판의 상면도 및 그 단면도를 도 8에 도시한다. 기판 상면으로부터 본 희생층의 패턴이 직경 d1로 하는 원형 형태로 하고, 제2 실시예와 마찬가지의 공정을 이용하여 관통 구멍을 제작하였다. 단, 기판 이면의 개구부를 (110)의 방위에 대해 각도 α 어긋나게 패터닝하였다. α는 1°로 하였다.
제작한 관통 구멍의 기판 표면의 개구 길이 d는, 원형의 희생층을 둘러싸는 도 8의 2점 사선에서 도시한 정방형 형상으로 되고, 각도 α에 의하지 않고서 희생층의 직경에 의해 결정할 수 있었다. 즉, 본 발명의 관통 구멍의 제작 방법에 의해, 실리콘 웨이퍼간 및 로트간의 OF의 각도 변동이 있더라도 원하는 개구 길이 d를 얻을 수 있었다.
(제5 실시예)
본 발명의 제5 실시예인 관통 구멍의 제작 방법을 이하에 설명한다. 희생층을 LPCVD(Low Pressure Chemical Vapour Deposition)에 의한 다결정 실리콘막(이하 poly-Si막), 패시베이션층 및 마스크층을 LPCVD법에 의한 질화 실리콘막으로 바꾼 이외에는, 도 4의 공정과 마찬가지의 방법에 의해 관통 구멍을 제작하였다. KOH 수용액에 의해 실리콘 기판을 이방성 에칭하고, 희생층을 노출시켰다. 다시 에칭을 진행시킴으로써, 희생층이 KOH 수용액에 의해 등방성 에칭됨과 동시에 희생층이 있는 하부의 실리콘이 결정축 이방성 에칭되고, 도 4e에 도시한 바와 마찬가지의 패시베이션막의 막질이 형성되었다. 이 후, 이면에서 CF4가스를 이용하여 반응성 이온 에칭을 행하여 패시베이션막의 막질 부분을 제거하고, 도 4f와 마찬가지의 관통 구멍을 제작할 수 있었다. 제작한 관통 구멍의 개구 길이는, 제2 실시예의 관통 구멍의 개구 길이와 동일하였다. 희생층, 및 패시베이션층의 재료에 제한되지 않고, 정밀도 좋게 관통 구멍의 개구 길이 d를 제어할 수 있었다.
(제6 실시예)
본 실시예에서는, 관통 구멍 제작 방법을 이용하여 제작한 박막 캔틸레버에 대해 설명한다. 박막 캔틸레버는 SPM용 프로브로서 이용할 수 있다. 제작한 박막 캔틸레버의 사시도를 도 10에 도시한다. 본 발명의 박막 캔틸레버(26)를 유지하는 실리콘 블럭(28)의 단면은, 종래의 점선으로 도시한 직선형이 아니라, 굽어진 형상을 갖고 있다. 실리콘 블럭은, 캔틸레버를 AFM 장치에 마운트하기 위해서, 취급에 충분한 크기가 필요하다. 본 발명에 관한 도 10에 도시한 박막 캔틸레버에서는 개구부를 종래에 비해 작게 하더라도 동일한 길이의 캔틸레버를 얻는 것이 가능하고, 실리콘 블럭의 칩핑 사이즈(chipping size)를 작게 할 수 있게 된다. 이에 따라, 실리콘 웨이퍼 한장당 형성 가능한 캔틸레버수를 늘릴 수 있고, 한 프로브당의 비용을 저감시킬 수 있다.
이하에 본 발명의 박막 캔틸레버의 제작 방법을 도 9를 이용하여 설명한다. 기판 두께가 525㎛이고 결정 방위면이〈100〉의 n형으로 저항율이 0.02 Ω·㎝의 실리콘 기판(20)에 제1 실시예와 마찬가지의 방법에 의해 다공질 실리콘(27)을 형성하였다(도 9a). 다음에, 산화 가스를 이용하여 다공질 실리콘(27)이 형성된 실리콘 기판(20)을 열산화하여, 이산화 실리콘으로 이루어지는 매립 희생층(21)을 형성하였다. 매립 희생층을 형성할 때에, 이산화 실리콘이 실리콘 기판에도 동시에 형성된다(도 9b). 본 실시예에서는 이 기판 상에 형성된 이산화 실리콘을 패시베이션층(22)으로 하였다.
다음에, 구조체층(25) 및 후속 공정에서 실리콘 기판(20)을 이면에서 결정축 이방성 에칭할 때의 마스크층(23)이 되는 질화 실리콘막을 LPCVD에 위해서 500㎚성막하였다(도 9c). 기판 이면의 마스크층(23)에, 포토리소그래피 공정에 의해 형성한 포토레지스트를 마스크로 하여, CF4가스를 이용하여 반응성 이온 에칭을 행하고, 포토레지스트를 박리하여 실리콘이 노출된 개구부(24)를 형성하였다. 다시, 구조체층을 개구부를 형성한 것과 마찬가지의 방법을 이용하여 박막 캔틸레버(26) 부분을 형성하였다(도 9d).
계속해서, 실리콘 기판(20)을 농도 22%의 TMAH 수용액으로 액 온도 80℃에서 기판을 결정축 이방성 에칭하고, (111)의 결정면으로 이루어지는 면으로 둘러싸인 사다리꼴 홈을 형성하였다(도 9e). 다음에, 완충된 불산에 의해 매립 희생층(21)을 에칭 제거하고, 관통 구멍(29)을 형성하였다(도 9f). 마지막으로, 실리콘 기판을 실리콘 블럭(28)으로 분할함으로써 도 10에 도시한 박막 캔틸레버를 제작할 수 있었다.
에칭액인 TMAH 수용액의 농도를 바꾼 경우를 조사하기 위해서, 도 9e에 도시한 실리콘 기판을 농도 10%의 TMAH 수용액으로 액 온도 80℃에서 기판을 결정축 이방성 에칭하고, 도 9f의 공정에 의해 박막 캔틸레버를 제작한 바, 결정축 이방성 에칭액의 농도에 상관 없이 상기한 바와 같은 크기의 관통 구멍을 형성할 수 있었다. 즉, 본 발명의 방법에 의하면 정밀도 좋게 관통 구멍의 개구 길이를 제어할 수 있어, 동등한 길이의 박막 캔틸레버를 얻을 수 있는 것을 알 수 있다.
(제7 실시예)
본 실시예에서는, 관통 구멍 제작 방법을 이용하여 제작한 박막 캔틸레버에대해 설명한다. 박막 캔틸레버는 SPM용 프로브로서 이용할 수 있다. 제작한 박막 캔틸레버의 사시도를 도 12에 도시한다. 본 발명의 박막 캔틸레버(26)를 유지하는 실리콘 블럭(28)의 단면은, 종래의 점선으로 도시한 직선형이 아니라, 굽어진 형상을 갖고 있다. 실리콘 블럭은, 캔틸레버를 AFM 장치에 마운트하기 위해서, 취급에 충분한 크기가 필요하다.
도 12에 도시한 박막 캔틸레버에서는 개구부를 종래에 비해 작게 하더라도 같은 길이의 캔틸레버를 얻는 것이 가능하고, 실리콘 블럭의 칩핑 사이즈를 작게 할 수 있다. 이에 따라, 실리콘 웨이퍼 한장당에 형성 가능한 캔틸레버수를 늘릴 수 있게 되고, 한 프로브당의 비용을 저감할 수 있다.
이하에 본 발명의 박막 캔틸레버의 제작 방법을 도 11을 이용하여 설명한다. 기판 두께가 525㎛이고 결정 방위면이 〈100〉인 실리콘 기판(20) 상에 LPCVD(Low Pressure Chemical Vapour Deposition) 법을 이용하여 희생층(21)이 되는 다결정 실리콘막(이하 poly-Si막)을 500㎚ 성막하고, 포토리소그래피 공정에 의해 형성한 포토레지스트를 마스크로 하여, poly-Si막을 CF4가스를 이용하여 반응성 이온 에칭을 행한 후, 포토레지스트를 박리함으로써 희생층(21)을 형성하였다.
다음에 산화 가스를 이용하여 실리콘 기판(20)을 열산화하여, 300㎚의 패시베이션막(22)을 기판 및 희생층 표면에 형성하였다(도 11b). 이 후, 구조체층(25)으로서 작용하며 후속 공정에서 실리콘 기판(20)을 이면에서 결정축 이방성 에칭할 때의 마스크층(23)으로서 작용하는 질화 실리콘막을 LPCVD에 의해서 500㎚ 두께로성막하였다(도 11c). 기판 이면의 마스크층에, 포토리소그래피 공정에 의해 형성한 포토레지스트를 마스크로 하여, CF4가스를 이용하여 반응성 이온 에칭을 행한 후, 포토레지스트를 박리함으로써, 실리콘이 노출된 개구부(24)를 형성하였다. 또한, 구조체층을 개구부를 형성한 것과 마찬가지의 방법을 이용하여 박막 캔틸레버(26) 부분을 형성하였다(도 11d).
실리콘 기판(20)을 농도 22%의 TMAH 수용액으로 액온도 80℃에서 기판을 결정축 이방성 에칭하고, (111)의 결정면으로 이루어지는 면으로 둘러싸인 피라미드형의 오목부를 형성하고, 다시 에칭을 진행시킴으로써 희생층(21)이 TMAH 수용액에 의해 등방성 에칭됨과 동시에 희생층 하부의 실리콘이 결정축 이방성 에칭되고(도 11e), 희생층이 완전히 에칭된 후에 패시베이션막(22)의 막질이 형성되었다 (도 11f). 이 후, HF 수용액으로 패시베이션막(22)을 에칭하여 막질(27) 부분을 제거, 관통 구멍을 형성하였다(도 11g). 마지막으로, 실리콘 기판을 실리콘 블럭(28)으로 분할함으로써 박막 캔틸레버를 제작할 수 있었다(도 12 참조).
또한, 에칭액인 TMAH 수용액의 농도를 바꾼 경우를 조사하기 위해서, 도11d에 도시한 실리콘 기판을 농도 10%의 TMAH 수용액으로 액온도 80℃에서 기판을 결정축 이방성 에칭하고, 도 11e로부터 도 11f의 공정에 의해 박막 캔틸레버를 제작한 바, 에칭액 농도에 상관 없이 상기한 바와 같은 크기의 관통 구멍을 형성할 수 있었다. 이와 같이 본 발명의 방법에 의하면, TMAH 수용액의 농도에 상관 없이, 정밀도 좋게 관통 구멍의 개구길이를 제어할 수 있고, 동등한 길이의 박막 캔틸레버를 얻을 수 있는 것을 알 수 있다.
(제8 실시예)
본 실시예에서, 도 20에 도시한 SOI 기판을 이용한 피에조 저항 캔틸레버에, 본 발명의 관통 구멍의 제작 방법을 응용한 예에 대해 설명한다. 도 13 및 도 14에 피에조 저항 캔틸레버의 제작 공정도를 도시한다. 공정도는 정면도 및 정면도에 기입한 단면에서의 단면도로 이루어진다.
도 20과 마찬가지의 p형 실리콘 기판(51)에 이산화 실리콘층(52)과 n형 실리콘층(53)이 형성된 SOI 웨이퍼(50)를 이용하였다(도 13a). n형 실리콘층(53)의 일부를 도 13b에 도시한 바와 같이 포토리소그래피와 CF4가스를 이용한 반응성 이온에칭에 의해 제거하고, 노출한 이산화 실리콘층(52)을 완충된 불산으로 에칭한다. 다음에, n형 실리콘층(53)을 불산 내성막의 마스크(도 13b 실선)로서 이용하여 p형 실리콘 기판(51)을 전극으로서 양극화성을 행하고 30㎛ 깊이의 다공질 실리콘(59: 도 13b 사선 영역)을 형성하였다. 양극화성을 길게 행함으로써 다공질 실리콘 영역이 가로 방향으로 연장되고, 캔틸레버가 되는 n형 실리콘층의 하부의 p형 실리콘 기판도 다공질화하였다. 다음에, n형 실리콘층에 붕소 (B)를 주입·확산하여 저항체(55)를 형성하였다(도 13c). 다음에 n형 실리콘층(53) 및 이산화 실리콘층(52)에 캔틸레버의 패턴을 포토리소그래피 공정과 에칭에 의해 패터닝하고, 계속해서, 산화가스를 이용하여 다공질 실리콘(59)을 열산화하여, 이산화 실리콘으로 이루어지는 매립 희생층(61)을 형성하였다. 매립 희생층을 형성할 때에는, 동시에 저항체(55) 표면 및 실리콘 기판 이면도 산화되고 이산화 실리콘 박막(57)과 이산화 실리콘층(54)이 형성된다. 이면의 이산화 실리콘층(54)에는 이방성 에칭을 위한 개구부(56)를 설치하였다(도 13d). 다음에, 이산화 실리콘 박막(57)에 컨택트홀을 설치하고, Al 금속 전극(58)을 형성하였다(도 14e). 계속해서, 기판 이면의 개구부(56)로부터 실리콘의 결정축 이방성 에칭액인 EDP에 의해 p형 실리콘 기판을 매립 희생층(61)이 노출할 때까지 이방성 에칭하고 (111)면으로 이루어지는 홈을 형성하였다(도 14f). 계속해서 완충된 불산에 의해 매립 희생층(61)의 막질부를 에칭 제거하고, 관통 구멍을 제작함으로써 피에조 저항 캔틸레버를 제작할 수 있었다(도 14g).
본 발명의 방법에 있어서는, 관통 구멍의 기판 표면의 개구 길이 d는 도 13의 매립 희생층의 폭 d1에 의해 결정할 수 있고, 기판의 두께, OF 등의 변동에 의해 개구 길이 d가 변동하는 일은 없다. 이에 따라, 원하는 길이의 캔틸레버를 항상 제작할 수 있어 공진 주파수나 스프링 상수 등의 기계적 특성이 갖추어진 피에조 저항 캔틸레버를 제공할 수 있었다.
(제9 실시예)
본 실시예에서, 도 20에 도시한 SOI 기판을 이용한 피에조 저항 캔틸레버에, 본 발명의 관통 구멍의 제작 방법을 응용한 예에 대해 설명한다. 도 15 및 도 16에 피에조 저항 캔틸레버의 제작 공정도를 도시한다. 공정도는 정면도 및 정면도에 기입한 단면에서의 단면도로 이루어진다.
도 20과 마찬가지의 p형 실리콘 기판(51)에 이산화 실리콘층(52)과 n형 실리콘층(53)이 형성된 SOI 웨이퍼(50)를 이용하고(도 15a), 열산화에 의해 이산화 실리콘막(54)을 형성한 후에, 표면의 이산화 실리콘막을 HF 수용액으로 제거하고, n형 실리콘층에 붕소(B)를 주입·확산하여 저항체(55)를 형성하고(도 15b), 포토리소그래피 공정과 에칭에 의해, n형 실리콘층에 캔틸레버의 패턴을, 이면의 이산화 실리콘막(54)에 개구부(56)를 각각 설치한다. 다음에, 캔틸레버 상에 이산화 실리콘 박막(57)을 형성한다. 이산화 실리콘 박막(57)의 일부를 HF 수용액으로 에칭 제거하고, 실리콘이 노출된 부분에 희생층(61)을 형성한다(도 15c). 희생층은 LPCVD에 의해 성막한 poly-Si막을 이용하였다. 다음에, 기판 표면의 전면에 패시베이션층(62)으로 되는 이산화 실리콘 박막을 스퍼터법에 의해 형성하고, 컨택트홀을 설치하여 Al 금속전극(58)을 형성한다(도 16d). 개구부(56)로부터 실리콘의 결정축 이방성 에칭액인 EDP에 의해 p형 실리콘 기판을 에칭하고 (111)면으로 이루어지는 홈을 형성하고, 계속해서 EDP에 의해 희생층(61)을 등방성 에칭하였다. 이 때, 동시에 희생층 하부의 실리콘이 에칭되고, 희생층이 완전히 제거되어 캔틸레버 하부의 실리콘이 에칭 제거된다(도 16e). 이 후, HF 수용액으로 패시베이션막(22)의 일부를 에칭 제거하고, 관통 구멍을 형성하여 제작함으로써 피에조 저항 캔틸레버를 제작할 수 있었다(도16f).
관통 구멍의 기판 표면의 개구 길이 d는 도 15의 희생층의 폭 d1에 의해 결정할 수 있고, 기판의 두께, OF 등 변동에 의해 개구 길이 d가 변동하는 일은 없다. 이에 따라, 원하는 길이의 캔틸레버를 항상 제작할 수 있어, 공진 주파수나 스프링 상수 등의 기계적 특성이 갖추어진 피에조 저항 캔틸레버를 제공할 수 있었다.
(제10 실시예)
본 실시예에서, 잉크제트 프린터 헤드(이하, 간단하게 잉크제트 헤드라고 칭한다)에, 본 발명의 관통 구멍의 제작 방법을 응용한 예에 대해 설명한다.
우선, 본 발명을 적용 가능한 잉크제트 프린터 헤드의 일반적인 구성에 대해 설명한다.
도 17은, 본 발명을 적용 가능한 잉크제트 프린터 헤드의 일례를 도시한 모식도이고, 설명을 위해 적당한 면에서 절단되어 있다. 또한, 본 도면에 있어서 전기 열변환 소자를 구동하기 위한 전기적인 배선 등은 도시하지 않는다.
도 17에 있어서 참조 부호 (304)는 토출 에너지 발생 소자(301) 및 잉크 공급구(303)를 구비하는 Si 기판이고, 긴 홈형의 관통구로 이루어지는 잉크 공급구(303)의 길이 방향의 양측에 토출 에너지 발생 소자인 전기 열변환 소자(301)가 각각 1열씩 지그재그형으로 전기 열변환 소자의 간격이 한 쪽 300dpi 피치로 배열되어 있다. 이 기판(304) 상에는 잉크 유로를 형성하기 위한 잉크 유로벽으로 되어있는 피복 수지층(306)이 설치되어 있고, 이 피복 수지층(306) 상에 토출구(302)를 더 구비하는 토출구 플레이트(305)가 설치되어 있다. 여기서, 도 17에 있어서는 피복 수지층(306)과 토출구 플레이트(305)와는 다른 부재로서 도시되어 있지만, 이 피복 수지층(306)을 스핀코트 등의 방법에 의해서 기판(304) 상에 형성함으로써 피복 수지층(306)과 토출구 플레이트(305)를 동일 부재로서 동시에 형성하는 것도 가능하다.
본 실시예에서는 상술한 잉크 공급구 부분의 제작에 본 발명의 관통 구멍의 제작 방법을 적용하는 것이다.
그런데, 상술한 구성의 잉크제트 프린터 헤드의 잉크 공급구를 이방성 에칭에 의해서 형성하는 경우에는, 앞에서 설명한 바와 같이 관통 구멍(잉크 공급구)의 지름이, 기판의 두께, 배향 플랫(orientation flat) 각도의 변동 및 에칭액 농도의 변동 등에 의해 헤드에 의해서 변동되는 경우가 있다. 이 잉크 공급구 지름에 변동이 생기면 각 토출 에너지 발생 소자와 잉크 공급구간의 거리가 변동되기 때문에 각 토출 에너지 발생 소자에서의 잉크 공급 특성이 불균일해져서 잉크제트 프린터 헤드의 동작 주파수 특성에 많은 영향을 미친다. 따라서, 상술한 구성의 잉크제트 프린터 헤드에 있어서는 토출 에너지 발생 소자와 잉크 공급구간의 거리를 고정 밀도로 제어하는 것이 중요하지만, 본 발명의 관통 구멍의 제작 방법을 적용함으로써, 고정 밀도의 잉크 공급구를 용이하게 제작할 수 있어, 고품위의 잉크제트 프린터 헤드를 제공할 수 있는 것이다.
이하, 본 실시예의 작성 공정을 도 18의 공정 단면도를 이용하여 설명한다. 또한, 도 18은 도 17에 있어서의 A-A'선으로 절단한 때의 단면도로서 나타나 있다. 또한, 도면 중 기판의 우측은 일부 생략되어 있고, 잉크 공급구는 실제로는 기판 중앙 부근에 설치되는 것이다.
본 실시예에서는, 기판으로서 기판 두께가 625㎛이고 결정 방위면이 (100)인실리콘 기판을 이용하였다. 우선, 후의 열처리 공정시의 기판의 크랙을 방지하기 위해서, 기판을 산화 가스로 열산화하고, 기판 표면에 이산화 실리콘을 형성하였다. 계속해서, nMOS의 웰이나 절연 확산층을 형성하기 위해서, 상기 기판을 CMOS 공정에 있어서의 p웰 형성과 마찬가지의 열처리 조건, 즉, 산소 분위기 중에서 1200℃, 8시간의 열처리 조건에서 열처리를 실시하였다. 계속해서, 이전에 기판면에 형성된 이산화 실리콘을 완충된 불산에 의해 제거하여 기판면을 청정화하였다. 이 후 상기 고온 열처리를 실시한 실리콘 기판(100) 상에 산화 가스를 이용한 열산화에 의해 다시 이산화 실리콘을 형성하고, 포토리소그래피와 완충된 불산의 에칭에 의해 관통 구멍 형성 부위 이외의 부분의 이산화 실리콘을 제거하고, 이산화 실리콘으로 이루어지는 에피택셜 저지층(98)을 형성하였다. 다음에 모노실란 가스를 이용하여 유도 가열식 에피택셜 성장 장치에 의해 기판 표면에 에피택셜층(99)을 형성하였다. 또, 에피택셜 저지층(98)인 이산화 실리콘 상에는 실리콘이 에피택셜 성장하는 대신에 다결정 실리콘이 형성된다. 본 실시예에서는 이 다결정 실리콘을 희생층(111)으로서 이용한다. 다음에 기판을 산화가스로 더욱 열 산화하고, 기판의 표면 및 이면에 이산화 실리콘층(101, 102)을 형성하고, 기판 이면측의 이산화 실리콘층(102)의 일부를 포토리소그래피 공정과 완충된 불산에 의한 에칭으로 제거하여 실리콘을 노출시켜서 에칭용의 개구부(116)를 형성하였다(도 18a).
계속해서, 기판 표면측의 이산화 실리콘층(101)의 일부를 포토리소그래피 공정과 HF 수용액에 의해 에칭하여 실리콘을 노출시켰다. 이 후, 이산화 실리콘층(101) 상에 잉크액의 비등에 의해 발생하는 압력을 이용하는 버블제트 방식용의 발열 저항체(103)를 형성하고, 또한 발열 저항체(103) 상에 질화 실리콘막으로 이루어지는 패시베이션층(97)을 표면에 형성하였다(도 18b). 개구부(110)와희생층(111)의 치수는, 도 2에 도시한 바와 같이, 이면에서 에칭에 의해 실리콘 기판을 관통한 경우의 표면의 개구 치수에 비해 희생 치수가 커지도록 하였다. 이 후, 후속 공정에서 에칭 제거함으로써 유로(107)가 되는 유로 형성층(104)을 설치하고, 또한 유로 형성층(104) 상부에 토출구(106)를 갖는 노즐 형성층(105)을 설치하였다(도 18c).
개구부(116)로부터 TMAH에 의해 실리콘 기판을 에칭하고 (111)면으로 이루어지는 홈을 형성하였다. 여기서, 실리콘 이방성 에칭은, 이산화 실리콘으로 이루어지는 에피택셜 저지층(98)으로 인해서 에칭이 정지한다(도 18d). 에피택셜 저지층(98)은, 에칭 정지층의 역할을 하고, 웨이퍼 내 또는 웨이퍼간에 복수의 홈을 형성하였을때의 각 홈에서의 에칭 종료시의 변동에 관계 없이, 다음 공정인 희생층을 에칭하는 공정과 이방성 에칭 공정을 독립적으로 관리하는 것이 가능해진다. 계속해서, 완충된 불산으로 에피택셜 저지층(98)을 에칭하고, TMAH에 의해서 희생층(111)을 등방성에칭하여 제거함으로써 질화 실리콘막으로 이루어지는 패시베이션층의 일부로 이루어지는 막질이 형성되었다. 이 후, CF4를 이용한 RIE(리액티브 이온 에칭)에 의해 희생층(111)이 있던 상부의 패시베이션막(97)을 제거하고, 관통 구멍인 잉크 공급구(109)를 형성하고, 유로 형성층(104)을 제거함으로써 잉크제트 프린터 헤드를 제작하였다(도 18e).
본 발명의 방법에 의해 잉크 공급구를 제작함으로써, 표면의 잉크 공급구의 단부로부터 발열 저항체의 중심까지의 거리 L이, 개구부의 개구 길이 변동이나, 실리콘 기판의 두께, OF 등의 변동, 고온 열처리에 의한 개구단의 직선 열화 등에 의해 변동하는 것을 회피할 수 있었다. 이에 따라, 각 토출구에 있어서의 잉크 공급특성을 갖춤으로써 잉크를 안정 또한 고정밀도로 공급할 수 있는 잉크 공급구를 갖는 잉크제트 프린터 헤드를 제공할 수 있었다.
또한, 본 발명에서는 에피택셜 저지층으로서 이산화 실리콘을 이용하였지만, 에피택셜 성장을 행할 때의 성장 온도에 대해 내열성을 지니고, 에피택셜 성장을 저해하는 비정질, 다결정체 등의 재료이면 금속, 반도체, 절연체 등, 전기적 특성에 따르지 않고 어떠한 것을 이용하여도 상관없다. 또한, 에피택셜 저지층을 에칭 정지층으로서 이용하는 경우에는, 또한, 실리콘 결정축 이방성 에칭액에 내성이 있는 재료를 이용하게 된다.
(제11 실시예)
본 실시예에서, 잉크제트 프린터 헤드에, 본 발명의 관통 구멍의 제작 방법을 응용한 예에 대해 도 19의 제작 공정의 단면도를 이용하여 설명한다.
기판으로서 기판 두께가 625㎛이고 결정 방위면이 (100)인 실리콘 기판을 이용하였다. 우선, 후의 열처리 공정시의 기판의 크랙을 방지하기 위해서 기판 상에 산화 가스로써 열산화하고, 기판 표면에 이산화 실리콘을 형성하였다. 계속해서, nMOS의 웰이나 절연확산층을 형성하기 위해서, 상기 기판을 CMOS 공정에 있어서의 p 웰 형성과 마찬가지의 열처리 조건, 즉, 산소 분위기 중에서 1200℃, 8시간의 열처리 조건에서 열처리를 실시하였다. 계속해서, 이전에 기판면에 형성된 이산화 실리콘을 완충된 불산에 의해 제거하여 기판면을 청정화하였다. 이 후, 상기 고온열처리를 실시한 실리콘 기판 상에 산화 가스를 이용한 열산화하고, 기판의 표면 및 이면에 이산화 실리콘층(101, 102)을 형성하였다. 또한 기판 표면측의 이산화 실리콘층(101) 상에 잉크액의 비등에 의한 압력 발생을 이용하는 버블제트 방식용의 발열 저항체(103)를 형성하고, 한편, 기판 이면측의 이산화 실리콘층(102)의 일부를 포토리소그래피 공정과 HF 수용액에 의한 에칭으로 제거하여 실리콘을 노출시켜서 개구부(116)를 형성하였다(도 19a). 다음에, 이산화 실리콘층(101)의 일부에 포토리소그래피 공정과 HF 수용액에 의한 에칭으로 실리콘을 노출시킨 후에, 상기 실리콘이 노출된 부분에 희생층으로 되는 poly-Si막을 성막하고, 포토리소그래피 공정과 CF4를 이용한 RIE에 의해 패터닝함으로써 희생층(111)을 형성하고, 또한 질화 실리콘막으로 이루어지는 패시베이션층(112)을 표면에 형성하였다(도 19b). 개구부와 희생층의 치수는 도 5에 도시한 바와 마찬가지로, 이면에서 에칭에 의해 실리콘 기판을 관통하였을 때의 표면의 개구 치수에 비해 희생층 치수가 커지도록 하였다. 이 후, 후속 공정에서 제거함으로써 유로(107)가 되는 유로 형성층(104)을 설치하고, 또한 유로 형성층(104) 상부에 토출구(106)를 갖는 노즐 형성층(105)을 설치하였다.
개구부(116)로부터 TMAH에 의해 실리콘 기판을 에칭하여 (111)면으로 이루어지는 홈을 형성하고, 계속해서 TMAH에 의해 희생층(111)을 등방성 에칭하여 제거하고, 에칭을 더욱 진행시킴으로써 희생층이 있던 하부의 실리콘이 에칭된다. 이 후, CF4를 이용한 RIE에 의해 희생층이 있던 상부의 패시베이션막(112)을 제거하고,관통 구멍인 잉크 공급구(109)를 형성하였다. 마지막으로 유로 형성층을 제거함으로써 잉크제트 프린터 헤드 헤드를 제작할 수 있었다(도 19d).
본 발명의 방법에 의해 잉크 공급구를 제작함으로써, 표면의 잉크 공급구의 단부로부터 발열 저항체의 중심까지의 거리 L이, 개구부의 개구 길이 변동이나, 실리콘 기판의 두께, OF 등의 변동, 고온 열처리에 의한 개구단의 직선성 열화 등에 의해 변동하는 것을 회피할 수 있었다. 이에 따라, 각 토출구에 있어서의 잉크 공급특성을 갖출 수 있어, 잉크를 안정 또한 고정밀도로 공급할 수 있는 잉크 공급구를 갖는 잉크제트 프린터 헤드를 제공할 수 있었다.
(제12 실시예)
상술한 실시예와 같이 관통 구멍의 제작 방법을 잉크제트 헤드에 적용하는 구성은, 예를 들면, 특개평9-11479호 공개 공보에도 기재되어 있지만, 본 발명자 등이 상기 공보에 기재되는 방법이나 상술한 실시예의 방법으로 여러개의 잉크제트 헤드를 제작하여 본 바, 잉크 유로 부분을 형성하기 위한 형으로 되는 수지를 상술한 패시베이션층 상에 설치하여 놓은 상태에서 이방성 에칭을 행할 때에, 이방성 에칭완료 후에 노즐 형성 재료 및 막질부에 크랙이 생겨, 이 부분에 균열이 생기는경우가 있는 것이 판명되었다. 본 발명자 등은 이 막질부의 균열의 원인을 조사한바, 이 현상은 막질의 응력에 의해서 생기는 것을 알았다. 그래서, 본 발명자 등은 이 문제에 감안하여 예의 연구한 바, 막질이 되는 패시베이션층의 응력을 텐실(tensile)로 함으로써 막질부의 균열을 거의 방지할 수 있는 것을 발견하였다. 구체적으로는 LP-SiN (감압 CVD 장치에서 형성한 실리콘 질화막)으로 막질이 되는패시베이션층을 형성하였다. 본 실시예에서는, 본 막질부에 형성된 LP-SiN에 의해 막질부의 응력이 텐실(tensi1e)측으로 되기 때문에 이방성 에칭 실시 후에서도 막질부에 균열이 생기는 경우는 없었다. 여기서, 잉크제트 헤드의 경우, LP­SiN을 웨이퍼 전면에 퇴적하면 새로운 문제가 생기는 것을 알 수 있었다. 즉, 잉크제트 헤드가 되는 웨이퍼 전면에 LP-SiN을 퇴적시키면 LP­SiN의 아래에 존재하는 N­MOS, P-MOS, PN 다이오드 등의 발열 저항체를 구동하는 능동 소자가 정상적으로 동작하지 않게 되어, LP-SiN이 능동 소자의 전기 특성에 이상을 생기게 하는 것을 알았다. 그래서, 본 발명자 등은 이 문제를 회피하기 위해서 LP­SiN의 형성 패턴을 반도체 디바이스가 형성되어 있는 영역 밖에 형성하도록 하였다. 또, 본 실시예에서는 LP-SiN의 능동 소자에 대한 영향을 최소한으로 하기 위해서 막질부에만 LP-SiN을 형성하도록 하고 있지만, 적어도 능동 소자 상에 LP-SiN을 설치하지 않도록 하면, LP-SiN의 형성 영역에 대해서는 본 실시예의 형태에 한정되는 것은 아니다.
이하, 본 실시예의 잉크제트 헤드의 제조 방법에 대해 설명한다.
도22a 내지 도 22g 및 도 23은 본 실시예의 잉크제트 헤드의 제조 방법에 대해 설명하는 공정 설명도로서, 논점을 명확하게 하기 위해서 반도체 장치에 있어서의 잉크 공급구부만을 도 22a 내지 도 22e에서 도시하고, 또한, 본 발명의 반도체 장치의 구성도가 되도록 도 22f, 도 22g 및 도 23에서는 잉크 토출 압력 발생 소자부및 노즐 형성부를 덧붙여 나타내고 있다.
우선, P형 실리콘 기판, 결정면 방위 (100), 두께 625㎛의 실리콘웨이퍼(210)를 준비하고, 이것을 열산화에 의해, 100 내지 500Å의 산화 실리콘막(211)을 실리콘 기판 상에 형성하였다. 또한, 그 위에 감압 CVD에 의해 퇴적시킨 실리콘 질화막(212)을 1000 내지 3000A의 두께로 형성하였다. (도 22a)
다음에, 상기 실리콘 질화막(212)을 희생층 형성부 근방에만 남도록 패터닝한다. 이때, 패터닝시의 에칭에 의해 실리콘 기판의 이면에 생긴 실리콘화막은 전부 제거된다. (도 22b)
다음에 실리콘 기판을 열산화함으로써, 기판 표면에 6000 내지 12000Å의 산화 실리콘막(213)을 형성한다. 이 때 패터닝된 실리콘 질화막 아래의 산화막은 산화되지 않고, 그 양단의 산화막(13)만이 선택적으로 산화가 진행하여 산화 실리콘막의 두께가 실리콘 질화막이 설치된 부분보다도 두껍게 되어 기판 표면측에도 성장하고 있다. 이 후, 실리콘 질화막을 에칭으로 제거한다. (도 22c)
다음에 질화 실리콘막(212)의 아래 부분에 있던 실리콘 산화막(214)의 개구부가 되는 부분을 패터닝, 에칭하고, 기판의 실리콘면을 노출한다. 그리고 이 실리콘이 노출된 부분에 희생층으로 되는 poly-Si막(215)을 형성한다. 이 po1y-Si막(215)의 패턴폭이 후의 공정에 있어서 잉크 공급구의 폭에 대응하게 된다. 본 패턴폭에 대해서는 후술한다. (도 22d)
다음에 감압 CVD법에 의해, 실리콘 질화막(LP-SiN: 216)을 500 내지 2000Å퇴적하고, 막질부(희생층 근방)에만 이 실리콘 질화막(LP-SiN: 216)이 남도록 패턴을 형성하였다. 다음에 상압 CVD법에 의해, PSG막(217)을 퇴적하고, 이것을 원하는 패턴으로 가공하였다. 다음에 배선 전극이 되는 Al-Cu막(도시되지 않음)을 PSG막(217) 상에 퇴적하여 원하는 패턴을 형성하였다. 이 단계에서, 잉크를 토출하기 위해서 구동되는 능동 소자가 완성된다. (도 22e) (본 실시예에서는 논점을 명확하게 하기 위해서 능동 소자부는 이 단계에서는 도시하지 않고, 잉크 공급구가 될 부분만을 도시하였다. 도 22a 내지 도 22e)
다음에, 플라즈마 CVD에 의해 1.0 내지 1.8㎛의 막 두께의 플라즈마 실리콘 산화막(p­SiO: 218)을 퇴적시켜서, 원하는 패턴으로 가공하였다.
다음에 발열 저항체(219)가 되는 TaN을 200 내지 1000Å 정도 반응성 스퍼터링법에 의해서 플라즈마 실리콘 산화막(p­SiO: 218) 상에 퇴적시키고, 그것을 원하는 패턴으로 가공하였다. 다음에 발열 저항체의 보호막이 되는 플라즈마 실리콘질화막(p­SiN: 220)을 플라즈마 CVD법에 의해 6000 내지 12000Å 정도 퇴적시켰다.
다음에 내 캐비테이션(anticavitation)용에 이용하는 Ta막(221)을 200 내지 1000Å 정도 스퍼터법에 의해 퇴적하였다. 그리고, Ta막(221)을 원하는 패턴으로 패터닝한 후, 전극의 형성을 위한 패터닝을 실시하였다.(도 22f)
다음에, 잉크 유로를 형성하기 위한 형태로 되는 포토레지스트(223)를 기판 상에 도포하고, 잉크 유로가 되는 패턴에 포토레지스트층(223)을 패터닝하였다. 계속해서, 이 패터닝된 포토레지스트층(223)을 피복하도록 잉크 유로벽 및 토출구 플레이트를 형성하기 위한 피복 수지층(222)을 설치하고, 또한 이 피복 수지층(222)에 토출구(224)를 형성한다.
그 후, 잉크를 기판의 이면으로부터 공급하기 위해서 Si 기판을 이면측으로부터 이방성 에칭하였다. 이 때 사용한 희생층(15)의 폭 및 잉크 공급구(225)의 폭에 대해 각각 형성하는데 사용한 마스크폭은, 145㎛, 500 내지 700㎛였다. 단, 본 치수는 제품의 사용에 의해 임의로 설정한 것으로, Si 기판의 두께 등에 의해서도 변하는 것이다. 또한, 본 이방성 에칭에 이용한 에칭액은 TMAH 수용액이고, 에칭액온도는 80내지 90℃에서의 에칭 시간은, Si 기판 두께가 625㎛ 정도일 때에 15 내지 20 시간 요하였다(도 22g).
다음에 기판의 이방성 에칭 후, 잉크 공급구 부분에 존재하는 실리콘 질화막(LP-SiN: 216) 및 플라즈마 실리콘 질화막(p-SiN: 220)으로 이루어지는 막질부(226)를 불소, 산소계의 가스를 이용한 드라이 에칭으로 제거하고, 또한 잉크 유로가 될 부분에 있는 포토레지스트(223)를 제거함으로써 본 실시예의 잉크제트 헤드를 얻었다(도 23).
본 실시예의 잉크제트 헤드에서는 이방성 에칭 시에 막질 균열을 일으키지 않고, 고품위의 인자가 가능하였다. 또한, 능동 소자의 전기 특성도 정상이고, 우수한 품질의 잉크제트 헤드를 높은 효율로 제작하는 일이 가능하였다.
또한, 본 실시예에서는 희생층을 이용한 예를 도시하였지만, 특개평9-11479호 공개 공보에 기재된 바와 같이 희생층을 이용하지 않은 경우에서도 본 실시예의 방법은 유효하여 막질 균열을 방지할 수 있는 것이었다.
이상 설명한 바와 같이, 본 발명의 관통 구멍의 제작 방법에 의해 실리콘 기판의 두께, OF의 각도, 결정 이방성 에칭액 농도 등의 변동, 고온 열처리에 의한개구단의 직선성 열화에 상관 없이, 관통 구멍의 개구 길이를 재현성 좋게 제작하는 것이 가능하였다. 또한, 기판 이면에서 에칭에 의해 관통 구멍을 형성할 수 있기 때문에, 기판 표면에 형성된 디바이스에 상관 없이 관통 구멍을 용이하게 제작하는 것이 가능하였다.
또한, 본 발명의 관통 구멍의 제작 방법 및 관통 구멍 형성용 기판을 이용하여 길이가 똑같은 박막 캔틸레버를 웨이퍼간 또는 로트간의 변동 없이 제작할 수 있고, 주사형 프로브 현미경 등에 이용하는 기계적 특성이 갖추어진 캔틸레버를 제공하는 것이 가능해졌다.
또한, 본 발명의 관통 구멍을 갖는 기판은, 가스 또는 액체 공급용 노즐로서이용할 수 있어, 상기 기판의 표면에 발열 저항체, 유로, 노즐 등을 형성함으로써 관통 구멍을 잉크 공급구에 이용한 잉크제트 프린터 헤드를 제작하는 것이 가능해졌다.

Claims (64)

  1. 실리콘 기판에 관통 구멍을 제작하는 방법에 있어서,
    (a) 상기 기판 표면의 관통 구멍 형성 부위에 상기 기판 재료에 대해 선택적으로 에칭이 가능한 희생층을 형성하는 공정,
    (b) 상기 기판 상에 상기 희생층을 피복하도록 내에칭성을 갖는 패시베이션층을 형성하는 공정,
    (c) 상기 희생층에 대응한 개구부를 갖는 에칭 마스크층을 상기 기판 이면에 형성하는 공정,
    (d) 상기 개구부에서 상기 희생층이 노출될 때까지 기판을 결정축 이방성 에칭으로 에칭하는 공정,
    (e) 상기 기판 에칭 공정에 의해 노출된 부분에서 상기 희생층을 에칭하여 제거하는 공정, 및
    (f) 상기 패시베이션층의 일부를 제거하여 관통 구멍을 형성하는 공정
    을 포함하는 것을 특징으로 하는 관통 구멍의 제작 방법.
  2. 제1항에 있어서, 상기 희생층이 다결정 실리콘막으로 이루어지는 것을 특징으로 하는 관통 구멍의 제작 방법.
  3. 제1항에 있어서, 상기 희생층을 에칭함으로써 상기 패시베이션층으로 이루어지는 막질(membrane)이 형성되는 것을 특징으로 하는 관통 구멍의 제작 방법.
  4. 제1항에 있어서, 상기 이방성 에칭은 TMAH액을 이용하여 행해지는 것을 특징으로 하는 관통 구멍의 제작 방법.
  5. 제1항에 있어서, 상기 희생층의 에칭이 등방성 에칭인 것을 특징으로 하는 관통 구멍의 제작 방법.
  6. 제1항에 있어서, 개구부와 희생층의 치수가, 개구부를 통해 에칭하여 기판을 관통하여 형성되는 기판 표면측의 홈 치수에 비해 희생층의 치수가 커지도록 한 것을 특징으로 하는 관통 구멍의 제작 방법.
  7. 제6항에 있어서, 상기 기판의 결정 방위면이 (100)인 것을 특징으로 하는 관통 구멍의 제작 방법.
  8. 제7항에 있어서, 개구부의 치수를 D, 희생층의 치수를 d1로 하고, 실리콘 기판의 두께를 t로 하여, 기판의 결정 방위면의 (111)면과 (100)면의 에치 레이트(etching rate)의 비를 R로 했을 때에, d1가 d1 > (D - 2t/tan(54.7°) + 2Rt/sin (54.7°))의 범위에 있는 것을 특징으로 하는 관통 구멍의 제작 방법.
  9. 제6항에 있어서, 상기 기판의 결정 방위면이 (100)으로부터 각도α(°)의 오프셋을 갖는 실리콘 기판에서, 개구부의 치수를 D, 희생층의 치수를 d1로 하고, 실리콘 기판의 두께를 t로 하고, 기판이 (100)면 (111)과 (100)의 에치 레이트의 비를 R로 했을 때에, d1이
    d1 > (D-t/tan (54.7°+α) - t/tan (54.7°-α)
    + Rt/sin (54.7°+α) + Rt/sin (54.7°-α))
    의 범위에 있는 것을 특징으로 하는 관통 구멍의 제작 방법.
  10. 제1항에 있어서, 상기 희생층 에칭 공정 시에 상기 기판의 상기 희생층에 접해 있는 부분도 에칭되는 것을 특징으로 하는 관통 구멍의 제작 방법.
  11. 제1항에 있어서, 상기 희생층은 상기 기판을 양극화성(陽極化成)하여 다공질화함으로써 상기 기판에 매립된 것을 특징으로 하는 관통 구멍의 제작 방법.
  12. 제1항에 있어서, 상기 희생층은 상기 기판을 양극화성하여 다공질화함으로써 기판에 매립된 다공질 실리콘을 산화한 이산화 실리콘으로 이루어지는 것을 특징으로 하는 관통 구멍의 제작 방법.
  13. 제3항에 있어서, 상기 패시베이션층으로 이루어지는 막질의 응력이 텐실(tensile)인 것을 특징으로 하는 관통 구멍의 제작 방법.
  14. 제13항에 있어서, 상기 패시베이션층은 감압 CVD법에 의해서 형성된 질화 실리콘막인 것을 특징으로 하는 관통 구멍의 제작 방법.
  15. 제14항에 있어서, 상기 패시베이션층은 관통 구멍 근방에만 남도록 패터닝되는 것을 특징으로 하는 관통 구멍의 제작 방법.
  16. 실리콘 기판에 관통 구멍을 제작하는 방법에 있어서,
    (a) 상기 기판의 일부에 실리콘 에피택셜 성장을 저지하는 에피택셜 저지층을 형성하고, 상기 기판 상에 실리콘의 에피택셜층을 형성함으로써 상기 에피택셜 저지층 상의 관통 구멍 형성 부위에 상기 기판 재료에 대해 선택적으로 에칭이 가능한 희생층을 형성하는 공정,
    (b) 상기 기판 상에 상기 희생층을 피복하도록 내에칭성을 갖는 패시베이션층을 형성하는 공정,
    (c) 상기 희생층에 대응한 개구부를 갖는 에칭 마스크층을 상기 기판 이면에 형성하는 공정,
    (d) 상기 개구부에서 상기 에피택셜 저지층이 노출될 때까지 기판을 결정축 이방성 에칭에 의해 에칭하는 공정,
    (e) 상기 에피택셜 저지층의 상기 기판 에칭 공정에 의해 노출된 부분을 제거하는 공정,
    (f) 상기 에피택셜 저지층의 제거 부분에서 상기 희생층을 에칭하여 제거하는 공정, 및
    (g) 상기 패시베이션층의 일부를 제거하여 관통 구멍을 형성하는 공정
    을 포함하는 것을 특징으로 하는 관통 구멍의 제작 방법.
  17. 제16항에 있어서, 상기 희생층이 다결정 실리콘막으로 이루어지는 것을 특징으로 하는 관통 구멍의 제작 방법.
  18. 제16항에 있어서, 상기 희생층을 에칭함으로써 상기 패시베이션층으로 이루어지는 막질이 형성되는 것을 특징으로 하는 관통 구멍의 제작 방법.
  19. 제16항에 있어서, 상기 이방성 에칭은 TMAH액을 이용하여 행해지는 것을 특징으로 하는 관통 구멍의 제작 방법.
  20. 제16항에 있어서, 상기 희생층의 에칭이 등방성 에칭인 것을 특징으로 하는 관통 구멍의 제작 방법.
  21. 제16항에 있어서, 개구부와 희생층의 치수가, 개구부를 통해 에칭하여 기판을 관통하여 형성되는 기판 표면측의 홈치수에 비해 희생층의 치수가 커지도록 한 것을 특징으로 하는 관통 구멍의 제작 방법.
  22. 제21항에 있어서, 상기 기판의 결정 방위면이 (100)인 것을 특징으로 하는 관통 구멍의 제작 방법.
  23. 제22항에 있어서, 개구부의 치수를 D, 희생층의 치수를 d1로 하고, 실리콘 기판의 두께를 t로 하여, 기판의 결정 방위면의 (111)면과 (100) 면의 에치 레이트의 비를 R로 했을 때에, d1가 d1> (D - 2t/tan(54.7°) +2Rt/sin (54.7°))의 범위에 있는 것을 특징으로 하는 관통 구멍의 제작 방법.
  24. 제21항에 있어서, 상기 기판의 결정 방위면이 (100)으로부터 각도α (°)의 오프셋을 갖는 실리콘 기판에서, 개구부의 치수를 D, 희생층의 치수를 d1로 하고, 실리콘 기판의 두께를 t로 하고, 기판이 (100)면 (111)과 (100)의 에치 레이트의 비를 R로 했을 때에, d1이 d1 > (D - t/tan (54.7°+α) - t/tan (54.7°-α) +Rt/sin (54.7°+α) +Rt/sin (54.7°- α))의 범위에 있는 것을 특징으로 하는 관통 구멍의 제작 방법.
  25. 제17항에 있어서, 상기 희생층은 상기 기판을 양극화성하여 다공질화함으로써 상기 기판에 매립된 것을 특징으로 하는 관통 구멍의 제작 방법.
  26. 제16항에 있어서, 상기 희생층은 상기 기판을 양극화성하여 다공질화함으로써 기판에 매립된 다공질 실리콘을 산화한 이산화 실리콘으로 이루어지는 것을 특징으로 하는 관통 구멍의 제작 방법.
  27. 제18항에 있어서, 상기 패시베이션층으로 이루어지는 막질의 응력이 텐실인 것을 특징으로 하는 관통 구멍의 제작 방법.
  28. 제27항에 있어서, 상기 패시베이션층은 감압 CVD법에 의해서 형성된 질화 실리콘막인 것을 특징으로 하는 관통 구멍의 제작 방법.
  29. 제28항에 있어서, 상기 패시베이션층은 관통 구멍 근방에만 남도록 패터닝되는 관통 구멍의 제작 방법.
  30. 기능 소자와, 상기 기능 소자가 형성된 면의 이면에서 결정축 이방성 에칭에 의해 형성된 관통 구멍을 갖는 실리콘 기판에 있어서,
    이방성 에칭에 의한 관통 구멍의 기판 이면측의 개구 지름을 D', 기능 소자 형성면측의 개구 지름을 d'로 하고, 실리콘 기판의 두께를 t로 했을 때에, d'가 d'> (D' - 2t/tan(54.7°))의 범위에 있는 것을 특징으로 하는 실리콘 기판.
  31. 청구항 30에 기재된 실리콘 기판을 포함하는 동시에, 상기 기능 소자는 상기 기판에 일단이 고정된 박막 캔틸레버로 이루어지는 것을 특징으로 하는 주사형 프로브 현미경용 캔틸레버.
  32. 잉크를 토출하는 토출구, 상기 토출구에 연통하는 잉크 유로(流路), 및 잉크를 토출하기 위한 토출 에너지 발생 소자와 상기 잉크 유로에 잉크를 공급하는 관통 구멍으로 이루어지는 잉크 공급구를 구비하는 실리콘 기판을 갖는 잉크제트 헤드의 제조 방법에 있어서,
    (a) 상기 기판 표면의 관통 구멍 형성 부위에 상기 기판 재료에 대해 선택적으로 에칭이 가능한 희생층을 형성하는 공정,
    (b) 상기 기판 상에 상기 희생층을 피복하도록 내에칭성을 갖는 패시베이션층을 형성하는 공정,
    (c) 상기 희생층에 대응한 개구부를 갖는 에칭 마스크층을 상기 기판 이면에 형성하는 공정,
    (d) 상기 개구부에서 상기 희생층이 노출될 때까지 기판을 결정축 이방성 에칭으로 에칭하는 공정,
    (e) 상기 기판 에칭 공정에 의해 노출된 부분에서 상기 희생층을 에칭하여 제거하는 공정, 및
    (f) 상기 패시베이션층의 일부를 제거하여 상기 잉크 공급구가 되는 관통 구멍을 형성하는 공정
    을 포함하는 것을 특징으로 하는 잉크제트 헤드의 제조 방법.
  33. 제32항에 있어서, 상기 희생층이 다결정 실리콘막으로 이루어지는 것을 특징으로 하는 잉크제트 헤드의 제조 방법.
  34. 제32항에 있어서, 상기 희생층을 에칭함으로써 상기 패시베이션층으로 이루어지는 막질이 형성되는 것을 특징으로 하는 잉크제트 헤드의 제조 방법.
  35. 제32항에 있어서, 상기 이방성 에칭은 TMAH액을 이용하여 행해지는 것을 특징으로 하는 잉크 제트 헤드의 제조 방법.
  36. 제32항에 있어서, 상기 희생층의 에칭이 등방성 에칭인 것을 특징으로 하는 잉크제트 헤드의 제조 방법.
  37. 제32항에 있어서, 개구부와 희생층의 치수가, 개구부를 통해 에칭하여 기판을 관통하여 형성되는 기판 표면측의 홈 치수에 비해 희생층의 치수가 커지도록 한 것을 특징으로 하는 잉크제트 헤드의 제조 방법.
  38. 제37항에 있어서, 상기 기판의 결정 방위면이 (100)인 것을 특징으로 하는 잉크제트 헤드의 제조 방법.
  39. 제38항에 있어서, 개구부의 치수를 D, 희생층의 치수를 d1로 하고, 실리콘기판의 두께를 t로 하고, 기판의 결정 방위면의 (111)면과 (100)면의 에치 레이트의 비를 R로 했을 때에, d1이 d1 > (D - 2t/tan(54.7°) + 2Rt/sin (54.7°))의 범위에 있는 것을 특징으로 하는 잉크제트 헤드의 제조 방법.
  40. 제37항에 있어서, 상기 기판의 결정 방위면이 (100)으로부터 각도α(°)의 옵셋을 갖는 실리콘 기판에서, 개구부의 치수를 D, 희생층의 치수를 d1로 하고, 실리콘 기판의 두께를 t로 하고, 기판이 (100)면 (111)과 (100)의 에치 레이트의 비를 R로 했을 때에, d1이
    d1 > (D - t/tan (54.7°+α) - t/tan (54.7°- α) +Rt/sin (54.7°+α) +Rt/sin (54.7°- α))
    의 범위에 있는 것을 특징으로 하는 잉크제트 헤드의 제조 방법.
  41. 제32항에 있어서, 상기 희생층 에칭 공정 시에 상기 기판의 상기 희생층에 접해 있는 부분도 에칭되는 것을 특징으로 하는 잉크제트 헤드의 제조 방법.
  42. 제32항에 있어서, 상기 희생층은 상기 기판을 양극화성하여 다공질화함으로써 상기 기판에 매립된 것을 특징으로 하는 잉크제트 헤드의 제조 방법.
  43. 제32항에 있어서, 상기 희생층은 상기 기판을 양극화성하여 다공질화함으로써 기판에 매립된 다공질 실리콘을 산화한 이산화 실리콘으로 이루어지는 것을 특징으로 하는 잉크제트 헤드의 제조 방법.
  44. 제34항에 있어서, 상기 패시베이션층으로 이루어지는 막질의 응력이 텐실인 것을 특징으로 하는 잉크제트 헤드의 제조 방법.
  45. 제44항에 있어서, 상기 패시베이션층은 감압 CVD법에 의해서 형성된 질화 실리콘막인 것을 특징으로 하는 잉크제트 헤드의 제조 방법.
  46. 제45항에 있어서, 상기 패시베이션층은 관통 구멍 근방에만 남도록 패터닝되는 것을 특징으로 하는 잉크 제트 헤드의 제조 방법.
  47. 잉크를 토출하는 토출구, 상기 토출구에 연통하는 잉크 유로, 및 잉크를 토출하기 위한 토출 에너지 발생 소자와 상기 잉크 유로에 잉크를 공급하는 관통 구멍으로 이루어지는 잉크 공급구를 구비하는 실리콘 기판을 갖는 잉크제트 헤드의 제조 방법에 있어서,
    (a) 상기 기판의 일부에 실리콘 에피택셜 성장을 저지하는 에피택셜 저지층을 형성하고, 상기 기판 상에 실리콘의 에피택셜층을 형성함으로써 상기 에피택셜 저지층 상의 관통 구멍 형성 부위에 상기 기판 재료에 대해 선택적으로 에칭이 가능한 희생층을 형성하는 공정,
    (b) 상기 기판 상에 해당 희생층을 피복하도록 내에칭성을 갖는 패시베이션층을 형성하는 공정,
    (c) 상기 희생층에 대응한 개구부를 갖는 에칭 마스크층을 상기 기판 이면에 형성하는 공정,
    (d) 상기 개구부에서 상기 에피택셜 저지층이 노출될 때까지 기판을 결정축 이방성 에칭에 의해 에칭하는 공정,
    (e) 상기 에피택셜 저지층의 상기 기판 에칭 공정에 의해 노출된 부분을 제거하는 공정,
    (f) 상기 에피택셜 저지층의 제거 부분에서 상기 희생층을 에칭하여 제거하는 공정, 및
    (g) 상기 패시베이션층의 일부를 제거하여 관통 구멍을 형성하는 공정,
    을 포함하는 것을 특징으로 하는 잉크제트 헤드의 제조 방법.
  48. 제47항에 있어서, 상기 희생층이 다결정 실리콘막으로 이루어지는 것을 특징으로 하는 잉크제트 헤드의 제조 방법.
  49. 제47항에 있어서, 상기 희생층을 에칭함으로써 상기 패시베이션층으로 이루어지는 막질이 형성되는 것을 특징으로 하는 잉크제트 헤드의 제조 방법.
  50. 제47항에 있어서, 상기 이방성 에칭은 TMAH액을 이용하여 행해지는 것을 특징으로 하는 잉크제트 헤드의 제조 방법.
  51. 제47항에 있어서, 상기 희생층의 에칭이 등방성 에칭인 것을 특징으로 하는 잉크제트 헤드의 제조 방법.
  52. 제47항에 있어서, 개구부와 희생층의 치수가, 개구부를 통해 에칭하여 기판을 관통하여 형성되는 기판 표면측의 홈 치수에 비해 희생층의 치수가 커지도록 한 것을 특징으로 하는 잉크제트 헤드의 제조 방법.
  53. 제52항에 있어서, 상기 기판의 결정 방위면이 (100)인 것을 특징으로 하는 잉크제트 헤드의 제조 방법.
  54. 제53항에 있어서, 개구부의 치수를 D, 희생층의 치수를 d1로 하고, 실리콘 기판의 두께를 t로 하고, 기판의 결정 방위면의 (111)면과 (100)면과의 에치 레이트의 비를 R로 했을 때에, d1이 d1> (D - 2t/tan(54.7°) + 2Rt/sin (54.7°))
    의 범위에 있는 것을 특징으로 하는 잉크제트 헤드의 제조 방법.
  55. 제52항에 있어서, 상기 기판의 결정 방위면이 (100)으로부터 각도 α(°)의 오프셋을 갖는 실리콘 기판에서, 개구부의 치수를 D, 희생층의 치수를 d1로 하고, 실리콘 기판의 두께를 t로 하고, 기판이 (100)면 (111)과 (100)의 에치 레이트의 비를 R로 했을 때에, d1이
    d1> (D -t/tan (54.7°+α) -t/tan (54.7°-α) + Rt/sin (54.7°+α) +Rt/sin (54.7°- α ) )
    의 범위에 있는 것을 특징으로 하는 잉크제트 헤드의 제조 방법.
  56. 제48항에 있어서, 상기 희생층은 상기 기판을 양극화성하여 다공질화함으로써 상기 기판에 매립된 것을 특징으로 하는 잉크제트 헤드의 제조 방법.
  57. 제47항에 있어서, 상기 희생층은 상기 기판을 양극화성하여 다공질화함으로써 기판에 매립된 다공질 실리콘을 산화한 이산화 실리콘으로 이루어지는 것을 특징으로 하는 잉크제트 헤드의 제조 방법.
  58. 제49항에 있어서, 상기 패시베이션층으로 이루어지는 막질의 응력이 텐실인 것을 특징으로 하는 잉크제트 헤드의 제조 방법.
  59. 제58항에 있어서, 상기 패시베이션층은 감압 CVD법에 의해서 형성된 질화 실리콘막인 것을 특징으로 하는 잉크제트 헤드의 제조 방법.
  60. 제58항에 있어서, 상기 패시베이션층은 관통 구멍 근방에만 남도록 패터닝되는 것을 특징으로 하는 잉크제트 헤드의 제조 방법.
  61. 잉크를 토출하는 토출구, 상기 토출구에 연통하는 잉크 유로, 및 잉크를 토출하기 위한 토출 에너지 발생 소자와 상기 토출 에너지 발생 소자가 형성된 면의 이면에서 결정축 이방성 에칭에 의해 형성된 관통 구멍으로 이루어지는 상기 잉크 유로에 잉크를 공급하기 위한 잉크 공급구를 구비하는 실리콘 기판을 갖는 잉크제트 헤드에 있어서,
    상기 이방성 에칭에 의한 관통 구멍의 기판 이면측의 개구 지름을 D', 기능 소자 형성면측의 개구 지름을 d'로 하고, 실리콘 기판의 두께를 t로 했을 때에, d'가 d1 > (D' - 2t/tan(54.7°) )의 범위에 있는 것을 특징으로 하는 잉크제트 헤드.
  62. 제61항에 있어서, 상기 실리콘 기판은 상기 토출 에너지 발생 소자 형성면에 능동 소자를 구비하는 것을 특징으로 하는 잉크제트 헤드.
  63. 제62항에 있어서, 상기 실리콘 기판은 잉크 공급구 근방에 이방성 에칭 시에 막질을 형성하기 위해서 감압 CVD법으로 형성된 SiN막을 갖는 것을 특징으로 하는 잉크제트 헤드.
  64. 제63항에 있어서, 상기 SiN막은 상기 실리콘 기판의 상기 능동 소자 형성부를 피하여 설치되어 있는 것을 특징으로 하는 잉크제트 헤드.
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