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KR100222299B1 - 웨이퍼 레벨 칩 스케일 패키지 및 그의 제조 방법 - Google Patents

웨이퍼 레벨 칩 스케일 패키지 및 그의 제조 방법 Download PDF

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KR100222299B1
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윤종용
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Abstract

본 발명은 칩 스케일 패키지 및 그의 제조 방법에 관한 것으로, 반도체 웨이퍼의 활성면에 복수개의 전극 패드가 형성된 복수개의 반도체 칩이 형성되는 소자 영역이 형성되어 있고, 상기 복수개의 반도체 칩을 개별 칩으로 분리하기 위한 절단 영역이 형성되어 있고, 상기 전극 패드에 각기 대응되게 배선 패턴이 형성된 실리콘 기판의 일면이 열접합되어 있고, 상기 실리콘기판의 열접합된 면에 반대되는 면에 노출된 배선 배턴에 금속 범프가 형성되고, 반도체웨이퍼와 실리콘 기판이 열접합된 기판을 절단 영역을 따라서 절단하게 되면 웨이퍼 레벨에서 칩 스케일 패키지를 구현할 수 있어 칩 스케일 패키지의 대량 생산이 용이하며 반도체칩의 전극 패드가 형성된 면이 실리콘 기판의 접합에 의해 보호됨으로써 패키지의 강도 및 신뢰성 향상되는 장점이 있다.
그리고, 반도체 웨이퍼의 절단 영역에 대응되게 홈이 실리콘 기판에 형성되어 있기 때문에, 그 홈을 따라서 절단 공정이 진행되어 실리콘 기판 상에 형성된 배선 패턴 및 전극 패드 부분이 손상되는 것을 방지할 수 있는 장점이 있다.

Description

웨이퍼 레벨 칩 스케일 패키지 및 그의 제조 방법
본 발명은 칩 스케일 패키지에 관한 것으로, 더욱 상세하게는 웨이퍼 상태에서 제조되는 웨이퍼 레벨 칩 스케일 패키지(chip scale package ; CSP) 및 그의 제조 방법에 관한 것이다.
전자 장치의 경박단소의 추세에 맞추어 그에 실장되는 패키지의 크기도 경박 단소가 추구되고 있다.
그러나, 통상적인 패키지에 있어서, 칩의 크기에 비해서 패키지 몸체의 크기가 상대적으로 더 크고, 더 두껍기 때문에 상기의 목적을 달성하기에는 곤란하다.
따라서, 상기의 목적을 달성하기 위한 한 방편으로 제안된 방법이 칩만을 기판에 실장하는 방법으로 칩 온 보드(Chip On Board ; COB) 본딩방법이 있다.
더욱이, 상기 방법들은 실장되는 칩이 번인 검사(Burn-in Test) 및 전기적 특성 검사(Electrical Die Sorting ; EDS) 같은 신뢰성 검사가 완전히 진행되지 않은 상태에서 실장되기 때문에 실장 완료 후에 발견되는 칩 불량의 경우에 재작업이나 복구가 곤란한 단점을 내포하고 있다.
결국, 신뢰성을 보장할 수 있는 동시에 칩 크기에 대응되는 패키지의 개발이 요구되었다.
최근 몇몇 제조 회사에서 추진되고 있는 소위, CSP는 일반적으로 외형은 볼 그리드 어레이(Ball Grid Array ; BGA) 패키지이면서, 패키지에 대한 반도체칩의 면적비가 80% 이상으로서 거의 베어 칩과 같은 크기임에도 불구하고, 최종 사용자에게는 노운 굿 다이(Known Good Die ; KGD)로 공급되는 동시에 종래의 표면 실장 기술(Surface Mount Technology ; SMT)을 이용할 수 있기 때문에 전자 기기의 소형, 박형화 및 다기능화를 도모할 수 있는 장점을 갖는다.
CSP에 사용되는 회로 기판은 금속 기판(Metal Substrate), 세라믹 기판(Ceramic Substrate), 인쇄 회로 기판(PCB ; Printed Circuit Substrate), 플렉시블 기판(Flexible Substrate) 및 통상적인 리드 프레임(Lead frame) 등이 있으며, 반도체 칩과 회로 기판 사이의 전기적 접속 방법은 플립 칩 본딩(Flip Chip Bonding), 탭 본딩(TAB Bonding) 및 와이어 본딩(Wire bonding) 등이 있다.
이 중에서 범프(Bump) 또는 도전성 페이스트(Conductive Paste)를 이용한 플립 칩 본딩 또는 탭 본딩 방법은, 짧은 전기적 접속 길이로 인하여 인덕턴스와 커패시턴스 및 신호 지연이 매우 작으며, 다핀의 입출력이 가능하고, 열적인 특성을 향상시킬 수 있다는 장점이 있으나, 메모리 소자와 같은 적은 입출력 핀수를 갖는 소자에서는 범프 제조 및 정렬의 어려움 등 공정의 복잡성으로 인하여 생산비가 증가하는 단점이 있다.
그러나, 통상적인 칩 스케일 패키지를 구현하기 위해서 막대한 신규 장비의 구입 및 그 패키지의 제조에 있어서 각기 개별로 제조가 이루어지기 때문에 각 패키지의 제조 단가가 높은 단점을 내포하고 있다.
제1도는 칩 스케일 패키지 관련 기술의 일 실시 예인 테세라(Tessera) 사(社)의 칩 스케일 패키지를 나타내는 단면도이다.
제1도를 참조하면, 칩 스케일 패키지(100)는 칩(1)의 하부면 상에 형성된 복수개의 전극 패드(2)가 그들에 각기 대응되는 플렉시블(flexible) 패턴(7)과 전기적으로 연결되어 있다.
그리고, 상기 플렉시블 패턴(7)의 하부 상에 관통 구멍들을 갖는 폴리이미드 재질의 절연 필름(4)이 부착되어 있으며, 상기 플렉시블 패턴(7)과 그 각기 솔더 범프들(6)은 표면에 전도성 물질이 코팅된 관통 구멍들에 의해 각기 전기적 연결된 구조를 갖는다.
여기서, 상기 칩(1)의 하부 면상의 전극 패드들(2)이 형성되지 않은 부분과 상기 플렉시블 패턴(7)의 사이에 엘라스토머(elastomer)(3)가 개재되어 있다.
그리고, 상기 칩(1)은 핸들링 링(5)에 의해 고정되어 있으며, 상기 칩(1)의 상부 면은 상기 핸들링 링(5)에 대하여 노출되어 있는 구조를 갖는다.
이와 같은 구조를 갖는 패키지는, 일종의 μBGA 패키지로써 번인 검사가 가능하며 고밀도 실장이 가능한 플립 칩의 상호 접속 기술이다.
그리고, 고 열 방출성과 다양한 검사에 대응되기 용이한 장점을 가지고 있으나 단위 공정별로 제조가 각기 개별로 진행되기 때문에 대량 생산이 되지 않는 단점이 있다.
제2도는 칩 스케일 패키지 관련 기술의 다른 실시예인 미찌비시(Mitsubishi) 사(社)의 칩 스케일 패키지의 일부분을 절개하여 내부를 나타내는 사시도이다.
제2도를 참조하면, 칩 스케일 패키지(200)는 칩(12)의 상부면 상의 중심 부분에 형성된 복수개의 전극 패드(12)가 그들에 각기 대응되는 솔더 범프(16)와 칩 상면에 형성되어 있는 회로 패턴(17)에 의해 전기적으로 연결되어 있다.
그리고, 상기 칩(11)과 회로 패턴(17)을 포함하는 전기적 연결 부분을 외부의 환경으로부터 보호하기 위해서 성형 수지(15)에 의해 봉지되어 있다.
또한, 상기 솔더 범프(16)의 일부분이 상기 성형 수지(15)에 대하여 노출되게 형성된 구조를 갖는다.
이와 같은 구조를 갖는 패키지는, 제1도에서 언급된 장점 이외에 칩 상면에 회로 패턴이 형성되어 있기 때문에 전극 패드의 위치에 제한을 받지 않는 동시에 TSOP(thin small outline package)와 같은 신뢰성이 보장되는 장점이 있다.
그러나, 상기 솔더 범프의 크기가 크기 때문에 초 다핀 대응이 곤란하며 웨이퍼 제조 공정에서 회로 패턴들을 제조하기 때문에 조립 공정이 복잡하며 공정별 제조 단가가 높은 단점이 있다.
또한, 제1도의 칩 스케일 패키지와 동일하게 제2도의 칩 스케일 패키지도 개별로 제작되기 때문에 대량 생산이 되지 않는 단점이 있다.
따라서, 본 발명의 목적은 웨이퍼 프로세서 공정을 거친 반도체 웨이퍼 상태에서 칩 스케일 패키지를 구현하여 패키지의 대량 생산이 가능한 웨이퍼 레벨 칩 스케일 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명의 또 다른 목적은, 반도체 웨이퍼의 활성면에 실리콘 기판이 접합되어 활성면 상에 형성된 회로 소자들을 보호함으로써, 보다 신뢰성이 높은 웨이퍼 레벨 칩 스케일 패키지 및 그의 제조 방법을 제공하는데 있다.
본 발명의 또 다른 목적은, 절단 날이 지나가는 절단 영역에 대응되게 홈이 형성된 실리콘 기판을 접합하여 절단 공정에서 실리콘 기판에 형성된 배선 패턴 및 활성면이 손상되는 것을 방지할 수 있는 웨이퍼 레벨 칩 스케일 패키지 및 그의 제조 방법을 제공하는데 있다.
제1도은 칩 스케일 패키지 관련 기술에 의한 일 실시 예인 테세라(Tessera)사(社)의 칩 스케일 패키지를 나타내는 단면도.
제2도는 칩 스케일 패키지 관련 기술에 의한 다른 실시예인 미찌비시(Mitsubishi) 사(社)의 칩 스케일 패키지를 나타내는 단면도.
제3도는 본 발명에 따른 웨이퍼 레벨에서 형성된 칩 스케일 패키지를 나타내는 단면도.
제4도 내지 제11도는 제3도의 웨이퍼 레벨 칩 스케일 패키지가 제조되는 단계를 나타내는 평면도 및 단면도.
* 도면의 주요부분에 대한 부호의 설명
110 : 반도체 칩 112 : 전극 패드
115 : 절단 영역 120 : 절연층
130 : 장벽 금속(Barrier Metal) 140 : 금속 범프
150 : 실리콘 기판 152 : 범프 패드
160 : 홈 170 : 웨이퍼
180 : 연마기(Grinder)
상기 목적을 달성하기 위하여, 본 발명은 하부면에 형성된 복수개의 전극 패드와, 상기 전극 패드가 노출되도록 상기 전극 패드를 제외한 상기 하부면에 형성된 절연층을 갖는 반도체 칩과; 서로 반대되는 제1면과 제2면 및 복수개의 배선 패턴을 포함하며, 상기 제1면은 반도체 칩의 하부면에 접합되고, 상기 각각의 배선 패턴의 일부분은 제1면과 제2면 양쪽으로부터 노출되며, 상기 제1면으로부터 노출된 각각의 배선 패턴은 상기 절연층으로부터 노출된 각각의 전극 패드에 대응하여 기계적·전기적으로 연결되는 실리콘 기판; 및 상기 실리콘 기판의 제2면으로부터 노출된 상기 배선 패턴에 형성되며, 상기 각각의 배선 패턴을 통하여 상기 반도체 칩의 전극 패드와 전기적으로 연결되는 복수개의 금속 범프를 포함하는 웨이퍼 레벨 칩 스케일 패키지를 제공한다.
본 발명에 따른 배선 패턴은 제1면으로부터 노출되며 전극 패드에 접합되는 장벽 금속과, 그 장벽 금속 하부면에 형성되며 제2면으로부터 노출되어 금속 범프가 형성되는 범프 패드를 포함한다.
본 발명에 따른 실리콘 기판의 제1면에 반도체 칩의 하부면이 접합되도록 절연층과 전극 패드가 동일면 상에 형성하는 것이 바람직하다.
그리고, 본 발명에 따른 금속 범프는 솔더 범프 또는 금 범프이며, 반도체 칩과 실리콘 기판은 열접합으로 접합하는 것이 바람직하다.
본 발명은 또한 전술된 바와 같은 웨이퍼 레벨에서의 칩 스케일 패키지의 제조 방법을 제공한다. 즉, (A) 활성면에 형성된 복수개의 전극 패드와, 상기 전극 패드가 노출되도록 상기 전극 패드를 제외한 상기 활성면을 덮는 절연층을 각각 포함하는 복수개의 반도체 칩과; 상기 반도체 칩들 사이에 형성되어 상기 하나의 반도체 칩을 다른 반도체 칩들과 분리하는 복수개의 절단 영역을 포함하는 반도체 웨이퍼를 준비하는 단계와; (B) 서로 반대되는 제1면과 제2면 및 상기 제1면으로부터 노출된 복수개의 배선 패턴을 포함하며, 상기 제1면은 상기 웨이퍼의 절연층에 접합되고, 상기 제1면으로부터 노출된 각각의 배선 패턴은 상기 절연층으로부터 노출된 각각의 전극 패드에 대응하여 기계적·전기적으로 연결되는 실리콘 기판을 상기 웨이퍼에 접합시키는 단계와; (C) 상기 실리콘 기판의 배선 패턴이 상기 실리콘 기판의 제2면으로부터 노출되도록 상기 실리콘 기판의 제2면을 연마하는 단계와; (D) 상기 각각의 배선 패턴을 통하여 상기 반도체 칩의 전극 패드와 전기적으로 연결되도록, 상기 기판의 제2면에 노출된 상기 배선 패턴에 복수개의 금속 범프를 형성하는 단계; 및 (E) 상기 반도체 웨이퍼의 절단 영역을 따라 상기 기판이 접합된 상기 웨이퍼를 절단하여 상기 웨이퍼로부터 개별 패키지를 분리시키는 단계를 포함하는 웨이퍼 레벨 칩 스케일 패키지의 제조 방법을 제공한다.
본 발명의 제조 방법에 따른 실리콘 기판의 제1면에는 웨이퍼의 절단 영역에 대응되게 홈이 형성되어 있고, (C) 단계에서 홈이 노출되도록 실리콘 기판의 제2면을 연마하며, 노출된 홈을 따라서 (E) 단계를 진행한다.
본 발명의 제조 방법에 따른 (C) 단계 이후에, 웨이퍼의 활성면에 반대되는 후면을 연마하는 단계를 더 포함한다.
본 발명의 제조 방법에 따른 (B) 단계에서 웨이퍼와 실리콘 기판이 열접합으로 접합시키며, 300 1000사이의 온도에서 열접합하는 것이 바람직하다.
본 발명의 제조 방법에 따른 (A) 단계에서 상기 웨이퍼의 전극 패드와 절연층을 편평하게 연마하는 단계를 더 포함하며, 표면 연마는 화학적 기계적 연마 공정에 의해 진행하는 것이 바람직하다.
그리고, 웨이퍼 및 실리콘 기판의 후면 연마 공정 후에 연마된 면을 평탄화시키는 화학적 기계적 연마 공정을 진행하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
제3도는 본 발명에 따른 웨이퍼 레벨에서 형성된 칩 스케일 패키지를 나타내는 단면도이다.
제3도를 참조하면, 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지(300)는 반도체 칩(110)의 활성면인 하부면에 복수개의 알루미늄 패드(Al Pad)인 전극 패드(112)가 형성되어 있으며, 전극 패드(112)의 하부면이 노출될 수 있도록 전극 패드(112)가 형성된 면과 동일면까지 불활성층(Passivation Layer)인 절연층(120)이 형성되어 있다.
절연층(120)인 SiO2또는 Si3N4층은 화학적 증기 증착(Chemical Vapor Deposition ; CVD) 공정에 의해 원자재가 실리콘(Si) 재질의 반도체 칩(110)의 하부면에 형성된다.
그리고, 실리콘 기판(150)에는 전극 패드(112)에 각기 대응된 위치에 배선 패턴이 형성되어 있으며, 그 배선 배턴은 전극 패드(112)의 하부면에 접합되어 전기적으로 연결되기 위한 장벽 금속(130, Barrier Metal)이 형성되어 있으며, 그 장벽 금속(130)의 하부면에 형성되며, 그 장벽 금속(130)의 하부면에 형성되며, 외부 접속 단자(140)가 부착되는 범프 패드(152)로 이루어져 있다.
여기서, 실리콘 기판(150)의 상부면 상에는 장벽 금속(130)이 노출되어 있으며, 그 하부면 상에는 범프 패드(152)가 노출되어 있다.
여기서, 장벽 금속(130)이 전극 패드(112)에 각기 정렬된 상태에서 반도체 칩(110)의 하부면에 실리콘 기판(150)이 상부면이 기계적인 접촉에 의해 열접합된다.
그리고, 절연층(120)은 실리콘 기판(150)의 상부면에 열접합된다.
또한, 범프 패드(152)의 하부면에 금속 범프(140)와 같은 외부 접속 단자가 각기 부착된 구조를 갖는다.
본 발명에서는 실리콘 기판(150)에 장벽 금속(130)을 형성하였지만, 반도체 칩의 전극 패드(112) 상에 장벽 금속(130)을 바로 형성하여도 무방하다.
단지, 전극 패드(112) 상에 장벽 금속(130)을 형성할 경우에는 장벽 금속(130)의 상면과 절연층(120)의 상면이 동일면 상에 형성될 수 있도록 제조하면 된다.
제4도 내지 제11도는 제3도의 웨이퍼 레벨 칩 스케일 패키지가 제조되는 단계를 나타내는 평면도 및 단면도이다.
여기서, 제4도는 웨이퍼 프로세서에 의해 제조된 반도체 웨이퍼를 개략적으로 나타낸 평면도이다. 제5도는 제4도의 A-A선 단면도로서, 반도체 웨이퍼의 단면 구조를 도시하고 있다. 그리고, 제6도는 제5도의 전극 패드 상의 절연층이 제거된 상태를 나타내는 단면도이다.
제4도 내지 제6도를 참조하면, 웨이퍼 레벨에서 칩 스케일 패키지가 제조되는 단계는, 실리콘 기판의 활성면에 웨이퍼 프로세서에 의해 복수개의 반도체 칩들(110)이 형성되어 있으며, 활성면을 보호하기 위한 절연층(120)이 웨이퍼의 활성면 전체에 형성된 반도체 웨이퍼(170)가 준비된다.
그리고, 웨이퍼(170)의 활성면에 형성되어 있는 반도체 칩(110)과 반도체 칩(110) 사이에는 절단 날이 지나갈 절단 영역(115)이 형성되어 있으며, 이것은 도면에서 점선으로 표시한 부분이다.
여기서, 각각의 개별 반도체 칩(110)에는 복수개의 전극 패드들(112)이 형성되어 있으며, 전극 패드(112) 상부면의 거의 모든 영역이 노출된 개방부(125)는 사진 식각(Photo Etching) 공정에 의해 형성되며, 전극 패드(112)의 주위는 절연층(120)에 의해 둘러싸여 있다.
전술된 설명까지가 웨이퍼 프로세서에 의해 웨이퍼(170)가 준비되는 단계이다.
다음으로 제7도에 도시된 바와 같이, 전극 패드(112)가 외부로 노출될 수 있도록 전극 패드(112) 상에 형성된 절연층(120)을 화학적 기계적 연마(Chemical Mechanical Polishing ; CMP) 공정으로 전극 패드(112)의 상부면까지 연마하여 평탄하게 한다.
여기서, 절연층(120)을 전극 패드(112)의 하부면까지 연마하여 웨이퍼(170)의 활성면을 평탄하게 연마하는 이유는, 실리콘 기판(150)과 웨이퍼(170)의 바람직한 접합을 유도하기 위해서이다.
그리고, 웨이퍼(170) 프로세서 단계인 제5도 단계에서 제6도를 단계를 거치지 않고 제7도 단계로 바로 넘어가도 무방하다.
즉, 제5도에서 웨이퍼(170)의 활성면 전체에 형성된 절연층(120)을 제7도에서 도시된 것처럼 전극 패드(112)의 상부면이 노출되며, 그 전극 패드(112) 외측의 절연층(120) 및 전극 패드(112)가 동일면상에 형성되게 화학적 기계적 연마 공정을 실시하면 된다.
다음으로 제8도에 도시된 바와 같이, 웨이퍼(170)의 하부면에 실리콘 기판(150)을 접합한다.
먼저, 전극 패드(112)에 각기 대응되게 배선 패턴이 형성된 실리콘 기판(150)이 준비된다. 배선 패턴은 실리콘 기판(150)에 스퍼터링(Sputtering) 공정 또는 진공 증착(Vacuum Deposition) 공정에 의해 형성된 범프 패드(152)와, 그 범프 패드(152)의 상부면에 형성되어 있으며, 상기 실리콘 기판(150)의 상부면에 노출된 장벽 금속(130)으로 이루어져 있다.
장벽 금속(130)은 스퍼터링 공정 또는 진공 증착 공정에 의하여 범프 패드(152)의 상부면에 형성된다.
범프 패드(152) 또는 장벽 금속(130)의 일종이지만, 금속 범프와 접속되는 부분이기 때문에 별도로 범프 패드(152)라는 용어를 사용하였다.
한편, 반도체 웨이퍼의 절단 영역(115)에 대응되는 홈(160)이 실리콘 기판(150)의 상부면에 형성되어 있다. 홈(160)의 깊이는 적어도 범프 패드(152)의 하부면보다는 낮게 형성된다.
그리고, 실리콘 기판(150)의 상부면 또한 웨이퍼(170)의 상부면에 대응되게 평탄하게 형성되어 있다.
웨이퍼(170)와 실리콘 기판(150)의 접합은, 웨이퍼(170)의 하부면 상에 형성된 전극 패드(112)와 실리콘 기판(150) 상부면 상에 형성된 장벽 금속(130)을 각기 정렬한 상태에서 실리콘 기판(150)을 웨이퍼(170)에 열접합시킨다.
웨이퍼(170)와 실리콘 기판(150)을 열접합시키는 방법은 웨이퍼(170)와 실리콘 기판(150)을 기계적으로 접촉시킨 이후에 300 1000의 열적 분위기를 만들어주면 된다.
이와 같이 웨이퍼(170)의 활성면에 실리콘 기판(150)을 접합시키는 이유는, 활성면을 보호하며 제조될 패키지의 강도를 높이기위해서이다.
다음으로 제9 및 제10도에 도시된 바아와 같이, 제조될 패키지의 두께를 얇게 하기 위하여 웨이퍼(170)와 실리콘 기판(150)의 후면을 소정의 양만큼 연마한다.
먼저 제9도에 도시된 바와 같이, 실리콘 기판(150)의 후면을 소정의 양(W)만큼 연마한다. 즉, 웨이퍼(170)와 실리콘 기판(150)이 접합된 상태에서 연마기(180 ; Grinder)와 같은 연마 수단을 사용하여 실리콘 기판(150)의 배선 패턴이 형성되지 않은 후면을 연마하는데(Back Lapping), 실리콘 기판(150)에 형성된 범프 패드(152)의 하부면이 노출되게 두께 W만큼 갈아 준다.
그리고, 연마기(180)에 의해 연마된 실리콘 기판(150)의 하부면은 화학적 기계적 연마 공정으로 평탄하게 가공된다.
여기서, 연마 공정에 의해 범프 패드(152)의 하부면보다는 낮게 형성된 홈(160) 또한 실리콘 기판(150) 하부면에 노출된다.
물론, 실리콘 기판(150)의 하부면을 연마하는 공정은 웨이퍼(170)와 실리콘 기판(150)이 접합된 기판이 고정된 상태에서 진행된다.
다음으로 제10도에 도시된 바와 같이, 웨이퍼(170)의 후면을 연마하게 된다. 즉, 실리콘 기판(150)의 연마가 끝난 후에 다시 연마기(180)를 사용하여 웨이퍼(170) 활성면의 후면을 연마하게 되는데, 웨이퍼(170)의 원래 두께W1 보다 얇게 W2가 되도록 일정한 양을 연마한다.
통상적인 웨이퍼 후면 연마는 W2는 W1의 2/3 정도이며, 박형 패키지의 경우에는 1/2 이하로 가공시킨다.
본 발명의 실시예에서는 W2는 W1의 1/2 이하로 가공된다.
그리고, 통상적인 웨이퍼 후면 연마 공정에서는 웨이퍼의 활성면을 보호하기 위하여 감광막을 도포·경화하는 단계 및 감광막에 보호용 비닐 테이프를 접착시키는 공정이 필요하지만, 본 발명에서는 웨이퍼(170)의 활성면이 실리콘 기판(150)에 의해 접합되어 있기 때문에 별도로 활성면을 보호하기 위한 공정이 필요 없다.
그리고, 연마기(180)에 의해 연마된 웨이퍼(170)의 후면은 화학적 기게적 연마 공정에 의해 평탄하게 가공한다.
다음으로 제11도에 도시된 바와 같이, 금속 범프(140)를 형성하는 공정이 진행된다. 즉, 웨이퍼(170) 후면의 연마가 끝난 후에 실리콘 기판(150) 하부면에 노출된 범프 패드(152)에 각기 대응되게 금속 범프(140)를 형성한다.
금속 범프(140)는 스크린 프린트(Screen Print) 방법 또는 금속 또는 포토 마스크(Metal or Photo Mask)를 이용한 방법 등으로 형성된다.
여기서, 금속 범프(140)는 전극 패드(112) 상에 형성된 배선 패턴의 재질에 따라서 재질이 결정된다.
또는, 그 반대로 배선 패턴의 재질에 따라서 금속 범프(140)의 재질을 결정할 수도 있다.
즉, 금속 범프(140)로 솔더 범프를 형성시키기 위해서는 장벽 금속(130)으로 티타늄텅스텐(TiW) 또는 크롬(Cr)이 적당하다.
그리고, 범프 패드(152)는 장벽 금속(130) 상에 구리-금(Cu-Au) 순서로 형성되거나, 구리-니켈(Cu-Ni) 순서로 형성하면 적당하다.
금속 범프(140)로서 금(Au) 범프를 형성시키기 위해서는 장벽 금속(130)으로 티타늄텅스텐(TiW) 또는 크롬(Cr)이 적당하다.
그리고, 범프 패드(152)는 장벽 금속(130) 상에 백금(Pt) 또는 금(Au)을 형성하거나, 백금-금(Pt-Au) 순으로 형성하면 적당하다.
마지막으로, 실리콘 기판(150)이 접합된 웨이퍼(170)는 실리콘 기판(150)의 후면으로 노출된 홈(160)을 따라서 절단 날로 절단되어 각각의 개별 칩 스케일 패키지(300)로 분리된다. 한편, 제11도에서 절단 날이 지나가는 부분을 화살표로 도시하였다.
따라서, 본 발명의 의한 구조를 따르면, 웨이퍼 레벨에서 칩 스케일 패키지를 구현할 수 있어 칩 스케일 패키지의 대량 생산이 용이한 이점(利點)이 있다.
그리고, 반도체 칩의 전극 패드가 형성된 면이 실리콘 기판의 접합에 의해 보호됨으로써 패키지의 강도 및 신뢰성 향상되는 이점이 있다.
또한, 절단 날이 지나가는 절단 영역에 대응되게 홈이 형성된 실리콘 기판을 접합하여 반도체 웨이퍼와 실리콘 기판이 접합된 기판을 절단하는 공정에서 실리콘 기판 상에 형성된 배선 패턴들 및 전극 패드 부분이 손상되는 것을 방지할 수 있는 이점이 있다.

Claims (17)

  1. 하부면에 형성된 복수개의 전극 패드와, 상기 전극 패드가 노출되도록 상기 전극 패드를 제외한 상기 하부면에 형성된 절연층을 갖는 반도체 칩과; 서로 반대되는 제1면과 제2면 및 복수개의 배선 패턴을 포함하며, 상기 제1면은 반도체 칩의 하부면에 접합되고, 상기 각각의 배선 패턴의 일부분은 제1면과 제2면 양쪽으로부터 노출되며, 상기 제1면으로부터 노출된 각각의 배선 패턴은 상기 절연층으로부터 노출된 각각의 전극 패드에 대응하여 기계적·전기적으로 연결되는 실리콘 기판; 및 상기 실리콘 기판의 제2면으로부터 노출된 상기 배선 패턴에 형성되며, 상기 각각의 배선 패턴을 통하여 상기 반도체 칩의 전극 패드와 전기적으로 연결되는 복수개의 금속 범프를 포함하는 웨이퍼 레벨 칩 스케일 패키지.
  2. 제1항에 있어서, 상기 배선 패턴은 상기 제1면으로부터 노출되며 전극 패드에 접합되는 장벽 금속과, 그 장벽 금속 하부면에 형성되며 제2면으로부터 노출되어 금속 범프가 형성되는 범프 패드로 이루어진 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  3. 제1항에 있어서, 상기 실리콘 기판의 제1면에 반도체 칩의 하부면이 접합되도록 상기 절연층과 전극 패드가 동일면 상에 형성된 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  4. 제1항에 있어서, 상기 금속 범프가 솔더 범프인 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  5. 제1항에 있어서, 상기 금속 범프가 금 범프인 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  6. 제1항 내지 제5항의 어느 한 항에 있어서, 상기 반도체 칩과 실리콘 기판이 열접합된 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조 방법.
  7. (A) 활성면에 형성된 복수개의 전극 패드와, 상기 전극 패드가 노출되도록 상기 전극 패드를 제외한 상기 활성면을 덮는 절연층을 각각 포함하는 복수개의 반도체 칩과; 상기 반도체 칩들 사이에 형성되어 상기 하나의 반도체 칩을 다른 반도체 칩들과 분리하는 복수개의 절단 영역을 포함하는 반도체 웨이퍼를 준비하는 단계와; (B) 서로 반대되는 제1면과 제2면 및 상기 제1면으로부터 노출된 복수개의 배선 패턴을 포함하며, 상기 제1면은 상기 웨이퍼의 절연층에 접합되고, 상기 제1면으로부터 노출된 각각의 배선 패턴은 상기 절연층으로부터 노출된 각각의 전극 패드에 대응하여 기계적·전기적으로 연결되는 실리콘 기판을 상기 웨이퍼에 접합시키는 단계와; (C) 상기 실리콘 기판의 배선 패턴이 상기 실리콘 기판의 제2면으로부터 노출되도록 상기 실리콘 기판의 제2면을 연마하는 단계와; (D) 상기 각각의 배선 패턴을 통하여 상기 반도체 칩의 전극 패드와 전기적으로 연결되도록, 상기 기판의 제2면에 노출된 상기 배선 패턴에 복수개의 금속 범프를 형성하는 단계; 및 (E) 상기 반도체 웨이퍼의 절단 영역을 따라 상기 기판이 접합된 상기 웨이퍼를 절단하여 상기 웨이퍼로부터 개별 패키지를 분리시키는 단계를 포함하는 웨이퍼 레벨 칩 스케일 패키지의 제조 방법의 제조 방법.
  8. 제7항에 있어서, 상기 배선 패턴은 상기 제1면으로부터 노출되며 상기 전극 패드에 접합되는 장벽 금속과, 그 장벽 금속 하부면에 형성된 범프 패드로 이루어진 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조 방법.
  9. 제7항 또는 제8항에 있어서, 상기 실리콘 기판의 제1면에 상기 웨이퍼의 절단 영역에 대응되게 홈이 형성되어 있고, 상기 (C) 단계에서 홈이 노출되도록 상기 실리콘 기판의 제2면을 연마하고, 상기 노출된 홈을 따라서 상기 (E) 단계를 진행하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조 방법.
  10. 제7항에 있어서, 상기 (C) 단계 이후에 상기 웨이퍼의 활성면에 반대되는 후면을 연마하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조 방법.
  11. 제7항에 있어서, 상기 (B) 단계에서 상기 실리콘 기판이 상기 웨이퍼에 열접합에 의해 접합되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조 방법.
  12. 제11항에 있어서, 상기 열접합 온도가 300 1000사이인 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조 방법.
  13. 제7항에 있어서, 상기 (A) 단계에서 상기 웨이퍼의 전극 패드와 절연층을 편평하게 연마하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조 방법.
  14. 제13항에 있어서, 상기 표면 연마는 화학적 기계적 연마 공정에 의해 진행되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조 방법.
  15. 제7항 또는 제10항에 있어서, 상기 웨이퍼 및 실리콘 기판의 후면 연마 공정 후에 상기 연마된 면을 평탄화시키는 화학적 기계적 연마 공정을 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조 방법.
  16. 제7항에 있어서, 상기 금속 범프가 솔더 범프인 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조 방법.
  17. 제7항에 있어서, 상기 금속 범프가 금 범프인 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조 방법.
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