JP2002198463A - チップサイズパッケージおよびその製造方法 - Google Patents
チップサイズパッケージおよびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
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-
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- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 ＣＳＰ工程の工夫で、固体撮像素子や光電変
換素子などの半導体素子についても、ウエハレベルCSP
が安価に得られる、所謂、チップサイズパッケージおよ
びその製造方法を提供する。 【解決手段】 チップの表面に半導体集積回路および表
面側電極を形成したチップサイズパッケージにおいて、
前記チップの裏面には、前記接続配線部に対応して、少
なくともその裏面側縁に沿って、裏面側絶縁層が形成さ
れており、また、前記チップの側面には、前記接続配線
部の露出面と面一となるように、前記裏面側絶縁層に連
続する状態で前記側面絶縁層が形成され、かつ、前記表
面側電極が前記側面絶縁層を含む前記チップの表面に延
長された前記接続配線部の上端延長部を介して、前記接
続配線部に電気的に接続されている。
換素子などの半導体素子についても、ウエハレベルCSP
が安価に得られる、所謂、チップサイズパッケージおよ
びその製造方法を提供する。 【解決手段】 チップの表面に半導体集積回路および表
面側電極を形成したチップサイズパッケージにおいて、
前記チップの裏面には、前記接続配線部に対応して、少
なくともその裏面側縁に沿って、裏面側絶縁層が形成さ
れており、また、前記チップの側面には、前記接続配線
部の露出面と面一となるように、前記裏面側絶縁層に連
続する状態で前記側面絶縁層が形成され、かつ、前記表
面側電極が前記側面絶縁層を含む前記チップの表面に延
長された前記接続配線部の上端延長部を介して、前記接
続配線部に電気的に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、主として、半導体
集積回路、特にCCD、CMOSなどの固体撮像素子や受光素
子、その他光電変換素子を含む集積回路の超小型実装に
おいて使用するチップサイズパッケージおよびその製造
方法に関する。
集積回路、特にCCD、CMOSなどの固体撮像素子や受光素
子、その他光電変換素子を含む集積回路の超小型実装に
おいて使用するチップサイズパッケージおよびその製造
方法に関する。
【０００２】
【従来の技術】従来、半導体集積回路（以下、ICとい
う）を機器に搭載するには、図２０に示すように、機器
の配線基板５との半田付けを行い易くするために、以下
の実装方法が多く用いられてきた。即ち、半導体製造工
程を完了したシリコンウエハを切断（ダイシング）し
て、小片（ICチップ 101）とした後、セラミックやプ
ラスチックなどのケース２００に収納し、半田付け用の
端子（リード）２０２とICチップの電極１ｃとを、金属
細線２０３で接続（ワイヤーボンディング）し、その後
に、ケース２００に対して、気密封止の蓋２０１を接着
する。
う）を機器に搭載するには、図２０に示すように、機器
の配線基板５との半田付けを行い易くするために、以下
の実装方法が多く用いられてきた。即ち、半導体製造工
程を完了したシリコンウエハを切断（ダイシング）し
て、小片（ICチップ 101）とした後、セラミックやプ
ラスチックなどのケース２００に収納し、半田付け用の
端子（リード）２０２とICチップの電極１ｃとを、金属
細線２０３で接続（ワイヤーボンディング）し、その後
に、ケース２００に対して、気密封止の蓋２０１を接着
する。
【０００３】通常、固体撮像素子、受光素子などのIC
も、多くは、上記の方法で実装しており、ここでは、外
部からの光線３００がチップ上の受光素子領域に到達す
るように、蓋２０１の材質に透明ガラスなどが用いられ
ている。
も、多くは、上記の方法で実装しており、ここでは、外
部からの光線３００がチップ上の受光素子領域に到達す
るように、蓋２０１の材質に透明ガラスなどが用いられ
ている。
【０００４】近年、ICの設計・製造技術の進展によっ
て、回路の高度集積化かつ低消費電力化が可能となり、
高機能な情報機器が、よりコンパクトで、携帯可能にな
ってきている。当然、上記のような従来の実装方法で
は、ICチップ以外のケース、蓋やリードの占める体積、
実装コストなどの比率が相対的に大きくなり、これらを
極限まで圧縮することが課題となってきた。
て、回路の高度集積化かつ低消費電力化が可能となり、
高機能な情報機器が、よりコンパクトで、携帯可能にな
ってきている。当然、上記のような従来の実装方法で
は、ICチップ以外のケース、蓋やリードの占める体積、
実装コストなどの比率が相対的に大きくなり、これらを
極限まで圧縮することが課題となってきた。
【０００５】この課題を解決するため、さまざまな超小
型実装方式が提案されている。これらには、大別して以
下の方法がある。 １．ICチップを直接配線基板に接着し、ICの電極と配線
基板とをワイヤーなどで接続する方法（フリップチップ
実装方式）。 ２．ICチップとほぼ同等の面積でかつ半田付け可能な端
子を持つ小基板（インターポーザ）を用意し、これとIC
チップをワイヤーなどで接続する方法（チップサイズパ
ッケージ方式）。
型実装方式が提案されている。これらには、大別して以
下の方法がある。 １．ICチップを直接配線基板に接着し、ICの電極と配線
基板とをワイヤーなどで接続する方法（フリップチップ
実装方式）。 ２．ICチップとほぼ同等の面積でかつ半田付け可能な端
子を持つ小基板（インターポーザ）を用意し、これとIC
チップをワイヤーなどで接続する方法（チップサイズパ
ッケージ方式）。
【０００６】ここで、チップサイズパッケージ（以下、
CSPと略称する）は、フリップチップ実装と異なり、半
田付け工程で、チップ部品搭載装置（チップマウンタ
ー）が利用できるため、基板組立工場で、新たな設備投
資を行う必要がなく、実施できる上、不良ICの交換（リ
ペア）も比較的容易であるなどの利点がある。
CSPと略称する）は、フリップチップ実装と異なり、半
田付け工程で、チップ部品搭載装置（チップマウンタ
ー）が利用できるため、基板組立工場で、新たな設備投
資を行う必要がなく、実施できる上、不良ICの交換（リ
ペア）も比較的容易であるなどの利点がある。
【０００７】また、CSPの中でも、ウエハ状態のままで
殆どの工程を終了し、ダイシングを行うと同時に、パッ
ケージとして完成するものを、特にウエハレベルCSPと
呼ぶ。このような構成の断面が、その一例として、図２
１に示されている。ここで、１０１はＩＣチップであっ
て、詳しくは、１ａがシリコン、１ｂが酸化膜、１ｃが
アルミニウム電極、１ｄが窒化シリコンなどの保護膜で
ある。
殆どの工程を終了し、ダイシングを行うと同時に、パッ
ケージとして完成するものを、特にウエハレベルCSPと
呼ぶ。このような構成の断面が、その一例として、図２
１に示されている。ここで、１０１はＩＣチップであっ
て、詳しくは、１ａがシリコン、１ｂが酸化膜、１ｃが
アルミニウム電極、１ｄが窒化シリコンなどの保護膜で
ある。
【０００８】半導体製造工程を完了したシリコンウエハ
には、半田付けの熱による歪を吸収する目的で、その表
面に可撓性の絶縁層３ｃが塗布され、次に、電極１ｃに
対応する領域がエッチングなどにより除去される。その
後、金属の再配線層２ｅが形成され、さらに、半田付け
のための半田ボール２ｄが搭載される。しかる後に、ダ
イシング工程によりウエハを小片に切断する。
には、半田付けの熱による歪を吸収する目的で、その表
面に可撓性の絶縁層３ｃが塗布され、次に、電極１ｃに
対応する領域がエッチングなどにより除去される。その
後、金属の再配線層２ｅが形成され、さらに、半田付け
のための半田ボール２ｄが搭載される。しかる後に、ダ
イシング工程によりウエハを小片に切断する。
【０００９】この技術によれば、パッケージの面積はIC
チップと同等になり、超小型の実装が達成できる。ま
た、大部分の工程を、ウエハ状態で一括処理するため、
コストダウンも図ることができる。
チップと同等になり、超小型の実装が達成できる。ま
た、大部分の工程を、ウエハ状態で一括処理するため、
コストダウンも図ることができる。
【００１０】
【発明が解決しようとする課題】固体撮像素子も、機器
の小型化に対応するため超小型実装が求められている
が、上記のように、従来のウエハレベルＣＳＰ工程で
は、受光領域の上に絶縁層や再配線層などを積層する必
要があるため、そのまま、適用することはできなかっ
た。
の小型化に対応するため超小型実装が求められている
が、上記のように、従来のウエハレベルＣＳＰ工程で
は、受光領域の上に絶縁層や再配線層などを積層する必
要があるため、そのまま、適用することはできなかっ
た。
【００１１】そこで、特開2000−195987号公報（現代電
子産業株式会社）などに所載のように、IC電極が上を向
くように配置する製造方法も提案されているが、ウエハ
を極めて薄く（例えば８〜１２μm程度）研磨する必要
があり、特殊な製造装置が必要になるなどのデメリット
があった。
子産業株式会社）などに所載のように、IC電極が上を向
くように配置する製造方法も提案されているが、ウエハ
を極めて薄く（例えば８〜１２μm程度）研磨する必要
があり、特殊な製造装置が必要になるなどのデメリット
があった。
【００１２】本発明は、上記事情に基づいてなされたも
ので、その目的とするところは、ＣＳＰ工程の工夫で、
固体撮像素子や光電変換素子などの半導体素子について
も、ウエハレベルCSPが安価に得られる、所謂、チップ
サイズパッケージおよびその製造方法を提供することで
ある。
ので、その目的とするところは、ＣＳＰ工程の工夫で、
固体撮像素子や光電変換素子などの半導体素子について
も、ウエハレベルCSPが安価に得られる、所謂、チップ
サイズパッケージおよびその製造方法を提供することで
ある。
【００１３】
【課題を解決するための手段】この課題を解決するた
め、本発明では、チップの表面に半導体集積回路および
表面側電極を形成すると共に、前記表面とほぼ直交する
前記チップの側面に、側面絶縁層を介して、前記表面側
電極から前記チップの裏面の縁にわたって接続配線部を
形成しているチップサイズパッケージにおいて、前記チ
ップの背面には、前記接続配線部に対応して、少なくと
もその裏面側縁に沿って、裏面側絶縁層が形成されてお
り、また、前記チップの側面には、前記接続配線部の露
出面と面一となるように、前記裏面側絶縁層に連続する
状態で前記側面絶縁層が形成され、かつ前記表面側電極
が、前記側面絶縁層を含む前記チップの表面に延長され
た前記接続配線部の上端延長部を介して、前記接続配線
部に電気的に接続されていることを特徴とする。
め、本発明では、チップの表面に半導体集積回路および
表面側電極を形成すると共に、前記表面とほぼ直交する
前記チップの側面に、側面絶縁層を介して、前記表面側
電極から前記チップの裏面の縁にわたって接続配線部を
形成しているチップサイズパッケージにおいて、前記チ
ップの背面には、前記接続配線部に対応して、少なくと
もその裏面側縁に沿って、裏面側絶縁層が形成されてお
り、また、前記チップの側面には、前記接続配線部の露
出面と面一となるように、前記裏面側絶縁層に連続する
状態で前記側面絶縁層が形成され、かつ前記表面側電極
が、前記側面絶縁層を含む前記チップの表面に延長され
た前記接続配線部の上端延長部を介して、前記接続配線
部に電気的に接続されていることを特徴とする。
【００１４】この場合、本発明の実施の形態として、前
記チップの背面には、裏面側絶縁層表面に裏面側配線部
を備えており、前記接続配線部の下端に電気的に接続さ
れていること、前記裏面側絶縁層上に形成された裏面側
配線部上には半田、金、などの金属突起が設けられてい
ること、前記半導体集積回路にCCD、CMOSなどの固体撮
像素子、受光素子、光電変換素子を含むこと、前記側面
絶縁層および裏面絶縁層の一方または両方が可撓性被膜
であることは、それぞれ、有効である。
記チップの背面には、裏面側絶縁層表面に裏面側配線部
を備えており、前記接続配線部の下端に電気的に接続さ
れていること、前記裏面側絶縁層上に形成された裏面側
配線部上には半田、金、などの金属突起が設けられてい
ること、前記半導体集積回路にCCD、CMOSなどの固体撮
像素子、受光素子、光電変換素子を含むこと、前記側面
絶縁層および裏面絶縁層の一方または両方が可撓性被膜
であることは、それぞれ、有効である。
【００１５】また、本発明では、シリコンウエハの表面
に半導体集積回路及び表面側電極を形成し、シリコンウ
エハからチップを切り分ける際に、前記表面側電極を電
気的にチップの裏面側に導通するための接続配線部をチ
ップの側面に形成するチップサイズパッケージの製造方
法において、シリコンウエハの裏面に、前記チップを切
り分ける箇所（ダイシングライン）で、少なくともその
裏面側縁に沿って、裏面側絶縁層を形成し、前記チップ
の切り分けに際して、少なくとも前記裏面側絶縁層の一
部を残して、その切り分け箇所に沿って、切り分け用の
スリットを形成し、該スリットに側面用絶縁層を積層、
充填し、該絶縁層ならびに裏面側絶縁層を貫通する接続
配線部用溝孔を形成し、シリコンウエハの表面側で、パ
ターニングによって、表面側電極と接続される状態まで
前記溝孔および表面側に導電用金属を積層、充填し、前
記側面用絶縁層および導電性金属を分割する位置で、シ
リコンウエハからチップを切り分けることを特徴とす
る。
に半導体集積回路及び表面側電極を形成し、シリコンウ
エハからチップを切り分ける際に、前記表面側電極を電
気的にチップの裏面側に導通するための接続配線部をチ
ップの側面に形成するチップサイズパッケージの製造方
法において、シリコンウエハの裏面に、前記チップを切
り分ける箇所（ダイシングライン）で、少なくともその
裏面側縁に沿って、裏面側絶縁層を形成し、前記チップ
の切り分けに際して、少なくとも前記裏面側絶縁層の一
部を残して、その切り分け箇所に沿って、切り分け用の
スリットを形成し、該スリットに側面用絶縁層を積層、
充填し、該絶縁層ならびに裏面側絶縁層を貫通する接続
配線部用溝孔を形成し、シリコンウエハの表面側で、パ
ターニングによって、表面側電極と接続される状態まで
前記溝孔および表面側に導電用金属を積層、充填し、前
記側面用絶縁層および導電性金属を分割する位置で、シ
リコンウエハからチップを切り分けることを特徴とす
る。
【００１６】あるいは、本発明では、シリコンウエハの
表面に半導体集積回路及び表面側電極を形成し、シリコ
ンウエハからチップを切り分ける際に、前記表面側電極
を電気的にチップの裏面側に導通するための接続配線部
をチップの側面に形成するチップサイズパッケージの製
造方法において、シリコンウエハの裏面に、前記チップ
を切り分ける箇所（ダイシングライン）で、少なくとも
その裏面側縁に沿って、裏面側絶縁層を形成し、該裏面
側絶縁層の表面に裏面側接続配線部を形成し、前記チッ
プの切り分けに際して、少なくとも前記裏面側絶縁層の
一部を残して、その切り分け箇所に沿って、切り分け用
のスリットを形成し、該スリットに側面用絶縁層を積
層、充填し、前記裏面側接続配線部まで前記絶縁層なら
びに裏面側絶縁層を貫通する接続配線部用溝孔を形成
し、シリコンウエハの表面側で、パターニングによっ
て、裏面側接続配線部に接続された状態で、かつ、表面
側電極に接続されるまで、前記溝孔および表面側に導電
用金属を積層、充填し、前記側面用絶縁層および導電性
金属を分割する位置で、シリコンウエハからチップを切
り分けることを特徴とする。
表面に半導体集積回路及び表面側電極を形成し、シリコ
ンウエハからチップを切り分ける際に、前記表面側電極
を電気的にチップの裏面側に導通するための接続配線部
をチップの側面に形成するチップサイズパッケージの製
造方法において、シリコンウエハの裏面に、前記チップ
を切り分ける箇所（ダイシングライン）で、少なくとも
その裏面側縁に沿って、裏面側絶縁層を形成し、該裏面
側絶縁層の表面に裏面側接続配線部を形成し、前記チッ
プの切り分けに際して、少なくとも前記裏面側絶縁層の
一部を残して、その切り分け箇所に沿って、切り分け用
のスリットを形成し、該スリットに側面用絶縁層を積
層、充填し、前記裏面側接続配線部まで前記絶縁層なら
びに裏面側絶縁層を貫通する接続配線部用溝孔を形成
し、シリコンウエハの表面側で、パターニングによっ
て、裏面側接続配線部に接続された状態で、かつ、表面
側電極に接続されるまで、前記溝孔および表面側に導電
用金属を積層、充填し、前記側面用絶縁層および導電性
金属を分割する位置で、シリコンウエハからチップを切
り分けることを特徴とする。
【００１７】
【発明の実施の形態】（第１の実施の形態）図１は本発
明に係わる第１の実施の形態を示す外観図である。ここ
で、１０１はＩＣチップ、１０２は半導体集積回路の内
の受光素子領域、２ａはＩＣチップ１０１の表面（第一
の表面）と側面（第二の表面）に跨る接続用配線部の一
部（上端延長部）をなす再配線層（表面側）、２ｂは同
じく側面電極（側面側）、３ａは側面絶縁層、３ｂはＩ
Ｃチップ１０１の裏面（第三の表面）に形成された裏面
側絶縁層である。
明に係わる第１の実施の形態を示す外観図である。ここ
で、１０１はＩＣチップ、１０２は半導体集積回路の内
の受光素子領域、２ａはＩＣチップ１０１の表面（第一
の表面）と側面（第二の表面）に跨る接続用配線部の一
部（上端延長部）をなす再配線層（表面側）、２ｂは同
じく側面電極（側面側）、３ａは側面絶縁層、３ｂはＩ
Ｃチップ１０１の裏面（第三の表面）に形成された裏面
側絶縁層である。
【００１８】本発明に係わるウエハレベルＣＳＰは、基
本的な構成として、チップ１０１の表面１１に半導体集
積回路および表面側電極（ＩＣ電極）１ｃを形成すると
共に、前記表面とほぼ直交するチップ１０１の側面に、
側面絶縁層３ａを介して、表面側電極１ｃから前記チッ
プの裏面の縁にわたって前記接続配線部（２ａ、２ｂ）
を形成している（図１を参照）。
本的な構成として、チップ１０１の表面１１に半導体集
積回路および表面側電極（ＩＣ電極）１ｃを形成すると
共に、前記表面とほぼ直交するチップ１０１の側面に、
側面絶縁層３ａを介して、表面側電極１ｃから前記チッ
プの裏面の縁にわたって前記接続配線部（２ａ、２ｂ）
を形成している（図１を参照）。
【００１９】特に、本発明のＣＳＰは、以下のような構
成に特徴がある。即ち、前記チップの裏面１３には、前
記接続配線部に対応して、少なくともその裏面側縁に沿
って、前述の裏面側絶縁層３ｂが形成されており、ま
た、前記チップの側面には、前記接続配線部の露出面と
面一となるように、前記裏面側絶縁層３ｂに連続する状
態で前記側面絶縁層３ａが形成され、かつ前記表面側電
極１ｃが、前記側面絶縁層３ａを含む前記チップの表面
に延長された前記接続配線部の上端延長部（再配線層）
２ａを介して、前記接続配線部に電気的に接続されてい
る。
成に特徴がある。即ち、前記チップの裏面１３には、前
記接続配線部に対応して、少なくともその裏面側縁に沿
って、前述の裏面側絶縁層３ｂが形成されており、ま
た、前記チップの側面には、前記接続配線部の露出面と
面一となるように、前記裏面側絶縁層３ｂに連続する状
態で前記側面絶縁層３ａが形成され、かつ前記表面側電
極１ｃが、前記側面絶縁層３ａを含む前記チップの表面
に延長された前記接続配線部の上端延長部（再配線層）
２ａを介して、前記接続配線部に電気的に接続されてい
る。
【００２０】このようなウエハレベルCSPは、図２ない
し図９に順次、図解する工程を経て製造される。これを
順次説明する。 １）図２に示すようなシリコンウエハ１の裏面１３に、
ＩＣチップ１０１を切り分ける箇所（ダイシングライ
ン）で、少なくともそのチップ裏面側縁に沿って、裏面
側絶縁層３ｂを形成する（図３を参照）。 ２）切断砥石９を用いて、前記チップの切り分けに際し
て、少なくとも裏面側絶縁層３ｂの一部を残して、その
切り分け箇所に沿って、切り分け用のスリットを形成す
る（これにより、ＩＣチップ１０１の側面１２、１２が
形成される）（図４を参照）。 ３）該スリットに側面用絶縁層３ａを積層、充填し、該
絶縁層３ａならびに裏面側絶縁層３ｂを貫通する接続配
線部用溝孔４を形成し、また、シリコンウエハの表面側
で、予め感光性レジストなどの膜８を形成し、パターニ
ングされた所要領域８ａ（表面側電極１ｃを含む）を残
して、マスクする（図５および図６を参照）。 ４）そして、表面側電極１ｃと接続される状態まで溝孔
４および表面側に導電用金属２を積層、充填する（図７
を参照）。 ５）次いで、前記側面用絶縁層３ａおよび導電性金属２
を分割する位置で、シリコンウエハ１からチップ１０１
を切り分ける。
し図９に順次、図解する工程を経て製造される。これを
順次説明する。 １）図２に示すようなシリコンウエハ１の裏面１３に、
ＩＣチップ１０１を切り分ける箇所（ダイシングライ
ン）で、少なくともそのチップ裏面側縁に沿って、裏面
側絶縁層３ｂを形成する（図３を参照）。 ２）切断砥石９を用いて、前記チップの切り分けに際し
て、少なくとも裏面側絶縁層３ｂの一部を残して、その
切り分け箇所に沿って、切り分け用のスリットを形成す
る（これにより、ＩＣチップ１０１の側面１２、１２が
形成される）（図４を参照）。 ３）該スリットに側面用絶縁層３ａを積層、充填し、該
絶縁層３ａならびに裏面側絶縁層３ｂを貫通する接続配
線部用溝孔４を形成し、また、シリコンウエハの表面側
で、予め感光性レジストなどの膜８を形成し、パターニ
ングされた所要領域８ａ（表面側電極１ｃを含む）を残
して、マスクする（図５および図６を参照）。 ４）そして、表面側電極１ｃと接続される状態まで溝孔
４および表面側に導電用金属２を積層、充填する（図７
を参照）。 ５）次いで、前記側面用絶縁層３ａおよび導電性金属２
を分割する位置で、シリコンウエハ１からチップ１０１
を切り分ける。
【００２１】なお、図２はウエハプロセス完成後のIC電
極付近の断面であり、そこでの、１ａはシリコン、１ｂ
は絶縁膜（酸化シリコン膜）、１ｃはIC電極であるアル
ミニウム、１ｄは保護膜（窒化シリコンなど）である。
極付近の断面であり、そこでの、１ａはシリコン、１ｂ
は絶縁膜（酸化シリコン膜）、１ｃはIC電極であるアル
ミニウム、１ｄは保護膜（窒化シリコンなど）である。
【００２２】通常は、これらをまとめてシリコンウエハ
１と呼ぶ（なお、図２では半導体集積回路部は省略して
ある）。また、通常、半導体集積回路および電極は、シ
リコンウエハ１の表面１１にのみに形成され、その裏面
１３に形成されることはない。
１と呼ぶ（なお、図２では半導体集積回路部は省略して
ある）。また、通常、半導体集積回路および電極は、シ
リコンウエハ１の表面１１にのみに形成され、その裏面
１３に形成されることはない。
【００２３】本発明では、図３に示すように、裏面１３
に絶縁層３ｂを塗布または貼付するが、この絶縁層３ｂ
の材料には、半田付けの熱に耐える必要から、ポリイミ
ドやエポキシ樹脂などが適当である。
に絶縁層３ｂを塗布または貼付するが、この絶縁層３ｂ
の材料には、半田付けの熱に耐える必要から、ポリイミ
ドやエポキシ樹脂などが適当である。
【００２４】次に、図４の切断砥石９で、シリコンウエ
ハ１のダイシングラインへ溝を入れるが、この時、シリ
コンウエハ１がチップ毎にバラバラに分離されないよう
に、絶縁層３ｂの一部を切り残す。しかし、シリコン１
ａは、完全に分割されるようにする。この工程で形成さ
れた溝の壁面は、チップの側面１２となる。
ハ１のダイシングラインへ溝を入れるが、この時、シリ
コンウエハ１がチップ毎にバラバラに分離されないよう
に、絶縁層３ｂの一部を切り残す。しかし、シリコン１
ａは、完全に分割されるようにする。この工程で形成さ
れた溝の壁面は、チップの側面１２となる。
【００２５】図５では、側面１２を被覆するために、側
面絶縁層３ａを充填、硬化する。この絶縁層３ａは、絶
縁層３ｂと同様に、半田付けの熱に耐えること、また、
熱膨張、収縮のひずみを吸収するために可撓性をもつこ
とが必要なので、材料として、エポキシ樹脂などが適す
る。
面絶縁層３ａを充填、硬化する。この絶縁層３ａは、絶
縁層３ｂと同様に、半田付けの熱に耐えること、また、
熱膨張、収縮のひずみを吸収するために可撓性をもつこ
とが必要なので、材料として、エポキシ樹脂などが適す
る。
【００２６】次に、感光性レジストなどの膜８により、
保護膜１ｄの表面を被覆した後、ＩＣ電極１ｃ周囲に開
口部８ａをパターニングする。更に、図６に示すよう
に、側面絶縁層３ａ内で、かつ、開口８ａの範囲内に、
レーザー加工などで貫通孔４を開ける。そして、ここ
に、無電解ニッケルメッキおよび電解銅メッキなどを順
次施し、貫通孔４と電極近傍開口８ａの全域を金属２で
充填する。
保護膜１ｄの表面を被覆した後、ＩＣ電極１ｃ周囲に開
口部８ａをパターニングする。更に、図６に示すよう
に、側面絶縁層３ａ内で、かつ、開口８ａの範囲内に、
レーザー加工などで貫通孔４を開ける。そして、ここ
に、無電解ニッケルメッキおよび電解銅メッキなどを順
次施し、貫通孔４と電極近傍開口８ａの全域を金属２で
充填する。
【００２７】この後に、感光性レジスト８を剥離すると
図７に示す構造が完成し、さらに、これを第二のダイシ
ング工程（図示せず）で切断すれば、チップの側面に、
電極２ｂが露出したICチップ、即ち、チップサイズパッ
ケージが完成するのである（図８を参照）。
図７に示す構造が完成し、さらに、これを第二のダイシ
ング工程（図示せず）で切断すれば、チップの側面に、
電極２ｂが露出したICチップ、即ち、チップサイズパッ
ケージが完成するのである（図８を参照）。
【００２８】なお、図２においては省略されているが、
半導体回路部や表面に露出している上述の再配線層２ａ
などの上に保護層を塗布しておくことは、信頼性向上の
ために有効である。
半導体回路部や表面に露出している上述の再配線層２ａ
などの上に保護層を塗布しておくことは、信頼性向上の
ために有効である。
【００２９】このチップサイズパッケージは、半田付け
の電極がチップの側面に存在するため、プリント基板へ
の搭載方法は、図９の（ａ）および（ｂ）に示す形で、
実現される。即ち、予め、クリーム半田７を印刷したプ
リント基板５の上に、このチップサイズパッケージを置
き、リフロー炉で加熱して、半田を溶融する。これによ
り、再配線層２ａおよび側面電極２ｂとプリント基板の
パターン電極部５ａとが半田７で接続される。
の電極がチップの側面に存在するため、プリント基板へ
の搭載方法は、図９の（ａ）および（ｂ）に示す形で、
実現される。即ち、予め、クリーム半田７を印刷したプ
リント基板５の上に、このチップサイズパッケージを置
き、リフロー炉で加熱して、半田を溶融する。これによ
り、再配線層２ａおよび側面電極２ｂとプリント基板の
パターン電極部５ａとが半田７で接続される。
【００３０】（第２の実施の形態）図１０および図１１
は本発明に係わる第２の実施の形態を示す外観図（図１
０は表面斜視図、図１１は裏面斜視図）である。また、
図１２ないし図１９は、この実施の形態におけるチップ
サイズパッケージの製造工程を順次、示す断面図であ
る。
は本発明に係わる第２の実施の形態を示す外観図（図１
０は表面斜視図、図１１は裏面斜視図）である。また、
図１２ないし図１９は、この実施の形態におけるチップ
サイズパッケージの製造工程を順次、示す断面図であ
る。
【００３１】なお、第１の実施の形態では、半田付けの
ためのパターン電極部５ａが、チップの側面電極２ｂに
直に半田付けされたが、電極数が増加すると、その配列
に限界がある。そこで、この実施の形態では、これに対
応できる裏面電極を、予めチップの裏面上に配置するの
である。これにより、チップの裏面側での面積を、すべ
て、基板側の半田付けパターン電極部の領域に対応して
使うことができ、より広い応用が可能となる。
ためのパターン電極部５ａが、チップの側面電極２ｂに
直に半田付けされたが、電極数が増加すると、その配列
に限界がある。そこで、この実施の形態では、これに対
応できる裏面電極を、予めチップの裏面上に配置するの
である。これにより、チップの裏面側での面積を、すべ
て、基板側の半田付けパターン電極部の領域に対応して
使うことができ、より広い応用が可能となる。
【００３２】図１０および図１１において、２ｃは金属
による裏面再配線層（パターン電極部に対応する裏面電
極）、２ｄは半田ボールなどの金属突起である。この裏
面再配線層２は絶縁層３ｂの表面に、貼付またはメッキ
などにより、形成される。なお、ここで、絶縁層３ｂの
材料には、半田耐熱性とともに可撓性も要求される。
による裏面再配線層（パターン電極部に対応する裏面電
極）、２ｄは半田ボールなどの金属突起である。この裏
面再配線層２は絶縁層３ｂの表面に、貼付またはメッキ
などにより、形成される。なお、ここで、絶縁層３ｂの
材料には、半田耐熱性とともに可撓性も要求される。
【００３３】この実施の形態での工程では、図１２に示
すシリコンウエハ１の裏面１３に、絶縁層３ｂを形成す
ると共に、切り分けの箇所に対応して、裏面再配線層２
ｃが形成される（図１３を参照）。その後の、図１４〜
図１７までの工程は、第１実施例の図４〜図７と同様で
ある。この場合、貫通孔４は、裏面再配線層２ｃに達す
るように孔明けする。
すシリコンウエハ１の裏面１３に、絶縁層３ｂを形成す
ると共に、切り分けの箇所に対応して、裏面再配線層２
ｃが形成される（図１３を参照）。その後の、図１４〜
図１７までの工程は、第１実施例の図４〜図７と同様で
ある。この場合、貫通孔４は、裏面再配線層２ｃに達す
るように孔明けする。
【００３４】次いで、図１７に示す金属２の充填が完了
した後、裏面再配線層２ｃに半田ボール２ｄなどを形成
し、第二のダイシング工程で切断、チップサイズパッケ
ージが完成する（図１８を参照）。こうして得られたチ
ップサイズパッケージは、電極となる金属突起２ｄの配
置に自由度が大きいため、相対的に端子数の多いICに適
する。なお、図１９はプリント基板５に搭載された形態
を示す。
した後、裏面再配線層２ｃに半田ボール２ｄなどを形成
し、第二のダイシング工程で切断、チップサイズパッケ
ージが完成する（図１８を参照）。こうして得られたチ
ップサイズパッケージは、電極となる金属突起２ｄの配
置に自由度が大きいため、相対的に端子数の多いICに適
する。なお、図１９はプリント基板５に搭載された形態
を示す。
【００３５】
【発明の効果】以上述べたように、本発明のＣＳＰは、
固体撮像素子、受光素子など、その半導体回路部に受光
領域があり、そこに可視光線が入射するような構成の半
導体素子などで、ウエハレベルCSPとして、採用するこ
とができ、超小型実装が実現できる。
固体撮像素子、受光素子など、その半導体回路部に受光
領域があり、そこに可視光線が入射するような構成の半
導体素子などで、ウエハレベルCSPとして、採用するこ
とができ、超小型実装が実現できる。
【図１】本発明に係わる第１の実施の形態を示す外観図
である。
である。
【図２】本発明のＣＳＰを製造する第１工程を示す断面
図である。
図である。
【図３】同じく、第２工程を示す断面図である。
【図４】同じく、第３工程を示す断面図である。
【図５】同じく、第４工程を示す断面図である。
【図６】同じく、第５工程を示す断面図である。
【図７】同じく、第６工程を示す断面図である。
【図８】同じく、第７工程を示す断面図である。
【図９】上述のＣＳＰを基板に実装した状態を示す断面
図である。
図である。
【図１０】本発明に係わる第２の実施の形態を示す表面
斜視図である。
斜視図である。
【図１１】同じく、裏面斜視図である。
【図１２】本発明のＣＳＰを製造する第１工程を示す断
面図である。
面図である。
【図１３】同じく、第２工程を示す断面図である。
【図１４】同じく、第３工程を示す断面図である。
【図１５】同じく、第４工程を示す断面図である。
【図１６】同じく、第５工程を示す断面図である。
【図１７】同じく、第６工程を示す断面図である。
【図１８】同じく、第７工程を示す断面図である。
【図１９】上述のＣＳＰを基板に実装した状態を示す断
面図である。
面図である。
【図２０】従来の固体撮像素子の実装方法を示す断面図
である。
である。
【図２１】従来のチップサイズパッケージの断面図であ
る。
る。
１ シリコンウエハ １１ 表面 １２ 側面 １３ 裏面 １０１ ＩＣチップ １ｃ ＩＣ電極 ２ａ 再配線層（上端延長部） ２ｂ 側面電極 ２ｃ 裏面再配線層 ２ｄ 金属突起 ３ａ 側面絶縁層 ３ｂ 裏面絶縁層
Claims (7)
- 【請求項１】 チップの表面に半導体集積回路および表
面側電極を形成すると共に、前記表面とほぼ直交する前
記チップの側面に、側面絶縁層を介して、前記表面側電
極から前記チップの裏面の縁にわたって接続配線部を形
成しているチップサイズパッケージにおいて、前記チッ
プの裏面には、前記接続配線部に対応して、少なくとも
その裏面側縁に沿って、裏面側絶縁層が形成されてお
り、また、前記チップの側面には、前記接続配線部の露
出面と面一となるように、前記裏面側絶縁層に連続する
状態で前記側面絶縁層が形成され、かつ、前記表面側電
極が前記側面絶縁層を含む前記チップの表面に延長され
た前記接続配線部の上端延長部を介して、前記接続配線
部に電気的に接続されていることを特徴とするチップサ
イズパッケージ。 - 【請求項２】 前記チップの背面には、裏面側絶縁層表
面に裏面側配線部を備えており、前記接続配線部の下端
に電気的に接続されていることを特徴とする請求項１に
記載のチップサイズパッケージ。 - 【請求項３】 前記裏面側絶縁層上に形成された裏面側
配線部上には半田、金、などの金属突起が設けられてい
ることを特徴とする請求項２に記載のチップサイズパッ
ケージ。 - 【請求項４】 前記半導体集積回路にCCD、CMOSなどの
固体撮像素子、受光素子、光電変換素子を含むことを特
徴とする請求項１ないし３の何れか１項に記載のチップ
サイズパッケージ。 - 【請求項５】 前記側面絶縁層および裏面絶縁層の一方
または両方が可撓性被膜であることを特徴とする請求項
１ないし４の何れか１項に記載のチップサイズパッケー
ジ。 - 【請求項６】 シリコンウエハの表面に半導体集積回路
及び表面側電極を形成し、シリコンウエハからチップを
切り分ける際に、前記表面側電極を電気的にチップの裏
面側に導通するための接続配線部をチップの側面に形成
するチップサイズパッケージの製造方法において、 シリコンウエハの裏面に、前記チップを切り分ける箇所
（ダイシングライン）で、少なくともその背面側縁に沿
って、裏面側絶縁層を形成し、 前記チップの切り分けに際して、少なくとも前記裏面側
絶縁層の一部を残して、その切り分け箇所に沿って、切
り分け用のスリットを形成し、 該スリットに側面用絶縁層を積層、充填し、該絶縁層な
らびに裏面側絶縁層を貫通する接続配線部用溝孔を形成
し、 また、シリコンウエハの表面側で、予めパターニングさ
れた所要領域に、表面側電極と接続される状態まで前記
溝孔および表面側に導電用金属を積層、充填し、 前記側面用絶縁層および導電性金属を分割する位置で、
シリコンウエハからチップを切り分けることを特徴とす
るチップサイズパッケージの製造方法。 - 【請求項７】 シリコンウエハの表面に半導体集積回路
及び表面側電極を形成し、シリコンウエハからチップを
切り分ける際に、前記表面側電極を電気的にチップの裏
面側に導通するための接続配線部をチップの側面に形成
するチップサイズパッケージの製造方法において、 シリコンウエハの裏面に、前記チップを切り分ける箇所
（ダイシングライン）で、少なくともその裏面側縁に沿
って、裏面側絶縁層を形成し、 該裏面側絶縁層の表面に裏面側接続配線部を形成し、 前記チップの切り分けに際して、少なくとも前記裏面側
絶縁層の一部を残して、その切り分け箇所に沿って、切
り分け用のスリットを形成し、該スリットに側面用絶縁
層を積層、充填し、前記裏面側接続配線部まで前記絶縁
層ならびに裏面側絶縁層を貫通する接続配線部用溝孔を
形成し、 また、シリコンウエハの表面側で、予めパターニングさ
れた所要領域に、裏面側接続配線部に接続された状態
で、かつ、表面側電極に接続されるまで、前記溝孔およ
び表面側に導電用金属を積層、充填し、 前記側面用絶縁層および導電性金属を分割する位置で、
シリコンウエハからチップを切り分けることを特徴とす
るチップサイズパッケージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000395625A JP2002198463A (ja) | 2000-12-26 | 2000-12-26 | チップサイズパッケージおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000395625A JP2002198463A (ja) | 2000-12-26 | 2000-12-26 | チップサイズパッケージおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002198463A true JP2002198463A (ja) | 2002-07-12 |
Family
ID=18861059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000395625A Pending JP2002198463A (ja) | 2000-12-26 | 2000-12-26 | チップサイズパッケージおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002198463A (ja) |
Cited By (23)
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