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KR100216691B1 - 레이아웃 입력장치 및 방법과 레이아웃 검증장치 및 방법 - Google Patents

레이아웃 입력장치 및 방법과 레이아웃 검증장치 및 방법 Download PDF

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KR100216691B1
KR100216691B1 KR1019970006184A KR19970006184A KR100216691B1 KR 100216691 B1 KR100216691 B1 KR 100216691B1 KR 1019970006184 A KR1019970006184 A KR 1019970006184A KR 19970006184 A KR19970006184 A KR 19970006184A KR 100216691 B1 KR100216691 B1 KR 100216691B1
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semiconductor integrated
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integrated circuit
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레이지 세가와
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모리시타 요이찌
마츠시타 덴키 산교 가부시키가이샤
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Abstract

본 발명은 복수의 LSI를 동일화면상에서 겹쳐서 표시하면서 레이아웃 가능한 반도체 집적회로의 레이아웃 입력장치를 제공하는 것을 목적으로 하며, 이를 해결하기 위해서 레이아웃 입력장치는, 제1의 LSI에 포함되는 제1의 회로 부분의 위치를 나타내는 제1의 좌표정보와 제2의 LSI에 포함되는 제2의 회로부분의 위치를 나타내는 제2의 좌표정보를 입력하는 입력장치(4)와, 제2의 좌표정보에 대하여 소정의 좌표변환을 행하는 CPU(1)와, 제1의 좌표정보를 제1의 LSI의 레이아웃 데이터(503)의 적어도 일부로서 저장하고, 좌표변환된 제2의 좌표정보를 제2의 LSI의 레이아웃 데이터(504)의 적어도 일부로서 저장하는 데이터저장부(7)를 구비하고 있다.

Description

레이아웃 입력장치 및 방법과 레이아웃 검증장치 및 방법
본 발명은, 레이아웃 입력장치 및 방법, 및 레이아웃 검증장치 및 방법에 관한 것이다.
근년, 반도체 집적회로의 집적도는 점점 향상하여, 동작속도 또한 빨라지게 되었다. 이에 반하여, 여러 가지의 대규모의 시스템이, 원칩상에 형성한 반도체 집적회로에 의해서 실현되어, 그와 같은 시스템의 소형화
Figure kpo00003
저가격화에 크게 공헌하고 있다.
그러나, 최소치수가 쿼터미크론 이하로 축소된 반도체 집적회로를 제조하기 위해서는, 특히 다액의 설비투자가 필요하게 되고 있다. 또한, 반도체 집적회로의 칩면적의 증가라든지 고집적화에 따라, 제조원료에 대한 제품비를 높게 하는 것도 곤란하게 되고 있다. 이 때문에, 대규모의 시스템을 원칩의 대규모 반도체 집적회로로 실현하는 것보다도, 구세대의 프로세스로 만들어진 치수가 비교적으로 큰 복수의 반도체 집적회로를 조합하여 실현하는 쪽이 저가격화에 적합한 경우도 있다.
그리하여, 반도체 집적회로의 제조비용을 삭감하여, 장치면적을 작게 하는 것을 목적으로서, 제34(a)도로부터 제34(d)도에 나타내는 장치기술이 제안되었다. 이 장치기술에 의하면, 제34(a)도에 나타나는 제2 LSI가 형성된 반도체집(제1의 LSI칩)과 제2의 LSI가 형성된 반도체칩(제2의 LSI칩)이 서로 겹치도록 하여 하나의 패키지내에 장치된다. 예를 들면, 제1의 LSI칩으로서는, CPU가 형성된 반도체 집적회로칩이 사용되고, 제2의 LSI칩으로는 SRAM(스테틱램)이 형성된 반도체 집적회로칩이 사용된다.
통상의 반도체 집적회로는, 반도체기판(반도체칩)의 하나의 주된면으로 형성된 다수의 반도체소자라든지 이것들의 소자를 상호접속하는 배선으로써 형성된다. 플립
Figure kpo00004
스택장치에 의하면, 제34(b)도는 제34(d)도에 나타낸 바와 같이, 반도체 집적회로가 형성되어 있는 면이 대향하도록 하여 2개의 반도체칩이 배치된다. 패키지의 단자핀(도면에 안타나탐)은, 제1의 LSI칩의 주변에 설치된 본딩패드에 대하여 본딩와이어를 통해 전기적으로 접속되어 있다. 한편, 제2의 LSI칩의 입출력단자 I/O는, 제1의 LSI칩상에 특별히 설치된 플립
Figure kpo00005
스택장치용 입출력단자에 접속되어 있다. 이러한 접속을 행하기 위해서, 제1의 LSI 칩 및 제2의 LSI칩은, 제34(a)도에 나타낸 바와 같이, 「미러반전」의 관계에 있는 전기적 접속부를 구비하고 있을 필요가 있다.
상술한 바와 같이, 종래의 플립
Figure kpo00006
스택장치기술에 의하면, 제1 및 제2의 LSI로서, CPU라든지 SRAM과 같이, 기능 및 용도가 다른 2개의 반도체 집적회로를 사용하고 있었다. 이들 2개의 반도체 집적회로에 관한 레이아웃 설계는, 미러반전의 관계에 있는 접속부의 좌표만이 규정된 후, 종래의 레이아웃 입력방법에 따라서, 각각 반도체 집적회로에 대하여 완전히 독립적으로 행하여져 왔다.
그러나, 종래의 레이아웃 입력방법에 의하면, 2개의 LSI에 대하여, 동시에 레이아웃설계를 행할 수 없었다. 이 때문에, 알맞은 레이아웃을 결정하는 것이 곤란하고, 레이아웃 설계에 요하는 기간이 증가하고 있었다. 또한, 레이아웃 검증도 2개의 LSI에 대하여 완전히 독립으로 행할 필요가 있었기 때문에, 개개의 LSI를 위한 네트리스트 작성공정수가 증가한다고 하는 문제가 있었다. 또한, 2개의 LSI의 접속확인은 사람의 손에 의지하고 있었기 때문에, 검증시간이 증가하여, 신뢰성이 저하하는 문제도 있었다.
본 발명은 상기 관점을 감안하여 행해진 것으로서, 그 목적으로 하는 것은, 복수의 LSI를 동시에 레이아웃하는 것이 가능한 레이아웃 입력장치 및 방법 및 복수의 LSI의 레이아웃을 동시에 검증하는 것이 가능한 레이아웃 검증장치 및 방법을 제공하는 것에 있다.
본 발명의 레이아웃 입력장치는, 제1의 반도체 집적회로에 포함되는 제1의 회로부분의 위치를 나타내는 제1의 좌표정보와 제2의 반도체 집적회로에 포함되는 제2의 회로부분의 위치를 나타내는 제2의 좌표정보를 입력하는 입력부와, 해당 제2의 좌표정보에 대하여 소정의 좌표변환을 행하는 제어부와, 해당 제1의 좌표정보를 해당 제1의 반도체 집적회로의 레이아웃을 나타내는 제1의 레이아웃 데이터의 적어도 일부로서 저장하고, 해당 좌표변환된 제2의 좌표정보를 해당 제2의 반도체 집적회로의 레이아웃을 나타내는 제2의 레이아웃 데이터의 적어도 일부로서 저장하는 저장부를 구비하고 있고, 이에 의해 상기 목적이 달성된다.
상기 제어부는, 상기 제2의 좌표정보를 상기 저장부에 저장할 때에 상기 소정의 좌표변환을 행하더라도 좋다.
상기 제어부는, 상기 제2의 좌표정보의 입력에 응답하여 상기 소정의 좌표변환을 행하더라도 좋다.
상기 소정의 좌표변환은, 소정의 축에 대한 대칭변환을 포함하고 있더라도 좋다.
상기 소정의 좌표변환은, 소정의 방향에 따른 평행이동을 또한 포함하고 있더라도 좋다.
상기 제1의 레이아웃 데이터를 위한 제1의 좌표계는, 상기 제2의 레이아웃 데이터를 위한 제2의 좌표계와는 다르더라도 좋다.
상기 제1의 좌표계 및 제2의 좌표계의 각각은, X축과 Y축을 가지고 있고, 해당 제1의 좌표계에서의 원점은, 해당 제2의 좌표계에서의 원점에 대하여 해당 X축의 방향으로 소정의 X 오프셋만큼 시프트하고 있고, 해당 Y축의 방향으로 소정의 Y 오프셋만큼 시프트하고 있어도 좋다.
상기 소정의 Y 오프셋=0이라도 좋다.
상기 소정의 X 오프셋=0, 또한, 상기 소정의 Y 오프셋=0이라도 된다.
본 발명의 레이아웃 입력방법은, 제1의 반도체 집적회로에 포함되는 제1의 회로부분의 위치를 나타내는 제1의 좌표정보와 제2의 반도체 집적회로에 포함되는 제2의 회로부분의 위치를 나타내는 제2의 좌표정보를 입력하는 단계와, 해당 제2의 좌표정보에 대하여 소정의 좌표변환을 행하는 단계와, 해당 제1의 좌표정보를 해당 제1의 반도체 집적회로의 레이아웃을 나타내는 제1의 레이아웃 데이터의 적어도 일부로서 저장하고, 해당 좌표변환된 제2의 좌표정보를 해당 제2의 반도체 집적회로의 레이아웃을 나타내는 제2의 레이아웃 데이터의 적어도 일부로서 저장하는 단계를 포함하고 있고, 이것에 의해 상기목적이 달성된다.
본 발명의 레이아웃 검증장치는, 제1의 반도체 집적회로의 레이아웃을 나타내는 제1의 레이아웃 데이터와 제2의 반도체 집적회로의 레이아웃을 나타내는 제2의 레이아웃 데이터와 제1의 반도체 집적회로와 제2의 반도체 집적회로를 접속하는 접속부의 위치를 규정하는 접속정보를 저장하는 저장부와, 해당 접속정보에 근거하여, 해당 접속부의 위치에 대응하는 제1의 레이아웃 데이터의 있어서의 제1의 위치와 해당 접속부의 위치에 대응하는 제2의 레이아웃 데이터에 있어서의 제2의 위치를 특정하고, 해당 제1의 위치와 해당 제2의 위치가 접속되어 있다고 간주하고, 해당 제1 및 제2의 반도체 집적회로의 레이아웃을 검증하는 제어부를 구비하고 있고, 이것에 의해 상기 목적이 달성된다.
상기 접속부의 위치와 상기 제1의 위치와 상기 제2의 위치는, 동일한 좌표에 의해서 나타나더라도 좋다.
상기 제1의 레이아웃 데이터는 복수의 제1의 층을 포함하고 있고, 상기 제2의 레이아웃 데이터는 복수의 제2의 층을 포함하고 있고, 상기 제1의 위치는, 해당 복수의 제1의 층중 상기 접속부가 형성되어있는 제1의 층에 설치되고 있고, 상기 제2의 위치는, 해당 복수의 제2의 층중 해당 접속부가 형성되어 있는 제2의 층에 설치되어 있더라도 좋다.
상기 접속부가 형성되어있는 상기 제1의 층은, 상기 복수의 제1의 피부중 최상위층이고, 해당 접속부가 형성되어 있는 상기 제2의 피부는, 상기 복수의 제2의 층중 최상위층이라도 좋다.
상기 제어부는, 상기 제1의 레이아웃 데이터와 상기 제2의 레이아웃 데이터가 동일한 좌표계상에서 상호 겹치지 않도록, 해당 제1의 레이아웃 데이터와 해당 제2의 레이아웃 데이터를 배치하고, 해당 제1의 레이아웃 데이터에 포함되는 제1의 층과 해당 제2의 레이아웃 데이터에 포함되는 제2의 층을 1개의 처리단위로서, 검증처리를 실행해도 된다.
상기 제어부는, 상기 제1 및 제2의 레이아웃 데이터와 네트리스트를 대조해도 된다.
상기 제어부는, 상기 제1 및 제2의 레이아웃 데이터에 의해서 나타나는 논리소자의 입출력간의 개방/단락을 검증해도 된다.
본 발명의 레이아웃 검증방법은, 제1의 반도체 집적회로의 레이아웃을 나타내는 제1의 레이아웃 데이터와 제2의 반도체 집적회로의 레이아웃을 나타내는 제2의 레이아웃 데이터와 제1의 반도체 집적회로와 제2의 반도체 집적회로를 접속하는 접속부의 위치를 규정하는 접속정보에 근거하여, 제1 및 제2의 반도체 집적회로의 레이아웃을 검증하는 레이아웃 검증방법으로서, a) 해당 접속정보에 근거하여, 해당 접속부의 위치에 대응하는 제1의 레이아웃 데이터에 있어서의 제1의 위치와 해당 접속부의 위치에 대응하는 제2의 레이아웃 데이터에 있어서의 제2의 위치를 특정하는 단계와, b) 해당 제1의 위치와 해당 제2의 위치가 접속되어 있다고 간주하고, 해당 제1 및 제2의 반도체 집적회로의 레이아웃을 검증하는 단계를 포함하고 있고, 이것에 의해 상기 목적이 달성된다.
본 발명에서는, 상기 구성에 의해, 2개의 LSI의 레이아웃을 동일화면상에서 서로 겹쳐 표시하면서 레이아웃을 행할 수 있기 때문에, 쌍방의 변경정보를 즉석에서 반영할 수 있기 때문에, 레이아웃의 최적화가 용이하게 되고 설계시간도 단축가능하다.
또한, 본 발명은 상기한 방법에 의해서, 2개의 LSI의 레이아웃을 동시에 판독하여 그 접속을 미리 인식하기 때문에, 2개의 LSI를 합친 네트리스트만으로 레이아웃의 논리검증이 가능하고, 네트리스트의 작성공정수의 삭감과 접속부의 사람의 손에 의한 체크에 의해 생길 수 있는 실수를 삭감할 수 있다.
제1(a)도는 레이아웃 입력시의 레이아웃 이미지를 나타내는 도면이고,
제1(b)도는 LSI 완성시의 레이아웃 이미지를 나타내는 도면.
제2(a)도는 복수의 논리블럭을 포함하는 단일의 반도체 집적회로의 구성을 나타내는 도면이고,
제2(b)도는 복수의 논리블럭을 2개의 부분으로 분할한 경우의 2개의 반도체 집적회로 부분의 구성을 나타내는 도면.
제3도는 반도체 집적회로의 분할공정을 포함하는 반도체 집적회로의 설계공정 전체의 흐름도.
제4도는 반도체 집적회로의 분할방법의 일례를 나타내는 흐름도.
제5도는 본 발명의 실시예 1의 레이아웃 입력장치 구성을 나타내는 블록도.
제6도는 레이아웃 데이터와 마스크요소와의 관계를 나타내는 사시도.
제7도는 레이아웃 데이터(503 내지 505)를 작성하는 순서를 나타내는 흐름도.
제8(a)도는 표시장치(3)의 화면의 사시도.
제8(b)도는 표시장치(3)의 화면의 상면도.
제9도는 RAM(5)에 저장된 좌표정보(603 내지 605)의 구조를 나타내는 도면.
제10도는 레이아웃입력의 상세한 단계를 나타내는 흐름도.
제11도는 각 레벨에 있어서 레이아웃을 나타내는 도면.
제12도는 데이터저장부(7)에 저장된 레이아웃 데이터(503 내지 505)의 구조를 나타내는 도면.
제13도는 좌표변환에 의한 레이아웃도형의 변화를 나타내는 도면.
제14도는 실시예 1의 레이아웃 입력장치의 표시화면(서로 겹친 표시화면)을 나타내는 도면.
제15도는 본 발명의 실시예 2의 레이아웃 입력장치의 구성을 나타내는 블록도.
제16도는 레이아웃 데이터(802 내지 804)를 작성하는 순서를 나타내는 흐름도.
제17도는 제2의 레이아웃 데이터의 좌표평면과 제1의 레이아웃 데이터의 좌표평면과의 관계의 일례를 나타내는 도면.
제18도는 제2의 레이아웃 데이터의 좌표평면과 제1의 레이아웃 데이터의 좌표평면과의 관계의 다른 예를 나타내는 도면.
제19도는 제2의 레이아웃 데이터의 좌표평면과 제1의 레이아웃 데이터의 좌표평면과의 관계의 또 다른 예를 나타내는 도면.
제20도는 본 발명의 실시예 3의 레이아웃 검증장치의 구성을 나타내는 블록도.
제21도는 LVS를 행하는 경우에 있어서의 레이아웃 검증장치의 동작순서를 나타내는 흐름도.
제22도는 레이아웃 데이터(2005 내지 2007)의 구조를 나타내는 도면.
제23도는 프로퍼티정보의 일례를 나타내는 도면.
제24도는 Y축 대칭변환에 의한 레이아웃도형의 변화를 나타내는 도면.
제25도는 레이아웃 등가처리의 이미지를 나타내는 도면.
제26도는 마스크요소와 표준 마스크요소번호와의 대응관계를 나타내는 도면.
제27도는 LVS를 행하는 경우에 있어서의 레이아웃 검증장치의 동작순서를 나타내는 흐름도.
제28도는 마스크요소와 표준 마스크요소번호와의 대응관계를 나타내는 도면.
제29도는 DRC을 행하는 경우에 있어서의 레이아웃 검증장치의 동작순서를 나타내는 흐름도.
제30도는 마스크요소와 표준 마스크요소번호와의 대응관계를 나타내는 도면.
제31도는 DRC을 행하는 경우에 있어서의 레이아웃 검증장치의 동작순서를 나타내는 흐름도.
제32도는 마스크요소와 마스크 표준요소번호와의 대응관계를 나타내는 도면.
제33도는 DRC을 행하는 경우에 있어서의 레이아웃 검증장치의 동작순서를 나타내는 흐름도.
제34(a)도는 플립
Figure kpo00002
스택이 실제로 장착된 2개의 LSI 칩의 접속부를 나타내는 평면도이고, 제34(b)도는 실제로 장착된 상태의 단면도이고 제34(c)도는 실제로 장착된 상태의 평면도이며 제34(d)도는 실제로 장착된 상태의 사시도.
* 도면의 주요부분에 대한 부호의 설명
1 : CPU 2 : 입출력 인터페이스
3 : 표시장치 4 : 입력장치
5 : RAM 6 : ROM
7 : 데이터저장부
본 발명의 레이아웃 입력장치 및 방법은, 복수의 LSI를 동시에 레이아웃하는 능력을 제공한다. 이러한 레이아웃 입력장치 및 방법은, 플립
Figure kpo00007
스택장치에 사용되는 반도체칩의 레이아웃설계에 특히 적합하다.
제1(a)도는 플립
Figure kpo00008
스택장치된 2개의 LSI 칩을 동시에 나타내고, 제1(b)도는 플립
Figure kpo00009
스택장치전의 2개의 LSI칩의 레이아웃을 모식적으로 보이고 있다. 제1(a)에 나타나는 것같이, 2개의 칩을 전기적으로 접속하기 위해서 접속부는, 장치상태에 있어서, 대향하는 위치에 배치된다. 이것에 대하여, 각 칩상에 형성되는 반도체 집적회로의 레이아웃도중의 접속부는, 제1(b)도에 나타나는 것같이, 대향하는 위치에서 서로 시프트하고 있다.
본 발명에 의한 레이아웃 입력장치는, 플립
Figure kpo00010
스택장치된 2개의 LSI 칩에 대하여, 제1(a)도와 같이 서로 겹치는 2개의 반도체 집적회로부분를, 제2의 LSI칩을 투시한 상태로 표시한다. 이 때문에, 겹치는 2개의 레이아웃 도면중에서 2개의 LSI 칩의 접속부의 위치를 알기 쉽게 표시한다. 그 결과, 레이아웃 설계에 요하는 시간이 대폭 단축되게 된다. 한쪽의 레이아웃의 변경정보가 즉석에서 다른쪽의 레이아웃에 반영할 수 있기 때문에, 겹친 2개의 LSI의 레이아웃의 최적화가 용이하게 되고, 설계시간도 단축된다.
플립
Figure kpo00011
스택장치에 사용되는 복수의 반도체 집적회로는, 예를들면, 레이아웃설계 단계에서, 복수의 논리블럭을 포함하는 단일의 반도체 집적회로를 복수의 반도체 집적회로부분으로 분할함에 의하여 얻어진다. 이러한 반도체 집적회로의 분할은, 예를들면, 단일의 반도체 집적회로가 복수의 논리블럭을 포함하는 경우에 있어서, 그 복수의 논리블럭의 각각 관하여 그 논리블럭의 특징을 나타내는 파라미터를 추출하고, 그 파라미터에 따라서 복수의 논리블럭을 복수의 그룹에 분류함에 의하여 달성된다. 동일한 그룹에 속하는 논리블럭이 동일한 반도체 집적회로부분에 할당된다.
제2(a)도는, 복수의 논리블럭(BLC A, BLC B, BLC C, 및 BLC D)를 포함하는 하나의 반도체 집적회로(LSI0)를 모식적으로 보이고 있다. 여기에서, 논리블럭(BLC A 및 BLC B)의 동작속도는 25MHz이고, 논리블럭(BLC C 및 BLC D)의 동작속도는 50MHz이다. 복수의 논리블럭(BLC A, BLC B, BLC C, 및 BLC D)는 각각, 다른 특징이라든지 공통하는 특징을 가지고 있다. 예를들면, 어떤 논리블럭(BLC B 및 BLC D)가 디지털 회로에서 형성되어, 다른 논리블럭(BLC A 및 BLC C)이 아날로그회로에서 형성되어 있는 경우가 있다. 상기의 경우, 디지털 회로가 아날로그회로라고 하는 논리블럭의 특징을 나타내는 파라미터에 의해서, 이것들의 논리블럭을, 제1의 그룹(논리블럭 BLC A 및 BLC C)과, 제2의 그룹(논리블럭 BLC B 및 BLC D)로 분할하는 것도 가능하다. 이와 같이, 그룹의 나누는 방법은, 착안하는 특징파라미터에 따라서 다르다.
제2(b)도는, 동작속도에 근거하여, 4개의 논리블럭(BLC A, BLC B, BLC C, 및 BLC D)을 2개의 그룹으로 분할하여, 2개의 그룹을 각각 2개의 반도체칩에 할당한 경우를 모식적으로 보이고 있다. 보다 상세하게는, 논리블럭(BLC A 및 BLC B)은, 제1의 반도체 집적회로부분(LSI 1)에 할당되고, 논리블럭(BLC C 및 BLC D)는, 제2의 반도체 집적회로부분(LSI 2)에 할당되고 있다. 이것들의 2개의 반도체 집적회로부분은, 각각, 공지의 반도체제조 프로세스에 의해서 다른 반도체칩상에 형성된다. 그 후, 멀티칩 장치기술에 의해서, 복수의 반도체칩이 하나의 패키지내에 장치되어, 전기적으로 상호접속된다. 이렇게하여, 복수의 반도체칩이, 하나의 반도체장치로서 일체화된다.
이와 같이, 레이아웃설계의 단계에서 하나의 반도체 집적회로를 복수의 반도체 집적회로부분으로 분할함에 의하여, 멀티칩 장치에 알맞은 복수의 반도체 집적회로칩을 효율적으로 제조하는 것이 가능하게 된다. 또한, 이렇게 해서 얻어진 복수의 반도체 집적회로부분의 각각은, 특징파라미터에 근거하여 그룹구분된 논리블럭을 구성요소로서 가지기 때문에, 전체로서, 쓸데없는 스페이스를 생략하고, 더욱이, 동작속도의 향상에 알맞은 레이아웃을 얻는 것이 가능하게 된다. 예를들면, 멀티칩이 장치되는 한 쌍의 반도체의 한쪽에는, 0.5㎛ 규칙(rule)으로 설계된 반도체 집적회로부가 형성되고, 다른쪽에는 1.0㎛ 규칙으로 설계된 반도체 집적회로 부분이 형성되는 경우, 설계규칙이 느슨한 반도체칩이 상대적으로 높은 수율로 염가로 제조되게 되기 때문에, 전체로서 반도체 집적회로의 패키지 가격이 감소되게 된다. 또한, 멀티팁장치되는 복수의 반도체칩상에 다른 클럭주파수로 동작하는 반동체 집적회로 부분을 형성한 경우는, 각각의 반도체 집적 회로부분이 전력을 쓸데없게 소비하지 않고, 필요한 클럭주파수로 동작하기 때문에, 전체로서 소비전력이 감소된다.
다음에, 제3도를 참조하면서, 이러한 반도체 집적회로의 분할공정을 포함하는 반도체 집적회로의 설계 플로 전체에 대하여 개략적으로 설명한다.
우선, 제3도에 나타는 것같이, 구성블럭의 파라미터에 의해서 각 그룹을 정의한 후, 각그룹에 따른 F 계층을 네트리스트상에 생성함에 의하여, 하나의 반도체 집적회로를 적어도 2개의 반도체 집적회로부분으로 분할한다.
다음에, 분할된 반도체 집적회로부분의 레이아웃 입력을 행한 뒤, 각 반도체 집적회로부분의 레이아웃 규칙검증을 행한다. 그 후, 레이아웃된 반도체 집적회로와 네트리스트의 사이의 레이아웃 논리검증을 행한다.
이렇게하여 레이아웃설계가 완료한 뒤, 공지의 방법으로 마스크데이터를 작성하고, 그 마스크데이터에 근거하여 복수의 마스크(포토마스크)가 제작된다. 이렇게 해서 제작된 복수의 마스크를 사용하여 반도체제조 프로세스를 실행함에 의해, 분할된 반도체 집적회로부분을 각각 별개의 반도체칩상에 제작할 수 있다.
이와 같이, 반도체 집적회로의 분할은, 하나의 반도체 집적회로를, 하나의 반도체칩상에 배치해야되는 복수의 기능블럭으로 분할하는 것이 아니고, 적게도 2개의 반도체칩상에 할당되는 복수의 반도체 집적회로부분으로 분할하는 것이다.
다음에, 제4도를 참조하면서, 반도체 집적회로의 분할방법의 일례를 보다 상세히 설명한다.
우선, 단계 1에서, 네트리스트 및 반도체 집적회로를 구성하는 각 블록의 파라미터를 판독하여, 각 블록의 파라미터를 체크한다. 이 때, 네트리스트의 계층은, LSI 0의 아래에, 블록 A, B, C 및 D가 병렬적으로 위치하는 구조를 가지고 있다(제4도 하부의 중앙부를 참조).
각 블록에 관한 파라미터는, 논리특징, 동작주파수특징, 프로세스 특징등을 나타내는 파라미터로 나누어진다. 논리특징으로서는, 논리, ROM, RAM, 연산기, 아날로그등이 있고, 동작 주파수 특징으로서는, 25MHz, 50MHz 등의 주파수의 고저가 있다. 또한, 프로세스 특징으로서는, CMOS, DRAM, 바이폴러, 바이 CMOS 등이 있고, 그것 이외의 특징으로서는, 메모리코어인가 주변회로인가의 상위, 디자인규칙, 트랜지스터의 임계값등이 있다.
단계 2에서는, 상기 파라미터중에서 지정된 특징을 기초로 논리블럭의 그룹나눔을 행한다. 이 예로서는, 동작주파수특징에 의해서 그룹나눔을 행하는 것으로 한다. 논리블럭(BLC A 및 BLC B)의 동작주파수는 25MHz이고, 논리블럭(BLC C 및 BLC D)의 동작주파수는 50MHz라고 한다. 상기의 경우, 그룹 1(LSI 1: 동작주파수 25MHz)=논리블럭 A 및 B와, 그룹 2(LSI 2 : 동작주파수 50MHz)=논리블럭 C 및 D의 2개의 그룹으로 분류된다. 이것들의 그룹에 따른 계층을 네트리스트에 추가한다. 이 예의 경우, 네트리스트의 계층은, 제4도의 하단오른쪽 부분에 기재하도록, LSI 0의 아래에, LSI 1 및 LSI 2가 위치하는 구조를 가지게 된다.
이렇게 해서, 하나의 반도체 집적회로(LSI 0)를, 2개의 반도체 집적회로 부분(LSI 1 및 LSI 2)로 분할하는 것이 가능하다. 그 다음, 각각의 반도체 집적회로 부분에 대하여, 레이아웃 설계를 위한 레이아웃 입력을 행한다. 그러한 레이아웃 입력에 있어서는, 2개의 반도체 집적회로 부분을 상호 접속하는 접속부를 적절한 위치에 배치할 필요가 있다. 따라서, 본 발명의 경우, 그룹지워진 복수의 기능블럭을 동일 반도체칩상에 배치하는 경우의 레이아웃과는 다른 레이아웃을, 분할된 각 반도체 집적회로 부분에 대하여 설계할 필요가 있다.
이하, 반도체 집적회로부분(LSI 1)를 「제1의 LSI」라 하고, 반도체 집적회로부분(LSI 2)를 「제2의 LSI」라 한다. 단, 「제1의 LSI」 및 「제2의 LSI」는, 단일의 반도체 집적회로를 복수의 반도체 집적회로부분으로 분할하는 것에 의하여 얻어지는 것으로는 한정되지 않는다. 본 발명의 레이아웃 입력장치 및 방법은, 상호 관련하는 레이아웃 데이터를 가지는 임의의 복수의 반도체 집적회로 부분에 적용될 수 있다.
이하, 본 발명의 실시예를 설명한다.
[실시예 1]
제5도로부터 제14도를 참조하면서, 본 발명의 실시예 1의 레이아웃 입력장치 및 레이아웃 입력방법을 설명한다.
우선, 제5도를 참조한다. 제5도의 레이아웃장치는, 레이아웃 설계자등이 레이아웃 입력을 행하기 위한 입력장치(4)와, 레이아웃 데이터의 2차원입력등을 레이아웃 설계자를 위하여 표시하는 것이 가능한 표시장치(3)를 구비하고 있다. 입력장치(4)는, 예를들면 키보드나 마우스등을 포함하는 것이고, 표시장치(3)은 CRT나 플랫패널 디스플레이를 포함하는 것이다. 이들의 표시장치(3) 및 입력장치(4)는, 입출력 인터페이스(2)를 통하여 CPU(1)에 접속되어 있다. CPU(1)는, RAM(5), 및 도형입력 프로그램(501) 및 좌표변환 프로그램(502)등을 저장한 ROM(6)에 접속되어 있다.
데이터 저장부(7)는, 제1의 LSI의 레이아웃 데이터(503), 제2의 LSI의 레이아웃 데이터(504), 및 제1의 LSI와 제2의 LSI의 접속부를 나타내는 레이아웃 데이터(접속정보 : 505)를 저장한다. 제1의 LSI의 레이아웃 데이터(503) 및 제2의 레이아웃 데이터(504)의 각각은, 복수의 2차원 입력층으로 구성된다. 이차원 입력층은, 반도체 집적회로의 제조프로세스로 사용되는 각 마스크의 패턴에 대응한 데이터를 가지고 있다.
제6도를 참조하면서, 레이아웃 데이터를 설명한다. 반도체 집적회로의 레이아웃 데이터는, 제조프로세스로 사용하는 마스크(리소그래피공정에서 사용되는 마스크)가 기초가 되는 복수의 마스크요소로 구성된다. 이것들의 마스크요소를 포개는 것에 의해, 반도체 집적회로를 구성하는 트랜지스터, 배선, 및 배선콘택트등의 형상 및 배치가 규정된다.
다음에, 제7도를 참조하면서, 레이아웃 데이터(503 내지 505)를 작성하는 순서를 설명한다.
우선, 단계 1에서는, CPU(1)는, 데이터베이스를 작성하기 위해서, 데이터 저장부(7)내에 레이아웃 데이터(503 내지 505)를 저장하기 위해서 필요한 빈 영역을 확보한다. 이러한 빈 영역의 확보는, 예를들면, 레이아웃 설계자에 의해서 인력장치(4)로부터 입력된다 「레이아웃개시」 명령에 응답하여 실행된다.
다음에, 단계 2로서는, 레이아웃 설계자에 의해서 제1의 LSI 및 제2의 LSI의 레이아웃이 입력된다. 제1의 LSI를 입력하는 경우에 사용되는 좌표계는, 제2의 LSI의 레이아웃을 입력하는 경우에 사용되는 좌표계와 동일하다. 입력장치(4)로부터 입력되는 좌표는, 좌표변환되는 일없이, 표시장치(3)에 표시된다. 이것에 의해, 제1의 LSI 및 제2의 LSI의 레이아웃을 동일화면상에서 포개어 표시하면서, 제1의 LSI 및 제2의 LSI의 레이아웃을 행하는 것이 가능하게 된다.
또한, 단계 2에서는, 제1의 LSI 및 제2의 LSI를 상호 접속하는 접속부의 레이아웃이 입력된다.
제8(a)도 및 제8(b)도는, 제1의 LSI에 포함되는 회로부분 6031-1 내지 6031-2, 6032-1, 6033-1 내지 6033-3의 위치를 나타내는 각 좌표와 제2의 LSI에 포함되는 회로부분 6041-1 내지 6041-2, 6042-1, 6043-1 내지 6043-3의 위치를 나타내는 겨울좌표와 접속부 6051-1의 위치를 나타내는 좌표를 입력한 뒤의 표시장치(3)의 화면의 예를 나타낸다. 회로부분이 사각형인 경우에는, 입력하여야 할 좌표는, 예를들면, 그 사각형의 좌상단의 좌표와 그 사각형의 우하단의 좌표이다.
제8(a)도 및 제8(b)도에 있어서, 실선은 제1의 LSI에 관련하는 회로부분을 나타내고, 파선은 제2의 LSI에 관련하는 회로부분을 나타내고, 굵은선은 접속부를 나타낸다. 통상, 표시장치(3)의 화면에는 좌표축(X 축 및 Y 축)은 표시되지 않지만, 제8(a)도 및 제8(b)도에서는, 제1의 LSI와 제2의 LSI에 대하여 공통의 입력좌표계를 사용하는 것을 강조하기 위해서 X축과 Y축을 표시하고 있다. 입력장치(4)로부터 입력된 마찰정보는 좌표변환되는 일없이 RAM(5)에 저장된다. 이러한 좌표정보의 입력은, 예로부터, ROM(6)에 저장되는 도형입력프로그램(501)을 사용하여 달성될 수 있다.
제9도는, 제1의 LSI 및 제2의 LSI의 레이아웃이 입력된 결과, RAM(5)에 저장된 좌표정보(603 내지 605)의 예를 나타낸다. 이 예에서는, 제1의 LSI의 좌표정보(603)와 제2의 LSI의 좌표정보(604)와는 각각 3층구조를 가지고 있고, 좌표정보(605)의 접속층(6051)에 의해서 서로 관련되어지고 있다.
좌표정보(603)는, 층 6031에 레이아웃된 회로부분 6031-1 내지 6031-2의 좌표정보와, 층 6032에 레이아웃된 회로부분 6032-1의 좌표정보와, 층 6033에 레이아웃된 회로부분 6033-1 내지 6033-3의 좌표정보를 포함한다.
좌표정보 604는, 층 6041에 레이아웃된 회로부분 6041-1 내지 6041-2의 좌표정보와, 층 6042에 레이아웃된 회로부분 6042-1의 좌표정보와, 층 6043에 레이아웃된 회로부분 6043-1 내지 6043-3의 좌표정보를 포함한다.
제1의 LSI 또는 제2의 LSI에 포함되는 특정한 층상에 특정한 회로부분을 레이아웃하기 위해서는, 그 특정한 회로부분의 위치를 특정하는 좌표정보에 덧붙여, 제1의 LSI와 제2의 LSI를 식별하는 정보와, 그 특정한 층을 지시하는 정보를 입력하면 좋다. 이러한 입력은, 통상, 표시장치(3)에 표시되는 메뉴를 선택하는 것에 의하여 실행할 수 있다.
실시예 1에서는, RAM(5)에 저장되는 좌표정보(603)의 좌표계와 좌표정보(604)의 좌표계와는 동일하다. 또한, 이것들의 좌표계는, 상술한 입력좌표계와도 동일하다. 이것은, 입력장치(4)로부터 입력된 좌표정보를 좌표변환되는 일없이 RAM(5)에 저장되는 것을 의미한다.
다음에, 단계 2의 상세한 내용을 제10도를 참조하면서 설명한다.
우선, 레이아웃 설계자는, SUB_단계 1에서, 인버터
Figure kpo00012
NAND
Figure kpo00013
NOR 등의 단순한 논리를 실현하는 셀이라고 불리는 부품의 레이아웃을 행한다.
다음에, SUB_단계 2에서, 레이아웃 설계자는, 블록레벨 네트리스트의 논리에 따라서 셀의 배치 및 배선을 행한다.
그 후, SUB_단계 3에서, 레이아웃 설계자는, 톱레벨 네트리스트에 따라서 블록레이아웃의 배치 및 배선을 행한다.
상기 각 단계에 있어서, 레이아웃 설계자는 가배치와 배선견적등을 행하면서, 레이아웃의 최적화를 진행시킨다. 본 실시예에서는, 레이아웃 설계자는, 제1 및 제2의 LSI의 접속부의 개략배치를 미리 행한 뒤, SUB 단계 3을 행하여 부적당함이 있으면, SUB 단계 2를 재차 행한다. 제10도의 각 단계에서 작성한 레이아웃의 관계를 제11도에 나타낸다.
단계 2를 종료하면, 단계 3으로 진행한다. 단계 3에서는, 레이아웃 설계자는, 접속에 의해 생긴 불편함등을 확인한 뒤, 수정의 필요가 있으면 단계 2로 되돌아가, 최적화를 진행시킨다. 문제가 없는 경우는 단계 4로 진행한다.
단계 4에서는, CPU(1)은, RAM(5)에 저장되어 있는 좌표정보에 대하여 좌표변환을 행하는가 아닌가를 판정한다. 이러한 판정은, 예를들면, 레이아웃 설계자에 의해서 입력장치(4)로부터 입력되는 「레이아웃종료/레이아웃 데이터세이브」 명령에 응답하여 실행된다.
단계 4에 있어서 좌표변환을 행한다고 판정된 경우에는, 처리는 단계 5로 진행한다. 한편, 그것 이외인 경우에는, 처리는 단계 7로 진행한다.
단계 5에서는, 좌표정보에 대하여 Y축 대칭변환을 행한다. 그 후, 단계 6에서는, 그 좌표정보를 Y축 대칭변환함에 의하여 얻어지는 결과에 대하여 또한 원점이동변환을 행한다.
단계 7에서는, CPU(1)는, 상기 순서에 따라서 작성된 레이아웃 데이터(503 내지 505)를 데이터저장부(7)에 출력한다.
예를들면, 플립
Figure kpo00014
스택장치에 사용하는 제1의 LSI 및 제2의 LSI의 레이아웃 데이터(508 내지 505)를 작성하는 경우에는, CPU(1)는, 제1의 LSI의 좌표정보(603)에 대하여 좌표변환을 행하는 일없이, 좌표정보(603)를 레이아웃 데이터(503)의 적어도 일부로서 데이터저장부(7)에 저장하여, 제2의 LSI의 좌표정보(604)에 대하여 좌표변환을 행하고, 좌표정보(604)를 좌표변환함에 의하여 얻어지는 결과를 레이아웃 데이터(504)의 적어도 일부로서 데이터 저장부(7)에 저장한다. 이와 같이, 좌표정보(604)에 대한 좌표변환은, RAM(5)으로부터 좌표정보(604)를 읽어낸 후, 좌표정보(604)를 데이터 저장부(7)에 저장하기 전에 실행된다.
또한, 플립
Figure kpo00015
스택장치 이외의 멀티칩장치인 경우는, 상술한 좌표변환을 행할 필요는 없다.
제12도는, 데이터 저장부(7)에 저장된 레이아웃 데이터(503 내지 505)의 예를 나타낸다. 제12도의 레이아웃 데이터(503) 및 505)는, 제9도의 좌표정보(603) 및 605)와 동일하다. 제12도의 레이아웃 데이터(504)는, 제9도의 좌표정보(604)에 대하여 Y축 대칭변환을 행하고, 또한 원점이동변환을 행하는 것에 의해 얻어지는 결과와 같다.
다음에, 상기 Y축 대칭변환 및 원점이동변환을 보다 상세히 설명한다.
트랜지스터, 배선 및 배선콘택트등을 규정하는 마스크요소의 패턴은, 통상, 제6도에 나타나는 것같이, 좌표면상에 설치한 사각형의 조합으로 표현된다. 좌표평면상의 사각형은, 대각선의 양단 2정점의 좌표로 표현된다. 이 2정점의 좌표가, 예를들면, (10, 10) (20, 20)인 경우, Y 축 대칭변환후의 좌상는, (-10, 10), (-20, 20)으로 주어진다.
제2의 LSI의 외형의 X 성분이 1000인 경우, 원점이동변환은, 사각형의 2정점의 좌표에 (1000,0)을 가하는 것에 따라 행하여진다.
이것들의 좌표변환의 결과, 사각형의 2 정점은, (990, 10) (980, 20)으로 표현된다. 좌표정보(604)에 포함되는 각 층의 각 회로부분에 대하여, 상기 좌표변환을 행하는 것에 의해, 레이아웃 데이터(504)가 얻어진다.
제13도는, 이러한 좌표변환을 행하는 것에 따라, 제2의 LSI의 레이아웃 도형(원도형)이 어떻게 변화하는가를 모식적으로 보이고 있다. 제13도에 나타나는 원도형은, 제1(a)도에 나타내는 상태로, 제2의 LSI칩을 그 상방으로부터 투시하여, 제2의 LSI 칩의 하면에 형성된 반도체 집적회로부분을 본 경우의 레이아웃 도형에 대응하고 있다. 이것에 대하여, 좌표변환후의 도형은, 제1(b)도에 나타내는 배치의 제2의 LSI 칩의 상면에 형성된 반도체 집적회로부분을, 상방으로부터 직접적으로 본 경우의 레이아웃도형에 대응하고 있다. 이것에 대하여, 좌표변환 후의 도형을 사용하여, 마스크데이터가 제작되게 된다.
제14도는, 제1 및 제2의 LSI에 대하여 제작하는 각 레이아웃도와, 그것들의 레이아웃도를 서로 겹친 것(투시도)을 나타낸다. 제14도의 왼쪽에는, 2개의 반도체칩의 주된면에 형성된 반도체 집적회로부분의 상면도가 나타나고 있고, 제14도의 오른쪽으로는, 서로의 주된면이 대향하도록, 제1의 반도체칩(LSI 1)의 위에 제2의 반도체칩(LSI 2)을 포갠 상태를 나타내는 상면도가 나타나고 있다. 이것은, 플립
Figure kpo00016
스택장치에 대응한 포개는 방법이고, 제2의 반도체칩에 관하여는, 기판을 투시하여 보이는 레이아웃도가 제1의 반도체칩의 레이아웃도에 포개여져 묘사되고 있다.
제5도의 장치에 의하면, 도형입력층의 지정이 행하여진 뒤, 입력되는 도형의 형상 및 위치를 나타내는 좌표정보가 입력장치(4)로부터 입력된다. 입려되는 도형의 태반은 사각형이다. 입력되는 도형이 사각형인 경우는, 그 좌표정보는 그 사각형의 대각 2 정점의 좌표라고 생각할 수 있다. 입력된 좌표정보는, 도형 입력 프로그램(501)에 따라서 RAM(5)에 저장된다. 또한, CPU(1)는, RAM(5)에 저장된 좌표정보를 좌표변환하지 않고, 표시장치(3)에 표시한다. 따라서, 제1 및 제2의 LSI 의 레이아웃은, 제14도의 오른쪽에 나타나는 것 같이 표시된다. 좌표정보의 입력이 종료한 뒤, CPU(1)는, 좌표변환 프로그램(502)을 사용하여 RAM(5)에 저장되어 있는 좌표정보를 선택적으로 좌표변환한다. 그 변환결과가 레이아웃 데이터로서 데이터 저장부(7)에 저장된다.
본 실시예에 의하면, 제14도의 오른쪽에 나타나는 것 같은 레이아웃도형을 표시장치(3)에 표시시키면서, 레이아웃 입력을 행하는 것이 가능하게 된다. 그 결과, 플립
Figure kpo00017
스택장치를 행하는 2개의 LSI의 레이아웃을 동시에 설계할 수 있기 때문에, 2개의 LSI의 접속부의 배치변경등에 의한 쌍방의 레이아웃에의 영향을 한눈에 파악할 수 있어, 즉석에서 대응할 수 있다. 이 때문에, 설계기간의 단축과 레이아웃과의 최적화(고집적화)가 가능하다.
[실시예 2]
다음에, 제15도로부터 제19도를 참조하면서, 본 발명의 실시예 2의 레이아웃 입력장치 및 레이아웃 입력방법을 설명한다.
우선, 제15도를 참조한다. 제15도의 레이아웃 입력장치는, 레이아웃 설계자등이 레이아웃 입력을 행하기 위한 입력장치(4)와, 레이아웃 데이터의 2차원입력층등을 레이아웃 설계자를 위해 표시하는 것이 가능한 표시장치(3)를 구비하고 있다. 입력장치(4)는, 예를들면 키보드라든지 마우스등을 포함하는 것이고, 표시장치(3)는 CRT라든지 프랫패널 디스플레이를 포함하는 것이다. 이것들의 표시장치(3) 및 입력장치(4)는, 입출력 인터페이스(2)를 통해 CPU(1)에 접속되어 있다. CPU(1)는, RAM(5), 및 도형 입력 프로그램(801)등을 저장한 ROM(6)에 접속되어 있다.
데이터 저장부(7)는, 제1의 LSI의 레이아웃 데이터(802), 제2의 LSI의 레이아웃 데이터(803), 제1의 LSI 및 제2의 LSI를 상호접속하는 접속부를 나타내는 레이아웃 데이터(804)를 저장한다. 제1의 LSI의 레이아웃 데이터(802) 및 제2의 LSI의 레이아웃 데이터(803)의 각각은, 복수의 이차원 입력층으로 구성된다. 이차원 입력층은, 반도체 집적회로의 제조프로세스로 사용되는 각 마스크의 패턴에 대응한 데이터를 가지고 있다.
다음에, 제16도를 참조하면서, 레이아웃 데이터(802 내지 804)를 작성하는 순서를 설명한다.
우선, 단계 1에서는, CPU(1)는, 데이터베이스를 작성하기 위해서, 데이터 저장부(7)내에 레이아웃 데이터(802 내지 804)를 저장하기 위해서 필요한 빈 영역을 확보한다. 이러한 빈 영역의 확보는, 예를들면, 레이아웃 설계자에 의해서 입력장치(4)로부터 입력되는 「레이아웃개시」 명령에 응답하여 실행된다.
다음에, 단계 2에서는, 레이아웃 설계자에 의해서 제1의 LSI 및 제2의 LSI의 레이아웃이 입력된다. 실시예 1과 같이 하여, 제1의 LSI를 입력하는 경우에 사용되는 좌표계는, 제2의 LSI의 레이아웃을 입력하는 경우에 사용되는 좌표계와 동일하다. 입력장치(4)로부터 입력되는 좌표는, 좌표변환되는 일없이, 표시장치(3)에 표시된다. 이것에 의해, 제1의 LSI 및 제2의 LSI의 레이아웃을 동일화면상에서 겹쳐 표시하면서, 제1의 LSI 및 제2의 LSI의 레이아웃을 행하는 것이 가능하게 된다.
또한, 단계 2에서는, 제1의 LSI 및 제2의 LSI를 상호 접속하는 접속부의 레이아웃이 입력된다.
입력장치(4)로부터 입력되는 좌표정보는, ROM(6)에 저장되어 있는 도형입력 프로그램(801)에 따라서 RAM(5)에 저장된다. 입력장치(4)로부터 입력되는 좌표정보가 제2의 LSI의 좌표정보인 경우에는, 도형입력 프로그램(801)은, 그 제2의 LSI의 좌표정보의 입력에 응답하여 그 제2의 LSI의 좌표정보에 대하여 좌표변환을 행하고, 그 제2의 LSI의 좌표정보를 좌표변환함에 의하여 얻어지는 결과를 RAM(5)에 저장한다. 입력장치(4)로부터 입력되는 좌표정보가 제1의 LSI의 좌표정보인 경우에는, 도형입력 프로그램(801)은, 그 제1의 LSI의 좌표정보에 대하여 좌표변환을 행하는 일 없이, 그 제1의 LSI의 좌표정보를 RAM(5)에 저장한다.
이렇게하여 RAM(5)에 저장된 제1의 LSI 및 제2의 LSI의 좌표정보는, 제12도에 나타나는 레이아웃 데이터(503 내지 505)와 동일한 구조를 가지게 된다. 따라서, 실시예 1과 다르고, RAM(5)에 저장되어 있는 제2의 LSI의 좌표정보를 데이터 저장부(7)에 출력하는 시점에서 제2의 LSI의 좌표정보에 대하여 좌표변환을 행할 필요는 없다.
또한, CPU(1)는, RAM(5)에 저장된 제2의 LSI의 좌표정보에 대하여 좌표변환을 행한 후, 그 변환 후의 좌표정보에 근거하여 레이아웃 도형을 표시장치(8)에 표시한다. 이 때문에, 표시장치(3)에는 제14도의 오른쪽에 나타낸 바와 같이 제2의 LSI의 레이아웃은 칩이면에서 투시하도록 표시된다.
제16도에 나타내는 단계 3 및 단계 4에서의 처리는 제7도에 나타내는 단계 3 및 단계 7에 있어서의 처리와 동일하다. 따라서, 여기에서는 그 설명을 생략한다.
실시예 2에 있어서, 데이터 저장부(7)에 저장되는 레이아웃 데이터(802 내지 804)는, 제12도에 나타나는 레이아웃 데이터(503 내지 505)와 동일한 구조를 가진다. 보다 자세히 말하면, 제17도에 나타낸 바와 같이, 제2의 LSI를 위한 레이아웃 데이터(803의 좌표평면의 X축의 양음(+. -)이, 제1의 LSI를 위한 레이아웃 데이터(802)의 좌표평면의 X축의 양음과는 반대로 되어 있다. 또한, 제2의 LSI를 위한 레이아웃 데이터(803)의 좌표평면의 원점은, 제1의 LSI를 위한 레이아웃 데이터(802)의 좌표평면의 원점에 대하여, 제1의 LSI를 위한 레이아웃 데이터(802)의 X축방향에 따라서 소정의 오프셋(Xoff) 만큼 시프트하고 있다. 이 때문에, 레이아웃 설계를 진행시키는 것에 있어서, 제1의 LSI와 제2의 LSI와의 접속부를 입력하는 때는, 표시장치(3)상에 표시되는 레이아웃도의 접속부가 겹치도록 입력하면 좋다.
또한, 제18도에 나타낸 바와 같이, 제2의 LSI 칩을 위한 레이아웃 데이터(803)의 좌표평면의 원점을, 제1의 LSI를 위한 레이아웃 데이터(802)의 좌표 평면의 원점에 대하여, 제1의 LSI의 레이아웃 데이터(802)의 X 축방향에 따라서 소정의 오프셋(Xoff)만큼 시프트하고, 또한, Y 축방향에 따라서 소정의 오프셋(Xoff)만큼 시프트해도 된다. 또한, 제19도에 나타낸 바와 같이, 제2의 LSI칩을 위한 레이아웃 데이터(803)의 좌표평면의 원점을, 제1의 LSI의 레이아웃 데이터(802)의 원점에 일치시키더라도 좋다.
[실시예 3]
이하, 제20도로부터 제33도를 참조하면서, 본 발명의 실시예 3의 레이아웃 검증장치 및 레이아웃 검증방법을 설명한다.
우선, 제20도를 참조한다. 제20도의 레이아웃 검증장치는, 입력장치(4)와, 레이아웃 데이터의 2차원입력층등을 레이아웃 설계자를 위해 표시하는 것이 가능한 표시장치(3)를 구비하고 있다. 입력장치(4)는, 예를들면 키보드라든지 마우스등을 포함하는 것이고, 표시장치(3)는 CRT라든지 플랫패널디스플레이를 포함하는 것이다. 이것들의 표시장치(3) 및 입력장치(4)는, 입출력 인터페이스(2)를 통해 CPU(1)에 접속되어 있다. CPU(1)는, RAM(5) 및 ROM(6)에 접속되어 있다. ROM(6)은, 레이아웃 접속부 검출프로그램(2003), 좌표변환프로그램(2004), 마스크요소의 저장프로그램(2001), 논리검증 프로그램(2002) 및 ERC 검증프로그램(2009)을 저장하고 있다. ROM(6)은, 선택프로그램(2010), 복제프로그램(2012) 및 디자인규칙 검증프로그램(2011)을 또한 저장하고 있다.
데이터저장부(7)는, 제1의 LSI의 레이아웃 데이터(2005), 제2의 LSI의 레이아웃 데이터(2006), 제1의 LSI 및 제2의 LSI를 상호 접속하는 접속부를 나타내는 레이아웃 데이터(접속정보)(2007), 및 네트리스트(2008)를 저장한다. 네트리스트(2008)는, 제1의 LSI와 제2의 LSI의 전체의 네트리스트이다. 제1의 LSI의 레이아웃 데이터(2005) 및 제2의 LSI의 레이아웃 데이터(2006)의 각각은, 복수의 이차원입력으로 구성된다. 이차원입력층은, 반도체 집적회로의 제조프로세스로 사용되는 각 마스크의 패턴에 대응한 데이터를 가지고 있다.
반도체 집적회로의 레이아웃 검증은, DRC(Design Rule Check)와 ERC(Electric Rule Check)와 LVS(Layout Vs Schematic)로 분류된다.
DRC는, 레이아웃도형의 형상 및 배치에 관한 설계규칙을 검증하기 위한 것이다. DRC에서는, 예를들면, 선폭, 선간격등이 검증된다.
ERC는, 레이아웃에 실현된 회로의 전기적 규칙을 검증하기 위한 것이다. ERC에서는, 예를들면, 게이트/노드의 개방/단락등이 검증된다.
LVS는, 네트리스트에 의해 표현되는 회로와 레이아웃으로 실현된 회로의 동일성을 검증하기 위한 것이다.
본 발명의 레이아웃 검증장치는, DRC, ERC 및 LVS 중 어디에도 적용가능하다.
처음에, 본 발명의 레이아웃 검증장치를 LVS에 적용하는 경우에 대하여 설명한다.
제21도는, 제2의 LSI의 레이아웃 데이터(2006)에 대하여 좌표변환을 행하여 LVS를 행하는 경우에 있어서의 레이아웃 검증장치의 동작순서를 나타낸다.
단계 1에서는, CPU(1)는, 데이터저장부(7)에 저장된 레이아웃 데이터(2005 내지 2007) 및 네트리스트(2008)를 읽어낸다. 레이아웃 데이터(2005 내지 2007)는, 예를들면, GDS 2 포맷에 따라서 형성되어 있다. CPU(1)는, 레이아웃 데이터(2005 내지 2007)를 RAM(5)에 로드(Load)한다. 마찬가지로, CPU(1)는, 네트리스트(2008)를 RAM(5)에 로드(Load)한다.
단계 2 및 단계 3에서는, CPU(1)는, ROM(6)에 저장되어 있는 레이아웃 접속부 검출프로그램(2003)을 사용하여, 제1의 LSI의 레이아웃과 제2의 LSI의 레이아웃의 사이의 접속부를 검출한다.
제22도는, 제1의 LSI의 레이아웃 데이터(2005)의 구조와, 제2의 LSI의 레이아웃 데이터(2006)의 구조와, 제1의 LSI와 제2의 LSI의 사이의 접속부를 규정하는 레이아웃 데이터(2007)의 구조를 나타낸다. 제22도에 나타내는 예로서는, 레이아웃 데이터(2005)는, 배선층(M12)과 콘택트층(C13)과 배선층(M13)을 포함한다. 레이아웃 데이터(2006)는, 배선층(M22)과 콘택트층(C23)과 배선층(M23)을 포함한다. 레이아웃 데이터(2007)는, 접속층(Z)을 포함한다.
CPU(1)는, 레이아웃 접속부 검출프로그램(2003)에 따라서, 이하의 1) 내지 5)에 나타내는 단계를 실행한다.
1) 레이아웃 데이터(2007)의 접속층(Z)의 패턴과 겹치는 제1의 LSI의 최상위층(M13)을 검색한다.
2) 레이아웃 데이터(2007)의 접속층(Z)의 패턴과 겹친 레이아웃 데이터(2005)의 최상위층(M13)의 패턴에 플로퍼디 「A$1」를 부가한다. 예를들면, 최상위층(M13)의 패턴이 직사각형인 경우에는, 플로퍼티 「A$1」는 그 직사각형의 중앙에 부가된다.
3) 레이아웃 데이터(2007)의 접속층(Z)의 패턴과 겹치는 제2의 LSI)의 최상위층(M23)을 검색한다.
4) 레이아웃 데이터(2007)의 접속층(Z)의 패턴과 겹친 레이아웃 데이터(2006)의 최상위층(M23)의 패턴에 프로퍼티 「A$2」를 부가한다. 예를들면, 최상위층(M23)의 패턴이 직사각형인 경우에는, 프로퍼티「A$2」는 그 직사각형의 중앙에 부가된다.
5) 프로퍼티가 부가된 층을 특정하는 정보 및 그 층에 있어서 프로퍼티가 부가된 위치를 나타내는 좌표정보를 프로퍼티정보로서 RAM(5)에 저장한다. 또한, 프로퍼티가 부가되는 층은, 최상위층에는 한정되지 않는다. 프로퍼티, 레이아웃 데이터의 복수의 층에 포함되는 임의의 층에 부가할 수 있다. 제23도는, RAM(5)에 저장되는 프로퍼티정보의 예를 나타낸다. 예를들면, 제23도는 「A」라는 프로퍼티 이름을 가지는 프로퍼티가 제1의 LSI의 배선층(M13)의 좌표(100, 100)와 제2의 LSI의 배선층(M23)의 좌표(100, 100)에 공통으로 부가되어 있는 것을 나타낸다. 후술하는 단계 9 및 10의 레이아웃 검증처리에 있어서는, 공통의 프로퍼티가 부가되어있는 제1의 LSI의 점과 제2의 LSI의 점과는, 전기적으로 등가(즉, 전기적으로 접속되어 있다)로 보여진다. 예를들면, 제22도에 있어서, 프로퍼티「A$1」가 부가된 점과 프로퍼티 「A$2」가 부가된 점과는, 전기적으로 등가라고 보여진다. 바람직하게는, 접속부의 위치와 프로퍼티 「A$1」가 부가된 점의 위치와 프로퍼티 「A$2」가 부가된 점의 위치와는, 동일한 좌표에 의해서 나타난다.
단계 4에서는, CPU(1)는, 제2의 LSI의 레이아웃 데이터(2006)를 선택한다.
단계 5에서는, CPU(1)는, ROM(6)에 저장되어 있는 좌표변환 프로그램(2004)을 사용하여 제24도에 나타내는 Y축 대칭변환을 행한다.
평면상의 사각형을 그 2 정점의 좌표로 아래와 같이 나타내는 경우, (10, 10) (20, 20) 그 사격형의 Y축 대칭변환후의 2 정점의 좌표는, (-10, 10) (-20, 20)으로 주어진다. 또한, 단계 3에 있어서 검출된 프로퍼티정보에 있어서의 좌표도 Y축 대칭변환된다. 단, 이러한 좌표변환은, Y축 대칭변환에는 한정되지 않는다. 제1의 LSI의 레이아웃 데이터(2005)와 제2의 LSI의 레이아웃 데이터(2006)가 동일한 좌표계상에서 겹치지 않도록 레이아웃 데이터(2005)와 레이아웃 데이터(2006)가 배치되는 한, Y축 대칭변환의 대신에 임의의 좌표변환가 채용될 수 있다. 제24도 및 제25도에 단계 2 내지 5의 처리의 이미지를 나타낸다.
단계 6에서는, CPU(1)는, ROM(6)에 저장되어 있는 저장프로그램(2001)을 사용하고, 단계 5에 있어서 좌표변환된 제2의 LSI의 레이아웃 데이터(2006)의 각 마스크요소를 표준마스크요소번호(1 내지 9)에 의해서 지시되는 위치에 저장한다. 마스크요소와 표준 마스크요소번호와의 대응관계는, 예를들면, 제26도에 나타나는 것같이 미리 결정된다.
단계 7에서는, CPU(1)는, 제1의 LSI의 레이아웃 데이터(2005)를 선택한다.
단계 8에서는, CPU(1)는, ROM(6)에 저장되어 있는 저장프로그램(2001)을 사용하고, 제1의 LSI의 레이아웃 데이터(2005)의 각 마스크요소를 표준 마스크요소번호 1내지 9에 의해서 지시되는 위치에 저장한다. 마스크요소와 표준 마스크요소번호와의 대응관계는, 예를들면, 제26도에 나타나는 것같이 미리 결정된다.
「표준 마스크요소번호」란, 각 마스크요소(이차원 입력층)를 저장하는 위치를 나타내는 정보이다. 제26도에 나타나는 번호 1 내지 10은, 표준 마스크요소번호에 상당한다. 예를들면, 표준 마스크요소번호 1은, 웰층의 마스크요소의 번호를 나타내고, 표준 마스크요소번호 5는, 제1배선층의 마스크요소의 번호를 보이고 있다.
단계 9 및 단계 10에서는, CPU(1)는, 단계 6 및 단계 8에 있어서 동일한 표준 마스크요소번호에 저장된 레이아웃 데이터(2005)의 마스크요소와 레이아웃데이터(2006)의 마스크요소를 1개의 처리단위로서 레이아웃 검증처리를 실행한다. 예를들면, CPU(1)는, 그와 같은 1개의 처리단위에 대하여, ROM(6)에 저장되어 있는 논리검증 프로그램(2002)을 사용하여 레이아웃에서 논리
Figure kpo00018
접속의 추출을 행하고, 레이아웃 데이터(2005 및 2006)와 네트리스트(2008)를 비교한다.
제26도에 있어서, 기호 「+」는 논리합연산을 나타낸다. 예를들면, CPU(1)는, 제1의 LSI의 마스크요소(NW)와 제2의 LSI의 마스크요소(NW)를 좌표변환하는 것에 의해서 얻어지는 마스크요소(NW')와의 논리합을 취하는 것에 의해, 마스크요소(NW)와 마스크요소(NW')를 1개의 처리단위로서 레이아웃 검증처리를 실행한다. 다른 마스크요소에 대하여도 같다. 또한, CPU(1)는, 공통의 프로퍼티가 부가되어 있는 제1의 LSI 의 점과 제2의 LSI가 접속되어 있다고 간주하고, 레이아웃 검증처리를 실행한다.
단계 11에서는, CPU(1)는, 레이아웃 논리검증결과를 출력한다.
제27도는, 좌표변환을 행하는 일없이 LVS를 행하는 경우에 있어서의 레이아웃 검증장치의 동작순서를 나타낸다.
단계 1 내지 단계 3은, 제21도과 같기 때문에 설명을 생략한다.
단계 4에서는, CPU(1)는, 제2의 LSI의 레이아웃 데이터(2006)를 선택한다.
단계 5에서는, CPU(1)는, ROM(6)에 저장되어 있는 저장프로그램(2001)을 사용하여, 제2의 LSI의 레이아웃 데이터(2006)의 각 마스크요소를 표준 마스크 요소번호(11 내지 19)에 의해서 지시되는 위치에 저장한다. 마스크요소와 표준 마스크요소번호와의 대응관계는, 예를들면, 제28도에 나타나는 것같이 미리 결정된다.
단계 6에서는, CPU(1)는, 제1의 LSI의 레이아웃 데이터(2005)를 선택한다.
단계 7에서는, CPU(1)는, ROM(6)에 저장되어 있는 저장프로그램(2001)을 사용하여, 제1의 LSI의 레이아웃 데이터(2005)의 각 마스크요소를 표준 마스크 요소번호 1 내지 9에 의해서 지시되는 위치에 저장한다. 마스크요소와 표준 마스크요소번호와의 대응관계는, 예를들면, 제28도에 나타나는 것같이 미리 결정된다.
단계 8 및 단계 9에서는, ROM(6)에 저장되어 있는 논리검증 프로그램(2002)은, 제1 및 제2의 LSI의 레이아웃의 각각에 대응하는 「트랜지스터의 인식
Figure kpo00019
접속의 추출함수」를 사용하고, 각각의 레이아웃에서 논리
Figure kpo00020
접속의 추출을 행하여, 레이아웃 데이터(2005 및 2006)와 네트리스트(2008)를 비교한다.
단계 10에서는, CPU(1)는, 레이아웃 논리검증결과를 출력한다.
또한, 본 발명의 레이아웃 검증장치를 ERC에 적용하기 위해서는, 제21도의 단계 9 및 단계 10에 있어서, 논리검증 프로그램(2002)의 대신에 ERC 검증 프로그램(2009)을 사용하여 레이아웃에서 논리
Figure kpo00021
접속의 추출을 행하고, 「트랜지스터의 게이트의 부상」 「트랜지스터의 출력의 단락」 「배선의 부상」「 배선의 단락」 「트랜지스터와 전원의 관계」등의 전기적 접속검증을 행하도록 하면된다.
혹은, 제27도의 단계 8 및 단계 9에 있어서, 논리검증 프로그램(2002)의 대신에 ERC 검증프로그램(2009)을 사용하여 레이아웃에서 논리
Figure kpo00022
접속의 추출을 행하도록 해도 된다.
다음에, 본 발명의 레이아웃 검증장치를 DRC에 적용하는 경우에 대하여 설명한다. 제29도는, DRC을 행하는 경우에 있어서의 레이아웃 검증장치의 동작순서를 나타낸다. 단계 1에서는, CPU(1)는, 데이터저장부(7)에 저장된 레이아웃 데이터(2005 내지 2007)를 판독한다. 레이아웃 데이터(2005 내지 2007)는, 예를들면, GDS2 포맷에 따라서 형성되어 있다. CPU(1)는, 레이아웃 데이터(2005 내지 2007)를 RAM(5)에 로드한다.
단계 2에서는, CPU(1)는, ROM(6)에 저장되어 있는 선택프로그램(2010)을 사용하여, 제1의 LSI의 레이아웃 데이터(2005)와 제2의 LSI의 레이아웃 데이터(2006)의 어느 것인가 한쪽을 선택한다.
단계 3에서는, CPU(1)는, ROM(6)에 저장되어 있는 저장프로그램(2001)을 사용하여, 단계 2에 있어서 선택된 LSI의 레이아웃 데이터와 접속부를 나타내는 레이아웃 데이터(2007)에 포함되는 마스크요소를 표준 마스크요소번호에 의해서 지시되는 위치에 저장한다. 마스크요소와 표준 마스크요소번호와의 대응관계는, 예를들면, 제30도에 나타나는 것같이 미리 결정된다.
「표준 마스크 요소번호」란, 각 마스크요소(이차원입력순)를 저장하는 위치를 나타내는 정보이다. 제30도에 나타나는 번호(1, 2, M, N 및 Z)는, 표준 마스크요소번호에 상당한다. 예를들면, 표준 마스크요소번호 1은, 웰층의 마스크요소의 번호를 나타내고, 표준 마스크요소번호 5는, 제1 배선층의 마스크요소의 번호를 나타내고 있다.
단계 4에서는, CPU(1)는, ROM(6)에 저장되는 디자인규칙 검증프로그램(2011)을 사용하여, 각 마스크요소에 대하여, 배선폭, 배선간격 및 겹침등의 항목에 관한 디자인규칙을 검증한다.
단계 5에서는, CPU(1)는, 제1 및 제2의 LSI에 대한 처리가 종료했는가 아닌가를 판정하여, 미종료인 경우는, 단계 2로 되돌아가 아직 처리되어 있지 않은 LSI의 데이터를 선택한다. 종료인 경우는, 단계 6으로 진행한다.
단계 6에서는, CPU(1)는, 디자인규칙 검증결과를 출력한다.
제31도는, 제2의 LSI의 레이아웃 데이터(2006)와 레이아웃 데이터(2007)의 복제데이터에 대하여 좌표변환을 행하여 DRC를 행하는 경우에 있어서의 레이아웃 검증장치의 동작순서를 나타낸다.
단계 1에서는, CPU(1)는, 데이터저장부(7)에 저장된 레이아웃 데이터(2005 내지 2007)를 판독한다.
단계 2 및 단계 3에서는, CPU(1)는, ROM(6)에 저장되어 있는 복제프로그램(2012)을 사용하여 제1의 LSI의 레이아웃과 제2의 LSI의 레이아웃의 사이의 접속부를 규정하는 레이아웃 데이터(2007)를 복제하고, 레이아웃 데이터(2007)의 복제데이터를 RAM(5)에 저장한다.
단계 4에서는, CPU(1)는, 레이아웃 데이터(2007)의 복제데이터 및 제2의 레이아웃 데이터(2006)를 선택한다.
단계 5에서는, CPU(1)는, ROM(6)에 저장되어 있는 좌표변환 프로그램(2004)을 사용하여, 단계 4에 있어서 선택된 데이터에 대하여 Y축 대칭변환을 행한다. Y축 대칭변환에 관하여는, 제24도를 참조하기 바란다.
평면상의 사각형을 그 2 정점의 좌표로 아래와 같이 나타내는 경우, (10, 10) (20, 20) 그 사각형의 Y축 대칭변환후의 2 정점의 좌표는, (-10, 10) (-20, 20)으로 주어진다. 제25도에 단계 5의 처리의 이미지를 나타낸다.
단계 6에서는, CPU(1)는, ROM(6)에 저장되어 있는 저장프로그램(2001)을 사용하고, 단계 5에 있어서 좌표변환된 레이아웃 데이터(2007)의 복제데이터 및 제2의 LSI의 레이아웃 데이터(2006)의 각 마스크요소를 표준 마스크요소번호에 의해서 지시되는 위치에 저장한다. 마스크요소와 표준 마스크요소번호와의 대응관계는, 예를들면, 제32도에 나타나는 것같이 미리 결정된다.
단계 7에서는, CPU(1)는, 레이아웃 데이터(2007) 및 제1의 LSI의 레이아웃 데이터(2005)를 선택한다.
단계 8에서는, CPU(1)는, ROM(6)에 저장되어 있는 저장프로그램(2001)을 사용하고, 레이아웃 데이터(2007) 및 제1의 LSI의 레이아웃 데이터(2005)의 각 마스크요소를 표준 마스크요소번호에 의해서 지시되는 위치에 저장한다. 마스크요소와 표준 마스크요소번호와의 대응관계는, 예를들면, 제32도에 나타나는 것같이 미리 결정된다.
「표준 마스크 요소번호」란, 각 마스크요소(이차원입력층)를 저장하는 위치를 나타내는 정보이다. 제32도에 나타나는 번호(1 내지 10)는, 표준 마스크요소번호에 상당한다. 예를들면, 표준 마스크요소번호 1은, 웰층의 마스크요소의 번호를 나타내고, 표준 마스크요소번호 5는, 제1 배선층의 마스크요소의 번호를 보이고 있다.
단계 9에서는, CPU(1)는, 단계 6 및 단계 8에 있어서 동일한 표준 마스크요소번호에 저장된 레이아웃 데이터(2007)와 그것의 복제데이터를 1개의 처리단위로서 레이아웃 검증을 실행한다. 또한, CPU(1)는, 단계 6 및 단계 8에 있어서 동일한 표준 마스크요소번호에 저장된 레이아웃 데이터(2005)의 마스크요소와 레이아웃 데이터(2006)의 마스크요소를 1개의 처리단위로서 레이아웃 검증처리를 실행한다. 보다 상세하게 말하면, CPU(1)는, 그와 같은 1개의 처리단위에 대하여, ROM(6)에 저장되어 있는 디자인규칙 검증프로그램(2011)을 사용하여 각 마스크요소에 대하여 배선폭
Figure kpo00023
배선간격
Figure kpo00024
겹침등의 항목에 관한 디자인규칙을 검증한다.
단계 10에서는, CPU(1)는, 디자인규칙 검증결과를 출력한다.
제33도는, 좌표변환을 행하는 일없이 DRC를 행하는 경우에 있어서의 레이아웃 검증장치의 동작순서를 나타낸다.
단계 1에서는, CPU(1)는, 데이터저장부(7)에 저장된 레이아웃 데이터(2005 내지 2007)를 판독한다.
단계 2에서는, CPU(1)는, 레이아웃 데이터(2007)를 선택한다.
단계 3에서는, ROM(6)에 저장되어 있는 저장프로그램(2001)을 사용하여, 레이아웃 데이터(2007)를 표준 마스크요소번호(10)에 의해서 지시되는 위치에 저장한다(제28도 참조).
단계 4에서는, CPU(1)는, 제2의 LSI의 레이아웃 데이터(2006)를 선택한다.
단계 5에서는, CPU(1)는, ROM(6)에 저장되어 있는 저장프로그램(2001)을 사용하고, 제2의 LSI의 레이아웃 데이터(2006)의 각 마스크요소를 표준 마스크요소번호(11 내지 19)에 의해서 지시되는 위치에 저장한다. 마스크요소와 표준 마스크요소번호와의 대응관계는, 예를들면, 제28도에 나타나는 것같이 미리 결정된다.
단계 6에서는, CPU(1)는, 제1의 LSI의 레이아웃(2005)를 선택한다.
단계 7에서는, CPU(1)는, ROM(6)에 저장되어 있는 저장프로그램(2001)을 사용하고, 제1의 LSI의 레이아웃 데이터(2005)의 각 마스크요소를 표준 마스크요소번호(1 내지 9)에 의해서 지시되는 위치에 저장한다. 마스크요소와 표준마스크요소번호와의 대응관계는, 예를들면, 제28도에 나타나는 것같이 미리 결정된다.
단계 8에서는, ROM(6)에 저장되어 있는 디자인규칙 검증프로그램(2011)은 제1 및 제2의 LSI의 레이아웃의 각각 대응하는 디자인규칙에 따라서, 각 마스크요소에 대하여 배선폭, 배선간격 및 겹침등의 항목에 관한 디자인규칙을 검증한다.
단계 9에서는, CPU(1)는, 레이아웃 논리검증결과를 출력한다.
본 발명의 레이아웃 입력장치 및 방법에 의하면, 레이아웃 설계의 단계에서, 복수의 LSI의 레이아웃을 동시에 입력할 수 있기 때문에, 2개의 LSI의 접속부에 의한 쌍방의 레이아웃에의 영향을 한눈에 파악할 수 있어 즉석에서 대응할 수 있고, 설계기간의 단축과 레이아웃의 최적화(고집적화)가 가능하다.
또한, 본 발명의 레이아웃 검증장치 및 방법에 의하면, 복수의 LSI의 레이아웃을 동시에 검증하는 것이 가능하게 되어, 종래 사람의 손으로 행하고 있는 접속부의 규칙체크가 프로그램적으로 처리할 수 있고, 단시간에 또한 확실하게 행하여 설계기간의 단축이 도모된다. 레이아웃 논리검증에 있어서는, 복수의 LSI를 통합한 네트리스트를 사용하여 논리의 검증을 행할 수 있기 때문에, 네트리스트 작성공정수의 삭감과 데이터수 감소에 따라 데이터관리 공정수도 동시에 삭감 가능하다.

Claims (18)

  1. 레이아웃 입력장치에 있어서, 제1반도체 집적회로에 포함된 제1회로부분의 위치를 나타내는 제1좌표정보와 제2 반도체 집적회로에 포함된 제2회로부분의 위치를 나타내는 제2좌표정보를 입력하는 입력부와, 해당 제2좌표정보에 대하여 소정의 좌표변환을 행하는 제어부와, 해당 제1좌표정보를 해당 제1반도체 집적회로의 레이아웃을 나타내는 적어도 제1레이아웃 데이터의 일부로서 저장하고, 해당 좌표변환된 제2좌표정보를 해당 제2반도체 집적회로의 레이아웃을 나타내는 적어도 제2레이아웃데이터의 일부로서 저장하는 저장부를 구비하는 것을 특징으로 하는 레이아웃 입력장치.
  2. 제1항에 있어서, 상기 제어부는 상기 제2 좌표정보를 상기 저장부에 저장할 때, 상기 소정의 좌표변환을 행하는 것을 특징으로 하는 레이아웃 입력장치.
  3. 제1항에 있어서, 상기 제어부는 상기 제2 좌표정보의 입력에 응답하여 상기 소정의 좌표변환을 행하는 것을 특징으로 하는 레이아웃 입력장치.
  4. 제1항에 있어서, 상기 소정의 좌표변환은 소정의 축에 대한 대칭변환을 포함하는 것을 특징으로 하는 레이아웃 입력장치.
  5. 제4항에 있어서, 상기 소정의 좌표변환은 소정의 방향에 따른 평행이동을 더 포함하는 것을 특징으로 하는 레이아웃 입력장치.
  6. 제1항에 있어서, 상기 제1 레이아웃 데이터를 위한 제1좌표계와 상기 제2 레이아웃 데이터를 위한 제2 좌표계는 서로 다른 것을 특징으로 하는 레이아웃 입력장치.
  7. 제6항에 있어서, 상기 제1좌표계 및 제2 좌표계의 각 좌표계는 X 축과 Y 축을 가지고, 해당 제1좌표계의 원점은 해당 제2 좌표계의 원점에 대하여 해당 X축의 방향으로 소정의 X 오프셋 만큼 시프트하고, 해당 Y축의 방향으로 소정의 Y오프셋만큼 시프트하는 것을 특징으로 하는 레이아웃 입력장치.
  8. 제7항에 있어서, 상기 소정의 Y 오프셋은 0인 것을 특징으로 하는 레이아웃 입력장치.
  9. 제7항에 있어서, 상기 소정의 X 오프셋은 0이고 또한, 상기 소정의 Y 오프셋도 0인 것을 특징으로 하는 레이아웃 입력장치.
  10. 레이아웃 입력방법에 있어서, 제1반도체 집적회로에 포함된 제1회로부분의 위치를 나타내는 제1좌표정보와 제2반도체 집적회로에 포함되는 제2회로부분의 위치를 나타내는 제2좌표정보를 입력하는 단계와, 해당 제2좌표정보에 대하여 소정의 좌표변환을 행하는 단계와, 해당 제1좌표정보를 해당 제1반도체 집적회로의 레이아웃을 나타내는 적어도 제1레이아웃 데이터의 일부로서 저장하고, 해당 좌표변환된 제2 좌표정보를 해당 제2 반도체 집적회로의 레이아웃을 나타내는 적어도 제2 레이아웃 데이터의 일부로서 저장하는 단계를 포함하는 것을 특징으로 하는 레이아웃 입력방법.
  11. 레이아웃 검증장치에 있어서, 제1반도체 집적회로의 레이아웃을 나타내는 제1레이아웃 데이터와 제2의 반도체 집적회로의 레이아웃을 나타내는 제2 레이아웃 데이터와 제1 반도체 집적회로와 제2 반도체 집적회로를 접속하는 접속부의 위치를 규정하는 접속정보를 저장하는 저장부, 해당 접속정보에 근거하여, 해당 접속부의 위치에 대응하는 제1 레이아웃 데이터에의 제1 위치와 해당 접속부의 위치에 대응하는 제2 레이아웃 데이터에서의 제2 위치를 특정하고, 해당 제1 위치와 해당 제2 위치가 접속되어 있다고 간주하여 해당 제1 및 제2 반도체 집적회로의 레이아웃을 검증하는 제어부를 구비하는 것을 특징으로 하는 레이아웃 검증장치.
  12. 제11항에 있어서, 상기 접속부의 위치와 상기 제1위치와 상기 제2위치는 동일한 좌표에 의해서 나타나는 것을 특징으로 하는 레이아웃 검증장치.
  13. 제11항에 있어서, 상기 제1레이아웃 데이터는 복수의 제1층을 포함하고 있고, 상기 제2 레이아웃 데이터는 복수의 제2층을 포함하고 있고, 상기 제1위치는 해당 복수의 제1층에서 상기 접속부가 형성되어 있는 제1층에 설치되어 있고, 상기 제2위치는 해당 복수의 제2층에서 해당 접속부가 형성되어 있는 제2층에 설치되어 있는 것을 특징으로 하는 레이아웃 검증장치.
  14. 제11항에 있어서, 상기 접속부가 형성되어 있는 상기 제1층은, 상기 복수의 제1층에서 최상위층이고, 해당 접속부가 형성되어 있는 상기 제2층은, 상기 복수의 제2층중 최상위층인 것을 특징으로 하는 레이아웃 검증장치.
  15. 제11항에 있어서, 상기 제어부는 상기 제1 레이아웃 데이터와 상기 제2 레이아웃 데이터가 동일한 좌표계상에서 상호 서로 겹치지 않도록, 해당 제1 레이아웃 데이터와 해당 제2 레이아웃 데이터를 배치하고, 해당 제1 레이아웃 데이터에 포함되는 제1 층과 해당 제2 레이아웃 데이터에 포함되는 제2 층을 한가지로 단위로 검증하는 것을 특징으로 하는 레이아웃 검증장치.
  16. 제11항에 있어서, 상기 제어부는 상기 제1 및 제2 레이아웃 데이터와 네트리스트를 대조하는 것을 특징으로 하는 레이아웃 검증장치.
  17. 제11항에 있어서, 상기 제어부는 상기 제1 및 제2 레이아웃 데이터에 따라 나타나는 논리소자의 입출력간 개방/단락을 검증하는 것을 특징으로 하는 레이아웃 검증장치.
  18. 제1반도체 집적회로의 레이아웃을 나타내는 제1 레이아웃 데이터와 제2 반도체 집적회로의 레이아웃을 나타내는 제2 레이아웃 데이터와 제1 반도체 집적회로와 제2 반도체 집적회로를 접속하는 접속부의 위치를 규정하는 접속정보에 근거하여, 제1 및 제2 반도체 집적회로의 레이아웃을 검증하는 레이아웃 검증방법에 있어서, a) 해당 접속정보에 근거하여, 해당 접속부의 위치에 대응하는 제1레이아웃 데이터에서의 제1 위치와 해당 접속부의 위치에 대응하는 제2 레이아웃 데이터에서의 제2 위치를 특정하는 단계와, b) 해당 제1위치와 해당 제2위치가 접속되어 있다고 간주하고, 해당 제1 및 제2 반도체 집적회로의 레이아웃을 검증하는 단계를 포함하는 것을 특징으로 하는 레이아웃 검증방법.
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